WO1991020037A1 - Micro-ordinateur monopuce - Google Patents

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WO1991020037A1
WO1991020037A1 PCT/JP1991/000775 JP9100775W WO9120037A1 WO 1991020037 A1 WO1991020037 A1 WO 1991020037A1 JP 9100775 W JP9100775 W JP 9100775W WO 9120037 A1 WO9120037 A1 WO 9120037A1
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WO
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signal
external memory
output
memory
circuit
Prior art date
Application number
PCT/JP1991/000775
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English (en)
French (fr)
Inventor
Jiro Kobayashi
Original Assignee
Oki Electric Industry Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co., Ltd. filed Critical Oki Electric Industry Co., Ltd.
Publication of WO1991020037A1 publication Critical patent/WO1991020037A1/ja

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking

Definitions

  • the present invention has an internal memory for storing data, and is capable of controlling access to an external memory for storing external data, which is a control of a single-chip microcomputer, especially its external memory. It is related to the method.
  • a 1-chip microcomputer (hereinafter referred to as 1-chip microcomputer) is a central processing unit (hereinafter referred to as c PU) required as a microcomputer on a 1-chip integrated circuit and a lead'only '.
  • c PU central processing unit
  • Built-in program memory such as memory (hereinafter referred to as ROM), data memory such as random access memory (hereinafter referred to as RAM), and input / output port It was done.
  • FIG. 1 shows an example of the configuration of this one-chip microcomputer.
  • Figure 2 is a block diagram of the main part of a conventional one-chip microcomputer.
  • the 1-chip microcomputer has an internal data bus 1, and the data bus 1 has an arithmetic unit 2 for performing arithmetic deduction and logical operation by an arithmetic logic unit (hereinafter referred to as ALU) and the like, and an internal memory. It is connected to the program memory 3, which is a ROM that stores various instructions for operating instructions for the memory and external memory.
  • ALU arithmetic logic unit
  • This one-chip microcomputer is provided with an internal memory 4 composed of RAM, and the internal memory 4 receives data via an address latch circuit 5 that latches the address of the internal memory.
  • Bus 1 is connected.
  • an output port 6 consisting of a buffer 6a and an address output terminal 6b is connected, and a gate face 7 is connected.
  • the gate circuit 7 functions as a detection means that detects whether the address target is the internal memory 4 or an external memory (not shown), and outputs a detection signal EXT according to the detection result.
  • the detection signal EXT becomes "H" level in the case of external memory and becomes "L" level in the case of internal memory.
  • the internal memory 4 is connected to the data bus 1 via the read control circuit 8.
  • the read / write control circuit 8 outputs the write signal WM, the read signal EM, and the detection gate EXT logic AND gate (hereinafter referred to as AND gate) 9 and 10 to output the signal.
  • This is the circuit that controls the read / write operation for the internal memory 4. Exchanges data with.
  • the detection signal EXT is at "L" level
  • the contents of the data bus 1 are transferred via the read / write control circuit 8 by the write signal WM. Transmitted to Molly 4.
  • the read signal EM causes the content of internal memory 4 to be read to the data bus 1 via the read-write write control circuit 8. It is transmitted.
  • the AND gates 9 and 10 are closed even if the write signal WM and the read signal EM go to "H” level, so writing and reading to the internal memory 4 are performed. I don't know.
  • a general register 1 1 for storing various general data is connected to the data bus 1.
  • the output side of the register 1 1 is connected to the data bus 1 via the buffer 1 2. It is connected.
  • Register 11 has the function of fetching the contents of data bus 1 by the write signal WA and transmitting the contents of register 11 1 to the data bus 1 by the read signal EA that turns the buffer 12 on. is doing.
  • This one-chip microcomputer is provided with a cycle counter 13 for controlling the timing of the one-chip microcomputer, and the output side thereof has a control signal generation circuit 20 and an external memory controller. Control circuit 30 is connected.
  • the cycle counter 13 operates with the clock signal CLK, is set with the reset signal RES, inputs the signal MQ, and outputs multiple timing signals S 1 to S 6> M. Is a circuit that outputs It is composed of shift registers.
  • the control signal generation circuit 20 is a circuit that decodes the instruction read from the program memory 3 and generates a plurality of control signals based on the timing signals S 1 to S 6, M. It has an instruction register 21 that fetches instructions from the memory 3 via the data bus 1. An instruction decoder 22 for decoding the instruction read by the instruction register 21 is connected to the instruction register 21, and a gate circuit 23 is connected to the output side of the instruction decoder 23. .
  • the gate circuit 23 calculates the logical product of the output of the instruction decoder 22 and the timing signals S1 to S6, M, and outputs a plurality of control signals EM, WM, EA, WA, WRA LL, WRA LH. , EADL, EADH, MQ, RDQ, WRQ, EXDI, EXD 0, WXDI, WX D 0 etc. at a specified timing.
  • the external memory control circuit 30 has a detection signal EXT, a read request signal RDQ to the external memory, a write request signal WRQ to the external memory, and timing signals S1, S4, S5, and. If the instruction execution is an external memory based on the clock signal CLK, this is the circuit that outputs the external memory control signal necessary for controlling the external memory. FF), a latch circuit and a gate circuit.
  • the external memory control signals include the capture strobe signal ALE of the external memory address, the read strobe signal RD of the external memory, the write strobe signal WR of the external memory, and the external memory. Control to output the address There is a signal AD SOUT.
  • the input / output port 40 is connected to the data bus 1 of this one-chip microcomputer, and the data of the external memory is connected via the data input / output terminal 41 of the input / output port 40.
  • the bus is connected.
  • the latch circuit 42 captures the data from the external memory based on the signal WXDI, and the signal EXDI turns on.
  • the output of the latch circuit 42 (data from the external memory) is transmitted to the data bus 1 via 3.
  • the contents of data bus 1 are taken into the latch circuit 4 4 by the signal WX DO, and the contents of the latch circuit 4 4 are turned on by the signal EXD 0. It has the function of transmitting to the data input / output terminal 41 via the buffer 45.
  • the transfer instruction MOV A, M is an instruction to transfer the contents of internal memory 4 to register 11 1.
  • the control signal generation circuit 20 decodes the instruction in the program memory 3 and outputs it from the gate circuit 23.
  • the "L" level side of the internal memory 4 address to be transferred is output to data bus 1 by signal EAD L.
  • the address data on the data bus 1 is stored in the address latch circuit 5 by the signal WRALL output from the gate circuit 23.
  • the gate circuit 23 The "H" level side of the internal memory 4 address to be transferred is output to the data bus 1 by the signal EADH output from.
  • the address data on the data bus 1 is stored in the address latch circuit 5 by the signal WRALH output from the gate circuit 23.
  • all addresses for the internal memory 4 are stored in the address latch circuit 5.
  • the output of the address latch circuit 5 is input to the internal memory 4 and also to the gate circuit 7, and if the address target is internal, the detection signal EXT output of that gate circuit 7 is output. "L" level.
  • the data of the internal memory 4 specified by the address circuit 5 is transferred to the data bus 1 by the read / write control circuit 8 which operates by the read signal EM output from the gate circuit 23. Is output.
  • the data on the data bus 1 is stored in the register 11 by the write signal WA output from the gate circuit 23, and the execution of the transfer instruction MOV A, M is completed.
  • the transfer instruction MOV X A, M is an instruction to transfer the contents of external memory to the register 1 1.
  • the "L" level side of the external memory address to be transferred is output to data bus 1 by signal EADL output from gate channel 23.
  • the address data on the data bus 1 is stored in the address latch circuit 5 by the signal WR ALL output from the gate circuit 23.
  • the output from the gate circuit 2 3 The "H" level side of the external memory address to be transferred is output to the data bus 1 by the signal EADH.
  • the address data on the data bus 1 is stored in the address latch circuit 5 by the signal WRALH output from the gate circuit 23.
  • all the addresses for the external memory are stored in the address latch circuit 5.
  • the output of the address latch circuit 5 is input to the gate circuit 7 and the target address is external.
  • the detection signal EXT output from the gate image path 7 becomes "H" level.
  • the gate circuit 23 outputs the read request signal RDQ to the external memory and inputs it to the external memory control circuit 30.
  • the external memory control circuit 30 is activated when the read request signal RDQ to the external memory is at "H” level and the detection signal EXT is at “H” level, and the external memory control circuit 30 is activated.
  • the address capture strobe signal ALE is set to “H” level, and the control signal ADS 0 UT for outputting the external memory address is set to "H” level.
  • the read strobe signal R of the external memory becomes “L” level for the period. While the read strobe signal RD is at "L” level, the external memory data is input from the data input / output terminal 4 1 and the latch circuit 4 2 is output by the signal WXDI output from the gate circuit 2 3. Stored in.
  • the buffer 43 is turned on and the output of the latch circuit 42 (external memory data) is output to the data bus 1 Is output to.
  • the data on the data bus 1 is stored in the register 11 by the signal WA output from the gate route 23, and the execution of the transfer instruction MOVXA, M ends.
  • the maximum command code is 2 7 , that is, 2 5 6 ways, which are mostly occupied by the internal memory 4 and the external memory. Therefore, it is impossible to prepare the same number of operation instructions for the external memory as the operation instructions for the internal memory 4. Therefore, it is common to make a difference between the operation instruction of the internal memory 4 and the operation instruction of the external memory.
  • the present invention has the problems that the above-mentioned conventional technique has, except for the operation instructions of the internal memory and the external memory, the total number of instructions of one chip microcomputer increases, and the circuit scale increases. It provides a one-chip microcomputer that solves problems such as an increase in the number of bytes required for the program, a longer execution time, and an increase in the number of program development steps.
  • the present invention provides a program memory storing operation instructions for an internal memory and an external memory, and a cycle counter that generates a plurality of timing signals based on the clock signal. And a control signal generation circuit that decodes an instruction read from the program memory and generates a plurality of control signals based on the timing signal, and an address target is the internal memory. Detecting means for detecting whether it is an external memory or an external memory and outputting a detection signal corresponding thereto, and the external memory based on the timing signal and the clock signal by inputting the detection signal and the control signal.
  • External memory control The one-chip microcomputer that has an external memory control circuit that outputs a signal and can control the access of the internal memory and the external memory has taken the following means.
  • the cycle counter is temporarily stopped to activate the external memory control signal.
  • a control means is provided for inputting / outputting data to / from the external memory, and for operating the cycle counter again after the input / output of the data is completed.
  • Fig. 1 is a block diagram of the configuration of the main part of a one-chip microcomputer showing the embodiment of the present study
  • Fig. 2 is a block diagram of the configuration of the main part of a conventional one-chip microcomputer.
  • Figures (a) and (b) are diagrams for explaining the cycle counter in Figure 1.
  • (a) is a circuit diagram
  • (b) is a timing diagram
  • (4) is The circuit diagram of the external memory control circuit in Fig. 1, and Fig. 5) to (c) are the timing diagrams of Fig. 1.
  • FIG. 1 is a block diagram showing a configuration of a main part of a one-chip microcomputer showing an embodiment of the present invention.
  • This one-chip microcomputer has an internal data bus 51, and the data bus 51 has an arithmetic unit 52 having an ALU or the like for performing arithmetic and logical operations, an internal memory and an external memory.
  • a program memory 5 3 such as R that stores a plurality of instructions such as operation instructions for the memory is connected.
  • an internal memory 54 for data storage composed of RAM etc. is provided.
  • a data bus 5 1 is connected to the internal memory 5 4 via an address latch circuit 5 5, and an output port 5 6 and a gate circuit 5 7 are also connected to the internal memory 5 4.
  • the address latch circuit 5 5 is the signal WRAL.
  • the output boat 5 6 is an output buffer 5 6 a which outputs the address A from the address latch circuit 55 based on the control signal ADS 0 UT for outputting the address of the external memory, and an output buffer 5 6 a. It consists of the address output terminal 5 6 b.
  • the gate circuit 5 7 has a function as a detection means that detects whether the address target is the internal memory 54 or the external memory, and outputs the detection signal EXT according to the detected force. .. This detection signal EXT becomes "H" level when the address target is the external memory, and becomes "L" level when the address target is the internal memory.
  • the internal memory 5 4 is connected to the data bus 5 1 via the read / write control circuit 58 which controls the read / write.
  • This read / write control circuit 58 sends and receives data to and from the data bus 5 1 by the output of the AND gate 5'9, 60 which takes the logic of the detection signal EXT, the write signal WM and the read signal EM. I do.
  • Data is written to the internal memory 5 4 when the detection signal EXT is at "L" level, the contents of the data bus 5 1 are internally written via the write control circuit 5 8 by the write signal WM. It is transmitted to the memory 54.
  • the data read from the internal memory 5 4 is done by the detection signal E When XT is at "L" level, the content of internal memory 5 4 is transmitted to data bus 5 1 via read / write control circuit 58 by read signal EM.
  • the AND gates 5 9 and 60 are turned off. Therefore, even if the write signal WM or the read signal EM becomes the "H” level, the write or the write of the internal memory 5 4 is performed. No reading is done.
  • a general-purpose register 6 1 is connected to the data bus 5 1, and the output side thereof is strongly connected to the data bus 5 1 via the buffer 6 2.
  • the register 6 1 takes in the contents of the data bus 5 1 by the write signal WA, and transfers the taken contents to the data bus 5 1 via the buffer 6 2 which is turned on by the read signal ⁇ ⁇ . It has the function of transmitting.
  • the 1-chip microcomputer is also provided with a cycle counter 70 for controlling the timing of the 1-chip microcomputer.
  • This cycle counter 70 counts according to the clock signal C L K, and the reset signal R E
  • the control signal generation circuit 8 0 is a circuit that decodes the instruction read from the program memory 5 3 and outputs the control signal necessary for the instruction, including the instruction register 8 1, the instruction decoder 8 2 and It is composed of 8 gates.
  • Instruction The register 81 has a function of fetching an instruction from the program memory 53 and giving it to the instruction decoder 82.
  • the instruction decoder 8 2 is a circuit that decodes the instruction from the instruction register 8 1 and gives the decoding result to the gate circuit 8 3.
  • the gate circuit 83 is a circuit which, for example, performs a logical product of the output of the instruction decoder 82 and the timing signals S 1 to S 6 and outputs various control signals at a predetermined timing. .. These control signals include read signal EM, write signal WM, read signal EA, write signal WA, signal WR ALL, signal WRA LH, signal EA DL, signal EADH, and external memory control signals RDQ, WR Q. Etc.
  • the external memory control circuit 90 has a detection signal EXT, a read request signal RDQ to the external memory, a write request signal WR Q to the external memory, timing signals SI, S 4, S 5, and And clock signal CLK are input, and if the instruction execution is an external memory, it is the circuit that outputs the external memory control signal to the external memory.
  • This external memory control signal is the capture strobe signal A L of the external memory address.
  • E external memory read strobe signal RD, external memory write strobe signal WR, external memory address control signal ADS ⁇ UT, clock stop
  • CLKST signals EXDO, WX DI
  • the acquisition strobe signal AL ⁇ is externally addressed to "L" when the address "L" level / data output to the external memory is multiplexed (selected) and output. This is a signal for level switching.
  • the input / output port 100 is connected to the data bus 51, and the data bus line of the external memory is connected to the data input / output terminal 1101 of the input / output port 100. ..
  • This input / output port 100 is a latch circuit 1 0 2 that latches the read data of the external memory from the data input / output terminal 1 0 1 by the signal WXDI, and the detection signal EXT is "H".
  • the AND gate 1 0 3 which outputs the read signal EM when it is at the level and the read signal EM from the AND gate 10 3 outputs the output of the latch circuit 10 2 (external memory data) to the data bus. It has a buffer 1 0 4 which transmits to 5 1.
  • the input / output boat 100 is turned on by the latch circuit 1 05 that latches the data for writing to the external memory on the data bus 5 1 by the signal WA, and the signal EXDO.
  • There is provided a buffer 10 6 which is in a state and transmits the output of the latch circuit 105 to the data input / output terminal 10 1.
  • FIG. 3 (a) and 3 (b) are diagrams for explaining the cycle counter in FIG. 1, FIG. 3 (a) is a circuit diagram, and FIG. 3 (b) is a timing diagram. is there.
  • the cycle counter 70 has an AND gate 7 1 and its AND gate 7 1 that take the logical product of the clock ⁇ clock signal CLK and the clock stop signal CLKST. It is composed of a shift register 7 2 which performs shift operation with the output of 1 as the clock and is set by the reset signal RES.
  • the shift register 7 2 is a delay flip-flop that operates by using the output of the AND gate 7 1 as a clock.
  • a lock (hereinafter referred to as D-FF) 7 3 — 1 to 7 3 — 5 and a 5-input NOR gate (hereinafter referred to as NOR gate) 7 3 are used to configure the timing signal S 1 to. It has the function of outputting S 6.
  • the AND gate 71 has a function as a clock supply / stop control means.
  • the timing signals S1 to S6 are supplied to the gate circuit 83 and the external memory control circuit 90.
  • this cycle counter 70 opens the AND gate 71 and opens the clock signal CLK when the clock stop signal CLKST is at "H” level. It is supplied to each D-FF 7 3 — 1 to 7 3-5 of the register 7 2, and the shift register 7 2 performs the shift operation. If the clock stop signal CLKST is at "L” level, the AND gate 7 1 closes and the clock signal input to D-FF 7 3 — 1 to 7 3 — 5 becomes “L”. "The level is reached, and the operation of the shift register 7 2 stops.
  • FIG. 4 is a surface diagram showing an example of the configuration of the external memory control circuit 90 shown in FIG.
  • This external memory control circuit 90 is composed of an AND gate 9 1 1 to 9 1 — 5, an OR gate (hereinafter referred to as an OR gate) 9 2 — 1 to 9 2 — 7, and a clock signal CLK.
  • Shift register 9 3 consisting of D — FF 9 3 — 1 to 9 3 — 7, clock signal CLK that operates according to the falling edge of CLK, and transmits the input to the output when it is at the '' H 'level.
  • NAND gate (hereinafter referred to as NAND gate) 9 6 — 1 to 9 6 — 3 and an inverter 97.
  • the detection signal EXT and the write request signal WRQ to the external memory are connected to the input side of the AND gate 9 1 — 1, and the detection signal EXT and the read request signal RDQ to the external memory are Connected to the inputs of AND gates 9 1 — 1, 9 1-12.
  • the output side of the AND gates 9 1 — 1, 9 1 and 2 is connected to the input side of the shift register 9 3 via 0 R gate 9 2 — 1 and D ⁇ FF 9 5 — 1, 9 5 — Connected to input terminal D of 2 respectively.
  • D- F F 9 3 — 3 to 9 3 — 5 output terminals Q are 0 R gate
  • the output side of the OR gate 9 2 — 4 is connected to the input side of the AND gate 9 1 — 5 and the output side of the OR gate 9 2 — 3 is the input terminal of the latch circuit 9 4 1 1. It is connected to D and its output terminal Q is connected to the input side of NAND gates 9 6 — l and 9 6 — 2.
  • the output side of AND gate 9 1 — 1, 9 1 — 2 is connected to each input terminal D of D — FF 9 5-1, 9 5 — 2, and its output terminal Q is a latch circuit 9 4 — 2, 9 4 — 3 connected to each input terminal D.
  • the output terminals Q of D-FF 9 5 — 1 and 9 5 — 2 are connected to the capture strobe signal ALE of the external memory address via the OR gate 9 2 — 5.
  • Each output terminal Q of D-FF 9 3 — 1 and 9 3 — 7 is connected to the input side of OR gate 9 2 — 2 and its OR gate is connected.
  • the output side of the gate 9 2 — 2 and the clock signal CLK are AND gate 9 1 through 1 3
  • Each latch input terminal L of each latch circuit 9 4 — 2, 9 4-3 It is connected to the.
  • the output terminal Q of the latch circuit 9 4-2 is connected to the input side of the AND gate 9 1-1 5 and the NAND gate 9 6-1 and the output side of the AND gate 9 1-1 5 is connected to the external side. It is connected to the signal EXD 0 that outputs data to the memory and its NAND gate is connected.
  • the output side of 9 6-1 is connected to the write strobe signal W R.
  • the output terminal Q of the latch circuit 9 43 is connected to the input side of the NAND gate 9 6 -2, and the output side of the NAND gate 9 6 -2 is connected to the read strobe signal ".
  • D — FF 9 3 — 5 output terminal Q, clock signal CLK, and latch circuit 9 4 1 3'output terminal Q are connected to the external gate via AND gate 9 1 — 4. It is connected to the signal WXDI that latches the data of the memory.
  • the output terminals Q of the latch circuit 9 4 — 2, 9 4 — 3 are connected to the external gate via OR gate 9 2 — 6.
  • Figures 5 (a), (b), and (c) are timing diagrams for explaining the operation of Fig. 1. Referring to this diagram, refer to Fig. 1 for the one-chip microcomputer. The transfer instruction operation (I) to (m) is explained.
  • the transfer instruction M 0 V A, M is an instruction to transfer the contents of internal memory 54 to register 61.
  • the control signal generation circuit 80 decodes A and M. Then, by the signal EAD L output from the gate circuit 83, the "L" level side of the address of the internal memory 54 to be transferred is output to the data bus 51 in the state S3. The address data on the data bus 5 1 is stored in the address latch circuit 5 5 by the latch signal W RA L L signal output from the gate circuit 8 3.
  • the latch signal EADH output from the gate circuit 83 outputs the "H" level side of the address of the internal memory 54 to be transferred to the data bus 51.
  • the address data on this data bus 51 is registered in the address latch circuit 5 5 by the latch signal WRA LH. Paid.
  • all the addresses for the internal memory 5 4 will be stored in the address latch circuit 5 5.
  • the output of the address latch surface path 5 5 is input to the internal memory 5 4 as well as to the gate circuit 5 7. Since the gate circuit 57 detects that the address target is the internal memory 54, the detection signal EXT becomes "L" level.
  • the external memory control signal RDQ is output from the gate circuit 83, but the external memory control circuit 90 does not operate because of the detection signal EXT power and the "" L "level.
  • state S6 the data in the internal memory 5 4 specified by the address latch circuit 5 5 is read by the read signal EM output from the gate circuit 83, and is a read-north control image. It is output on data bus 5 1 by path 5 8.
  • the data on the data bus 5 1 is stored in the register 6 1 by the write signal WA output from the gate circuit 8 3 and the execution of the transfer instruction MOV A, M ends.
  • This transfer instruction MOMV M, A is an instruction to transfer the contents of register 6 1 to internal memory 5.
  • the address "H" level side of the transfer destination internal memory 5 4 is output to the data bus 5 1 by the signal E A D H output from the gate circuit 8 3.
  • the address data on the data bus 5 1 is stored in the address latch circuit 5 5 by the latch signal W RA L H output from the gate circuit 8 3.
  • all addresses for the internal memory 5 4 will be stored in the address latch image path 5 5.
  • the output of the address latch surface path 5 5 is input to the internal memory 5 4 as well as to the gate circuit 5 7.
  • the gate image path 57 detects that the address object is the internal memory 54, and therefore the detection signal EXT becomes "L" level.
  • the external memory control signal WRQ is output from the gate circuit 83, but the external memory control circuit 90 does not operate because the detection signal EXT is at "L" level.
  • the "L" level side of the address of the external memory to be transferred is set by the signal EADL output from the gate circuit 83. , Output on data bus 5 1.
  • the address data on the data bus 5 1 is stored in the address latch circuit 5 5 by the latch signal WR A L L output from the gate circuit 8 3.
  • step S4 the signal EADH output from the gate circuit 83 outputs the "H" level side of the external memory address to be transferred to the data bus 51.
  • the address data on this data bus 5 1 is latched to the address latch circuit 5 5 by the latch signal WRALH output from the gate circuit 83.
  • all addresses are stored in the address latch circuit 5 5.
  • the output of the address circuit 5 5 is input to the gate circuit 5 7, and the gate surface 5 7 detects that the address target is an external memory, and the detection signal EXT is detected. It becomes "H"'level in S4.
  • the external memory control signal RDQ is output from the gate circuit 8 3 and input to the external memory control circuit 90.
  • the latch signal WXDI is output via the AND gate 9 1 1 4 and the external memory data input from the data input / output terminal 1 0 1 is latched. Taken on Road 10 2.
  • the read strobe signal power is changed from the "L" level to the "H” level via the NAND gate 9 6-2, and the external memory is read. The operation is completed.
  • the buffer 10 4 that is controlled by the read signal EM output from the gate circuit 8 3 is turned on strongly, and the external memory that has been captured in the latch circuit 10 2 is loaded.
  • the data of the memory is output on the data bus 51.
  • the data on the data bus 5 1 is stored in the register 6 1 by the write signal WA output from the gate circuit 8 3 and the execution of the transfer instruction M 0 VA, M for the external memory ends. To do.
  • step S 3 the signal EADL output from gate circuit 8 3 causes the "L" level side of the address of the external memory to be transferred to the data bus 5 1 Print above.
  • the address data on the data bus 51 is stored in the address latch circuit 55 by the latch signal WR A L L output from the gate circuit 83.
  • step S4 the signal EADH output from the gate circuit 83 outputs the "H" level side of the address of the external memory to be transferred to the data bus 51.
  • the address data on this data bus 5 1 is the gate circuit 8 It is stored in the address latch circuit 5 5 by the latch signal WRALH output from 3. As a result, all addresses are stored in the address latch circuit 5 5.
  • the output of the address latch circuit 5 5 is input to the gate circuit 5 7, and the gate circuit 5 7 detects that the target address is an external memory, and the detection signal EXT is "H". "It will be a level.
  • the external memory control signal WRQ output from the gate circuit 83 is input to the external memory control circuit 90.
  • each of D-FF 9 3 — 1 and 9 5 — 1 Output terminal Q, "H" level by falling of clock signal CLK.
  • the output terminal Q of D— FF 9 3 — 1 is at “H” level
  • the output terminal Q force of D — FF 9 3 — 7 is at the “” .L ”level.
  • the clock stop signal CLKST output from the switch 9 6-13 goes from “H” level to "L” level, and the cycle counter 70 stops at state S5.
  • D — FF 9 5 — 1 in Fig. 4 in order to keep the “H” level for 1 clock, the address capture sequence of the address output from the R gate 9 2 — 5 is retained.
  • One signal ALE power becomes "H" level for one clock.
  • the read signal EA output from the gate circuit 8 3 goes to "H" level and the contents of the register 6 1 are transferred to the data bus 5 1 via the buffer 6 2. It is output.
  • the data on this data bus 51 is the gate circuit. It is taken in by the latch circuit 105 by the write signal WM output from 8 3. Since the read signal EA and the write signal WM are the same as the output force and the content of the register 61 during this state S 5 (that is, the states S 5 — 1 to S 5 — 7), they are the same.
  • the data fetched by the latch circuit 105 does not change the contents fetched by the state S5-1.
  • the signal EX D O output from the A N D gate 9 1 1 5 in FIG. 4 changes from the "H” level to the “L” level at the falling edge of the state S 5 — 6, and similarly the N A N D gate 9
  • the gate memory 57 detects whether the operation instruction of the data memory is external or internal, and based on the detection signal EXT, the external memory control circuit 90 determines that the access target is the external memory.
  • the clock stop signal CLKST is used to stop the cycle counter 70, while the external memory control circuit 90 outputs the external memory control signal.
  • the clock stop signal C L K S T of 90 resets the cycle counter 70 to the operating condition again. Therefore, it is not necessary to divide the data memory operation instruction into external and internal and to provide a dedicated instruction. Therefore, it is possible to prevent the increase in the capacity of the program memory 53, shorten the processing time, and reduce the program development step. Reduction can be achieved. Moreover, since it is not necessary to divide the data memory operation instructions into internal and external, it is possible to reduce the total number of instructions, the circuit scale, and the chip size.
  • the present invention is not limited to the above-described embodiment, and, for example, a cycle counter 70, a control signal generation circuit 80, an external memory control image path 90, an input / output port 100, etc. are not shown.
  • the circuit configuration of Fig. 4 may be modified, or the control means for controlling the cycle counter operation provided in the external memory control circuit 90 may be configured by a circuit other than the circuit shown in Fig. 4.
  • the number of processing bits of one chip microcomputer is transformed into other number of bits such as 16 bits other than 8 bits or 3 2 bits.
  • Various modifications are possible.
  • the control means for controlling the operation of the cycle counter and controlling the input / output of data to / from the external memory based on the detection signal of the detection means and the like is provided. Since the data memory operation command targets the external memory for access, the control means temporarily suspends the cycle counter, and the external memory control circuit controls the external memory during that time. .. Then, after the control of the external memory is completed, the cycle force counter is operated again.

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Description

明 細 書
1 チップマイ ク ロコ ンピュータ
技術分野
本発明は、 データ格納用の内部メ モ リ を有し、 外部の データ格納用の外部メ モ リ に対するアクセス制御を行う ことが可能な 1 チップマイ ク ロコ ンピュータ、 特にその 外部メ モ リ の制御方式に関するものである。
背景技術
1 チップマイ ク ロコ ン ピュータ （以下、 1 チップマイ コ ンという ） は、 1 チップの集積回路上にマイ コ ンとし て必要な中央処理装置 （以下、 c P U という ） 、 リ ー ド ' オンリ ' メ モリ （以下、 R O Mという ） 等のプログラ ムメ モ リ 、 ラ ンダム ' ア ク セス ' メ モ リ （以下、 R A M という） 等のデ一タメ モ リ 、 及び入出力ポー ト等をすベ て内蔵したものである。
この種の 1 チップマイ コ ンでは、 メ モ リ の拡張を行う ために、 内部のデータメ モリ （内部メ モリ ） に対して外 部メ モ リを外付けすることが行われる。 そして、 データ メ モ リ空間が 1 チップマイ コ ンの内部と外部に存在する 1 チップマイ コ ンにおける外部メ モ リ の制御方式では、 プログラムメモリ の記憶容量の制限等から、 内部メ モリ に使用可能な命令全てが、 同じように外部メ モリ に対し ても使用できるものでなかった。 外部メ モ リ に対するァ クセスは、 プログラムメ モリ内に用意されている専用の 命令を使用し、 実行するようになっている。 こ の種の 1 チップマイ コ ンのー構成例を第 2図に示す。 第 2図は、 従来の 1 チップマイ コ ンの要部の構成プロ ック図である。
この 1 チ ップマイ コ ンは、 内部データバス 1 を有し、 そのデータバス 1 には、 算術論理ュニッ ト （以下、 A L Uという） 等で算術演箕及び論理演算を行う演算部 2 と、 内部メ モ リ及び外部メ モ リ に対する操作命令を舍む種々 の命令を格納した R O Mからなるプログラムメ モ リ 3 と が、 接続されている。
この 1 チップマイ コ ンには、 R A Mからなる内部メ モ リ 4が設けられ、 その内部メ モ リ 4には、 該内部メ モリ のァ ドレスをラ ツチするァ ドレスラ ツチ回路 5を介し てデータバス 1が接続されている。 ア ドレスラ ッチ画路 5の出力側には、 ノ ッファ 6 a及びァ ドレス出力端子 6 bからなる出力ポー ト 6が接続されると共に、 ゲー ト面 路 7が接続されている。 ゲー ト回路 7 は、 ア ドレス対象 が内部メ モ リ 4か、 あるいは図示しない外部メ モ リであ るかを検出し、 その検出結果に応じた検出信号 E X Tを 出力する検出手段としての機能を有している。 検出信号 E X Tは、 外部メ モ リ の時に " H " レベル、 内部メ モリ の時に " L " レベルとなる。
内部メ モ リ 4 は、 リー ドノライ ト制御回路 8を介して データバス 1 に接続されている。 リ一ド /ラィ ト制御回 路 8 は、 書込み信号 W M、 読出し信号 E M、 及び検出信 号 E X Tの論理を取るア ン ドゲー ト （以下、 A N Dゲ一 トという） 9 , 1 0 の出力により、 内部メ モ リ 4 に対す るリ一 ドノライ トを制御する回路であり、 データバス 1 とデータの授受を行う。 内部メ モ リ 4へのデータの書き 込みは、 検出信号 E X Tが " L " レベルの時、 書込み信 号 WMにより、 リー ド/ライ ト制御回路 8を介してデ一 タバス 1の内容が内部メ モ リ 4へ伝達される。 内部メ モ リ 4のデータの読み出しは、 検出信号 E X T力く " L " レ ベルの時、 読出し信号 EMにより、 リー ドノライ ト制御 回路 8を介して内部メ モ リ 4の内容がデータバス 1へ伝 達される。 検出信号 E X Tが レベルの時、 書込み 信号 WM及び読出し信号 E Mが "H " レベルになっても、 AN Dゲー ト 9 , 1 0が閉じるので、 内部メ モ リ 4に対 する書込み、 読出しが行われない。
データバス 1には、 一般の種々のデータが格納される 汍用のレジスタ（general register) 1 1が接続され、 そ のレジスタ 1 1の出力側が、 ノ ッファ 1 2を介してデ一 タバス 1に接続されている。 レジスタ 1 1 は、 書込み信 号 W Aによりデータバス 1 の内容を取り込み、 読出し信 号 E Aによりバッ ファ 1 2がオン状態となって該レジス タ 1 1の内容をデータバス 1へ伝達する機能を有してい る。
この 1チ ップマイ コ ンには、 該 1チップマイ コ ンのタ ィ ミ ングを制御するサイ'クルカウ ンタ 1 3が設けられ、 その出力側には制御信号生成回路 2 0及び外部メ モ リ制 御回路 3 0が接続されている。 サイ クルカウ ンタ 1 3は、 ク ロ ック信号 C L Kにより動作し、 リ セ 'ン ト信号 R E S によりセ ッ トされ、 信号 M Qを入力すると共に、 複数の タイ ミ ング信号 S 1〜 S 6 > Mを出力する回路であり、 シフ ト レジスタ等で構成されている。
制御信号生成回路 2 0は、 プログラムメ モ リ 3から読 み出された命令を解読し、 タイ ミ ング信号 S 1〜S 6 , Mに基づき複数の制御信号を生成する回路であり、 プロ グラムメモリ 3からデータバス 1を介して命令を取り出 す命令レジスタ 2 1を有している。 この命令レジスタ 21 には、 該命令レジスタ 2 1で読み出された命令をデコ一 ドする命令デコーダ 2 2が接続され、 その命令デコーダ 2 3の出力側にゲー ト回路 2 3が接続されている。 ゲー ト回路 2 3は、 命令デコーダ 2 2の出力とタイ ミ ング信 号 S 1〜S 6 , Mとの論理積を取り、 複数の制御信号 E M, WM, EA, W A, WRA L L, WRA L H, E A D L, E A D H , M Q, R D Q , W R Q, E X D I , E X D 0 , W X D I , WX D 0等を所定のタイ ミ ングで出 力する回路である。
外部メ モ リ制御回路 3 0は 検出信号 E X T、 外部メ モ リ への読出し要求信号 R D Q, 外部メ モリへの書込み 要求信号 WR Q、 タイ ミ ング信号 S 1 , S 4 , S 5、 及 びク ロ ック信号 C L Kに基づき、 命令実行が外部メ モリ であれば、 その外部メ モリ の制御に必要な外部メ モリ制 御信号を出力する回路であり、 フ リ ップフ口 ッブ （以下、 F Fという） 、 ラ ッチ回路及びゲー ト回路で構成されて いる。 外部メ モリ制御信号としては、 外部メ モリ用ァ ド レスの取込みス ト ローブ信号 A L E、 外部メ モ リ の読出 しス トローブ信号 R D、 外部メ モリ の書込みス トローブ 信号 W R、 外部メ モ リ のァ ドレスを出力するための制御 信号 AD S O U Tがある。
さ らに、 この 1チップマイ コ ンのデータバス 1 には、 入出力ポー ト 4 0が接続され、 その入出力ボー ト 4 0の データ入出力端子 4 1を介して外部メ モ リ のデータバス が接続されている。 この入出力ポー ト 4 0では、 外部メ モ リ のデータを読み出す時は、 信号 W X D I に基づきラ ツチ回路 4 2で外部メモリからのデータを取り込み、 信 号 E X D I によりオン状態となるノ ッ ファ 4 3を介して、 ラ ッチ回路 4 2の出力 （外部メ モ リ のデータ） をデータ バス 1へ伝達する。 外部メ モ リ にデータを書き込む時は、 データバス 1の内容を、 信号 WX D Oにより ラ ッチ回路 4 4に取り込み、 そのラ ッチ回路 4 4の内容を、 信号 E X D 0によりオン状態となるバッファ 4 5を介して、 デ ータ入出力端子 4 1へ伝達する機能を有している。
以上のように構成される 1チップマイ コ ンの動作の一 例 （ I ) , ( II ) を説明する。
( I ) 転送命令 MO V A, Mの動作
転送命令 MO V A, Mは、 内部メ モ リ 4の内容をレ ジスタ 1 1へ転送する命令である。
この転送命令では、 制御信号生成回路 2 0により、 プ ログラムメ モ リ 3内の命令が解読され、 ゲー ト回路 2 3 から出力される。 信号 EAD Lにより、 転送する内部メ モ リ 4のア ドレスの " L " レベル側をデータバス 1上に 出力する。 このデータバス 1上のア ド レスデータは、 ゲ 一ト回路 2 3から出力される信号 W R A L Lにより、 ァ ドレスラ ッチ回路 5に格納される。 次に、 ゲー ト回路 23 から出力される信号 E A D Hにより、 転送する内部メ モ リ 4 のア ドレスの " H " レベル側をデータバス 1上に出 力する。 このデータバス 1上のア ドレスデータは、 ゲ一 ト回路 2 3から出力される信号 W R A L Hにより、 ア ド レスラ ッチ回路 5に格納される。 これにより、 内部メ モ リ 4 に対する全ア ドレスがア ドレスラ ッチ回路 5 に格納 される こ とになる。
ァ ドレスラ ッチ回路 5 の出力は、 内部メ モリ 4 に入力 されると共に、 ゲー ト回路 7 にも入力され、 ア ド レス対 象が内部であれば、 そのゲー ト回路 7 の検出信号 E X T 力 " L " レベルとなる。 ア ドレスラ ッチ画路 5により指 定された内部メ モリ 4のデータが、 ゲー ト回路 2 3から 出力される読出し信号 E Mにて動作する リード/ライ ト 制御回路 8により、 データバス 1上に出力される。 この データバス 1上のデータは、 ゲー ト回路 2 3から出力さ れる書込み信号 WAによってレジスタ 1 1 に格納され、 転送命令 M O V A, Mの実行が終了する。
( Π ) 転送命令 M O V X A, Mの動作
転送命令 M O V X A, Mは、 外部メ モリ の内容をレ ジスタ 1 1 に転送する命令である。
この命令を実行する場合、 ゲー ト画路 2 3から出力さ れる信号 E A D Lにより、 転送する外部メ モ リ のァ ドレ スの " L " レベル側をデータバス 1上に出力する。 この データバス 1上のァ ドレスデータは、 ゲ一 ト回路 2 3力、 ら出力される信号 WR A L Lにより、 ア ドレスラ ッチ回 路 5 に格納される。 次に、 ゲー ト回路 2 3から出力され る信号 E A D Hにより、 転送する外部メ モ リ のァ ドレス の " H " レベル側をデータバス 1上に出力する。 このデ ータバス 1上のァ ドレスデータは、 ゲー ト回路 2 3から 出力される信号 W R A L Hにより、 ア ドレスラ ッチ回路 5 に格納される。 これにより、 外部メ モ リ に対する全ァ ドレスがァ ドレスラ ツチ回路 5 に格納されることになる, ア ドレスラ ッチ回路 5の出力は、 ゲー ト回路 7 に入力 され、 対象ァ ドレスが外部であれば、 そのゲー ト画路 7 から出力される検出信号 E X Tが " H " レベルとなる。 この際、 ゲー ト回路 2 3から、 外部メ モ リ への読出し要 求信号 R D Qが出力され、 外部メ モ リ制御回路 3 0 へ入 力される。
外部メ モ リ制御回路 3 0 では、 外部メ モ リ への読出し 要求信号 R D Qが " H " レベルで、 かつ検出信号 E X T が " H " レベルであると、 活性化され、 外部メ モ リ用ァ ド レスの取り込みス ト ローブ信号 A L Eを " H " レベル にすると共に、 その外部メ モリ のァ ドレスを出力するた めの制御信号 A D S 0 U Tを " H " レベルにする。 これ により、 外部メ モ リ の読出しス ト ローブ信号 R が 期間 " L " レベルとなる。 読出しス ト ローブ信号 R Dが " L " レベルの間、 外部メ モ リ のデータがデータ入出力 端子 4 1 より入力され、 ゲー ト回路 2 3 より出力される 信号 W X D I により、 ラ ッチ回路 4 2 に格納される。 次 に、 ゲ一 ト回路 2 3から出力される信号 E X D I によ ':）、 バッファ 4 3がオ ン状態となり、 ラ ッチ回路 4 2 の出力 (外部メ モ リ のデータ ） がデータバス 1 へ出力される。 このデータバス 1上のデータは、 ゲー ト面路 2 3から出 力される信号 W Aにより、 レジスタ 1 1 に格納され、 転 送命令 M O V X A , Mの実行が終了する。
しかしながら、 上記構成の 1 チップマイ コ ンでは、 次 のような課題があった。
(a)従来の 1 チップマイ コ ンにおける外部メ モ リ の操作 は、 内部メ モリ 4の操作命令とは別の専用の命令を用意 して実行している。 そのため、 内部メ モ リ 4 の操作命令 と同じ数だけ、 外部メ モ リ の操作命令を用意しなければ ならない。
例えば、 8 ビッ トの 1 チップマイ コ ンの場合、 その命 令コ一 ドの最大は 2 7 、 即ち 2 5 6通りであり、 これを 内部メ モリ 4 と外部メ モリ によってほとんど専有してし まうため、 内部メ モ リ 4 の操作命令と同じ数だけ、 外部 メ モリ の操作命令を用意する ことは不可能となる。 そこ で、 内部メ モリ 4 の操作命令と外部メ モ リ の操作命令と に差をつけることが一般的である。
ところが、 外部メ モリ を使用するァプリケーショ ン (応用） では、 その外部メ モ リ に対する命令に制限があ るため、 プログラムに必要なバイ ト数、 サイ クル数、 及 びステップ数が増大し、'アプリケ一ショ ンプログラム (応用プログラム） の開発時間が長く なる。 しかも、 プ ログラムメ モ リ 3 の容量が増大すると共に実行時間が長 く なるため、 細かい、 即ち精度のよいプログラムが実現 できない等の問題があつた。
(b)同じデータメ モ リ操作でも、 内部メ モ リ 4 と外部メ モ リ では、 使用できる命令が違うため、 プログラマは常 に意識してプログラムを組まなければならず、 プロダラ ム開発の煩雑性より、 プログラ ム開発時間が長く なると いう問題がある。
(c)内部メ モリ 4 とは別個に外部メ モ リ の操作命令を一 定数設けると、 1 チップマイ コ ンの命令数増大につなが り、 1 チップマイ コ ンの回路規模が増大すると共にチッ ブサイ ズの大形化を招く という問題もある。
本発明は、 前記従来技術が持っていた課題として、 内 部メ モ リ と外部メ モ リ の操作命令を別にすると、 1 チッ プマイ コ ンの命令数全体が増加し、 回路規模の増大、 ブ ログラムに必要なバイ ト数の増大、 実行時間の長時間化、 及びプログラム開発ステツブ数の増大等の問題が生じる 点について解決した 1 チップマイ コ ンを提供するもので ある。
発明の開示
本発明は前記課題を解決するために、 内部メ モ リ及び 外部メ モリ に対する操作命令等を格納したプログラムメ モリ と、 クロ ック信号に基づき複数のタィ ミ ング信号を 発生するサイ ク ルカ ウ ンタ と、 前記プロ グラムメ モ リ力、 ら読み出された命令を解読して前記タイ ミ ング信号に基 づき複数の制御信号を生成する制御信号生成回路と、 ァ ド レス対象が前記内部メ モ リか外部メ モ リかを検出しそ れに応じた検出信号を出力する検出手段と、 前記検出信 号及び制御信号を入力し前記タイ ミ ング信号及びク 口 ッ ク信号に基づき前記外部メ モリ に対する外部メ モ リ制御 信号を出力する外部メ モ リ制御回路とを備え、 内部メ モ リ及び外部メ モ リ のァクセス制御が可能な 1 チッブマイ コ ンにおいて、 次のような手段を講じたものである。
即ち、 本発明では、 前記検出信号及び制御信号に基づ き、 前記ァ ド レス対象が外部メ モリである時に前記サイ クルカ ウ ンタを一時停止させて前記外部メ モ リ制御信号 を活性化させると共に、 前記外部メ モ リ に対するデータ の入出力を行わせ、 かつそのデータの入出力終了後に再 び前記サイ クルカウ ンタを動作させる制御手段を、 設け たものである。
図面の簡単な説明
第 1図は本究明の実施例を示す 1 チップマイ コ ンの要 部の構成ブロ ック図、 第 2図は従来の 1 チップマイ コ ン を示す要部の構成ブロ ック図、 第 3図 (a) , (b)は第 1図中 のサイ クルカウ ンタを説明するための図であり、 同図 (a) は回路図、 同図 (b)はタイ ミ ング図、 第 4図は第 1図中の 外部メ モ リ制御回路の回路図、 第 5図 )〜 (c)は第 1図の タイ ミ ング図である。
発明を実施するための最良の形態 第 1図は、 本発明の一実施例を示す 1 チップマイ コ ン の要部の構成プロ ック図である。
この 1 チップマイ コ ンは、 内部データバス 5 1 を有し、 そのデータバス 5 1 には、 A L U等を有し算術演算及び 論理演算を行う演算部 5 2 と、 内部メ モリ及び外部メ モ リ に対する操作命令等の複数の命令を格納した R 等 のプログラムメ モ リ 5 3 とが、 接続されている。 また、 R AM等で構成されたデータ格納用の内部メ モ リ 5 4が設けられている。 この内部メ モ リ 5 4 には、 ァ ドレスラ ッチ回路 5 5を介してデータバス 5 1 が接続さ れると共に、 出力ポー ト 5 6及びゲー ト回路 5 7 が接続 されている。 ア ドレスラ ッチ回路 5 5 は、 信号 W R A L
L , W R A L Hに基づきデータバス 5 1上のメ モ リ のァ ドレスデータをラ ッチする回路である。 出力ボー ト 5 6 は、 外部メ モ リ のア ドレスを出力するための制御信号 A D S 0 U Tに基づきァ ドレスラ ッチ回路 5 5からのァ ド レス Aを出力する出力バッファ 5 6 a と、 ア ドレス出力 端子 5 6 b とで、 構成されている。 ゲー ト回路 5 7 は、 ァ ドレス対象が内部メ モ リ 5 4か、 外部メ モ リ である力、 を検出し、 それに応じた検出信号 E X Tを出力する検出 手段としての機能を有している。 この検出信号 E X Tは、 ァ ドレス対象が外部メ モリ の時に " H " レベル、 内部メ モ リ の時に " L " レベルとなる。
内部メモリ 5 4 は、 そのリ一 ド /ラィ トを制御する リ 一ドノライ ト制御回路 5 8を介してデータバス 5 1 に接 続されている。 このリー ド/ライ ト制御回路 5 8 は、 検 出信号 E X T、 書込み信号 WM及び読出し信号 E Mの論 理をとる A N Dゲー ト 5' 9 , 6 0の出力により、 データ バス 5 1 とデータの授受を行う。 内部メ モ リ 5 4へのデ ータの書込みは、 検出信号 E X Tが " L " レベルの時、 書込み信号 W Mにより、 データバス 5 1 の内容がリー ' ノライ ト制御回路 5 8を介して内部メ モ リ 5 4へ伝達さ れる。 内部メ モ リ 5 4 のデータの読出しは、 検出信号 E X Tが " L " レベルの時、 読出し信号 E Mにより、 内部 メ モリ 5 4 の内容がリー ド /ライ ト制御回路 5 8を介し てデータバス 5 1 へ伝達される。 検出信号 E X丁が
" H " レベルの時、 A N Dゲー ト 5 9 , 6 0がォフ状態 となるため、 書込み信号 W Mまたは読出し信号 E Mが " H " レベルになっても、 内部メ モ リ 5 4 の書込みまた は読出しは行われない。
データバス 5 1 には、 汎用のレジスタ 6 1 が接続され、 その出力側に、 ノ ッファ 6 ·2を介してデータバス 5 1力く 接続されている。 レジスタ 6 1 は、 書込み信号 W Aによ り、 データバス 5 1 の内容を取込み、 その取込んだ内容 を、 読出し信号 Ε Αによりオン状態となるバッ ファ 6 2 を介して、 データバス 5 1へ伝達する機能を有している。
また、 この 1 チップマイ コ ンには、 該 1 チップマイ コ ンのタイ ミ ングを制御するサイ クルカウ ンタ 7 0が設け られている。 このサイ クルカルンタ 7 0 は、 ク ロ ッ ク信 号 C L Kによりカウ ン ト動作を行い、 リ セ ッ ト信号 R E
Sにより リ セ ッ トされ、 さ らにク ロ ッ ク停止信号 C L K
S Tにより ク ロ ッ ク信号 C L Kの入力を停止する機能を 有し、 所定のタイ ミ ング信号 S 1 ~ S 6を制御信号生成 回路 8 0及び外部メ モ リ'制御回路 9 0へ出力する回路で ある。
制御信号生成回路 8 0 は、 プログラムメ モ リ 5 3から 読出された命令をデコードし、 その命令に必要な制御信 号を出力する回路であり、 命令レジスタ 8 1、 命令デコ —ダ 8 2及びゲー ト面路 8 3 で構成されている。 命令レ ジスタ 8 1 は、 プログラムメ モ リ 5 3からの命令を取出 し、 命令デコーダ 8 2へ与える機能を有している。 命令 デコーダ 8 2は、 命令レジスタ 8 1からの命令をデコー ドしてそのデコー ド結果をゲー ト回路 8 3へ与える回路 である。 ゲー ト画路 8 3は、 命令デコーダ 8 2の出力と タイ ミ ング信号 S 1〜 S 6 との、 例えば論理積をとり、 所定のタイ ミ ングで種々の制御信号を出力する回路であ る。 こ の制御信号としては、 読出し信号 EM、 書込み信 号 WM、 読出し信号 EA、 書込み信号 WA、 信号 WR A L L、 信号 WRA L H、 信号 EA D L、 信号 E A D H、 及び外部メ モ リ制御信号 R D Q, WR Q等がある。
外部メ モリ制御回路 9 0は、 検出信号 E X T、 外部メ モ リ への読出し要求信号 R D Q、 外部メ モ リ への書込み 要求信号 WR Q、 タ イ ミ ング信号 S I , S 4 , S 5、 及 びク ロ ッ ク信号 C L Kを入力し、 命令実行が外部メ モ リ であれば、 その外部メ モ リ に対する外部メ モ リ制御信号 を出力する回路である。 こ の外部メ モ リ制御信号として は、 外部メ モ リ用ァ ド レスの取込みス ト ローブ信号 A L
E、 外部メ モ リ の読出しス ト ローブ信号 R D、 外部メ モ リ の書込みス ト ローブ信号 WR、 外部メ モ リ のァ ド レス を出力するための制御信号 A D S◦ U T、 ク ロ ック停止 信号 C L K S T、 及び信号 E X D O, WX D Iがある。 こ こで、 取込みス ト ローブ信号 A L Εは、 外部メ モ リ へ のア ド レス " L " レベル/データ出力をマルチプレ ッ ク ス （選択） して出力する時に、 外部でァ ドレス " L " レ ベル ラ ツチするための信号である。 データバス 5 1 には、 入出力ポー ト 1 0 0が接続され、 その入出力ポー ト 1 0 0 のデータ入出力端子 1 0 1 には、 外部メ モ リ のデータバスライ ンが接続される。 この入出 力ポー ト 1 0 0 は、 信号 W X D I によりデータ入出力端 子 1 0 1からの外部メ モ リ の読出しデータをラ ッチする ラ ッチ回路 1 0 2 と、 検出信号 E X Tが " H " レベルの 時に読出し信号 E Mを出力する A N Dゲー ト 1 0 3 と、 該 A N Dゲー ト 1 0 3からの読出し信号 E Mによってラ ツチ回路 1 0 2の出力 （外部メ モ リ のデータ） をデータ バス 5 1へ伝達するバッファ 1 0 4 とを、 備えている。 さ らに、 この入出力ボー ト 1 0 0には、 データバス 5 1 上の外部メ モ リ への書込み用データを信号 WAにより ラ ツチするラ ッチ回路 1 0 5 と、 信号 E X D Oによりオン 状態となってラ ツチ回路 1 0 5の出力をデータ入出力端 子 1 0 1 へ伝達するバッファ 1 0 6 とが、 設けられてい る。
第 3図 (a), (b)は第 1図中のサイ クルカウ ンタを説明す るための図であり、 同図 (a)は回路図、 及び同図 (b)はタイ ミ ング図である。
第 3図 (a)に示すよう に、 サイ クルカウ ンタ 7 0 は、 ク π ック信号 C L K及びクロ ック停止信号 C L K S Tの論 理積をとる AN Dゲー ト 7 1 と、 その A N Dゲー ト 7 1 の出力をク π ック としてシフ ト動作を行い、 リ セ ッ ト信 号 R E Sにより セ ッ ト される シフ ト レジスタ 7 2 とで、 構成されている。 シフ ト レジスタ 7 2 は、 A N Dゲー ト 7 1 の出力をク ロ ック として動作する遅延型フリ ップフ ロ ッブ （以下、 D— F F という ） 7 3 — 1〜 7 3 — 5 と、 5入力のノ アゲー ト （以下、 N O Rゲー ト という ） 7 3 とで構成され、 タイ ミ ング信号 S 1〜S 6を出力する機 能を有している。 A N Dゲー ト 7 1 は、 ク ロ ック供給/ 停止制御手段としての機能を有している。 タイ ミ ング信 号 S 1〜 S 6 は、 ゲー ト回路 8 3及び外部メ モリ制御回 路 9 0へ供給される。
このサイ クルカウ ンタ 7 0 は、 第 3図 (b)に示すように、 ク ロ ック停止信号 C L K S Tが " H " レベルの時、 A N Dゲー ト 7 1 が開いてク ロ ッ ク信号 C L Kがシフ ト レジ スタ 7 2の各 D— F F 7 3 — 1〜 7 3 - 5に供給され、 そのシフ ト レジスタ 7 2がシフ ト動作を行う。 ク ロ ック 停止信号 C L K S T力く " L " レベルであれば、 A N Dゲ ー ト 7 1が閉じて D— F F 7 3 — 1〜 7 3 — 5 に入力さ れるク ロ ッ ク信号が " L " レベルとなり、 該シフ ト レジ スタ 7 2 の動作が停止する。
第 4図は、 第 1図中の外部メ モリ制御回路 9 0 の一構成 例を示す面路図である。
この外部メ モ リ制御回路 9 0 は、 A N Dゲー ト 9 1 一 1〜 9 1 — 5、 オアゲー ト （以下、 O Rゲー トという） 9 2 — 1〜 9 2 — 7、 ク ロ ック信号 C L Kの立下がりに よつて動作する D— F F 9 3 — 1〜 9 3 — 7からなる シ フ ト レジスタ 9 3、 ク ロ ック信号 C L K力く ' ' H " レベル の時に入力を出力に伝達する遅延型のラ ツチ回路 9 4 -- 1〜 9 4 一 3、 D— F F 9 5 — 1 , 9 5 - 2. ナ ン ドゲ ー ト （以下、 N A N Dゲー ト という ） 9 6 — 1〜 9 6 — 3、 及びイ ンバータ 9 7 を備えている。
検出信号 E X T及び外部メ モリへの書込み要求信号 W R Qは、 AN Dゲー ト 9 1 — 1 の入力側に接続されると 共に、 検出信号 E X T及び外部メ モ リ への読出し要求信 号 R D Qは、 A N Dゲー ト 9 1 — 1 , 9 1 一 2 の入力側 に接続されている。 A N Dゲー ト 9 1 — 1、 9 1 一 2の 出力側は、 0 Rゲー ト 9 2 — 1 を介してシフ ト レジスタ 9 3 の入力側に接続されると共に、 D— F F 9 5 — 1 , 9 5 — 2 の入力端子 Dにそれぞれ接続されている。 D— F F 9 3 — 3〜 9 3 — 5 の各出力端子 Qが 0 Rゲー ト
9 2 - 3 の入力側に接続され、 さらに D— F F 9 3 — 6 の出力端子 Q及び 0 Rゲー ト 9 2 — 3 の出力側が 0 Rゲ ー ト 9 2 — 4の入力側に接続されている。 この O Rゲー ト 9 2 — 4 の出力側は AN Dゲー ト 9 1 一 5 の入力側に 接続されると共に、 O Rゲー ト 9 2 — 3 の出力側がラ ッ チ回路 9 4 一 1 の入力端子 Dに接続され、 その出力端子 QがN A N Dゲ一 ト 9 6 — l , 9 6 — 2 の入力側に接続 されている。
AN Dゲー ト 9 1 — 1 , 9 1 — 2の出力側は D— F F 9 5 - 1 , 9 5 — 2の各入力端子 Dに接続され、 その各 出力端子 Qがラ ツチ回路 9 4 — 2 , 9 4 — 3 の各入力端 子 Dに接続されている。 D— F F 9 5 — 1 , 9 5 — 2の 各出力端子 Qは、 O Rゲー ト 9 2 — 5を介して、 外部メ モ リ用ァ ドレスの取込みス トローブ信号 A L Eに接続さ れている。 D— F F 9 3 — 1 , 9 3 — 7 の各出力端子 Q が O Rゲー ト 9 2 — 2 の入力側に接続され、 その O Rゲ — ト 9 2 — 2 の出力側とク ロ ック信号 C L Kが A N Dゲ ー ト 9 1 一 3を介して各ラ ッチ回路 9 4 — 2 , 9 4 - 3 の各ラ ッチ入力端子 Lに接続されている。 ラ ッチ回路 9 4 — 2 の出力端子 Qは、 A N Dゲー ト 9 1 一 5及び N A N Dゲ一 ト 9 6 — 1 の入力側に接続され、 その A N D ゲー ト 9 1 一 5 の出力側が、 外部メ モ リ へのデータを出 力する信号 E X D 0に接続され、 その N A N Dゲー ト
9 6 - 1 の出力側が書込みス ト ロ一ブ信号 W Rに接続さ れている。
ラ ッチ回路 9 4 一 3 の出力端子 Qは、 N A N Dゲー ト 9 6 — 2の入力側に接続され、 その N A N Dゲー ト 9 6 - 2 の出力側が読出しス ト ローブ信号" に接続されてい る。 D— F F 9 3 — 5 の出力端子 Q、 ク ロ ック信号 C L K、 及びラ ッチ回路 9 4 一 3 の'出力端子 Qは、 A N Dゲ ー ト 9 1 — 4を介して、 外部メ モ リ のデータをラ ッチす る信号 W X D I に接続されている。 ラ ッチ回路 9 4 — 2 , 9 4 — 3の各出力端子 Qは、 O Rゲー ト 9 2 — 6を介し て、 外部メ モ リ のア ドレスを出力するための制御信号 A D S O U Tに接続されると共に、 その O Rゲー ト 9 2 — 6 の出力側及び D— F F 9 3 — 1 の出力端子 Qが O Rゲ ー ト 9 2 — 7 を介して N A N Dゲー ト 9 6 — 3 の入力側 に接続されている。 D— F F 9 3 — 7 の出力端子 Qは、 ィ ンバータ 9 7を介して N A N Dゲー ト 9 6 — 3 の入力 側に接続され、 その N A N Dゲ一 ト 9 6 — 3 の出力側が ク ロ ック停止信号 C L K S Tに接続されている
ク ロ ック停止信号 C L K S T、 信号 Ε X D 0 , W X D I を出力する各ゲー ト回路等は、 サイ クルカウ ンタ 7 0 を一時停止させて信号 A L E, R D, WR, AD S O U Tを活性化させると共に、 信号 E X D O, WX D Iを出 力して入出力ポー ト 1 0 0の入出力動作を制御する制御 手段としての機能を有している。
第 5図 (a), (b), (c)は第 1図の動作を説明するためのタ イ ミ ング図であり、 この図を参照しつつ、 第 1図の 1チ ッブマイ コ ンの転送命令動作 （ I ) 〜 （ m ) について説 明する。
( I ) ( i ) 第 5図 (a)の転送命令 M 0 V A, Mの動 作
転送命令 M 0 V A, Mは、 内部メ モ リ 5 4の内容を レジスタ 6 1に転送する命令である。
プログラムメ モ リ 5 3から読出された転送命令 M 0 V
A, Mを、 制御信号生成回路 8 0で解読する。 そして、 ゲー ト回路 8 3から出力される信号 EAD Lにより、 ス テー ト S 3において、 転送する内部メ モ リ 5 4のァ ドレ スの " L " レベル側をデータバス 5 1に出力する。 この データバス 5 1上のア ドレスデータは、 ゲー ト回路 8 3 から出力されるラ ッチ信号 W R A L L信号により、 ア ド レスラ ッチ回路 5 5に格'納される。
ステー ト S 4において、 ゲー ト回路 8 3から出力され るラ ッチ信号 E A D Hにより、 転送する内部メ モ リ 5 4 のア ドレスの " H " レベル側をデータバス 5 1上に出力 する。 このデータバス 5 1上のア ドレスデータは、 ラ ッ チ信号 WRA L Hにより、 ア ドレスラ ッチ回路 5 5に格 納される。 これにより、 内部メ モ リ 5 4 に対する全ァ ド レスがァ ドレスラ ツチ回路 5 5に格納される こ とになる。 ァ ドレスラ ッチ面路 5 5 の出力は、 内部メ モ リ 5 4 に 入力されると共に、 ゲー ト回路 5 7 にも入力される。 ゲ — ト回路 5 7では、 ア ドレス対象が内部メ モ リ 5 4であ る こ とを検出するので、 その検出信号 E X Tが " L " レ ベルとなる。 ステー ト S 4で、 ゲー ト回路 8 3から外部 メ モ リ制御信号 R D Qが出力されるが、 検出信号 E X T 力、' " L " レベルのため、 外部メ モリ制御回路 9 0 は動作 しない。
ステー ト S 6において、 ア ドレスラ ッチ回路 5 5 によ り指定された内部メ モ リ 5 4 のデータが、 ゲー ト回路 83 から出力される読出し信号 E Mで制御される リー ドノラ ィ ト制御画路 5 8 により、 データバス 5 1上に出力され る。 このデータバス 5 1上のデータは、 ゲー ト回路 8 3 から出力される書込み信号 WAにより、 レジスタ 6 1 に 格納され、 転送命令 M O V A, Mの実行が終了する。
( I ) ( ii ) 第 5図 (a)の転送命令 M 0 V M, Aの動 作
この転送命令 M O V M, Aは、 レジスタ 6 1 の内容 を内部メ モ リ 5 に転送する命令である。
この転送命令 M O V M, Aでは、 ステー ト S 3にお いて、 ゲー ト回路 8 3から出力される信号 E A D Lによ り、 転送先の内部メ モ リ 5 4 のア ドレスの " L " レべ 側をデータバス 5 1上に出力する。 このデータバス 5 1 上のァ ドレスデータは、 ゲ一 ト回路 8 3から出力される ラ ッチ信号 W R A L Lにより、 ァ ドレスラ ッチ回路 5 5 に格納される。
ステー ト S 4 において、 ゲー ト回路 8 3から出力され る信号 E A D Hにより、 転送先の内部メ モ リ 5 4 のア ド レスの " H " レベル側をデータバス 5 1上に出力する。 このデータバス 5 1上のア ドレスデータは、 ゲー ト回路 8 3から出力されるラ ッチ信号 W R A L Hにより、 ア ド レスラ ッチ回路 5 5 に格納される。 この峙、 内部メ モ リ 5 4に対する全ァ ドレスがァ ド レスラ ツチ画路 5 5に格 納されることになる。
ァ ドレスラ ッチ面路 5 5 の出力は、 内部メ モ リ 5 4に 入力されると共に、 ゲー ト回路 5 7 にも入力される。 ゲ 一ト画路 5 7では、 ア ドレス対象が内部メ モリ 54である ことを検出するため、 その検出信号 E X Tが " L " レべ ノレとなる。 ステー ト S 4において、 ゲー ト回路 8 3から 外部メ モ リ制御信号 WR Qが出力されるが、 検出信号 E X Tが " L " レベルのため、 外部メ モ リ制御回路 9 0 は 動作しない。
ステー ト S 6において、 ゲー ト回路 8 3から出力され る読出し信号 E Aにより、 バッ ファ 6 2が動作し、 レジ スタ 6 1 の内容がデ一ダバス 5 1上に出力される。 この データバス 5 1上のデータは、 ア ドレスラ ッチ画路 5 5 により指定された内部メ モ リ 5 4のァ ドレスに、 書込み 信号 WMにより制御される リー ド Zライ ト制御 HI路 5 8 を介して格納される。 これにより、 内部メ モ リ 5 4を対 象とした転送命令 M O V M, Aの実行が終了する。 ( II ) 第 5図 (b)の転送命令 M◦ V A, Mの動作 この転送命令 M O V A, Mは、 外部メ モ リ の内容を レジスタ 6 1 に転送する命令である。
この転送命令 M O V A, Mでは、 ステ ップ S 3にお いて、 ゲー ト回路 8 3から出力される信号 E A D Lによ り、 転送する外部メ モ リ のア ドレスの " L " レべル側を、 データバス 5 1上に出力する。 このデータバス 5 1上の ァ ドレスデータは、 ゲ一 ト回路 8 3から出力されるラ ッ チ信号 WR A L Lにより、 ア ドレスラ ッチ回路 5 5 に格 納される。
ステップ S 4において、 ゲー ト回路 8 3から出力され る信号 E A D Hにより、 転送する外部メ モ リ のア ドレス の " H " レベル側を、 データバス 5 1上に出力する。 こ のデータバス 5 1上のア ドレスデータは、 ゲー ト回路 83 から出力されるラ ッチ信号 W R A L Hにより、 ア ド レス ラ ッチ回路 5 5 にラ ッチされる。 これにより、 全ァ ドレ スがァ ドレスラ ッチ回路 5 5 に格納されることになる。 ア ドレスラ ッチ回路 5 5 の出力は、 ゲー ト回路 5 7 に 入力され、 そのゲー ト面路 5 7 によってァ ドレス対象が 外部メ モ リ であるこ とを検出され、 その検出信号 E X T がステー ト S 4で " H "'レベルとなる。 このステー ト S 4 において、 ゲー ト回路 8 3から外部メ モ リ制御信号 R D Qが出力され、 外部メ モリ制御回路 9 0 に入力される。 第 4図に示す外部メ モリ制御回路 9 0では、 外部メ モ リ制御信号 R D Q及び検出信号 E X Tが " H " レベルで あるため、 A N Dゲー ト 9 1 — 2 の出力により、 ク ロ ッ ク信号 C L Kの立下がりによって D— F F 9 3 — 1 , 9 5 一 2の各出力端子 Qが、 " H " レベルとなる。 D— F F 9 3 — 1 の出カ端子£ が " 11 " レベルとなる と、 D— F F 9 3 — 7 の出力端子 Qが " L " レベルであるため、 ィ ンバータ 9 7、 O Rゲー ト 9 2 — 7及び N AN Dゲー ト
9 6 — 3を介してク ロ ック停止信号 C L K S T力 " H " レベルから " L " レベルになり、 サイ クノレカウ ンタ 7 0 がステー ト S 5で停止する。 D— F F 9 5 — 2 の出力端 子 Qは、 1 ク ロ ックの間、 " H " レベルを保持するため、 O Rゲー ト 9 2 — 5を介して、 外部メ モ リ用ア ド レスの 取込みス ト ローブ信号 A L Eが 1 ク ロ ッ クの間、 " H " レベルとなる。
ァ ドレスの取込みス トローブ信号 A L Eが " H " レべ ルとなると、 ステー ト S 5 — 3の後半で、 N A N Dゲー ト 9 6 — 2を介して、 外部メ モ リ の読出しス ト ローブ信 号 R Dが " H " レベルから " L " レベルに変化し、 外部 メ モ リ のデータ出力が第 1図のデータ入出力端子 1 0 1 に入力される。
ステー ト S 5 — 5 において、 AN Dゲー ト 9 1 一 4を 介してラ ッチ信号 W X D I が出力され、 データ入出力端 子 1 0 1から入力された外部メ モ リデータが、 ラ ッチ回 路 1 0 2に取込まれる。 次にステー ト S 5 — 6 において、 その後半で、 N A N Dゲー ト 9 6 — 2を介して、 読出し ス ト ローブ信号 力 " L " レベルから " H " レベルに変 化し、 外部メ モ リ の読出し動作が完了する。
ステー ト S 5 — 7 において、 N AN Dゲー ト 9 6 — 3 を介して、 ク ロ ック停止信号 C L K S T力、' " L " レベル から " H " レベルに変化し、 ステー ト S 4 の立下がり力、 ら停止していたサイ クルカウ ンタ 7 0力 、 ステー ト S 5 一 6の立下がりから再び動作する。
ステー ト S 6 において、 ゲー ト回路 8 3から出力され る読出し信号 E Mで制御されるバッ フ ァ 1 0 4力く、 オン 状態となり、 ラ ッチ回路 1 0 2 に取込んでおいた外部メ モ リ のデータが、 データバス 5 1上に出力される。 この データバス 5 1上のデータは、 ゲー ト回路 8 3から出力 される書込み信号 WAにより、 レジスタ 6 1 に格納され、 外部メ モ リを対象とした転送命令 M 0 V A, Mの実行 が終了する。
( I ) 第 5図 (c)の転送命令 M 0 V M, Aの動作 この転送命令 M O V M, Aは、 レジスタ 6 1 の内容 を外部メ モ リ に転送する命令である。
転送命令 M〇 V M , Aにおいて、 ステ ップ S 3では、 ゲー ト回路 8 3から出力される信号 E A D Lにより、 転 送する外部メ モ リ のア ドレスの " L " レベル側をデータ バス 5 1上に出力する。 このデータバス 5 1上のア ドレ スデータは、 ゲー ト回路 8 3から出力されるラ ッチ信号 WR A L Lにより、 ア ドレスラ ッチ回路 5 5 に格納され る。
ステップ S 4 において、 ゲー ト回路 8 3から出力され る信号 E A D Hにより、 転送する外部メ モ リ のア ドレ の " H " レベル側を、 データバス 5 1上に出力する。 こ のデータバス 5 1上のア ド レスデータ は、 ゲー ト回路 8 3から出力されるラ ッチ信号 W R A L Hにより、 ァ ド レ スラ ッチ回路 5 5に格納される。 これにより、 全ァ ドレ スがァ ドレスラ ッチ回路 5 5 に格納されることになる。 ア ド レスラ ッチ回路 5 5 の出力は、 ゲー ト回路 5 7 に 入力され、 そのゲー ト回路 5 7 によって対象ァ ドレスが 外部メ モ リ であることを検出され、 その検出信号 E X T が " H " レベルとなる。 さ らにステー ト S 4において、 ゲー ト回路 8 3から出力される外部メ モ リ制御信号 W R Qが、 外部メ モ リ制御画路 9 0に入力される。
第 4図に示す外部メ モ リ制御回路 9 0では、 外部メ モ リ制御信号 WR Q及び検出信号 E X Tが " H " レベルで あるため、 D— F F 9 3 — 1 , 9 5 — 1 の各出力端子 Q 、 ク ロ ック信号 C L Kの立下がり によって " H " レべ ルとなる。 D— F F 9 3 — 1 の出力端子 Qが " H " レべ ルとなる と、 D— F F 9 3 — 7 の出力端子 Q力、' " . L " レ ベルであるため、 N AN Dゲー ト 9 6 一 3から出力され るク ロ ッ ク停止信号 C L K S Tが " H " レベルから " L " レベルになり、 サイ クルカウ ンタ 7 0がステー ト S 5で 停止する。 第 4図の D— F F 9 5 — 1 では、 1 ク ロ ック の間、 " H " レベルを保持するため、 〇 Rゲー ト 9 2 — 5から出力されるァ ド レスの取込みス ト ロ一ブ信号 A L E力 1 ク ロ ックの間、 " H " レベルとなる。
ステー ト S 5 — 1で、 ゲー ト回路 8 3から出力される 読出し信号 E A力く " H " レベルとなり、 ノ ッ フ ァ 6 2を 介してレジスタ 6 1 の内容が、 データバス 5 1上に出力 される。 このデータバス 5 1上のデータは、 ゲー ト回路 8 3から出力される書込み信号 WMにより、 ラ ッチ回路 1 0 5 に取込まれる。 読出し信号 E A及び書込み信号 W Mは、 ステー ト S 5 (即ち、 ステー ト S 5 — 1 〜 S 5 — 7 ) の間、 常に出力されている力 、 レジスタ 6 1 の内容 がこの間同一であるため、 ラ ッチ回路 1 0 5 に取込まれ るデータは、 ステー ト S 5 — 1 で取込まれた内容が変化 するこ とはない。
ステー ト S 5 — 3では、 第 4図の A N Dゲー ト 9 1 — 5から出力される信号 E X D Oにより、 ラ ッチ回路 1 0 5 に取込んだレジスタ 6 1 の内容を、 データ入出力端子 1 0 1へ出力する。 このステー ト S 5 — 3の後半で、 N AN Dゲー ト 9 6 — 1 から出力される外部メ モ リ の書込 みス ブ信号 W R力く、 " H " レベルから " L " レべ ルに変化する。 書込みス ト ローブ信号 W Rは、 ステ一 S 5 — 7の後半まで " L " レベルを保持し、 データ入出 力端子 1 0 1から出力されるデータを外部メモ リ に書込 んだ後、 " H " レベルに変化する。
第 4図の A N Dゲー ト 9 1 一 5から出力される信号 E X D Oは、 ステー ト S 5 — 6 の立下がりで " H " レベル から " L " レベルに変化し、 同様に、 N A N Dゲー ト 9
6 — 3から出力されるグロ ック停止信号 C L K S Tも、 " L " レベルから " H " レベルに変化する。 これにより、 ステ一 ト S 4 の立下がりから停止していたサイ クルカウ ンタ 7 0力 ステー ト S 5 — 7から再び動作し、 ステ一 ト S 6 において外部メ モ リ を対象にした転送命令 M〇 V M, Aの実行が終了する。 以上のように、 本実施例では、 次のような利点を有し ている。
本実施例では、 データメ モリ の操作命令を外部か内部 かをゲー ト回路 5 7で検出し、 その検出信号 E X Tに基 づき外部メ モリ制御回路 9 0 により、 ァクセス対象が外 部メ モ リ の場合、 ク ロ ッタ停止信号 C L K S Tによりサ ィ クルカウ ンタ 7 0を停止させ、 その間に外部メ モリ制 御回路 9 0から外部メ モ リ制御信号を出力する。 そして、 外部メ モ リ の制御が終了した ら、 外部メ モ リ制御回路
9 0 のクロ ック停止信号 C L K S Tにより、 再びサイ ク ルカウ ンタ 7 0を動作状態に復帰させる。 そのため、 デ 一タメ モ リ操作命令を外部と内部とに分け、 専用命令を 設ける必要がないので、 プログラムメ モリ 5 3の容量の 増大を防止でき、 処理時間の短縮化と、 プログラム開発 ステップの削減化が図れる。 しかも、 データメ モ リ操作 命令を内部と外部に分ける必要がないので、 命令数全体 の削減化と、 回路規模の縮小化、 及びチップサイ ズの減 少が可能となる。
なお、 本発明は上記実施例に限定されず、 例えばサイ クルカウ ンタ 7 0、 制御信号生成回路 8 0、 外部メ モリ 制御画路 9 0、 及び入出'力ポー ト 1 0 0等を、 図示以外 の回路構成に変形したり、 さ らにその外部メ モリ制御回 路 9 0内に設けられるサイ クルカウ ンタ動作制御用の制 御手段を、 第 4図に示す回路以外の回路で構成したり、 さらに 1 チップマイ コ ンの処理ビッ ト数を 8 ビッ ト以外 の 1 6 ビッ トゃ 3 2 ビッ ト等の他のビッ ト数に変形する 等、 種々の変形が可能である。
産業上の利用可能性
以上詳細に説明したように、 本発明によれば、 検出手 段の検出信号等に基づき、 サイ クルカ ウ ンタの動作を制 御すると共に外部メ モ リ に対するデータの入出力を制御 する制御手段を設けたので、 データメ モ リ の操作命令が 外部メ モ リをアクセス対象としている場合、 制御手段は サイ クルカウ ンタを一時停止させ、 その間に外部メ モ リ 制御回路によって外部メ モリ の制御を行わせる。 そして、 外部メ モ リ に対する制御が終了した後、 再びサイ クル力 ゥ ンタを動作させる。
そのため、 データメ モ リ操作命令を内部と外部とに分 けて制御命令を設ける必要がないので、 プログラムメ モ リ の増大を防止でき、 処理時間の短縮化と、 プログラム 開発ステ ップの削減化が可能となる。 しかも、 デ一タメ モリ操作命令を内部と外部に分ける必要がないので、 命 令数全体の削減と、 回路規模の減少、 及びチップサイ ズ の縮小化という効果が期待でき、 1 チップマイ ク ロコ ン ピュータに適している。

Claims

請求の範囲
1 . データを格納する内部メ モ リ及び外部メ モ リ に対す る操作命令を舍む複数の命令を格納したプログラムメ モ リ と、 クロ ック信号に基づき複数のタイ ミ ング信号を発 するサイルカウ ンタ と、 前記プログラムメ モリから読み 出された命令を解読して前記タイ ミ ング信号に基づき複 数の制御信号を生成する制御信号生成回路と、 ア ドレス 対象が前記内部メ モリか外部メ モリかを検出しそれに応 じた検出信号を出力する検出手段と、 前記検出信号及び 制御信号を入力し前記タイ ミ ング信号とよびク ロ ック信 号に基づき前記外部メ モ リに対する外部メ モ リ制御信号 を出力する外部メ モリ制御回路とを、 備えた 1 チップマ ィ ク ロコ ンビュータにおいて、
前記検出信号及び制御信号に基づき前記ァ ドレス対象 が外部メ モリである時に前記サイ クルカウ ンタを一時停 止させて前記外部メ モリ制御信号を活性化させると共に 前記外部メ モ リ に対するデータの入出力を行わせ、 かつ そのデータの入出力終了後に再び前記サイ クルカウンタ を動作させる制御手段を、
設けたことを特徴とする 1チップマイ ク ロコ ンピュー タ。 '
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