WO1990000773A1 - Multiplizierer - Google Patents

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WO1990000773A1
WO1990000773A1 PCT/DE1989/000445 DE8900445W WO9000773A1 WO 1990000773 A1 WO1990000773 A1 WO 1990000773A1 DE 8900445 W DE8900445 W DE 8900445W WO 9000773 A1 WO9000773 A1 WO 9000773A1
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WO
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circuits
adder
multiplier
circuit
stage
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PCT/DE1989/000445
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Gerd Venzl
Rebecca Mitchell
Ulrich Nerz
Holger Soukup
Wolfram Roth
Bernd Becker
Original Assignee
Siemens Aktiengesellschaft
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Priority to DE8989907096T priority patent/DE58902383D1/de
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
    • G06F7/5318—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with column wise addition of partial products, e.g. using Wallace tree, Dadda counters
    • G—PHYSICS
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    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49994—Sign extension

Definitions

  • the invention is implemented in a multiplier for linking an x-digit multiplicand with a y-digit multiplier, which are represented as binary numbers, in such a way that m + n cells are arranged next to one another, one for each product point, each of which contains AND circuits for forming the partial products assigned to the product location and adding circuits for summing up the partial products for this product location.
  • each AND circuit consists of four AND gates, each of which combines a multiplicand bit with a multiplier bit.
  • Such an AND circuit is followed in the cell by an adder circuit of the first stage.
  • This is followed by a second AND circuit, which in turn is followed by an adder circuit of the first stage.
  • the first stage adding circuits combine the partial products of the AND circuits.
  • An adder circuit of the second stage is then added to the adder circuit of the first stage, which adds up the results of the two preceding adder stages of the first stage.
  • the other units of the cell follow one another in a corresponding arrangement, i.e.
  • a further adder circuit of the next higher stage is used when the results of two adder circuits of lower-order stages are to be summed up.
  • the number of multiplicand bits is doubled and the additional partial products (field II) that are formed thereby are formed from the MSB of the multiplicand and the multiplier bits, and that the number of multiplier bits is always reduced to one by four divisible number is expanded, the most significant bit of the extension being adjustable in the operating case 0, in the test case, the least significant bits of the extension being operational in the case of operation equal to the MSB of the multiplier, individually adjustable in the test case. This way it is possible to do all AND circuits to test individually.
  • the multiplier according to the invention is characterized by a high processing speed, which only depends logarithmically on the multiplier word width. It can be fully tested with a small number of test samples.
  • the multiplier is e.g. Can be implemented in 4-bit steps, in multiplication word width in 1-bit steps.
  • the layout is very regular and can be created by a program.
  • the multiplier can multiply both positive dual numbers and dual numbers in two's complement form.
  • the regular structure of the multiplier from cells of the same structure per product location also facilitates the generation of multipliers that combine multiplicands and multipliers of different word widths.
  • FIG. 1 shows a particle product matrix
  • FIG. 2 shows a corresponding matrix for multiplication in two's complement
  • FIG. 3 shows a matrix for multiplication in two's complement, in which the multiplier and multiplicand have been expanded for test purposes
  • FIG. 4 shows a circuit diagram that shows the ver 5 shows the arrangement of the cells in the multiplication of positive numbers
  • FIG. 6 shows the arrangement of the cells in the multiplication in two's complement representation
  • 7 shows the sequence of AND circuits and adding circuits within the cells
  • FIG. 13 shows the execution of a multiplexer used
  • FIG. 14 shows the execution of an xnor circuit
  • FIG. 15 16 is a schematic illustration showing how the multiplicand bits are fed to the multiplier
  • FIG. 17 shows a schematic illustration from which it follows how the multiplier bits for the AND circuits in field I are supplied
  • FIG. 18 shows a schematic illustration of the supply of the multiplier bits
  • 19 shows a circuit diagram which shows how the carry inputs of the adder circuits of the least significant cell are connected in the test case.
  • 1 shows a matrix of partial products, which is created when positive numbers are multiplied.
  • the partial products required for product formation are arranged in field III.
  • field I and field II are additionally shown, in which the partial products are 0 in each case.
  • FIG. 2 A matrix corresponding to FIG. 1 is shown in FIG. 2.
  • Field III is initially shown, in which the partial products that are necessary for the multiplication are listed. It is noticeable that in the penultimate line of the matrix in which the most significant bit B of the multiplier, which represents the sign, is linked to the corresponding multiplicand bits, these multiplicand bits are used inverted.
  • the multiplier in the product point P, must be added, in which the result of the combination of the least significant multiplicand bit (LSB) A Q with the most significant bit (MSB) B, the multiplier he follows.
  • Field I in FIG. 2 corresponds to that in FIG. 1. It is therefore filled with zeros, while field II in FIG. 2 is handled differently than in FIG. 1.
  • the multiplicand are linked with assigned positions of the multiplier B to B 2 .
  • the product points P n to P ß then arise at the lower edge of the matrix.
  • a further product location P 7 can be provided for a possible transfer.
  • FIG 2 lie.
  • the same number of partial products are present in each column, and accordingly the same number of circuits for generating the partial products must be provided per column.
  • the multiplicand A has already been expanded in FIG. 2, namely by three digits.
  • the most significant bit A ⁇ of the multiplicand is used for the multiplicand positions A criz , A 5 , Ag.
  • a corresponding extension of the multiplier is useful for test purposes.
  • a matrix for such a case is shown in FIG.
  • the expansions The multiplier is adjusted so that the size of the expanded multiplier B can be divided by 4. In a matrix according to FIG 2, four digits would then have to be added.
  • the expanded multiplier bits B 1 , B 5 , B 6 are set equal to the most significant bit B, of the multiplier, while the expanded multiplier bit B 7 is set to 0 in the event of operation.
  • This extension has no influence in the operating case, since the multiplier is correctly represented in two's complement. In the test mode, which will be explained later, however, each expanded multiplier bit B, to B 7 can be controlled individually and thus an individual check of the individual circuits used to form the partial products can be carried out.
  • the matrix according to FIG. 3 is generally used as the starting point.
  • FIG. 4 The principle of a circuit can be taken from FIG. 4 with which the value for a product point P is determined.
  • a circuit according to FIG. 4 is assigned to a column of the matrix.
  • a multiplicand and a multiplier with a word length of 16 bits are linked to one another.
  • the partial products are generated with the aid of AND circuits UD, each AND circuit UD containing four AND elements, each of which AND element forms a partial product. Accordingly, each AND circuit UD outputs four partial products at the output, which are summed up in an adder circuit.
  • the ADier ⁇ circuit AD must therefore be constructed so that it can add up four bits.
  • a corresponding circuit results from FIG. 15.
  • the adder circuit AD turns four input signals into two output signals, a sum bit SB and a carry bit CB.
  • Each AND circuit UD is thus assigned an adder circuit, which adder circuits of stage 1 are to be called. These adder circuits are called ADI. If a plurality of adder circuits ADI are present, their output values, the
  • a tree-like circuit is created for realizing the value of a product point, which circuit starts from AND circuits UD and narrows further and further with the aid of adding circuits AD until there is only one adding circuit of the highest required level .
  • the number of adding stages depends on the size of the multiplier and also on whether the multiplication of two positive numbers or two numbers is to be carried out in a two's complement. For a multiplier that only multiplies positive numbers, the number of adding stages is given by the dual logarithm log 2 n (n is the number of bits of the multiplier) rounded up to next whole number and then decreased by 1. For a multiplier for two's complement numbers, the number of adders corresponds to log 2 (n + 1), rounded up to the nearest whole number and reduced by 1.
  • the arrangement of the individual cells, each of which contains a circuit according to FIG. 4, on a semiconductor module shows in principle FIG. 5 for the case where unsigned numbers are multiplied with one another.
  • Individual cells SL lie side by side and form a multiplier field MF.
  • the partial products are formed in the cells SL and added up per product location.
  • the result ER 'appears as a sum bit S and carry bit C at the output of each cell SL.
  • the sum bit at the output of cell SL must still be linked to the carry from the previous product location. This takes place in the adder circuit ADD, to which the value S from the individual cells and a carry C from a preceding cell is supplied.
  • the correct value P of the corresponding product point then appears at the output of the adder circuit ADD.
  • the multiplicand A is stored in the input register RE1 and is fed from there to the cells SL.
  • the most significant bit Am added to the multiplicand is, as shown in FIG. 3, fed to the cells which generate the partial products of field II. Since these are always 0 in the case of FIG. 5, the most significant bit must be set to 0.
  • the multiplier B is fed to an input register RE 2 and reaches the individual cells SL of the multiplier via an additional circuit TE serving for testing.
  • the register RE2 also contains positions for a test signal TM1 and for an initial carry CIN.
  • FIG. 6 The basic structure of a multiplier that multiplies binary numbers shown in two's complement, shows FIG. 6. It differs from the multiplier of FIG. 5 in that the most significant bit of the multiplicand A, which is the sign, is supplied to the cells SL, which must generate partial products in field II. Another difference is that the
  • Register RE2 provides a position for a second test signal TM2 for the multiplier.
  • the execution of the register RE1 can be seen in FIG. 16, the execution of the register RE2 in FIG. 18 and the execution of the test circuit TE in FIGS. 17 and 19.
  • FIG. 7 The more precise arrangement of the AND circuits and adding circuits, which are shown in FIG. 4, in the cell SL can be seen in FIG. 7.
  • the individual cells SL of the multiplier field MF are arranged on the chip in the manner shown in FIG 7 can be removed.
  • the cell SLO which generates the least significant product location according to FIG. 3, is explained as an example.
  • An AND circuit UD1 is first arranged in the first row ZI from top to bottom, followed by an adder circuit of the first stage ADII.
  • the AND circuit UD1 is supplied with four lines for four bits B Q to B, the multiplier and with a bit A Q of the multiplicand. As FIG 3 shows, the partial product A Q B Q required for the production of the product point P 0 can thus be generated.
  • the further lines indicated in the AND circuit UD1 in the cell SLO serve to check the multiplication field and generate the field I.
  • the adder circuit ADII of the first stage following the AND circuit UD1 links the partial products of the AND circuit UD1.
  • the lines indicated at the edge are required for checking the multiplier field MF. They result from FIG. 19.
  • the adder circuit ADII is followed by an AND circuit UD1, second line Z2, which combines the multiplicand bits with the multiplier bits B, to B fi . It corresponds in the construction of the AND circuit UDl the first line ZI.
  • the AND circuit UD1 of the second line Z2 is followed by an adder circuit ADI2 of the first stage, which links the partial products of the AND circuit UD1.
  • the adder circuit ADI2 is followed by an adder circuit of the second stage, which is designated ADII1. With this adder circuit of the second stage, the output signals of the two adder circuits of the first stage, namely ADII and ADI2, are summed.
  • a wiring channel can be provided between the lines ZI and Z2, in which the lines on which the multiplicand bits are transmitted are each offset by one line.
  • the offset corresponds to the matrix, e.g. FIG 3.
  • Line Z2 can be connected to line Z2, which are structured accordingly. They always consist of a series of AND circuits UD1, which is followed by at least one adder circuit of the first stage ADI
  • the structure of the AND circuits UD1 can be seen in FIG.
  • the AND circuit consists of four AND gates UG1 to UG4, which are implemented here as NAND gates with a connected inverter.
  • the first AND gate UG1 is supplied with the most significant multiplicand bit of the four multiplicand bits to be linked here via the connection EAO, and the least significant multiplicator bit of the multiplier bits to be linked is input via the input EBO.
  • the second most significant multiplicand bit is fed to the second AND gate UG2 via the input EA1 and the second least significant multiplier bit is fed in via the input EB1 etc. etc. until the least significant multiplicand bit at the input EA3 and the most significant multiplier bit at the input EB3 is fed to the AND gate UG4. From FIG. 8 it can also be seen how the lines for the multiplicand bits are staggered to the neighboring cell, while the lines for the multiplier bits are led horizontally through the AND circuit.
  • a line Z is provided according to FIG. 7, which contains AND circuits in the first row and in the fol lines adding circuits of various stages. The number of adding stages depends on the width of the multiplier to be linked according to the formula given above.
  • AND circuit UD3 which relates to the sixth cell in the example of FIG. 3, is also almost identical to the AND circuit UD2, it differs only in that the line for the test signal ET2 splits into two lines, namely one line for the continuation of the test signal ET2 in inverted form ENT2 and not inverted form ET2.
  • a change in the AND circuit results with the AND circuit UD4, which relates to cell 4K-1, that is to say the seventh cell SL7 according to FIG. It can be seen from FIG. 3 that this AND circuit, in comparison with the other AND circuits in an AND gate, has to link a multiplicand bit inverted to the multiplier bit and, in addition, in an AND gate the MSB bit B3 of the multiplier for the output of the AND circuit must switch through.
  • An embodiment of this AND circuit UD4 results from FIG 11. While two AND Glie ⁇ the UG5 and UG6 no 'change have experienced, the AND gates UG7 and UG8 slightly different structure.
  • UG7 also consists of a NAND gate and an inverter, but an EXNOR circuit is connected to input EA2, which is controlled via test signals ET2 and ENT2. In operation, this EXNOR circuit is switched in such a way that it switches the multiplicand bit at input EA2 inverted to the input of the NAND gate of AND gate UG7. In the case of a test, however, the EXNOR circuit is controlled via the test signals ET2 and ENT2 in such a way that the multiplicand bit at input EA2 is not switched through to the AND gate in an inverted manner. This means that in the test case the AND gate UG7 is treated like all other AND gates, thus simplifying the test.
  • the AND gate UG8 consists of an inverter and a multiplexer circuit MUXN arranged at the output.
  • the multiplexer circuit MUXN is also controlled by the test signals ET2 and ENT2. she is switched during operation in such a way that the multiplier bit on input EB2 is switched through to the output, this is MSB bit B3 in FIG. 3.
  • the bits present at inputs EA3 and EB3 are switched through via the NAND gate , so that in the test case the AND gate UG8 works like the other AND gates of the AND circuits.
  • the remaining AND circuits of the line ZI are AND circuits UD 5, which are constructed in accordance with the AND circuit UD4 except for the AND gate UG8, which is not necessary since the MSB bit of the multiplier does not have to be switched through to the output here .
  • An embodiment results from FIG. 12. It can be seen that, in accordance with the matrix in FIG. 3, the inverted multiplicand bits to be linked with the MSB bit B3 of the multiplier are linked in the AND gate UG7, and that the others AND elements have a normal structure. To switch the AND gate UG7 from the operating case to the test case, the test signals ET2 and ENT2 are again provided.
  • An embodiment of the EXNOR circuit results from FIG. 14, an embodiment of the multiplexer circuit MUXN from FIG. 13.
  • the full adder circuit results from FIG. 15. It can be seen that the adder circuit consists of two full adders, namely the full adder VA1 and the full adder VA2.
  • the full adder VA1 has three inputs E1, E2, E3 and two outputs, an output for the sum bit SB and an output for the carry bit CBN, which in this case is output inverted.
  • the full adder VA2 also has three inputs, E4, E5, E6.
  • the sum bit SB is fed from the first full adder VA1 to the input E5, and an inverted carry bit from an adjacent cell to the input E6.
  • E4 can either be a partial pro duct are supplied or a carry bit, depending on which stage the adder circuit belongs to.
  • the full adder VA2 outputs the sum bit SB at the output A3 and the carry bit CB at the output A4.
  • adder circuit according to FIG. 15 is used in the first stage, i.e. as adder circuit ADI, then a partial product is fed to the inputs E1, E2, E3, a partial product to the input E4, the sum bit to the input E5 and a carry bit to the input E6 from the first full adder of the adder circuit of the first stage of the next lower cell.
  • adder circuit ADI adder circuit ADI
  • FIG. 19 The two least significant cells SL1 and SLO are shown here.
  • the adder circuit ADII of the first stage which is connected to an associated AND circuit, has partial products at the inputs E1 to E3, a partial product at the input E4, and the sum bit of the first full at the input E5 adder and at the input E6 a carry bit of the first full adder of the adjacent adder circuit of the first stage.
  • the adder circuit ADII1 of the second stage of the cell SL1 is supplied with the sum bit of the adder circuit ADI2 at the input E1, the carry bit of the adder circuit ADI2 of the cell SLO at the input E2, and the carry bit of the adder circuit ADII of the cell SLO at the input E3.
  • the sum bit of the adder circuit ADII of the same cell SL1 is at the input E4, the sum bit of the associated full adder VAl is at the input E5 and the carry bit of the adder circuit is at the input E6
  • the adder circuits of the higher stages are then switched according to the corresponding rule.
  • an adder circuit of a higher level there is always a sum bit and two carry bits in the first full adder and in the second full adder two sum bits and one carry bit linked.
  • a higher level of adder circuits therefore always links the sum bit and carry bit of adder circuits of a lower level. This can result in an adder circuit of a higher level having to combine the output signals of adder circuits of different levels. This is the case if the number of adders per stage is not divisible by two.
  • Addition circuits AD are supplied with predetermined bit patterns and the output signals emitted by the cells are compared with set signals at the outputs of each cell SL. The comparison then shows whether a cell is working properly or not. The checking of the cells requires relatively simple bit patterns at the input if the cells SL can all be operated in the same way.
  • a test circuit TE and test signals TM are provided in FIGS. 5 and 6.
  • the structure of the test circuit TE and the function of the test signals TM1 in FIG. 5 or TMl and TM2 in FIG. 6 are now shown in connection with the circuits in FIGS. 15 to 18 and the AND circuits already explained. According to FIG.
  • the multiplicand bits A are fed to the AND circuits in field III in such a way that a multiplicand bit is fed to a cell and this multiplicand bit is then continued offset to the neighboring cell.
  • the multiplicand bits in field II all correspond to the MSB bit of the multiplicand and are thus supplied to each cell that is of higher value than the MSB bit of the multiplicand.
  • a circuit via which this can be done is shown in FIG. 16.
  • the multiplicand bits A Q to A are each supplied to a cell ZL n to ZL m _.
  • the most multiplicand A is then the remaining cells, namely cells ZL m m - m m + ZL, n _, - l, train a etechnischt,
  • the AND circuits in field I which receive a 0 at their inputs for the multiplicand during operation, must be controlled with a certain multiplicand bit in the test case. In the exemplary embodiment, this is the multiplicand bit A Q.
  • a circuit according to FIG 17 is provided.
  • the multiplicand bit A n is fed to the AND gates UG of the AND circuits which generate partial products in field I via an AND gate UGT1.
  • the test signal TM1 is also present at the AND gate UGT1.
  • the output signal of the AND gate UGT1 is 0 or A n .
  • the AND gates in field IA are supplied with 0 and the multiplier bits can be set independently, the AND gates can be tested with different values.
  • FIG. 7 The explanation of FIG 7 has shown that in line ZI AND gates UD2 to UD5 can be used.
  • the operating case was explained there.
  • the most significant bits of the multiplier are supplied to the AND gates, with the exception of an AND gate, for example in FIG. 3 the multiplier bit B j .
  • a circuit with which this is achieved is shown in FIG. 18.
  • the multiplier bits Bn-1 to B 4k _2 are switched through to the AND gates via multiplexers MUX as a function of the test signal TM1.
  • these AND gates with their multiplier inputs must be able to be set individually.
  • the test signal TM1 is again used, which switches the multiplexer MUX so that the extended multiplier bits Bn to B.
  • An AND gate namely the AND gate for the row within the matrix in which the MSB bit of the multiplier is added to the partial products of a column, that is to say the last line of the matrix in FIG. 3, is via an AND gate UGT2, which is driven by the test signal TN1, the extended multiplier bit B ⁇ _, supplied .
  • an AND gate UGT2 which is driven by the test signal TN1, the extended multiplier bit B ⁇ _, supplied .
  • a 0 or the multiplier bit B K • appears at the output of the AND gate UGT2.
  • a 0 is output at the output of the AND gate UGT2, in the test * the multiplier bit B 4 [ ⁇ ,. This makes it possible to check the assigned AND gates individually.
  • the adder circuit ADI2 of the second row is connected with its carry output to the carry input of the adder circuit ADIIl of the second stage, etc.
  • the interconnection can be seen in FIG.
  • the test signal TM1 which is connected to the AND gates UGT3 and UGT4
  • either the carry signal from a full adder of this or a previous stage or the value 0 can be applied to the carry inputs.
  • the carry signal which is used in the first cell SLO is 0, whereas, in the test mode, a fixed carry reaches the adder circuits of the first cell SLO.

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Abstract

Mit dem Multiplizierer können m-1 stellige Multiplikanden mit n-1 stellige Multiplikatoren, die als Binärzahlen dargestellt sind, verknüpft werden. Um eine regelmäßig aufgebaute und leicht prüfbare Anordnung des Multiplizierers auf einem Chip zu erreichen, ist pro Produktstelle eine Zelle (SL) vorgesehen. Diese besteht aus UND-Schaltungen (UD) zur Bildung der dieser Produktstelle zugeordneten Partialprodukte und aus Addierschaltungen (AD) zur Aufsummierung der Partialprodukte für diese Produktstelle. Die Anzahl der UND-Schaltungen und der Addierschaltungen ist für alle Zellen (SL) gleich. Diejenigen UND-Schaltungen, die pro Produktstelle nicht zur Erzeugung von Partialprodukten erforderlich sind, werden auf 0 gelegt. Da die einzelnen Zellen gleich aufgebaut sind, können sie aus Grundschaltungen einfach erzeugt werden und leicht nebeneinander angeordnet werden. Soll dann ein Multiplizierer für Multiplikanden und Multiplikatoren größerer Breite erzeugt werden, dann ist einfach eine weitere Anreihung von solchen Zellen erforderlich.

Description

Multiplizierer
Die Multiplikation von x-stelligen Multiplikanden (x=0, 1,2..m-1) mit einem y-stelligen Multiplikator (y=0, 1,2 ..n-1) (m und n sind ganze positive Zahlen), die als Binär¬ zahlen dargestellt sind, kann gemäß Fig. 1 durchgeführt werden. Dort ist eine Matrix MA dargestellt, die die bei der Multiplikation auftretenden Partialprodukte PP enthält. Der Multiplikand ist dabei mit A, der Multiplikator mit B be¬ zeichnet. Die Partialprodukte können mit UND-Schaltungen aus der Multiplikator- und Multiplikandenstelle erzeugt werden. Eine Produktstelle P wird durch Aufsu mierung der Partial¬ produkte pro Spalte der Matrix erzeugt. Dabei ist noch ein Übertrag von der nächst niederwertigeren Stelle des Pro¬ duktes mit zu berücksichtigen. In Fig. 1 können drei Felder unterschieden werden. Im Feld III sind die Partialprodukte aufgeführt, die für die Multiplikation notwendig sind. Im Feld I sind Partialprodukte aufgeführt, die bei der Multi¬ plikation nicht notwendig sind, dasselbe gilt für das Feld II. Die Stellen der Matrix sind in diesen Feldern I und II mit 0 angegeben.
Um einen Multiplizierer aufzubauen, der entsprechend der Matrix nach Fig. 1 multipliziert, sind somit UND-Schaltungen erforderlich, die die Partialprodukte bilden, und Addier¬ schaltungen, die die Partialprodukte pro Spalte aufsummieren. Wenn ein solcher Multiplizierer realisiert werden soll, ist es erforderlich, daß die UND-Schaltungen und die Addier¬ schaltungen in besonders vorteilhafter Weise angeordnet sind, um eine Realisierung auf einem Chip mit möglichst wenig Raumbedarf und möglichst günstigen Laufzeitverhält- nissen zu schaffen. Weiterhin ist es erforderlich, daß ein solcher Multiplizierer sehr leicht getestet werden kann. Die der Erfindung zugrundeliegende Aufgabe besteht darin, einen Multiplizierer anzugeben, der so aufgebaut ist, daß er die oben angegebenen Anforderungen erfüllt. Zusätzlich soll der Aufbau so sein, daß ein Multiplizierer variabler Multiplikanden-und Multiplikatorwortbreite leicht hergestellt werden kann.
Die Erfindung wird bei einem Multiplizierer zur Verknü¬ pfung eines x-stelligen Multiplikanden mit einem y-stelli- gen Multiplikator, die als Binärzahlen dargestellt sind, so realisiert, daß m+n nebeneinander angeordnete Zellen vorgesehen sind, und zwar jeweils eine pro Produktstelle, von denen jede Zelle UND-Schaltungen zur Bildung der der Produktstelle zugeordneten Partialprodukte und Addierschal- tungen zur Aufsummierung der Partialprodukte für diese Produktstelle enthält.
Es ist besonders günstig für die Realisierung auf einem Halbleiterbaustein und für die Testbarkeit des Bausteins, wenn der Multiplizierer regelmäßig aufgebaut ist. Deshalb sollen alle Zellen des Multiplizierers eine gleiche Anzahl von UND-Schaltungen und eine gleiche Anzahl von Addierschal¬ tungen aufweisen. Das heißt, auch für die im Feld I und Feld II liegenden Partialprodukte wird eine UND-Schaltung vorge- sehen, die dann das Partialprodukt 0 erzeugt. Dazu kann der Multiplikandeneingang der UND-Schaltungen auf 0 ge¬ legt werden. Dies gilt für den Fall, daß Multiplikand und Multiplikator ohne Vorzeichen sind.
Sollen dagegen Binärzahlen mit Vorzeichen multipliziert werden, dann ist es vorteilhaft, die Zweierkomplementdar¬ stellung dieser Binärzahlen zu wählen. In diesem Falle wird ein Eingang der UND-Schaltungen, die die im Feld II liegenden Partialprodukte erzeugen, mit dem most significant bit (MSB) des Multiplikanden, das das Vorzeichen enthält, verbunden. Weiterhin werden den UND-Schaltungen, die das most significant bit des Multiplikators mit Multipli¬ kandenstellen verknüpfen, diese Multiplikandenstellen invertiert zugeführt. Schließlich muß noch in der n-l-ten Produktstelle das most significant bit des Multiplika- tors hinzuaddiert werden.
Die Anordnung der UND-Schaltungen und der Addierschal¬ tungen in einer Zelle wird zweckmäßigerweise so gewählt, daß die Verbindungsleitungen möglichst kurz sind. Es ist dabei zweckmäßig, daß jede UND-Schaltung aus vier UND- Gliedern besteht, von denen jedes ein Multiplikandenbit mit einem Multiplikatorbit verknüpft. Eine solche UND- Schaltung wird gefolgt in der Zelle von einer Addierschal¬ tung erster Stufe. Darauf folgt eine zweite UND-Schal- tung, die wiederum von einer Addierschaltung erster Stufe gefolgt wird. Die Addierschaltungen erster Stufe verknüpfen die Partialprodukte der UND-Schaltungen. Auf die Addierschal¬ tung erster Stufe erfolgt dann eine Addierschaltung zweiter Stufe, die die Ergebnisse der beiden vorgehenden Addier- stufen erster Stufe aufsummiert. Die weiteren Einheiten der Zelle folgen in entsprechender Anordnung aufeinander, d.h. eine weitere Addierschaltung der nächst höheren Stufe wird dann eingesetzt, wenn die Ergebnisse von zwei Addierschal¬ tungen von niederwertigeren Stufen aufzusummieren sind.
Für den Testbetrieb ist es vorteilhaft, daß die Anzahl der Multiplikandenbits verdoppelt wird und die dadurch zu¬ sätzlich entstehenden Partialprodukte (Feld II) gebildet werden aus dem MSB des Multiplikanden und den Multiplika- torbits, daß weiterhin die Anzahl der Multiplikatorbits immer auf eine durch vier dividierbare Zahl erweitert wird, wobei das höchstwertige Bit der Erweiterung im Be¬ triebsfall 0, im Testfall einstellbar ist, die niederwer¬ tigeren Bit der Erweiterung im Betriebsfall gleich dem MSB des Multiplikators, im Testfall individuell einstellbar sind. Auf diese Weise ist es möglich, alle UND-Schaltungen individuell zu testen.
Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Der erfindungsgemäße Multiplizierer zeichnet sich durch hohe Verarbeitungsgeschwindigkeit, die nur logarithmisch von der Multiplikatorwortbreite abhängt, aus. Er ist mit einer geringen Zahl von Testmustern vollständig testbar. Der Multiplizierer ist in der Multiplikatorwortbreite z.B. in Schritten von 4 bit realisierbar, in der Multiplikan- denwortbreite in Schritten von 1 bit. Das Layout ist sehr regulär und kann von einem Programm erstellt w.erden. Der Multiplizierer kann sowohl positive Dualzahlen als auch Dualzahlen in Zweierkomplementdarstellung multiplizieren. Der reguläre Aufbau des Multiplizierers aus gleich aufge¬ bauten Zellen pro Produktstelle erleichtert auch die Erzeu¬ gung von Multiplizierern, die Multiplikanden und Multiplika¬ toren verschiedener Wortbreite verknüpfen.
Anhand von Ausführungsbeispielen, die in den Figuren dar¬ gestellt sind, wird die Erfindung weiter erläutert. Es zeigen
FIG 1 eine Partiεlproduktmatrix, FIG 2 eine entsprechende Matrix für die Multiplikation im Zweierkomplement, FIG 3 eine Matrix für die Multiplikation im Zweierkom¬ plement, bei der Multiplikator und Multiplikand aus Testzwecken erweitert worden sind, FIG 4 ein Schaltbild, das pro Produktstelle die Ver¬ knüpfung von UND-Schaltungen und Addierschaltungen zeigt, FIG 5 in schematischer Darstellung die Anordnung der Zellen bei der Multiplikation von positiven Zahlen, FIG 6 die Anordnung der Zellen bei der Multiplikation in Zweierkomplementdarsteilung, FIG 7 die Aufeinanderfolge von UND-Schaltungen und Addierschaltungen innerhalb der Zellen, FIG 8 bis FIG 12 UND-Schaltungen, die zur Verknüpfung der Partialprodukte verwendet werden, FIG 13 die Ausführung eines verwendeten Multiplexers, FIG 14 die Ausführung einer xnor-Schaltung, FIG 15 die Ausführung der Addierschaltung, FIG 16 eine schematische Darstellung, aus der sich er¬ gibt, wie die Multiplikandenbits dem Multipli- zierer zugeführt werden,
FIG 17 eine schematische Darstellung, aus der sich ergibt, wie die Multiplikatorbits für die UND-Schaltungen im Feld I zugeführt werden, FIG 18 eine schematische Darstellung über die Zuführung der Multiplikatorbits,
FIG 19 ein Schaltbild, aus dem sich ergibt, wie die Über¬ tragseingänge der Addierschaltungen der niederwer- tigsten Zelle im Testfall verbunden sind.
FIG 1 zeigt eine Matrix aus Partialprodukten, die bei der Multiplikation von positiven Zahlen entsteht. Die für die Produktbildung erforderlichen Partialprodukte sind dabei im Feld III angeordnet. Aus Regεlmäßigkeits- gründen sind zusätzlich das Feld I und das Feld II ge- zeigt, in denen die Partialprodukte jeweils 0 sind.
Diese Bereiche sind zur Bildung der Werte der Produkt¬ stellen P nicht erforderlich. Multipliziert werden in FIG 1 ein m-stelligεr Multiplikand A mit einem n-stelli- gen Multiplikator B.
Soll eine Multiplikation mit Binärzahlen, die Vorzeichen enthalten, durchgeführt werden, dann ist es zweckmäßig, da¬ für die Zweierkomplementdarstellung zu verwenden. Eine der FIG 1 entsprechende Matrix zeigt FIG 2. Hier ist die Multi- plikation des Multiplikanden Ag bis A-, mit dem Multipli- kator BQ bis B, aufgeführt. Gezeigt ist zunächst das Feld III, in dem die Partialprodukte aufgeführt sind, die für die Multiplikation notwendig sind. Es fällt da¬ bei auf, daß in der vorletzten Zeile der Matrix, in der das most significant bit B, des Multiplikators, das das Vor¬ zeichen darstellt, mit dem entsprechenden Multiplikanden¬ bits verknüpft wird, diese Multiplikandenbits invertiert verwendet werden. Zusätzlich muß noch wegen der Zweierkom¬ plementdarstellung das most significant bit B, in der Pro- duktstelle P, hinzuaddiert werden, in der das Verknüpfungs¬ ergebnis des niederwertigsten Multiplikandenbits (LSB)AQ mit dem most significant bit (MSB) B, des Multiplikators erfolgt. Das Feld I in FIG 2 entspricht dem in FIG 1. Ist also mit Nullen gefüllt, während das Feld II in FIG 2 anders behan- delt wird als in FIG 1. Hier stehen Partialprodukte, bei denen jeweils das most significant bit A, des Multiplikanden mit zugeordneten Stellen des Multiplikators B bis B2 ver¬ knüpft sind. Am unteren Rand der Matrix entstehen dann die Produktstellen Pn bis Pß. Es kann noch eine weitere Produkt- stelle P7 vorgesehen werden, für einen eventuellen Übertrag.
Aus Regularitätsgründen ist es sinnvoll, daß auch die in Feld I und Feld II liegenden Partialprodukte erzeugt wer¬ den. Man erhält dann jeweils den einzelnen Produktstellen P zugeordnete .Partialprodukte, die in den Spalten der
FIG 2 liegen. In jeder Spalte sind gleichviele Partialpro¬ dukte vorhanden, dementsprechend müssen gleichviele Schal¬ tungen zur Erzeugung der Partialprodukte pro Spalte vorge¬ sehen werden.
In FIG 2 ist der Multiplikand A bereits erweitert worden, und zwar um drei Stellen. Für die Multiplikandenstellen Aή, A5, Ag wird jeweils das most significant bit A^ des Multi¬ plikanden herangezogen. Eine entsprechende Erweiterung des Multiplikators ist aus Prüfzwecken sinnvoll. Eine Matrix für einen solchen Fall ist in FIG 3 darαestellt. Die Erwei- terung des Multiplikators erfolgt so, daß die Größe des erweiterten Multiplikators B durch 4 dividierbar ist. Bei einer Matrix entsprechend FIG 2 müßten dann vier Stellen hinzugefügt werden. Die erweiterten Multiplikatorbits B«, B5, B6 werden dabei gleich dem most significant bit B, des Multiplikators gesetzt, das erweiterte Multiplikator¬ bit B7 dagegen im Betriesbsfall auf 0 gesetzt. Diese Er¬ weiterung hat im Betriebsfall keinen Einfluß, da der Multi¬ plikator korrekt im Zweierkomplement dargestellt ist. Im Testbetrieb, der später erläutert wird, kann jedoch jedes erweiterte Multiplikatorbit B, bis B7 individuell ange¬ steuert werden und damit eine individuelle Überprüfung der einzelnen zur Bildung der Partialprodukte verwendeten Schaltungen durchgeführt werden.
Im folgenden wird erläutert, wie der Multiplizierer auf¬ gebaut ist. Dabei wird in der Regel von der Matrix nach FIG 3 ausgegangen.
Aus FIG 4 kann das Prinzip einer Schaltung entnommen wer¬ den, mit der für eine Produktstelle P der Wert ermittelt wird. Das heißt, eine Schaltung gemäß FIG 4 ist einer Spalte der Matrix zugeordnet. Im Beispiel der FIG 4 wird ein Multi¬ plikand und ein Multiplikator mit einer Wortbreite von 16 bit miteinander verknüpft. Die Erzeugung der Partialprodukte er¬ folgt mit Hilfe von UND-Schaltungen UD, wobei jede UND-Schal¬ tung UD vier UND-Glieder enthält, von denen jedes UND-Glied jeweils ein Partialprodukt bildet. Dementsprechend gibt jede UND-Schaltung UD vier Partialprodukte am Ausgang ab, die in einer Addierschaltung jeweils aufsummiert werden. Die Addier¬ schaltung AD muß somit so aufgebaut sein, daß sie vier Bit aufsummieren kann. Eine entsprechende Schaltung ergibt sich aus FIG 15. Das heißt, die Addierschaltung AD macht aus vier Eingangssignalen zwei Ausgangssignale, ein Summenbit SB und ein Übertragbit CB. Jeder UND-Schaltung UD ist somit eine Addierschal¬ tung zugeordnet, die Addierschaltungen der Stufe 1 ge¬ nannt werden sollen. Diese Addierschaltungen werden mit ADI bezeichnet. Sind eine Mehrzahl von Addierschaltun- gen ADI vorhanden, so müssen deren Ausgangswerte, die
Summenbit SB, weiter aufsummiert werden. Dies erfolgt mit Hilfe von Addieschaltungen der Stufe 2, die mit ADII be¬ zeichnet sind. In FIG 4 ist noch eine weitere Addierschal¬ tung, nämlich eine der Stufe 3 erforderlich, die mit ADIII bezeichnet ist, und an deren Ausgang dann die Werte S (Sum¬ menbit) und C (Carrybit) für die Produktstelle abgegeben werden. Die Addierschaltungen AD sind alle gleich aufgebaut, d.h. sie verknüpfen vier Eingangssignale zu zwei Ausgangs¬ signalen, einem Summenbit und einem Übertragsbit. Die Über- träge CB, die von den Addierschaltungen ADI und ADII dieser Produktstelle erzeugt werden, gehen zu Addierschaltungen der nächst höheren Produktstelle. Die Überträge, die zur Addition dieser Stelle erforderlich sind, werden von den Addierschal¬ tungen der nächst niederen Produktstelle geliefert. Diese Überträge sind in FIG 4 mit Sternen bezeichnet.
Wie sich aus FIG 4 ergibt, entsteht zur Realisierung des Wertes einer Produktstelle eine baumartig angeordnete Schaltung, die jeweils von UND-Schaltungen UD ausgeht und sich mit Hilfe von Addierschaltungen AD immer weiter ver¬ engt, bis nur noch eine Addierschaltung der höchsten erforderlichen Stufe vorliegt.
Die Anzahl der Addierstufen ist abhängig von der Größe des Multiplikators und weiterhin davon, ob die Multiplikation zweier positiver Zahlen oder zweier Zahlen im Zweierkom¬ plement durchzuführen ist. Für einen Multiplizierer, der nur positive Zahlen multipliziert, ist die Anzahl der Addier¬ stufen gegeben durch den dualen Logarithmus log2n (n ist die Anzahl der bits des Multiplikators) aufgerundet auf die nächste ganze Zahl und dann um 1 verringert. Für einen Multiplizierer für Zweierkomplementzahlen entspricht die Anzahl der Addierstufen dem log2 (n + 1), aufgerundet auf die nächste ganze Zahl und um 1 verringert.
Die Anordnung der einzelnen Zellen, die jeweils eine Schal¬ tung entsprechend FIG 4 enthalten, auf einem Halbleiterbau¬ stein zeigt im Prinzip FIG 5 für den Fall, daß vorzeichen¬ lose Zahlen miteinander multipliziert werden. Einzelne Zellen SL liegen nebeneinander und bilden ein Multiplizier¬ feld MF. In den Zellen SL werden die Partialprodukte gebildet und pro Produktstelle aufaddiert. Das Ergebnis er-' scheint als Summenbit S und Carrybit C am Ausgang jeder Zelle SL. Das Summenbit am Ausgang der Zelle SL muß noch mit dem Übertrag von der vorhergehenden Produktstelle verknüpft werden. Dies erfolgt in der Addierschaltung ADD, der der Wert S von den einzelnen Zellen und ein Übertrag C von einer vorhergehenden Zelle zugeführt wird. Am Ausgang der Addier¬ schaltung ADD erscheint dann der richtige Wert P der ent- sprechenden Produktstelle. Dieser wird in ein Ausgangsregi¬ ster AG eingespeichert. Der Multiplikand A wird in das Ein¬ gangsregister RE1 eingespeichert und von dort den Zellen SL zugeführt. Das dem Multiplikanden hinzugefügte most signi¬ ficant bit Am wird, wie es in FIG 3 dargestellt ist, den Zellen zugeführt, die die Partialprodukte des Feldes II erzeugen. Da diese im Fall der FIG 5 immer 0 sind, muß das most significant bit auf 0 gesetzt werden. Der Multiplikator B wird einem Eingangsregister RE 2 zugeführt und gelangt über eine zusätzliche, der Prüfung dienenden Schaltung TE zu den einzelnen Zellen SL des Multiplizierers. Das Register RE2 enthält noch Stellen für ein Prüfsignal TMl und für einen Anfangsübertrag CIN.
Der prinzipielle Aufbau eines Multiplizierers, der in Zweierkomplement dargestellte Binärzahlen multipliziert, zeigt FIG 6. Er unterscheidet sich von dem Multiplizierer der FIG 5 einmal dadurch, daß das most significant bit des Multiplikanden A, das das Vorzeichen darstellt, den Zellen SL zugeführt wird, die Partialprodukte im Feld II erzeugen müssen. Ein weiterer Unterschied besteht darin, daß das
Register RE2 für den Multiplikator eine Stelle für ein zwei¬ tes Prüfsignal TM2 vorsieht. Die Ausführung des Registers REl ist in FIG 16, die Ausführung des Registers RE2 in FIG 18 und die Ausführung der Prüfschaltung TE den FIG 17 und 19 entnehmbar.
Die genauere Anordnung der UND-Schaltungen und Addierschal¬ tungen, die in FIG 4 dargestellt sind, in der Zelle SL er¬ gibt sich aus FIG 7. Die einzelnen Zellen SL des Multipli- ziererfeldes MF sind so auf dem Chip angeordnet, wie es FIG 7 entnehmbar ist. Es sei als Beispiel die Zelle SLO erläutert, die die niederwertigste Produktstelle nach FIG 3 erzeugt. Von oben nach unten wird zunächst eine UND-Schaltung UD1 in der ersten Zeile ZI angeordnet, gefolgt von einer Addierschaltung der ersten Stufe ADII. Die UND- Schaltung UD1 wird mit vier Leitungen für vier Bit BQ bis B, des Multiplikators und mit einem Bit AQ des Multiplikanden versorgt. Wie FIG 3 zeigt, kann damit das für die Erzeugung der Produktstelle P0 erforderliche Partialprodukt AQBQ erzeugt werden. Die weiteren bei der UND-Schaltung UD1 in der Zelle SLO angedeuteten Leitungen dienen zur Überprüfung des Multiplizierfeldes und erzeugen das Feld I. Die auf die UND-Schaltung UD1 folgende Addierschaltung ADII der ersten Stufe verknüpft die Partialprodukte der UND Schaltung UD1. Die am Rand angedeuteten Leitungen sind für die Prüfung des Multipliziererfeldes MF erforderlich. Sie ergeben sich aus FIG 19.
Auf die Addierschaltung ADII folgt eine UND-Schaltung UD1 zweiter Zeile Z2, die die Verknnüpfung der Multiplikandenbits mit den Multiplikatorbits B, bis Bfi durchführt. Sie entspricht im Aufbau der UND-Schaltung UDl der ersten Zeile ZI. Auf die UND-Schaltung UDl der zweiten Zeile Z2 folgt eine Addierschaltung ADI2 der ersten Stufe, die die Partialpro¬ dukte der UND-Schaltung UDl verknüpft. Auf die Addierschal- tung ADI2 folgt eine Addierschaltung der zweiten Stufe, die mit ADII1 bezeichnet ist. Mit dieser Addierschaltung der zweiten Stufe werden die Ausgangssignale der beiden Addier¬ schaltungen der ersten Stufe, nämlich ADII und ADI2, sum¬ miert.
Zwischen den Zeilen ZI und Z2 kann ein Verdrahtungskanal vorgesehen werden, in dem die Leitungen, auf dem die Multi¬ plikandenbit übertragen werden, jeweils um eine Zeile ver¬ setzt werden. Die Versetzung entspricht der Matrix, z.B. FIG 3.
An die Zeile Z2 können sich weitere Zeilen anschließen, die entsprechend aufgebaut sind. Sie bestehen immer aus einer Reihe von UND-Schaltungen UDl, die gefolgt ist durch mindestens eine Addierschaltung der ersten Stufe ADI
Der Aufbau der UND-Schaltungen UDl kann der FIG 8 ent¬ nommen werden. Die UND-Schaltung besteht aus vier UND- Gliedern UG1 bis UG4, die hier als NAND-Glieder mit aπge- schlossenem Inverter realisiert sind. Dem ersten UND- Glied UG1 wird über den Anschluß EAO das höchstwertigste Multiplikandenbit der hier zu verknüpfenden vier Multi¬ plikandenbit zugeführt, über den Eingang EBO das nieder- wertigste Multiplikatorbit der zu verknüpfenden Multipli- katorbits. Dem zweiten UND-Glied UG2 wird über den Eingang EA1 das zweithöchstwertige Multiplikandenbit und über den Eingang EB1 das zweitniederwertigste Multiplikatorbit zu¬ geführt usw. bis dem UND-Glied UG4 das niederwertigste Multiplikandenbit am Eingang EA3 und das höchstwertigste Multiplikatorbit am Eingang EB3 zugeführt wird. Aus FIG 8 ist auch zu ersehen, wie die Leitungen für die Multi¬ plikandenbit versetzt zu der benachbarten Zelle geführt werden, während die Leitungen für die Multiplikatorbits durch die UND-Schaltung waagrecht hindurchgeführt sind.
Für die letzten vier zu verknüpfenden Multiplikatorbits, das sind die höchstwertigen Multiplikatorbits oder nach FIG 3 die Multiplikatorbits der letzten vier Zeilen der Matrix, ist nach FIG 7 eine Zeile Z, vorgesehen, die in der ersten Reihe UND-Schaltungen enthält und in den fol¬ genden Zeilen Addierschaltungen verschiedener Stufen. Die Anzahl der Addierstufen hängt entsprechend der oben¬ angegebenen Formel von der Breite des zu verknüpfenden Multiplikators ab.
Die Ausführung der UND-Schaltungen in der Reihe der Zeile Z, ist unterschiedlich und hängt davon ab, welche Partialprodukte zu bilden sind. Ein Vergleich mit FIG 3 zeigt, daß in den letzten vier Zeilen der Matrix, die die Multiplikatorenbit B. bis B7 erfaßt, etwas unterschied¬ liche UND-Schaltungen für die Partialproduktbildung not¬ wendig sind. Dementsprechend gibt es unterschiedliche UND-Schaltungen. UND-Schaltungen UD2 werden verwendet von Zelle SLO bis zur Zelle 4k-3 einschließlich, wobei k = (ndiv4)+l ist (div ist die Integer-Division ohne Rest).
Bezogen auf die Matrix der FIG 3 ist n = 4 und damit ergibt sich ein Wert von k von 2. Das heißt bis zur Zelle 5 wird eine UND-Schaltung UD2 verwendet. Dies kann auch leicht nach FIG 3 nachvollzogen werden. Der Aufbau dieser UND-Schaltung UD2 ergibt sich aus FIG 9. Es ist zu sehen, daß sich diese UND Schaltung UD2 von der UND-Schaltung UDl kaum unter¬ scheidet.Der wesentliche Unterschied ist darin zu sehen, daß eine Leitung für ein Prüfsignal ET2 durch die UND-Schaltung UD2 hindurchläuft. Die Aufgabe des Prüfsignals ET2 wird später erläutert. Die nächste UND-Schaltung in der Reihe, nämlich die
UND-Schaltung UD3, die im Beispiel der FIG 3 die sechste Zelle betrifft, ist ebenfalls fast identisch mit der UND- Schaltung UD2, sie unterscheidet sich nur dadurch, daß die Leitung für das Prüfsignal ET2 sich aufspaltet in zwei Leitungen, nämlich eine Leitung für die Weiterführung des Prüfsignals ET2 in invertierter Form ENT2 und nicht in¬ vertierter Form ET2.
Eine Änderung der UND-Schaltung ergibt sich mit der UND- Schaltung UD4, die die Zelle 4K-1 betrifft, also nach FIG 3 die siebte Zelle SL7. Aus FIG 3 ist zu ersehen, daß diese UND-Schaltung im Vergleich zu den übrigen UND-Schaltungen in einem UND-Glied ein Multiplikandenbit invertiert mit dem Multiplikatorbit verknüpfen muß und zusätzlich noch in einem UND-Glied das MSB bit B3 des Multiplikators zum Ausgang der UND-Schaltung durchschalten muß. Eine Ausführung dieser UND- Schaltung UD4 ergibt sich aus FIG 11. Während zwei UND-Glie¬ der UG5 und UG6 keine 'Änderung erfahren haben, sind die UND- Glieder UG7 und UG8 etwas anders aufgebaut. Das UND-Glied
UG7 besteht ebenfalls aus einem NAND-Glied und einem Inver- ter, jedoch ist an den Einang EA2 eine EXNOR-Schaltung ange¬ schlossen, die über die Prüfsignale ET2 und ENT2 angesteuert wird. Im Betriebsfall ist diese EXNOR-Schaltung so geschal- tet, daß sie das Multiplikandenbit am Eingang EA2 invertiert an den Eingang des NAND-Gliedes des UND-Gliedes UG7 anschal¬ tet. Im Prüffall dagegen wird über die Prüfsignale ET2 und ENT2 die EXNOR-Schaltung so angesteuert, daß das Multipli¬ kandenbit am Eingang EA2 nicht invertiert zum UND-Glied durch- geschaltet wird. Das bedeutet, daß im Prüffall das UND-Glied UG7 wie alle anderen UND-Glieder behandelt wird und damit die Prüfung vereinfacht wird. Das UND-Glied UG8 besteht aus einem Inverter und einer am Ausgang angeordneten Multiple- xerschaltung MUXN. Die Multiplexerschaltung MUXN wird eben- falls von den Prüfsignalen ET2 und ENT2 angesteuert. Sie ist im Betriebsfall so geschaltet, daß das Multiplikator¬ bit auf dem Eingang EB2 zum Ausgang durchgeschaltet wird, dies ist das MSB bit B3 in FIG 3. Im Testfall dagegen werden die an den Eingängen EA3 und EB3 anlie- genden Bit über das NAND-Glied durchgeschaltet, so daß im Testfall das UND-Glied UG8 wie die anderen UND-Glieder der UND-Schaltungen arbeitet.
Die restlichen UND-Schaltungen der Zeile ZI sind UND- Schaltungen UD 5, die entsprechend der UND-Schaltung UD4 aufgebaut sind bis auf das UND-Glied UG8, das nicht erforderlich ist, da das MSB Bit des Multiplikators hier nicht zum Ausgang durchgeschaltet werden muß. Eine Ausfüh¬ rung ergibt sich aus FIG 12. Es ist zu sehen, daß entspre- chend der Matrix in FIG 3 die mit dem MSB Bit B3 des Multi¬ plikators zu verknüpfenden invertierten Multiplikandenbits im UND-Glied UG7 verknüpft werden, und daß die übrigen UND- Glieder normalen Aufbau haben. Zur Umschaltung des UND- Gliedes UG7 vom Betriebsfall in den Testfall sind wiederum die Prüfsignale ET2 und ENT2 vorgesehen.
Eine Ausführung der EXNOR-Schaltung ergibt sich aus FIG 14, eine Ausführung der Multiplexerschaltung MUXN aus FIG 13.
Eine Addierschaltung ergibt sich aus FIG 15. Es ist zu er¬ kennen, daß die Addierschaltung aus zwei Volladdierern be¬ steht, nämlich dem Volladdierer VA1 und dem Volladdierer VA2. Der Volladdierer VA1 hat drei Eingänge El, E2, E3 und zwei Ausgänge, einen Ausgang für das Summenbit SB und ein Ausgang für das Übertragbit CBN, welches in diesem Fall invertiert ausgegeben wird. Der Volladdierer VA2 hat ebenfalls drei Eingänge, E4, E5, E6. Dem Eingang E5 wird das Summenbit SB vom ersten Volladdierer VA1 zuge¬ führt, dem Eingang E6 ein invertiertes Übertragbit von einer benachbarten Zelle. Dem Eingang E4 kann entweder ein Partialpro dukt zugeführt werden oder ein Übertragbit, je nachdem zu welcher Stufe die Addierschaltung gehört. Am Ausgang A3 gibt der Volladdierer VA2 das Summenbit SB, am Ausgang A4 das Übertragbit CB ab.
Wenn die Addierschaltung nach FIG 15 in der ersten Stufe verwendet wird, also als Addierschaltung ADI, dann wird am Eingang El, E2, E3 jeweils ein Partialprodukt zugeführt, dem Eingang E4 ebenfalls ein Partialprodukt, dem Eingang E5 das Summenbit und dem Eingang E6 ein Übertragbit von dem ersten Volladdierer der Addierschaltung der ersten Stufe der nächst niederwertigeren Zelle. Aus FIG 19 kann dies entnommen werden. Hier sind die zwei niederwertigsten Zellen SL1 und SLO gezeigt. Bei der Zelle SL1 werden der Addierschaltung ADII der ersten Stufe, die an eine zugeord¬ nete UND-Schaltung angeschlossen ist, an den Eingängen El bis E3 Partialprodukte, am Eingang E4 ebenfalls ein Par¬ tialprodukt, am Eingang E5 das Summenbit des ersten Voll¬ addierers und am Eingang E6 ein Übertragbit des ersten Volladdierers der benachbart angeordneten Addierschaltung der ersten Stufe zugeführt.
Der Addierschaltung ADIIl der zweiten Stufe der Zelle SL1 wird am Eingang El das Summenbit der Addierschaltung ADI2, am Eingang E2 das Übertragbit der Addierschaltung ADI2 der Zelle SLO, am Eingang E3 das Übertragbit der Addier¬ schaltung ADII der Zelle SLO zugeführt. Am Eingang E4 liegt das Summenbit der Addierschaltung ADII derselben Zelle SL1, am Eingang E5 das Summenbit des zugeordneten Volladdierers VAl und am Eingang E6 das Übertragbit der Addierschaltung
ADIIl der Zelle SLO, und zwar dessen ersten Volladdierers VAl an.
Nach entsprechender Regel werden dann die Addierschaltungen der höheren Stufen geschaltet. Immer werden in einer Addier¬ schaltung einer höheren Stufe beim ersten Volladdierer ein Summenbit und zwei Übertragbit und beim zweiten Volladdier zwei Summenbit und ein Übertragbit verknüpft.
Eine höhere Stufe von Addierschaltungen verknüpft also immer die Summenbit und Übertragbit von Addierschal- tungen niederer Stufe. Dabei kann sich ergeben, daß eine Addierschaltung höherer Stufe die Ausgangssignale von Addierschaltungen verschiedener Stufe verknüpfen muß. Dies ist dann der Fall, wenn die Anzahl der Addierschaltungen pro Stufe nicht durch zwei teilbar ist.
Es ist bereits ausgeführt worden, daß bei der Zweierkomple- mentarstellung der zu verknüpfenden Binärzahlen fünf ver¬ schiedene UND-Schaltungen erforderlich sind, die sich aller¬ dings nur geringfügig unterscheiden. Der Grund dazu ist im Zusammenhang mit FIG 3 erläutert worden. Wenn nur positive
Zahlen ohne Vorzeichenbit miteinander verknüpft werden, dann ist nur eine UND-Schaltung UDl erforderlich.
Um den Multiplizierer, und zwar das Multiplizierfeld MF testen zu können, müssen den UND-Schaltungen UD und den
Addierschaltungen AD vorgegebene Bitmuster zugeführt wer¬ den und an den Ausgängen jeder Zelle SL die von den Zellen abgegebenen Ausgangssignale mit Sollsignalen verglichen werden. Der Vergleich ergibt dann, ob eine Zelle einwandfrei arbeitet oder nicht. Die Überprüfung der Zellen erfor¬ dert verhältnismäßig einfache Bitmuster am Eingang, wenn die Zellen SL alle auf gleiche Art betrieben werden können. Um dies zu erreichen, ist in FIG 5 und 6 jeweils eine Prüfschaltung TE und Prüfsignale TM vorgesehen. Der Aufbau der Prüfschaltung TE und die Funktion der Prüfsignale TMl in FIG 5 bzw TMl und TM2 bei FIG 6 wird nun in Verbindung mit den Schaltungen der FIG 15 bis 18 und den bereits erläuterten UND-Schaltungen dargestellt. Gemäß FIG 6 werden die Multiplikandenbit A den UND-Schal¬ tungen im Feld III so zugeführt, daß jeweils ein Multipli¬ kandenbit einer Zelle zugeführt wird und dann dieses Multi¬ plikandenbit versetzt zur benachbarten Zelle weitergeführt wird. Die Multiplikandenbit im Feld II entsprechen alle dem MSB Bit des Multiplikanden und werden somit jeder Zelle zu¬ geführt, die höherwertig ist als das MSB Bit des Multipli¬ kanden. Eine Schaltung, über die das geschehen kann, ist in FIG 16 gezeigt. Die Multiplikandenbit AQ bis A , werden je- weils einer Zelle ZLn bis ZLm_, zugeführt. Das höchstwertige Multiplikandenbit A , wird dann den übrigen Zellen, nämlich den Zellen ZLmm - ZLmm+,n_,-l, zugaeführt,
Die UND-Schaltungen im Feld I, die im Betriebsfall an ihren Eingängen für den Multiplikanden eine 0 erhalten, müssen im Testfall mit einem bestimmten Multiplikandenbit ange¬ steuert werden. Dies ist im Ausführungsbeispiel das Multi¬ plikandenbit AQ. Um dies zu erreichen, ist eine Schaltung gemäß FIG 17 vorgesehen. Den UND-Gliedern UG der UND-Schal- tungen, die Partialprodukte im Feld I erzeugen, wird über ein UND-Glied UGT1 das Multiplikandenbit An zugeleitet. An dem UND-Glied UGT1 liegt außerdem das Testsignal TMl an. Je nach dem, welchen Wert das Testsignal TMl hat, ist das Aus¬ gangssignal des UND-Gliedes UGT1 0 oder An. Die Erweiterung des Multiplikators entsprechend FIG 3 führt dazu, daß
1 = 4k-l UND-Glieder angesteuert werden müssen. Im Aus¬ führungsbeispiel der FIG 3 wäre 1 gleich 7.
Da im Testfall den UND-Gliedern im Feld I A0 zugeführt wird und die Multiplikatorbits unabhängig einstellbar sind, können die UND-Glieder mit verschiedenen Werten getestet werden.
Die Erläuterung der FIG 7 hat gezeigt, daß in der Zeile ZI UND-Glieder UD2 bis UD5 verwendet werden. Dabei ist dort der Betriebsfall erläutert worden. Im Betriebsfall werden den UND-Gliedern, bis auf ein UND-Glied, die höchstwertigen Bits des Multiplikators zugeführt, z.B. in FIG 3 das Multiplikatorbit Bj. Eine Schaltung, mit der dies erreicht wird, zeigt FIG 18. Hier werden die Multiplikatorbit Bn-1 bis B4k_2 in Abhängigkeit des Testsignals TMl zu den UND- Gliedern über Multiplexer MUX durchgeschaltet. Im Testfall dagegen müssen diese UND-Glieder mit ihren Multiplikator- eingängen individuell eingestellt werden können. Dazu wird wiederum das Testsignal TMl herangezogen, das die Multi¬ plexer MUX so umschaltet, daß die erweiterten Multiplikator¬ bits Bn bis B . _, an die UND-Glieder geschaltet werden. Einem UND-Glied, nämlich dem UND-Glied für die Reihe innerhalb der Matrix, in der das MSB Bit des Multiplikators zu den Partial¬ produkten einer Spalte hinzuaddiert wird, also in FIG 3 die letzte Zeile der Matrix, wird über ein UND-Glied UGT2, das vom Testsignal TNl angesteuert wird, das erweiterte Multipli¬ katorbit Bήκ_, zugeleitet. In Abhängigkeit des Wertes des Testsignales TMl erscheint am Ausgang des UND-Gliedes UGT2 eine 0 oder das Multiplikatorbit B K •,. Im Betriebsfall wird am Ausgang des UND-Gliedes UGT2 eine 0 abgegeben, im Test- * fall das Multiplikatorbit B4[< ,. Damit ist es möglich, die zugeordneten UND-Glieder individuell zu prüfen.
Im Testfall muß weiterhin dafür gesorgt werden, daß die Übertragseingänge der Addierschaltungen der Zelle SLO mit demselben Übertrag wie an der Zelle SL1 versorgt werden. Die Übertragseingänge der Addierschaltungen der übrigen Zellen sind auf die übliche Weise geschaltet. Um dies zu erreichen, wird gemäß der FIG 19 der Übertragsausgang des ersten Volladdierers der Addierschaltung der ersten Stufe AD II über ein UND Glied UGT3 zum Übertragseingang des zweiten Volladdierers derselben Addierschaltung geführt. Der Übertrags- ausgang der Addierschaltung ADII der ersten Stufe wird dann über ein weiteres UND-Glied UGT4 zum Übertragseingang der nächsten Addierschaltung ADIIl der zweiten Stufe geschaltet. Entsprechendes gilt auch für die übrigen Addierschaltungen. Zum Beispiel wird die Addierschaltung ADI2 der zweiten Reihe mit ihrem Übertragsausgang mit dem Übertragseingang der Addierschaltung ADIIl der zweiten Stufe verbunden usw.. Die Zusammenschaltung kann FIG 19 entnommen werden. Mit Hilfe des Testsignals TMl, das an die UND-Glieder UGT3 und UGT4 angeschlossen ist, kann an die Übertragseingänge entweder das Übertragssignal von einem Volladdierer dieser oder einer vorhergehenden Stufe oder der Wert 0 angelegt werden. So wird erreicht, daß im Betriebsfall das Über¬ tragssignal, das in der ersten Zelle SLO verwertet wird, 0 ist, dagegen im Testbetrieb ein festgelegter Übertrag zu den Addierschaltungen der ersten Zelle SLO gelangt. Da¬ mit ist es möglich, daß durch Anlegen von Testsignalen defi¬ nierte Ausgangssignale erzeugt werden können, die auf ihre Richtigkeit überprüft werden können. Der dazu erforderliche Aufwand ist gering.
14 Patentansprüche 19 Figuren

Claims

Patentansprüche
1. Multiplizierer zur Verknüpfung eines x-stelligen
(x = 0, 1 ... m-1) Multiplikanden mit einem y-stelligen (y = 0, ... n-1) Multiplikator, die als Binärzahlen dar¬ gestellt sind, bestehend aus m+n nebeneinander angeord¬ neten Zellen (SL), jeweils eine pro Produktstelle, von denen jede Zelle (SL) UND-Schaltungen (UD) zur Bildung der der Produktstelle (P) zugeordneten Partialprodukte und Addier- Schaltungen (AD) zur Aufsummierung der Partialprodukte für diese Produktstelle (P) enthält.
2. Multiplizierer nach Anspruch 1, dadurch g e k e n n z e i c h n e t , daß alle Zellen (SL) eine gleiche Anzahl von UND-Schaltungen (UD) und eine gleiche Anzahl von Addierschaltungen (AD) aufweisen, daß der Multiplikandeneingang von UND-Schaltungen (UD), die zur Erzeugung des Wertes der niederwertigeren Produktstellen nicht erforderliche Partialprodukte (Feld I) erzeugen, auf 0 gesetzt ist, und daß der Multiplikandeneingang von UND-Schaltungen (UD), die zur Erzeugung des Wertes der höherwertigeren Produktstellen nicht erforderliche Partialprodukte (Feld II) erzeugen, bei Multiplikation von Zahlen ohne Vorzeichen auf 0 gesetzt ist.
3. Multiplizierer nach Anspruch 1, dadurch g e k e n n z e i c h n e t , daß alle Zellen (SL) eine gleiche Anzahl von UND-Schaltungen (UD) und eine gleiche Anzahl von Addierschaltungen (AD) aufweisen, daß zur Multiplikation von Binärzahlen in Zweierkomplementdar¬ stellung der Multiplikandeneingang von UND-Schaltungen (UD), die zur Erzeugung des Wertes der niederwertigeren Produktstellen nicht erforderliche Partialprodukte (Feld I) erzeugen, auf 0 gesetzt ist, daß der Multiplikandenein- gang von UND-Schaltungen (UD), die zur Erzeugung des Wertes der höherwertigeren Produktstellen nicht erforderliche
Partialprodukte (Feld II) erzeugen, mit dem most significant bit (MSB) des Multiplikanden verbunden ist, daß die mit dem Vorzeichenbit (MSB) des Multiplikators (B) zu ver- knüpfenden Multiplikandenbits invertiert an die zugeord¬ neten UND-Schaltungen angelegt sind und daß bei der Produkt¬ stelle, bei der das most significant bit (MSB) des Multi¬ plikators mit dem niederwertigsten Bit des Multiplikanden (A0) verknüpft wird, das most significant bit (MSB) des Multiplikators addiert wird.
4. Multiplizierer nach Anspruch 2 oder 3, dadurch g e k e n n z e i c h n e t , daß jede Addierschaltung (AD) aus zwei hintereiπaπderliegenden Volladdierern (VAl, VA2) besteht, die jeweils drei Eingänge haben.
5. Multiplizierer nach Anspruch 4, dadurch g e k e n n z e i c h n e t , daß jede UND-Schaltung (UD) aus vier UND-Gliedern (UG) besteht, von denen jede ein Multiplikandenbit (A) und ein Multiplikatorbit (B) verknüpft.
6. Multiplizierer nach Anspruch 5, dadurch g e k e n n z e i c h n e t , daß nach einer UND-Schaltung (UD) eine Addierschaltung (ADI) als erste Stufe angeordnet ist, die folgendermaßen geschaltet ist:
-an den drei Eingängen (El, E2, E3) des ersten Volladdierers
(VAl) liegen drei Partialprodukte an,
-am einen Eingang (E4) des zweiten Volladdierers (VA2) liegt das vierte Partialprodukt an, am zweiten Eingang (E5) das
Summenbit (SE) des ersten Volladdierers (VAl), am dritten
Eingang (E6) ein Übertragsbit vom ersten Volladdierer der der nächst niederwertigeren Produktstelle zugeordneten
Addierschaltung der ersten Stufe.
7. Multiplizierer nach Anspruch 6, dadurch g e k e n n z e i c h n e t , daß pro Produktstelle (P) jeweils zwei Addierschaltungen einer niederwertigeren Stufe einer Addierschaltung einer höherwertigeren Stufe zugeordnet ist, deren Eingänge folgendermaßen geschaltet sind:
-an dem ersten Eingang (El) des ersten Volladdierers (VAl) liegt das Summenbit (SB) von einer Addierschaltung einer niederwertigeren Stufe an, am zweiten und dritten Eingang (E2, E3) liegt je ein Übertragbit vom Übertragsausgang der der nächst niederwertigeren Produktstelle zugeordneten Addierschaltungen niederer Stufe an,
-am ersten Eingang (E4) des zweiten Volladdierers (VA2) liegt das Summenbit einer Addierschaltung der niederwertigeren Stufe an, am zweiten Eingang (E5) das Summenbit vom ersten Volladdierer derselben Stufe und am dritten Eingang (E6) ein Übertragbit vom ersten Volladdierer der der nächst niederwertigeren Produktstelle zugeordneten Addierschaltung gleicher Stufe.
8. Multiplizierer nach Anspruch 7, g e k e n n z e i c h n e t durch die folgende Anordnung der UND- Schaltungen und Addierschaltungen pro Produktstelle: -einer ersten UND-Schaltung folgt eine Addierschaltung erster Stufe (ADII) für die Ausgangssignale der zugeordneten UND-Schaltung,
-dieser Addierschaltung folgt eine zweite UND-Schaltung (UDl), an die sich eine Addierschaltung erster Stufe (ADI2) für die Ausgangssignale dieser UND-Schaltung anschließt, -an die Addierschaltung erster Stufe (ADI2) schließt eine
Addierschaltung zweiter Stufe (ADIIl) für die vorhergehenden Addierschaltungen erster Stufe (ADII, ADI2) an, -diese Aufeinanderfolge wiederholt sich, bis zwei Addier- εchaltungen zweiter Stufe (ADII) aufgetreten sind, dann folgt auf die letzte Addierschaltung zweiter Stufe eine Addierschaltung dritter Stufe (ADIIl), die die Ausgangs- Signale der Addierschaltungen zweiter Stufe (ADII) ver¬ knüpft,
-diese Aufeinanderfolge wird entsprechend den vorhergehen¬ den Schritten fortgesetzt, bis bei Zweierkomplementmultipli- kation aufgerundet (log2(n+l)-l) bzw. bei vorzeichenloser Multiplikation aufgerundet (log2n)-l Stufen vorliegen.
9. Multiplizierer nach Anspruch 8, dadurch g e k e n n z e i c h n e t , daß bei ungerader Anzahl von Addierschaltungen innerhalb einer Stufe eine Addierschal¬ tung dieser Stufe und eine Addierschaltung einer anderen Stufe mit den Addiereingängen einer Addierschaltung höherer Stufe verbunden ist.
10. Multiplizierer nach einem der Ansprüche 3 bis 9, dadurch g e k e n n z e i c h n e t , daß zu Prüf¬ zwecken bei einer Multiplikation von Binärzahlen in Zweierkomplementdεrstellung die Anzahl der Multiplikanden¬ bit (a) verdoppelt wird, daß die dadurch entstehenden zu- sätzlichen Partialprodukte (Feld II) gebildet werden aus dem most significant bit (MSB) des Multiplikanden und den Multiplikatorbits, daß die Anzahl der Multiplikatorbits (B) immer auf eine durch vier dividierbare Zahl erweitert wird, wobei das höchstwertige Bit der Erweiterung im Be- triebsfall "0", im Testfall einstellbar ist, die nieder¬ wertigeren Bit der Erweiterung im Betriebsfall gleich dem most significant bit (Bn -,), im Testfall individuell ein¬ stellbar sind.
11. Multiplizierer nach Anspruch 10, dadurch g e k e n n z e i c h n e t , daß die UND-Glieder von UND-Schaltungen, die Partialprodukte im Feld I erzeugen, im Testfall mit den niederwertigsten Bit (Ag) des Multi¬ plikanden verbunden sind.
12. Multiplizierer nach Anspruch 10 oder 11, dadurch g e k e n n z e i c h n e t , daß den UND-Gliedern von UND-Schaltungen (UD4, UD5), die Partialprodukte mit invertiertem Multiplikanden bilden, im Testfall diese Multiplikanden nicht invertiert zugeführt werden.
13. Multiplizierer nach Anspruch 10 bis 13, dadurch g e k e n n z e i c h n e t , daß in der letzten Reihe von UND-Schaltungen eine UND-Schaltung (UD4) mit folgenden UND-Gliedern enthalten ist:
-ein UND-Glied, über das im Betriebsfall das zugeordnete Multiplikandenbit invertiert zugeführt wird, dem jedoch im Testfall dieses Multiplikandenbit nicht Invertiert zugeführt wird, -ein UND-Glied, dem das höchstwertige Bit (B,) der
Multiplikatorerweiterung zugeleitet wird, an dessen Aus¬ gang ein Multiplexer (MUXN) angeordnet ist, der entweder das Ausgangssignal des UND-Gliedes (im Testfall) oder im Betriebsfall das most significant bit des Multiplikators (B n_ι) durchschaltet,
-weitere UND-Glieder, die entweder Partialprodukte aus den zugeordneten Multiplikandenbits oder Multiplikator¬ bits oder deren Erweiterung bilden.
14. Multiplizierer nach einem der Ansprüche 10 bis 13, dadurch g e k e n n z e i c h n e t , daß im Testfall die Übertrageingänge der der niederwertigsten Produktstelle (PQ) zugeordneten Addierschaltungen folgen¬ dermaßen miteinander verbunden sind: -der Übertrageingang des zweiten Volladdierers einer
Addierschaltung der ersten Stufe (ADI) ist mit dem Über¬ tragausgang des ersten Volladdierers dieser Stufe verbun¬ den, -die Übertrageingänge des ersten Volladdierers der zweiten Stufe (ADII) ist mit den Übertragausgängen der zweiten
Volladdierer der Addierschaltungen der ersten Stufe (ADI) verbunden usw. , so daß die Überträge nacheinander durch die einzelnen Addierschaltungen aufeinanderfol¬ gender Addierschaltungen laufen.
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