WO1985002280A1

WO1985002280A1 - Method of controlling branching

Info

Publication number: WO1985002280A1
Application number: PCT/JP1984/000536
Authority: WO
Inventors: Katsumi Onishi; Yuto Ono
Original assignee: Fujitsu Limited
Priority date: 1983-11-16
Filing date: 1984-11-08
Publication date: 1985-05-23
Also published as: DE3485124D1; EP0162929A4; EP0162929B1; AU3612684A; EP0162929A1; BR8407172A; JPS60107141A; AU556196B2; US4977496A

Description

明細書

発明の名称

ブランチ制御方式

技術分野

本発明は、ブランチ制御方式、特にパイブライン制御のデータ処理装置において、分岐命令を実行する場合においてブランチ先ァドレスを早期に発生するようにして、分岐成功時における取消し処理量を少¾ くするようにしたブランチ制御方式に関するものである o

背景技術

最近の、. 大型の計算機システムにおいては、パイブラインによって、データを高速に処理するのが一般的に i?つつある。

この場合、通常のシーケン. シャルに流れる命令については、パイブラインの特性を生かした高速処理を行うことができるが、分岐命令については、分岐条件が決定した時点において、既にパイブラインに取]?込まれている後続命令は無効とる！）、ロスサイクルとる問題がある。特に、最近一般化しつつるるデータ処理技術である、データベースを構築して、データ処理を行う場合と力オンラインでデータ処理を行う場合には、該データ処理を行うプログラムの中で、分岐命令が実行される比率が大きく、上記パイブライン中に発生するロスサイクルが目立つようにつてお]?、このロスサイクルを少くするパイブライン処理方式が要望されていた。

パイブラインで命令の実行を行うデータ処理システムにおいて、本発明に関違する指標高分岐（以下

B XHという）命令、或いは指標低等分岐下 BXLE という）命令を実行する場合の従来方式の動作について説明する。

上記の BXH命令， BXLE命令は第 1図に示すよう ¾レジスタ · ストレージ（ RS ) 形式の命令であ 15、 0 Pはオペレーションコード部、 R l , R 3, B 3はレジスタ指定部である。 R 1で示される汎用レジスタの内容が第 1オペランド， R 3て示される汎用レジスタの内容が第 3オペランド， B 2で示される汎用レジスタの内容に D 2の値を'加えたものカ第 2オペランドとるる。

BXH命令は、上記第 1オペランド（以下指標と称する）に、上記第 3オペランドの増分を加え、その結果が R 3部によって決まる比較数よ大きいらば、第 2オペランドが示すアドレスに分岐する命令であ'る。そして、分岐が成立しても、しなくても第 1オペランドの内容は、増分を加えた値に更新される。増分は'、前述のように R 3で指定される汎用レジスタの内容（第 3オペランド）であ ])、比較数は奇数番号の汎用レジスタの中にあ ]?、 R 3が偶数レジスタを示す時は、 R 3 + 1で示される汎用レジスタの内容と ])、 R 3が奇数レジスタを示す時は、 R 3で示される汎用レジスタの内容それ自身とる。第 1 オペランドと、比較数が同一の汎用レジスタであってもよく、その時は増分を加える前の初めの値が比較数として使用される。

BXLE 命令は、分岐の成立条件が逆であること，即ち指標が比較教ょ D小さいか等しいときに分岐するものであることを除き、上記 BXH命令と同じである o

上記、 BXH命令， BXLE.命令を実行する時の従来方式によるパイブライン動作を、第 2図に示した模式図に .よって説日月する。この図にいて、 P1, P 2, P 3， P 4， P 5, P6 はパイブラインの各ステ一ジを示し、一般的動作は以下の通])である。

即ち：

p 1ステージ：命令のデコ一ド及び汎用レジスタの読出しを行う，

P2ステージ：オペランドアドレス計算、及びバッファメモリアクセス要求の発信を行う，

P3ステージ：ァドレス変換バッファに'よる論理ァドレス実ァドレス変換を行う，

P4ステージ：バッファメモリアクセスを行う， p 5ステージ：演算を行う，

P6ス.テージ：演算結果の汎用レジスタへの書き込みを行う，

OMPI

ノである。そして、パイブラインによる命令の実行は、一般には 1つの命令が 1又は複数のフローに展開されて行われる。

お当該第 2図図示の如き処理動作を行 ¾う従来の構成は、後述する第 6図図示の本発明における構成と _は細部において多少異るが、要部において同じ態様をもっているものと考えてよい。ここで当該構成について大.略の説明を行なっておく。第 6図図示のステージ P 1 いし P 6 は上述の各ステージと同じものであ ]?、第 6図図示のステージ I I, 1 2，

I 3 は命令取！）出しパイブラインのステージであ ]?、各ステージでの動作は： . '

I Iステージ：'生成されたブランチ先ァドレスをァドレス変換バッファに送る，

ェ 2ステージ：アドレス変換ノくッファによって、論理ァドレスから実了ドレスに変換する。

1 3ステージ：上記実ァドレスによってパクファメモリをアクセスする，

P 1ステージ：バッファメモリよ！）命令を読み出し、デコ一ドし、オペランドをレジスタから読出す，である。尚、アドレス変換バッファはキャッシュメモリ 1 6又は 2 0 の一部として、又はその前段に設けてあると老えてよいが図示省略してある。

図示命令アドレスレジスタ（以下 I A R という） 1 1 に、これから実行する命令のアドレスがセット

OMPI IPO" され、実効アドレスレジスタ（以下 EAR という） 1 5 , キヤッシュメモリ 1 6 をへて該当する命令語が読出され、命令語レジスタ（以下 IWR という） 1 7 にセットされる。該 IWR 1 7は一般に複数段のシフトレジスタ構成をもって ]?、上述のパイプラィンにて将来処理されるであろう複数の命令が順次プリフエッチされて格納される。

ブリフヱツチされた命令はセレクタ 1 8 を介して抽出され、上記ステージ P 1 いし P 6 に示すパイブラインに入ってゆく。即ち、命令語中のオペレーシヨン，コード部（ OP 部）は、レジスタ 2 8 ,

• .2 9 ··· 3 2 と各ステージの進行につれてシフ卜され

てゆく。また加算器 4を介して当該命令に対応するオペランドのアドレスが計算され、キャッシュ ' メモリ 2 0 によって該当するオペランドが読出され、演算回路 9へ供給される。そして演算結果はレジスタ 1 0 を経由して汎用レジスタの 1つ 2 2 にセットされる。この間、パイブラインに導びかれた命令が分岐命令であった場合には、図示ブランチ決定回路

3 3が分岐成功か不成功かを決定するように動作する O

以下第 2図ないし第 4図に示す符号 1， 2， 3， 4， 5， 6, 7, 8， 9, 10， 11, 12は夫々第 6 図に示す同じ符号をもつ各構成単位に対応していると考えてよい o

ΟΜΡΙ

ル WIPO ^ 従来上述の如き各ステージの機能を用いて、上記ブランチ命令を実行する場合、第 2図図示の如く、該命令の第 1 フローの P 2 ステージにおいて、該ムロ卩令ので示される汎用レジスタの内容をベースレジスタ（以下 B Rという） 1 に、 R 3 で示される汎用レジスタの内容をィンデックスレジスタ下 XRという） 2にセットし、 3入力加算器 4を用いて（この BR 1, XR 1，及び後述の DR 3 と、 3入力加算器 4がアドレス生成回路を構成する）、第 1 才ぺランドと増分との加算を行い、その結果をパイブラインに流して、 P 3ステージにおける P 3 サイクルオペランドアド'レスレジスタ（以下 P 3 0 AR という） 5から、 P 4 ステージにおける P 4サイクルオペランドアドレスレジスタ（以下 P 4 0 AR という） 6 を通して、 P 5 ステージにおいて、オペランドレジスタ # 2 ( 以下 2 Rという） 8 にセッ卜する。同時に、オペランドレジスタ # 1 (以下 1 Rという） 7に、 R 3 + 1 又は R 3で示される汎用レジスタの値である比較数をセッ卜し、演算部加算器 9において比較演算を行い（この 1 7 , 2 R 8 , 演算部加算器 9が演算部を構成する）、 1 と 2 Rの値の大小関係を示す信号（即ち、 1 R= 2 R， 1 R> 2 R, 1 R< 2 R を示す信号）を出力すると共に、 2 Rの値をリザルトレジスタ（ RR ) 1 0 にセットする。該 1 Rと 2 Rとの大小関係を示す信号によ！）、ブラ

O PI ンチの決定を行う。

従来方式の場合には、上記比較演算を P 5ステージで行っている o

次に、第 2 フローの P 2ステージにいて、上記命令の B 2で示される汎用レジスタの値を BR 1 にセジトし、 D 2 の値をディスプレイスメントレジスタ（以下 DRという） 3にセットし、第 1 フローで使用した 3入力加算器 4によ！）ブランチ先了-..ドレスを生成し、 P 3ステージにおいて、命令了ドレスレジスタ（以下 I'AR という ) 1 1 にセットすると同時に、 P 2 ステージにおけるアドレス生成時に、ブランチ先命合の読み出し要求を出す。これによ ]?命' 令取 D出しパイブライン〔 1 1, 1 2, 1 3, P l 〕

に起動がかけられ、この場合にはブランチ先命令の取]?出しが行 ¾われることになる。

当該ブランチ先命令取出しパイブラィンは、

I I, 1 2, 1 3と進み、 P 1 で命令が取 ]? 出され、ブランチ成功であればこのとき、通常の命令パイプラインに入ることができる。

第 1 才ペランドの指標値に増分が加算された値の汎用レジスタ R 1への書き込みは、第 2 フローの

P 6ステージの終わ！）のタイミングにおいて、 RR1

0 から R 1で示される汎用レジスタに対して行われる O

従来方式においては、第 2図から明らかな如く、

OMPI■ WIPO j 上記ブランチ命令に続くブランチ不成功側の命令についても命令の先取])が行われてお i 不成功側の命令の第 3 フロー目が P 1ステージから P 2 ステ —ジに移る時に、ブランチ先命令を P 1 にステージに取]?込むことができる。しかし、ブランチ成功が決定される迄に、 3 フロー分の命令が流れることに ¾る。そしてブランチ条件が決定された時にブランチ不成功であれば箏 4 フロー目を P 1 ステージに入れるが、ブランチ成功であれば、既に流れている上記 3 フロー分の命令の処理を取 ]?消してブランチ先命令を P 1 ステージに取込むようにされることとな 0 · *

以上の説明から明らかな如く、従来方式において、

B XH命令、 B X L E 命令 ¾実行した時は、ブランチ成功時には 5 サイクル、不成功時には 2 サイクルかかることに ]?、両者の差異が大きく、しかもブランチ成功時にはパイブラィンにおいて、前述の 3 フロー分の処理を取消さなければ ¾ ら _¾い問題が

¾つた。

成功時と不成功時のサイクル数が異ることは、それ以降の命令の組立て方、即ちプログラムの作成を複雑にし、また取])消されるフローが多いことは取消しのための処理（例えばバッファメモリゃ主メモリへの取消し依頼）が複雑，多量にな ])、いずれも実用上大きな問題と ¾る。発明の開示

本発明は上記従来の欠点に鑑み、 BXH 命令， BXLE命令をパイブラインで処理するデータ処理装置において、ブランチ条件の決定を早く行い、パィプラインにおける無効フローを少なくして、上記

BXH命令， BXLE 命令の高速化を行う方式を提供することを目的とするものである。

そしてこの目的は、本発明によれば、アドレス計算用の加算器を利用して分岐先命令の取 ]3 出しに間に合うように分岐条件を決定する演算を行う方式を提供することによって達成され、 BXH 命令， BXLE 命令を高速に.処理できる利点がある σ

図面の簡単な説明

第 1 図は本発明に関違する分岐命令の命令形式を示した図，

第 2図は従来方式によって、上記分岐命令を実行する場合の動作を模式的に示した図，

第 3図は本発明の一実施例を模式的に示した図，第 4図は本発明の他の実施例を模式的に示した図，第 5図は第 4図の実施例における効果の例を説明する図，

第 6図は本発明における一実施例要部全体構成図を示す。

発明を実施するための最良の形態

第 3図は本発明の一実施例を模式的に示した図で

O PI あ ])、第 4図は本発明の他の実施例を模式的に示した図であ ])、第 5図は第 4図の実施例における効果の一例を説明する図であるが、上記第 3 図や第 4図に示す各構成要素は、第 6図に示す構成図中の構成要素である。

第 3図の実施例の主旨を要約すると、第 1 フローの P 2 ステージにおいて分岐先ァドレスを先ず求め、かつ第 1オペランドの指標と増分との加算のみではく、比較数との比較演算についても、前述のアドレス生成回路 ¾用い、第 1 フローの P 5ステージに .、て実行される演算部を用いる処理よ ])早く、ブランチの決定を行うようにしたものである。

第 3図において、 1〜 6， 8〜； L 1ほ第 2図で説明したものと同じものであ！）、 1 2はワークァドレスレジスタ（以下 WAR という）である。

図においては、先ず、前述のブランチ命令の第 1 フローの P 2ステージにおいて、. B 2 で示される汎用レジスタの値を BR 1 にセットし、 D 2 の値を DR 3 にセットし（XR2は用い ¾い）、 BR 1 と DR 3 とを 3入力加算器 4で加算して、ブランチ先ァドレスを生成し、 P 3 ステージにおいて、 IAR 1 1 にセットすると同時に、 P 2 ステージにおけるアドレス生成時に、ブランチ先命令取！）出しパイブラインに起動をかける。この結果、ブランチ先命令取]? 出しパイブラインは、上記第 1 フローの P 2ステージ（これ力 s I I ステージに相当する）のタイミングよ ]?、 1 2, 1 3 ステージと進み、 P 1 ステージで命令が取 ]? 出され、通常の命令パイブラインに入ることができる。

次に、第 2 フローの P 2 ステージにおいて、 R 1 で示される汎用レジスタの値を B R 1 にセッ卜し、 R 3で示される汎用レジスタの値を： XR 2 にセットし（DR 3は用いい）、該 B R 1 と XR 2 とを 3 入力加算器 4 ( 即ち、前述のアドレス生成回路）て加算し、第 1 オペランドと増分の加算値として、

P 30 AR 5 と WAR 12.にセットし、ノィプラインに流す o

パイプラインにおいては.、 P 3 ステージの前記 P30AR 5 から、 P 4 ステージの P40AR 6 を通して、 P 5ステージにおいて 2 R 8 にセッ卜され、演算部加算器 9 を通して P 6ステージの最初のタイミングにおいて、 RR 1 0 にセッ卜される。

次の第 3 フローの P 2ステージにおいて、 XR 2 に R 3 + 1, 又は R 3で示される汎用レジスタの値である比較数をセッ卜し、上記第 2 フローでセッ卜された WAR 1 2から XR 2 の減算を 3入力加算器 4 で行い（即ち、比較演算を行い）、該減算結果よ ]9 WAR 1 2の値と XR 2の値との大小関係を求め、ブランチの決定を行う。

この時、ブランチ先命令取！）出しパイブラインは 13 ステージで、ブランチ先命令を取]? 出した所であ！）、ブランチ成功時には、直ちに P1ステージに入ることができる。

又、第 1オペランドの指標値に増分が加算された値（第 2フローの P6 ステージにおいて、 1 0 にセッ卜されている）の汎用レジスタ R1 への書き込みは、第 3 フローの P6 ステージの終わ ])のタイミングにおいて、 HR 1 0から R 1で示される汎用レジスタに対して行われる。

第 3図においては、第 1 フローで分岐先アドレスを先ず求めていること、及び上記比較演算にァドレス生成回路を使用している所にボイン卜がある。

このよう _¾演算方式を採ることによ ]?、ブランチ条件決定迄に、ブランチ不成功側の命令が 1 フローしか流れず、ブランチ成功時の該フローの取 ] 3消し等の制御が簡単に ¾る。

又、ブランチ成功時の処理サイクルは 4サイクルとるるが、ブランチ不成功時の処理サイクルが 3サィクルで、その差が従来方式に比較して少なく ])、 ij御が簡単になるので、全体としての性能の向上を図ることができる。

次に、第 4図において、本発明の他の実施例を説明する。

第 4図の実施例の主旨を要約すると、第 1 フローで分岐先ァドレスを求めるのは第 3図の例と同じで

O PI あるが本実施例はァドレス生成回路の加算器が、 3 入力加算器であることを利用して、第 1 オペランドの指標と増分との加算と、該加算値に対する比較数の減算とを同時に行って、上記加算値と比較数との大小関係を求め、ブランチ条件の決定をよ ]?早く行うようにしたものである。

第 4図—において、 1〜 4 , 7〜 1 1 は第 2図で説明したものと同じものである。

第 4図においては、前述のブランチ命令の第 1 フローの P 2ステージにおいて、 B 2で示される汎用レジスタの値を BR 1 にセットし、 D 2 の値を DR 3 にセッ卜し、 B R 1 と DR 3 と ¾ 3入力加算器 4· で加算し、フ' ランチ先アドレスを生成し、 P 3 ステージにおいて、 IAR 1 1 にセッ卜する。また、 P 2 ステージにおけるアドレス生成時に、ブランチ先口 n 令取])出しパイブラインに起動をかける。この結果、ブランチ先命令取])出しパイプラインは、上記第 1 フローの p 2 ステージのタイミング（これは I Iステージに相当）から、 1 2， 1 3 ステージと進み、 P 1ステージで命令が取 ] 出され、通常の命令パイブラインに入ることができる。

次に、第 2 フローの P 2ステージにおいて、 R 1 で示される汎用レジスタの値を BR 1 にセットし、 R 3で示される汎用レジスタの値を XR 2にセットし、 R 3 又は R 3 + 1 で示される汎用レジスタの値である比較数を DR3にセットする。

そして、「BR 1+XR 2+ ( DR 3の 2の補数)」 ¾る演算を、アドレス生成回路で行うことによ！）、第 1オペランドの指標と増分の加算値と比較数との大小関係を、 P 2 ステージの 1演算サイクルで求めることができ、直ちにブランチの決定を行うことができる。

この時、ブランチ先命令取 ]?出しパイブラインは 1 2ステージであ ])、ブランチ先命令が取])出される 13ステ一：ジ迄に、 1サイクル分の待ちが必要であるが、ブランチ命令が読み出された時には、直ちに P 1ステージに入ることができる。

同じ第 2 フローの P 5ステージにおいて、 · 1で示される汎用レジスタの値と、 R 3 で示される汎用レジス.タの値を、それぞれ 1 R 7 , 2 R 8にセットし、演算部加算器 9を用いて加算し、その結果を P 6ステージの初めのタイミングにおいて RR 1 0 にセットし、 P 6ステージの終わ ])のタイミングにおいて、 HR 1 0から R1 で示される汎用レジスタにセットすることによ ])、第 1オペランドの指標値に増分が加算された値の汎用レジスタ R1 への書き込みを行うことができる。

図示においては、第 1オペランドの指標と増分の加算と、該加算結果に対する比較数の減算とを、了ドレス生成回路の 3入力加算器で、一度に行いブラ

ΟΜΡΙ

wrpo ンチの決定条件を得ている所にボイン卜がある。このよう方式を採ることによ、ブランチ決定迄に、ブランチ不成功側の-.命令が 1 フローしか流れず、ブランチ成功時の該フローの取消し等の制御が簡単に ¾る。

又、この場合は、ブランチ成功時の処理サイクルは 4 サイクルとるが、ブランチ不成功時の処理サィクルが 2 サイクルとる。

又、パイブラインが他の条件によ ]? 「待ち」ができた場合、ブランチ先命令の取 ]?出しパイブラインが起動された後では、ブランチ成功時にも処理サイクルが 3 サイクルとな ])、性能の向上を図ることができる。

この場合の例を、第 5図の—タイムチャートで説明する。 .

第 5図において、 nが当該ブランチ命令であって、第 4図で説明しているように、 2つのフローに展開されて実行される o

そして、例えば n - 3 の命令において、 P 5 ステージが 2サイクル必要とする命令であったとすると、 II - 2命令では、 P 4 ステージで「待ち」ができ、 n - 1命令では、 P 3 ステージで「待ち」ができ、 nの当該ブランチ命令の第 1 フローでは、 P 2 ステージで、第 2 フローでは、 P 1 ステージで「待ち」が発生する。

OMPI WIPO

？ , この結果、当該ブランチ命令 nにいて、ブランチの決定が行われた時（即ち、第 2 フローの P 2 ステージ）、ブランチ先命令取 1)出しパイブラインは

1 3ステージにあ ])、ブランチ成功時には、直ちに P 1 ステージに入ることができ、該ブランチ命令の見掛け上の処理サイクルは 3サイクルとることが分かる。

これは、第 4図において説明した、ブランチ決定時に未だブランチ先命令の取])出しが終わっていい（即ち、 I 2 ステージにいる）という、命令取]) 出しパイブラインにおける遅れを、上記通営のパイプラインにおいて発生した「待ち」で吸収された結杲の効果である。 - 第 6図は上記第 3図や第 4図を参照して説明した処理動作を行う本発明の一実施例要部全体構成図を示して^、る。

図示左端に示す 3 4は、命令フ： ^ ツチ制御部（I F C ) であ ])、最初の命令読み出し時に、命令フエツチ . コンスタント · レジスタ（ I FKR ) 1 3 に " 0 " をセットし、最初の命令の読み出し以降においては固定値 " 8 " を I F R 1 3 にセットする。最初の口 π令のときには、図示しいサービス ' プロセッサから、図示左端と右端との 2つの各命令アドレス · レジスタ（ I A R (I) ) 1 1 と（ I A R (H) ) 2 6 とにプログラムの先頭アドレスがセットされる。そして加算器 1 4は、 I AR 1 1 の内容と I FKR 1 3の内容とを加算して実効アドレスを生成し、. これを実効アドレス · レジスタ（ E A R ) 1 5 にセットする c EAR 1 5の内容にもとづいてァドレス変換バッフ. ァ（図示せず）及びキヤッシュ · メモリ（1) 1 6がァクセスされ、命令語レジスタ（ IWR ) 1 7に順次命令がプリフ：ツチされてくる。

ステージ P 1 において 1 つの命令が抽出される。ステージ P 2において（i)当該命令の O P部はレジスタ 2 8にセ 'ッ卜され、（ii)当該命令のオペランド * ァドレスが加算器 4·によって計算される。そして、ステージ P 3, P.4 をへて、各オペランド値がレジスタ 2 1 , 7 , 8 にセット可能状態と ¾ D、ステージ P 5において演弇回路 9 にて演算される。ステ一ジ P 6にて演算結果が得られる。

上記ステージ P 3, P 4, P 5, P 6 の間、才ペランド，アドレスもレジスタ 6, 2 3, 24 とシフトされてゆき、上記ステージ P 6 において当該命令力、' イブラインから脱出されるときに、命令アドレス · レジスタ（Π) 2 6 の内容が加算器 2 7、命令長生成回路（ ILC ) 2 5 によって更新される。即ち命令アドレス · レジスタ（Π) 2 6の内容は、当該パイブラインにて処理されつつある命令の中の最も古い命令についてそのアドレスを保持する形と ¾る。そして、図示中央下部のブランチ決定回路 3 3 は、第 3 図や第 4図に示す「ブランチ決定」を行なう。また第 3図や第 4図において、分岐命令に対応して第 1 フローや第 2 フローや第 3 フローと述べているのは、第 6 図図示の構成を、時分割的に複数の流れにしたがう形で使用していることを意味している。即ち、例えば第 3図に対応して説明すると、第 6図図示の加算器 4は、第.1 フローのステージ P 2において I AR

1 1 の内容決定のために使用されると共に、第 2 フローのステージ P 2 においても指標値の更新のために使用され、更に第 3 フローのステージ P 2においてもブランチ決定のために使闱される。

尚、以上の説明は BXH， B XLE につい行なつたが、これ以外の分岐命令であっても、分岐先ァドレスの計算と分岐条件の判定と、さらに何らかの' 演算処理との 3つの演算が必要分岐命令については、本発明が適用可能である。

Claims

請求の範囲

(1) 指標に増分を加算し、その結果と比較数との比較を行い、比較数よ ])大きいか、小さいか或いは等しいかによって、指定アドレスに分岐する分岐命令を、パイブラ.インで処理するデータ処理装置において、分岐先命令の取 ]9出しに間に合うように分岐条件を決定十る演算を行うことを特徵とするブランチ ro'j御式。

(2) 上記パイブラインで処理するデータ処理装置は

複数ステージ分の処理にてアドレス生成を行 ¾う命

令取！）出し処理部と、複数ステージ分の処理にて命

令実行 ¾行¾う命今実行処理部とをそえ、上記分

岐命令が上記命令実行処理部に導入されると、上記

命令取 ]?出し処理部は当該分岐が不成功と ¾つた場

合の後続命令を順次フェチすると共に当該分岐が

成功した場合の分岐先側の命令を順次フェッチする

よう構成され、上記分岐条件の決定時に分岐が成功

した場合には、上記分岐先側の命令を上記命令実行

処理部に導入してゆき、それまでの間に実行された

上記不成功側の後続命令に対応した処理を無効化す

るように構成されることを特徵とする特許請求の範

囲第 (1)項記载のブランチ制御方式。

(3) 上記分岐条件を決定する演算を行うのに、上記

命令取 ]9出し処理部内のァドレス生成回路を用いて

上記指標に増分を加算する演算を行い、その結果と一 OMH ，

WIPO _{i ¾} j 上記比較数との比較演算を行つて分岐条件を決定することを特徵とする特許請求の範囲第 (2)項記載のブランチ制御方式。

(4) 上記分岐条件を決定する演算を行うのに、上記命令取出し処理部内のァドレス生成回路の 3入力加算器を用い、その 1つの入力に上記指標を与え、他の入力に上記増分を与え、第 3の入力に比較数の 2 の補数を与えて、 3入力加算を行って分岐条件を決定することを特徵とする特許請求の範囲第 (2)項記載のブランチ制御方式。

(5) 上記命令実行処理部は、分岐命令が導入された際に、当 '該命令実行処理部の少くと ¾先頭ステージの次のステージにおいて分岐先命令のァドレスを決定して、上記命令取])出し処理部における当該分岐先命令の取出しを起動せしめると共に、当該命令取 D出し処理部から分岐先命令が利用可能に抽出されるまでの'間に分岐条件を決定するよう構成れることを特徵とする特許請求の範囲第 (2)項記载のブランチ制御方式。

(6) オペランドデータ用の演算器とは別にアドレス計算用演算器を具えたパィプライン処理部によ ])、命令を複数のフ π—に展開して処理するデータ処理装置において、分岐先アドレスの計算と、分岐条件の判定と、才ペラン-ドデータの更新との 3つの演算を必要とする分岐命令を処理するに際し、第 1 のフローにおいて上記ァドレス計算用演算器によって分岐先アドレスを計算し、第 2 フロー以降において、上記ァドレス計算用演算器によって分岐条件の判定を行るうことを特徵とするブランチ制御方式。

O PI