UA76049U

UA76049U - FORMER PERIODIC SEQUENCES OF PROGRAMMED DURATION AND FIXED SHEARING THAT IS FOUR

Info

Publication number: UA76049U
Application number: UAU201206053U
Authority: UA
Inventors: Николай Григорьевич Коробков; Елена Николаевна Коробкова; Василий Григорьевич Рубанов; Вячеслав Сергеевич Харченко
Original assignee: Национальный Аэрокосмический Университет Им. Н.Е. Жуковского "Харьковский Авиационный Институт"
Priority date: 2012-05-21
Filing date: 2012-05-21
Publication date: 2012-12-25

Abstract

Формувач періодичної послідовності імпульсів з програмованою тривалістю і фіксованою шпаруватістю, яка дорівнює чотирьом, містить: два реверсивні двійкові лічильники, перший з яких налагоджений на режим віднімання, які мають вхід подачі імпульсів синхронізації, вхід дозволу режиму лічби, вхід асинхронної установки у нульовий стан, вихід переповнювання, перший лічильник, крім того, має вхід дозволу режиму синхронного паралельного завантаження і входи завантаження; інвертор; два елементи АБО; ланцюжок, що складається з послідовно з'єднаних резистора і конденсатора; стартостопний пристрій, який містить синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І. Введено третій реверсивний двійковий лічильник, кількість розрядів якого більше кількості розрядів першого не менше як на один розряд, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід дозволу режиму синхронного паралельного завантаження і входи завантаження, вхід дозволу режиму лічби, вхід асинхронної установки у нульовий стан, вихід переповнювання; третій елемент АБО; третій елемент І; другий інвертор.A programmable pulse duration controller with a programmable duration and a fixed rate of four, contains: two reversible binary counters, the first of which is tuned to subtraction mode, which has a pulse input input, digital input input, asynchronous input input overflow, the first counter, in addition, has a synchronous parallel boot mode input and boot inputs; inverter; two elements OR; a circuit consisting of a series-connected resistor and a capacitor; startup device containing a synchronous D-flip-flop with asynchronous zero input, first and second two-input elements I. A third reversible binary counter is introduced, the number of bits of which exceeds the number of bits of the first one by at least one digit, adjusted for subtraction mode has an input pulse synchronization, input resolution mode synchronous parallel loading and input inputs, input resolution digital mode, input asynchronous set to zero state, overflow output; the third element OR; the third element And; second inverter.