TWI900147B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法

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Abstract

本公開實施例涉及半導體技術領域，提供一種半導體結構及其製造方法，半導體結構包括：第一襯底以及位於第一襯底中的半導體器件；多個第一導電墊，連接半導體器件；多個第二導電墊，至少一個第一導電墊和至少一個第二導電墊通過沿垂直於第一襯底的方向延伸的第一導電互連結構電連接；填充層，填充層填充在各第一導電墊、第一導電互連結構以及各第二導電墊的外周；其中，第一導電互連結構具有被相鄰的第二導電墊之間的填充層所掩埋的表面。本公開實施例至少有利於簡化形成半導體結構的步驟以及提高半導體結構的電學性能。

Description

半導體結構及其製造方法
本公開實施例涉及半導體技術領域，特別涉及一種半導體結構及其製造方法。
隨著技術進步，半導體封裝的集成度和整合度逐步增強，電子設備向微型化、高速、高可靠、低成本和低功耗的方向發展，HBM（高頻寬記憶體，High Bandwidth Memory）產品正供不應求。為實現高容容量的HBM，需要用到多晶圓堆疊（WoW，Wafer on Wafer）封裝技術或者晶片內建晶片（CoC，Chip on Chip）封裝技術。
然而，半導體封裝技術中，需要在晶圓級測試後進行二次加工，為保證平坦的鍵合介面，往往需要通過多次沉積厚介質層以及化學機械研磨來達到平坦的目的，並在此基礎上對介質層進行深孔蝕刻或大馬士革工藝等，工藝流程較為複雜，且深孔蝕刻容易使得副產物過多造成的金屬接觸不良問題。
本公開實施例提供一種半導體結構及其製造方法，至少有利於提高半導體結構的電學性能。
根據本公開一些實施例，本公開實施例一方面提供一種半導體結構，包括：第一襯底以及位於所述第一襯底中的半導體器件；多個第一導電墊，連接所述半導體器件；多個第二導電墊，至少一個所述第一導電墊和至少一個所述第二導電墊通過沿垂直於所述第一襯底的方向延伸的第一導電互連結構電連接；填充層，所述填充層填充在各所述第一導電墊、所述第一導電互連結構以及各所述第二導電墊的外周；其中，所述第一導電互連結構具有被相鄰的所述第二導電墊之間的所述填充層所掩埋的表面。
在一些實施例中，所述填充層包括第一介質層、第二介質層以及第三介質層，所述第一介質層包覆所述第一導電墊，所述第三介質層包覆所述第二導電墊的側壁，所述第二介質層位於所述第一介質層和所述第三介質層之間，所述第二介質層的頂面與所述第一導電互連結構的頂面之間具有第一預設高度差，所述第一預設高度差的範圍在0nm~50nm。
在一些實施例中，所述第一介質層和所述第二介質層構成子填充層；所述填充層還包括第四介質層，所述第四介質層位於所述子填充層和所述第一導電互連結構之間。
在一些實施例中，至少一個所述第二導電墊位於所述第二介質層的頂面上。
在一些實施例中，位於所述第二介質層頂面上的所述第二導電墊不與所述第一導電墊電連接，所述第二導電墊與所述第二介質層的頂面直接接觸。
在一些實施例中，與所述第一導電互連結構電接觸的所述第一導電墊包括第一部分和第二部分，所述第二部分與所述第一導電互連結構直接接觸，所述第一部分未與所述第一導電互連結構直接接觸，所述第二部分與所述第一導電互連結構直接接觸的表面存在低於所述第一部分表面的部分。
在一些實施例中，至少兩個所述第一導電墊在所述第一襯底上的正投影與一個所述第一導電互連結構在所述第一襯底上的正投影重疊。
在一些實施例中，所述填充層包括第一鍵合層，所述第二導電墊具有暴露於所述第一鍵合層的頂面，所述第二導電墊暴露於所述第一鍵合層的頂面與所述第一鍵合層的頂面之間具有第二預定高度差，所述第二預定高度差的範圍在0nm~50nm。
在一些實施例中，所述半導體結構還包括：第二鍵合層和位於所述第二鍵合層中的第三導電墊，所述第二鍵合層與所述第一鍵合層直接鍵合，所述第三導電墊與所述第二導電墊直接鍵合。
在一些實施例中，所述半導體結構還包括：隔離層，所述隔離層位於相鄰的所述第一導電墊之間的所述填充層中。
根據本公開一些實施例，本公開實施例另一方面還提供一種半導體結構的製造方法，包括：提供第一襯底，所述第一襯底中具有半導體器件；形成連接所述半導體器件的多個第一導電墊；形成第一開口，所述第一開口暴露至少一個所述第一導電墊的表面；形成填充所述第一開口的第一導電互連結構；在所述第一導電互連結構上形成多個第二導電墊，使得至少一個所述第一導電墊和至少一個所述第二導電墊通過所述第一導電互連結構電連接；其中，各所述第一導電墊、各所述第二導電墊以及所述第一導電互連結構的外周形成有填充層，所述第一導電互連結構具有被相鄰的所述第二導電墊之間的填充層所掩埋的表面。
在一些實施例中，所述填充層包括第一介質層、第二介質層以及第三介質層，所述第一導電墊形成在所述第一介質層中，所述第二介質層形成在所述第一介質層之上，且所述第一介質層和所述第二介質層在形成所述第一開口之前形成，所述第一開口形成在所述第一介質層和所述第二介質層中；在所述第一開口中形成所述第一導電互連結構之後，對所述第一導電互連結構的表面進行平坦化處理，使得所述第二介質層的頂面與所述第一導電互連結構的頂面之間具有第一預設高度差，所述第一預設高度差的範圍在0nm~50nm；在形成所述第一導電互連結構之後，形成所述第三介質層，在所述第三介質層中形成與所述第一導電互連結構電連接的所述第二導電墊。
在一些實施例中，所述填充層還包括第四介質層，所述第四介質層在形成所述第一開口之後、在所述第一導電互連結構形成之前形成，使得所述第四介質層位於所述第一導電互連結構與所述第一介質層和所述第二介質層之間。
在一些實施例中，形成所述第四介質層的步驟包括：形成初始第四介質層，所述初始第四介質層保形覆蓋所述第一開口的表面以及所述第二介質層的頂面，對所述初始第四介質層進行回蝕刻，以去除位於所述第二介質層頂面和所述第一開口底面的所述初始第四介質層，剩餘所述初始第四介質層為所述第四介質層；其中，在對所述初始第四介質層進行回蝕刻的步驟中，被所述第一開口露出的所述第一導電墊被蝕刻掉部分厚度。
在一些實施例中，所述填充層還包括第一鍵合層，所述第二導電墊具有暴露於所述第一鍵合層的頂面，所述第二導電墊暴露於所述第一鍵合層的頂面與所述第一鍵合層的頂面之間具有第二預定高度差，所述第二預定高度差的範圍在0nm~50nm；在形成所述第二導電墊之後，還包括，形成與所述第一鍵合層直接鍵合的第二鍵合層以及與所述第二導電墊直接鍵合的第三導電墊。
本公開實施例提供的技術方案至少具有以下優點：
半導體器件中的電訊號經由第一導電墊、第一導電互連結構和第二導電墊傳遞至其他電器件中，或者其他電器件中的電訊號經由第二導電墊、第一導電互連結構和第一導電墊傳遞至半導體器件中。基於此，第一導電墊主要用於與半導體器件實現電連接，第二導電墊主要用於與其他電器件電連接，第一導電互連結構主要用於實現第一導電墊和第二導電墊的電連接。
在此基礎上，使得第一導電互連結構具有被相鄰的第二導電墊的填充層所掩埋的表面，換言之，設計至少兩個第二導電墊在第一襯底上的正投影與一個第一導電互連結構在第一襯底上的正投影重疊，使得一個第一導電互連結構與至少兩個第二導電墊電接觸，一方面，有利於提高電訊號在第一導電墊、第一導電互連結構和第二導電墊三者中的傳輸效率；另一方面，沿水平方向上，第一導電互連結構的長度大於第二導電墊的長度，有利於提高第二導電墊和第一導電互連結構之間的對準精度，從而有利於提高第二導電墊和第一導電互連結構之間的接觸面積以降低兩者之間的接觸電阻，從而進一步提高電訊號的傳遞效率。
由背景技術可知，半導體結構的電學性能有待提高。
本公開實施提供一種半導體結構及其製造方法，半導體結構中，第一導電墊主要用於與半導體器件實現電連接，第二導電墊主要用於與其他電器件電連接，第一導電互連結構主要用於實現第一導電墊和第二導電墊的電連接。在此基礎上，使得第一導電互連結構具有被相鄰的第二導電墊的填充層所掩埋的表面，換言之，設計至少兩個第二導電墊在第一襯底上的正投影與一個第一導電互連結構在第一襯底上的正投影重疊，使得一個第一導電互連結構與至少兩個第二導電墊電接觸，一方面，有利於提高電訊號在第一導電墊、第一導電互連結構和第二導電墊三者中的傳輸效率；另一方面，沿水平方向上，第一導電互連結構的長度大於第二導電墊的長度，有利於提高第二導電墊和第一導電互連結構之間的對準精度，從而有利於提高第二導電墊和第一導電互連結構之間的接觸面積以降低兩者之間的接觸電阻，從而進一步提高電訊號的傳遞效率。
下面將結合圖式對本公開的各實施例進行詳細的闡述。然而，本領域的具有通常知識者可以理解，在本公開各實施例中，為了使讀者更好地理解本公開實施例而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本公開實施例所要求保護的技術方案。
本公開一實施例提供一種半導體結構，以下將結合圖式對本公開一實施例提供的半導體結構進行詳細說明。需要說明的是，為了便於描述以及清晰地示意出半導體結構的特點，本公開一實施例中的圖1至圖8均為半導體結構的局部結構示意圖。
參考圖1，圖1為本公開一實施例提供的半導體結構的一種剖面結構示意圖，半導體結構包括：第一襯底100以及位於第一襯底100中的半導體器件（圖中未示出）；多個第一導電墊101，連接半導體器件；多個第二導電墊105，至少一個第一導電墊101和至少一個第二導電墊105通過沿垂直於第一襯底100的方向X延伸的第一導電互連結構103電連接；填充層142，填充層142填充在各第一導電墊101、第一導電互連結構103以及第二導電墊105的外周；其中，第一導電互連結構103具有被相鄰的第二導電墊105之間的填充層142所掩埋的表面103b。在一些情況下，半導體器件中的電訊號經由第一導電墊101、第一導電互連結構103和第二導電墊105傳遞至其他電器件中，或者其他電器件中的電訊號經由第二導電墊105、第一導電互連結構103和第一導電墊101傳遞至半導體器件中。基於此，第一導電墊101主要用於與半導體器件實現電連接，第二導電墊105主要用於與其他電器件電連接，第一導電互連結構103主要用於實現第一導電墊101和第二導電墊105的電連接。
此外，第一導電互連結構103具有被相鄰的第二導電墊105之間的填充層142所掩埋的表面103b，有利於使得至少兩個第二導電墊105在第一襯底100上的正投影與同一第一導電互連結構103在第一襯底100上的正投影重疊，使得一個第一導電互連結構103與至少兩個第二導電墊105電接觸。在此基礎上，設計至少同時連接兩個相鄰的第二導電墊105的一個第一導電互連結構103，一方面，這樣的設計有利於提高電訊號在第一導電墊101、第一導電互連結構103和第二導電墊105三者中的傳輸效率；另一方面，沿水平方向Y上，第一導電互連結構103的長度大於單個第二導電墊105的長度，有利於提高第二導電墊105和第一導電互連結構103之間的對準精度，更有利於單個第二導電墊105整體均與第一導電互連結構103電接觸，從而有利於提高第二導電墊105和第一導電互連結構103之間的接觸面積以降低兩者之間的接觸電阻，從而進一步提高電訊號的傳遞效率。
需要說明的是，參考圖1，垂直於第一襯底100的方向即為豎直方向X，一些情況下，豎直方向X也可以為第一導電墊101指向第二導電墊105的方向；水平方向Y可以垂直於豎直方向X。此外，圖1中以一個第一導電互連結構103與三個第二導電墊105電接觸，三個第二導電墊105中兩個第二導電墊105整體均與第一導電互連結構103電接觸，剩餘一個第二導電墊105的部分區域與第一導電互連結構103電接觸為示例。實際應用中，其一，對於任意一個與第一導電互連結構103電接觸的第二導電墊105而言，不限制該第二導電墊105與第一導電互連結構103的接觸面積，即可以是第二導電墊105的整個區域與第一導電互連結構103均電接觸，也可以是第二導電墊105的部分區域與第一導電互連結構103電接觸；其二，對與同一第一導電互連結構103電接觸的第二導電墊105的數量不做限制，只需滿足不小於2個即可。
在一些實施例中，參考圖1，半導體結構還可以包括：隔離層151，至少部分隔離層151位於相鄰的第一導電墊101之間的填充層142中。如此，有利於通過介電常數低於填充層142的介電常數的隔離層151提高相鄰第一導電墊101之間的絕緣效果，避免相鄰第一導電墊101上訊號的串擾。
在一些實施例中，隔離層151可以是空氣間隙。
在一些實施例中，參考圖1和圖2，填充層142包括第一介質層122、第二介質層132以及第三介質層124，第一介質層122包覆第一導電墊101，第三介質層124至少包裹第二導電墊105的側壁，第二介質層132位於第一介質層122和第三介質層124之間，第二介質層132的頂面132a與第一導電互連結構103的頂面103a之間具有第一預設高度差H1，第一預設高度差H1的範圍在0nm~50nm。
其中，圖2為本公開一實施例提供的半導體結構中第一導電互連結構和填充層的一種剖面結構示意圖。在一些情況下，參考圖1，第一預設高度差H1可以為0nm，即第二介質層132的頂面132a與第一導電互連結構103的頂面103a齊平；在另一些情況下，參考圖2，第一導電互連結構103的頂面103a為朝向靠近第一襯底100（參考圖1）的方向凹陷的凹面，該種情況下，第一預設高度差H1大於0且小於等於50nm；在另一些情況下，第一導電互連結構的頂面也可以為朝向遠離第一襯底的方向凸起的凸面，該種情況下，第一預設高度差H1大於0且小於等於50nm。
需要說明的是，本公開一實施例中只限定第二介質層132的頂面132a與第一導電互連結構103的頂面103a之間具有第一預設高度差H1，但以第一襯底100為基準，不限制第二介質層132的頂面132a與第一導電互連結構103的頂面103a兩者孰高孰低，可根據實際情況調整。
此外，圖2中定義第二介質層132的頂面132a與第一導電互連結構103的頂面103a之間的第一預設高度差H1為：沿豎直方向X上，第二介質層132的頂面132a中各點與第一導電互連結構103的頂面103a中各點之間最大的垂直距離。而且，第一導電互連結構103上被相鄰的第二導電墊105之間的填充層142所掩埋的表面103b為第一導電互連結構103的頂面103a的一部分。
在一些實施例中，參考圖1，填充層142包括包覆第一導電墊101的第一介質層122，包覆第二導電墊105的側壁的第三介質層124，位於第一介質層122和第三介質層124之間的第二介質層132；基於此，隔離層151位於第一介質層122中，換言之，第一介質層122具有隔離層151。需要說明的是，實際應用中，隔離層還可能位於第二介質層中。
在一些實施例中，參考圖1，第一介質層122和第二介質層132構成子填充層102；填充層142還可以包括第四介質層106，第四介質層106位於子填充層102和第一導電互連結構103之間。
在一些情況下，在形成第一導電互連結構103的步驟中，需要在子填充層102中形成容納第一導電互連結構103的第一開口，利用第四介質層106保護第一開口的側壁，避免構成第一開口側壁的子填充層102被蝕刻，使得第一開口的側壁具有較為平整的介面，便於後續形成尺寸規整的第一導電互連結構103。
在一些實施例中，參考圖3，圖3為本公開一實施例提供的半導體結構的另一種剖面結構示意圖，至少一個第二導電墊105位於第二介質層132的頂面132a上。在一些例子中，至少一個第二導電墊105可以與第二介質層132的頂面132a接觸；在另一些實施例中，至少一個第二導電墊105可以不與第二介質層132的頂面132a直接接觸。
需要說明的是，與第二介質層132的頂面132a接觸的第二導電墊105不會與第一導電墊101電連接，進一步的，與第二介質層132的頂面132a接觸的第二導電墊105也可以不與半導體器件電連接，換言之，與第二介質層132的頂面132a接觸的第二導電墊105上可以不傳遞電訊號。
在該種情況下，一方面，若第二導電墊105上鍵合外部膜層結構時，該外部膜層結構中具有其他導電墊，部分其他導電墊和與第一導電互連結構103電接觸的第二導電墊105之間進行訊號傳遞，但該外部膜層結構中還存在剩餘的其他導電墊。基於此，設計與第二介質層132的頂面132a接觸的第二導電墊105，有利於均衡該外部膜層結構中的導電墊的分佈密度與第三介質層124中第二導電墊105的分佈密度，使得第二導電墊105與外部膜層結構相互鍵合時，兩者相接觸的兩個鍵合介面受到的熱膨脹的影響程度類似，從而有利於提高第二導電墊105與外部膜層結構之間的鍵合強度，以提高第二導電墊105與外部膜層結構之間的接觸性能。
另一方面，若第二導電墊105上鍵合外部膜層結構時，該外部膜層結構自身的熱膨脹係數與第二導電墊105和第三介質層124整體的熱膨脹係數存在差異，通過設計與第二介質層132的頂面132a接觸的第二導電墊105，還有利於通過調整第三介質層124中第二導電墊105的分佈密度，使得第二導電墊105與外部膜層結構相互鍵合時，兩者相接觸的兩個鍵合介面受到的熱膨脹的影響程度類似，從而有利於提高第二導電墊105與外部膜層結構之間的鍵合強度，以提高第二導電墊105與外部膜層結構之間的接觸性能。
在一些實施例中，參考圖1，與第一導電互連結構103電接觸的第一導電墊101包括第一部分111和第二部分121，第二部分121與第一導電互連結構103直接接觸，第一部分111未與第一導電互連結構103直接接觸，第二部分121與第一導電互連結構103直接接觸的表面存在低於第一部分111表面的部分。
在一些情況下，以第一襯底100的頂面100a為基準，第二部分121的頂面121a低於第一部分111的頂面111a。
第一導電墊101與第一導電互連結構103之間的對應關係至少包括以下兩種實施例：
在一些實施例中，參考圖1或圖3，僅一個第一導電墊101在第一襯底100上的正投影與一個第一導電互連結構103在第一襯底100上的正投影重疊，即，第一導電墊101和第一導電互連結構103為一對一的關係。
需要說明的是，圖1和圖3中均以沿水平方向Y上，第一導電墊101的長度大於與第一導電互連結構103電接觸的第一導電墊101的長度為示例。實際應用中，第一導電墊101和第一導電互連結構103為一對一的關係時，對第一導電墊101和第一導電互連結構103兩者在水平方向Y上的長度的大小關係不做限制。
在一些情況下，第一導電墊101和第一導電互連結構103為一對一時，第一導電墊101可以為佈線層，該佈線層可以處於半導體結構中的週邊區。參考圖3，第一導電墊101包括第一佈線層131和第二佈線層141，沿長度方向Y上，第一佈線層131的第一長度L1大於第二佈線層141的第二長度L2。
需要說明的是，第一導電墊101中的第一佈線層131和第二佈線層141可以視為同層結構，即均位於第一導電墊101所處的膜層區間內，但第一佈線層131和第二佈線層141之間可以相互絕緣，用於實現不用的導電結構之間的電性連接。此外，第一導電墊101除了包括第一佈線層131和第二佈線層141之外，還可以包含第三佈線層、第四佈線層或第五佈線層等。而且，第一佈線層131和第二佈線層141可以一體成型結構，即第一佈線層131和第二佈線層141除了實現的功能不同之外，例如與不同的半導體器電連接，膜層結構和材料均相同。圖3中採用相同的填充方式繪製第一佈線層131和第二佈線層141。
在一些實施例中，繼續參考圖3，沿水平方向Y上，第一佈線層131和第二佈線層141之間還可以具有隔離層151，例如，第一介質層122中具有隔離層151，有利於通過隔離層151提高第一佈線層131和第二佈線層141之間的絕緣效果。
在一些實施例中，參考圖4，圖4為本公開一實施例提供的半導體結構的又一種剖面結構示意圖，在一些實施例中，第一導電墊101包括阻擋層161和導電層171，沿豎直方向X上，導電層171具有相對的第一側和第二側，阻擋層161至少覆蓋第一側和第二側。
可以理解的是，阻擋層161用於阻擋導電層171中的導電離子擴散遷移至子填充層102中，避免導電層171因導電離子的擴散遷移而自身導電性能降低，以及避免子填充層102中因為導電離子的遷入而自身絕緣性能降低，即有利於保證導電層171自身較高的導電性和子填充層102自身較高的絕緣性能。
需要說明的是，結合參考圖3和圖4，第一佈線層131和第二佈線層141均可以包括阻擋層161和導電層171。實際應用中，第一導電墊101也可能僅包括導電層171。
在一些實施例中，阻擋層161的材料為鈦或氮化鈦中的至少一種，導電層171的材料為鋁。如此，阻擋層161有利於防止鋁離子發生電遷移。
在另一些實施例中，參考圖5，圖5為本公開一實施例提供的半導體結構的再一種剖面結構示意圖，至少兩個第一導電墊101在第一襯底100上的正投影與一個第一導電互連結構103在第一襯底100上的正投影重疊。如此，使得一個第一導電互連結構103與至少兩個第一導電墊101電接觸。一方面，有利於提高電訊號在第一導電墊101、第一導電互連結構103和第二導電墊105三者中的傳輸效率；另一方面，沿水平方向Y上，第一導電互連結構103的長度大於單個第一導電墊101的長度，有利於提高第一導電墊101和第一導電互連結構103之間的對準精度，更有利於單個第一導電墊101整體均與第一導電互連結構103電接觸，從而有利於提高第一導電墊101和第一導電互連結構103之間的接觸面積以降低兩者之間的接觸電阻，從而進一步提高電訊號的傳遞效率。
在又一些實施例中，一個第一導電墊101與一個第一導電互連結構103對應連接，實現每個第一導電墊101與對應的第二導電墊105單獨形成連接通路。
在一些情況下，第一導電墊101和第一導電互連結構103為多對一時，第一導電墊101可以為訊號引出層，例如該訊號引出層可以為I/O訊號引出層或電源訊號引出層或其他類型的訊號引出層。
在一些實施例中，結合參考圖1和圖6，或結合參考圖1和圖7，填充層142還可以包括第一鍵合層134，第二導電墊105具有暴露於第一鍵合層134的頂面105a，第二導電墊105暴露於第一鍵合層134的頂面105a與第一鍵合層134的頂面134a之間具有第二預定高度差H2，第二預定高度差H2的範圍在0nm~50nm。
在一些情況下，第三介質層124和第一鍵合層134共同構成介質層104，第二導電墊105沿豎直方向X上貫穿介質層104。
在一些情況下，參考圖1或圖7中第二導電墊D，第二預定高度差H2（參考圖6）可以為0nm，即第一鍵合層134的頂面134a與第二導電墊D或的頂面105d，或與圖1中的第二導電墊105的頂面105a齊平；在另一些情況下，參考圖7，第二導電墊E的頂面105e為朝向靠近第一襯底100（參考圖1）的方向凹陷的凹面，該種情況下，第二預定高度差H2（參考圖6）大於0且小於等於50nm；在又一些情況下，參考圖6或圖7中第二導電墊F，第二導電墊105的頂面105a為朝向遠離第一襯底100（參考圖1）的方向凸起的凸面，該種情況下，第二預定高度差H2（參考圖6）大於0且小於等於50nm。
需要說明的是，圖6為本公開一實施例提供的半導體結構中第二導電墊和填充層的一種剖面結構示意圖；圖7為本公開一實施例提供的半導體結構中第二導電墊和填充層的另一種剖面結構示意圖。.此外，為區分圖7中三個不同的第二導電墊105，圖7中對三個不同的第二導電墊105分別標記為D、E、F，對三個不同的第二導電墊105的頂面105a分別標記為105d、105e、105f。
需要說明的是，本公開一實施例中只限定第一鍵合層134的頂面134a與第二導電墊105的頂面105a之間具有第二預定高度差H2，但以第一襯底100為基準，不限制第一鍵合層134的頂面134a與第二導電墊105的頂面105a兩者孰高孰低，可根據實際情況調整。
此外，圖6中定義第一鍵合層134的頂面134a與第二導電墊105的頂面105a之間的第二預設高度差H2為：沿豎直方向X上，第一鍵合層134的頂面134a中各點與第二導電墊105的頂面105a中各點之間最大的垂直距離。
值得注意的是，圖7中僅對第二導電墊105的頂面105a的不同形貌進行示例性說明，同一半導體結構中不同的第二導電墊105的頂面105a的形貌可以相同，也可以不同，可根據實際情況調整。
在一些情況下，第一導電墊101為I/O訊號引出層時，水平方向Y上，相鄰第一導電墊101之間的間距較小且第一導電墊101自身的長度較小，使得與之對應的相鄰第二導電墊105之間的間距也比較小且第二導電墊105自身的長度也較小。基於此，通過調節製備第二導電墊105的工藝參數，設計第二導電墊105的頂面105a類似於圖6所示，為向遠離第一襯底100（參考圖1）的方向凸起的凸面，有利於在第二導電墊105自身在水平方向Y上的長度較小的情形下，提高第二導電墊105後續與外部膜層結構中的導電墊鍵合時的對準精度，以及提高第二導電墊105與外部膜層結構中的導電墊之間的接觸面積，以提高電訊號在兩者之間的傳遞效率。
在一些實施例中，參考圖4，填充層142包括第一介質層122和第二介質層132，第一介質層122和第二介質層132構成子填充層102，子填充層102具有包裹第一導電互連結構103的第一開口；第一導電互連結構103包括：第一擴散阻擋層113，保形覆蓋第一開口的側壁和底面；第一籽晶層123，保形覆蓋第一擴散阻擋層113的側壁和底面；第一電鍍層133，填充滿第一開口的剩餘部分。
值得注意的是，第一擴散阻擋層113用於阻擋第一籽晶層123和第一電鍍層133中的導電離子擴散遷移至子填充層102中，避免第一籽晶層123和第一電鍍層133因導電離子的擴散遷移而自身導電性能降低，以及避免子填充層102中因為導電離子的遷入而自身絕緣性能降低，即有利於第一籽晶層123和第一電鍍層133自身較高的導電性和子填充層102自身較高的絕緣性能。
在一些情況下，第一擴散阻擋層113的材料為鉭或氮化鉭中的至少一種，第一籽晶層123和第一電鍍層133的材料為銅。如此，第一擴散阻擋層113有利於防止銅離子發生電遷移。
在一些實施例中，繼續參考圖4，填充層142包括第三介質層124，第三介質層124具有包裹第二導電墊105的第二開口；第二導電墊105包括：第二擴散阻擋層115，保形覆蓋第二開口的側壁和底面；第二籽晶層125，保形覆蓋第二擴散阻擋層115的側壁和底面；第二電鍍層135，填充第二開口的剩餘部分。
值得注意的是，第二擴散阻擋層115用於阻擋第二籽晶層125和第二電鍍層135中的導電離子擴散遷移至第三介質層124中，避免第二籽晶層125和第二電鍍層135因導電離子的擴散遷移而自身導電性能降低，以及避免第三介質層124中因為導電離子的遷入而自身絕緣性能降低，即有利於第二籽晶層125和第二電鍍層135自身較高的導電性和第三介質層124自身較高的絕緣性能。
在一些實施例中，第二擴散阻擋層115的材料為鉭或氮化鉭中的至少一種，第二籽晶層125和第二電鍍層135的材料為銅。如此，第二擴散阻擋層115有利於防止銅離子發生電遷移。
需要說明的是，圖4中採用相同的填充方式對第一擴散阻擋層113和第二擴散阻擋層115進行繪製。實際應用中，第一擴散阻擋層113和第二擴散阻擋層115的材料可以相同也可以不同。
在一些實施例中，參考圖8，圖8為本公開一實施例提供的半導體結構的再一種剖面結構示意圖，半導體結構還可以包括：第二鍵合層234和位於第二鍵合層234中的第三導電墊205，第二鍵合層234與第一鍵合層134直接鍵合，第三導電墊205與第二導電墊105直接鍵合。
值得注意的是，第二鍵合層234與第一鍵合層134之間不使用黏接劑直接鍵合，第三導電墊205與第二導電墊105直接鍵合可以實現兩者之間的電連接。
在一些實施例中，第三導電墊205和第二導電墊105可以一一對應。
需要說明的是，圖8中以第三導電墊205和第二導電墊105兩者在第一襯底100上的正投影重合為示例，實際應用中，對第三導電墊205與第二導電墊105兩者在第一襯底100上的正投影面積的大小關係不做限制，可根據實際需求進行調整。此外，借助參考圖4，第三導電墊205內部的膜層結構與第二導電墊105內部的膜層結構類似，在此不做贅述，換言之，第三導電墊205也包括擴散阻擋層、籽晶層和電鍍層。
在一些實施例中，繼續參考圖8，半導體結構還可以包括：第二導電互連結構203，至少一個第三導電墊205與同一第二導電互連結構203電接觸；第二填充層242，第二填充層242填充在各第三導電墊205以及第二導電互連結構203的外周以及間隔中；第二襯底200，第二填充層242位於第二襯底200中。
需要說明的是，圖8中以三個第三導電墊205與同一第二導電互連結構203電接觸為示例，實際應用中，對與同一第二導電互連結構203電接觸的第三導電墊205的數量不做限制，可根據實際情況調整。此外，第三導電墊205即為前述實施例中描述的外部膜層結構中的其他導電墊。
在一些情況下，第一襯底100、位於第一襯底100中的填充層142以及位於填充層142中的第一導電墊101、第一導電互連結構103和第二導電墊105均為第一半導體晶片的組成部件，第二襯底200、位於第二襯底200中的第二填充層242以及位於第二填充層242中的第二導電互連結構203和第三導電墊205均為第二半導體晶片的組成部件，第一半導體晶片和第二半導體晶片在第一鍵合層134處實現鍵合，並通過第二導電墊105和第三導電墊205的鍵合連接實現電訊號傳遞。
需要說明的是，其一，借助參考圖4，第二導電互連結構203內部的膜層結構與第一導電互連結構103內部的膜層結構類似，在此不做贅述，換言之，第二導電互連結構203也包括擴散阻擋層、籽晶層和電鍍層；其二，借助參考圖4，第二填充層242內部的膜層結構與填充層142內部的膜層結構類似，在此不做贅述，換言之，第二填充層242也包括多層介質層；其三，第二襯底200中包含的半導體器件和第一襯底100中包含的半導體器件可以相同也可以不同，若第二襯底200中包含的半導體器件和第一襯底100中包含的半導體器件相同，則第一半導體晶片和第二半導體晶片為同類型晶片，若第二襯底200中包含的半導體器件和第一襯底100中包含的半導體器件不同，則第一半導體晶片和第二半導體晶片為不同類型晶片。
綜上所述，第一導電墊101主要用於與半導體器件實現電連接，第二導電墊105主要用於與其他電器件電連接，第一導電互連結構103主要用於實現第一導電墊101和第二導電墊105的電連接。在此基礎上，設計至少兩個第二導電墊105在第一襯底100上的正投影與一個第一導電互連結構103在第一襯底100上的正投影重疊，使得一個第一導電互連結構103與至少兩個第二導電墊105電接觸，一方面，有利於提高電訊號在第一導電墊101、第一導電互連結構103和第二導電墊105三者中的傳輸效率；另一方面，沿水平方向Y上，第一導電互連結構103的長度大於單個第二導電墊105的長度，有利於提高第二導電墊105和第一導電互連結構103之間的對準精度，更有利於單個第二導電墊105整體均與第一導電互連結構103電接觸，從而有利於提高第二導電墊105和第一導電互連結構103之間的接觸面積以降低兩者之間的接觸電阻，從而進一步提高電訊號的傳遞效率。
本公開另一實施例還提供一種半導體結構的製造方法，用於製備前述實施例描述的半導體結構。以下將結合圖式對本公開另一實施例提供的半導體結構的製造方法進行詳細說明。需要說明的是，與前述實施例相同或相應的部分在此不做贅述。經分析發現，參考圖9中9a，為引出半導體結構中的電連接層10，在形成電連接層10以及包裹電連接層10的第一隔離層11之後，會對第一隔離層11進行圖形化處理，以形成露出電連接層10的開口12。在該圖形化處理的步驟中，容易對電連接層10露出的表面造成蝕刻損傷，影響後續電連接層10與導電柱的電連線性能。
需要說明的是，圖9中9a至9d為一種半導體結構的製造方法中各步驟對應的剖面結構示意圖。
結合參考圖9中9a和9b，在開口12中沉積大塊的第二隔離層13，在該沉積步驟中，由於開口12的存在，形成於第一隔離層11頂面的第二隔離層13和形成於開口12處的第二隔離層13之間存在較大的高度差，即step high。
結合參考圖9中9b和9c，對第二隔離層13進行化學機械研磨（CMP，chemical mechanical polish），如圖9b所示不同區域之間的第二隔離層13存在較大的高度差，加劇化學機械研磨實現第二隔離層13表面平坦的難度。
參考圖9中9c，對經過化學機械研磨之後的第二隔離層13進行圖形化處理以形成露出電連接層10的通孔14，為露出電連接層10，通孔14的深寬比較大，使得在蝕刻第二隔離層13形成通孔14的步驟中，形成於通孔14中的蝕刻副產物不易去除，容易使得通孔14中具有蝕刻殘留物。
結合參考圖9中9c和9d，在通孔14中形成導電柱15，蝕刻殘留物的存在容易降低導電柱15的導電性，即增大導電柱15整體的電阻，進一步容易使得導電柱15和電連接層10接觸不良。
繼續參考圖9中9d，形成第三隔離層16，並採用大馬士革工藝在第三隔離層16中形成導電層17。
由上述描述可知，為引出半導體結構中的電連接層10，往往需要通過多次沉積介質層（例如，第一隔離層11、第二隔離層13和第三隔離層16）以及化學機械研磨來達到平坦的目的，在此步驟中，化學機械研磨的難易取決於形成的隔離層的膜層均勻性的高低。而且，在此基礎上對隔離層進行深孔蝕刻或大馬士革工藝等，工藝流程較為複雜，且深孔蝕刻容易使得副產物過多造成的電連接層10和導電柱15接觸不良問題。
本公開另一實施例提供一種半導體結構的製造方法，以下將結合圖式對本公開另一實施例提供的半導體結構的製造方法進行詳細說明。圖10為本公開另一實施例提供的半導體結構的製造方法對應的流程示意圖；圖11至圖27為本公開另一實施例提供的半導體結構的製造方法中各步驟對應的剖面結構示意圖。需要說明的是，為了便於描述以及清晰地示意出半導體結構製作方法的步驟，本實施例中的圖11至圖27均為半導體結構的局部結構示意圖。
參考圖10至圖27，半導體結構的製造方法包括如下步驟：S101：提供第一襯底100，第一襯底100中具有半導體器件，形成連接半導體器件的多個第一導電墊101；S102：形成第一開口112，第一開口112暴露至少一個第一導電墊101的表面；S103：形成填充第一開口112的第一導電互連結構103；S104：在第一導電互連結構103上形成多個第二導電墊105，使得至少一個第一導電墊101和至少一個第二導電墊105通過第一導電互連結構103電連接。
其中，各第一導電墊101、各第二導電墊105以及第一導電互連結構103的外周形成有填充層142，第一導電互連結構103具有被相鄰的第二導電墊105之間的填充層142所掩埋的表面103b（參考圖1）。
可以理解的是，其一，在形成露出第一導電墊101的第一開口112之後，不再形成填充滿第一開口112的隔離層，避免後續形成的隔離層存在step high的問題，進一步減少一次化學機械研磨的步驟，從而有利於簡化製備半導體結構的工藝步驟；其二，可以在第一開口112中形成第一導電互連結構103，一方面有利於增加第一導電互連結構103和第一導電墊101之間的接觸面積，以降低第一導電互連結構103和第一導電墊101之間的接觸電阻，另一方面，無需通過深孔蝕刻的方式形成與第一導電墊101接觸連接的第一導電互連結構103，避免蝕刻副產物殘留在第一導電墊101和第一導電互連結構103之間或者殘留在第一導電互連結構103中，從而有利於提高第一導電互連結構103自身的導電性，以及降低第一導電互連結構103與第一導電墊101之間的接觸電阻，避免第一導電互連結構103和第一導電墊101接觸不良。
在一些實施例中，繼續參考圖10至圖27，填充層142可以包括第一介質層122、第二介質層132以及第三介質層124，第一導電墊101形成在第一介質層122中，第二介質層132形成在第一介質層122之上，且第一介質層122和第二介質層132在形成第一開口112之前形成，第一開口112形成在第一介質層122和第二介質層132中。後續會對如何形成第一導電墊101進行詳細說明。
以下將結合圖式對本公開一實施例提供的製造方法中的各步驟進行更為詳細的說明。參考圖11至圖18，S101：提供第一襯底100，第一襯底100中具有半導體器件，形成連接半導體器件的多個第一導電墊101。S102：形成第一開口112，第一開口112暴露至少一個第一導電墊101的表面。
在一些實施例中，填充層142包括包裹第一導電墊101的子填充層102，子填充層102具有至少露出第一導電墊101的部分頂面的第一開口112。
在一些實施例中，形成具有第一開口112的子填充層102包括如下步驟：
參考圖11至圖14，未形成第一開口112（參考圖15）的第一襯底100包括第一導電墊101，以及包裹第一導電墊101的子填充層102。值得注意的是，圖11至圖14中示意的子填充層102密封包裹第一導電墊101的各個表面，後續會在子填充層102的內部形成第一開口112，為便於表述，不對圖12至圖14中以及後續圖15至圖27中的形成第一開口112之後的子填充層的圖式標記進行區分。
在一些實施例中，參考圖12，子填充層102包括沿豎直方向X上堆疊的第一介質層122和第二介質層132，第一介質層122包裹第一導電墊101。值得注意的是，圖12以及後續的圖13和圖14中的第一介質層122和第二介質層132均為未形成第一開口112之前的第一介質層和第二介質層，為便於表述，不對圖12至圖14中以及後續圖15至圖27中的形成第一開口112之後的第一介質層和第二介質層的圖式標記進行區分。
可以理解的是，半導體結構中除了具有第一導電墊101，還具有其他的半導體器件，例如電晶體結構、字元線、位元線和電容結構等，第一介質層122和第二介質層132共同實現第一導電墊101和半導體結構中其他半導體器件之間的電絕緣。
在一些實施例中，第一介質層122的材料為氧化矽，第二介質層132的材料為氮化矽，如此，有利於在利用氧化矽提高第一導電墊101和半導體結構中其他導電結構之間的電絕緣性能的同時，利用氮化矽提高包裹第一導電墊101的子填充層102的硬度，即提高子填充層102整體的結構穩定性。
在一些實施例中，參考圖13，第一導電墊101可以包括第一佈線層131和第二佈線層141，沿水平方向Y上，第一佈線層131的第一長度L1大於第二佈線層141的第二長度L2，後續形成的第一開口112露出第一導電墊101的部分表面包括：第一開口112露出第一佈線層131的部分表面。
在一些情況下，第一導電墊101可以為佈線層，該佈線層可以處於半導體結構中的週邊區。在一個例子中，該佈線層包括上述的第一佈線層131和第二佈線層141。基於此，後續形成的第一導電墊101和第一導電互連結構103為一對一的關係。
可以理解的是，後續形成的第一開口112露出第一佈線層131用於後續與其他的半導體結構中的電連接層接觸連接，以實現兩個半導體結構之間的電性連接，位於子填充層102中的第二佈線層141可以用於實現同一半導體結構中兩個導電結構之間的電性連接。此外，沿水平方向Y上，第一佈線層131的第一長度L1大於第二佈線層141的第二長度L2，有利於後續形成尺寸較大的第一開口112，以露出面積更多的第一佈線層131。
需要說明的是，第一導電墊101中的第一佈線層131和第二佈線層141可以視為同層結構，即均位於第一導電墊101所處的膜層區間內，但第一佈線層131和第二佈線層141之間可以相互絕緣，用於實現不用的導電結構之間的電性連接。此外，第一導電墊101除了包括第一佈線層131和第二佈線層141之外，還可以包含第三佈線層、第四佈線層或第五佈線層等。而且，第一佈線層131和第二佈線層141可以一體成型結構，即第一佈線層131和第二佈線層141除了人實現的功能不同之外，膜層結構和材料均相同。圖5中採用相同的填充方式繪製第一佈線層131和第二佈線層141。
在一些實施例中，繼續參考圖13，水平方向Y上，第一佈線層131和第二佈線層141之間還可以具有隔離層151，例如，第一介質層122中具有隔離層151，有利於通過隔離層151提高第一佈線層131和第二佈線層141之間的絕緣效果。
在一些實施例中，隔離層151可以是空氣間隙。
在一些實施例中，參考圖14，第一導電墊101可以包括：阻擋層161和導電層171，其中，沿豎直方向X上，導電層171具有相對的第一側和第二側，阻擋層161至少覆蓋第一側和第二側。可以理解的是，阻擋層161用於阻擋導電層171中的導電離子擴散遷移至子填充層102中，避免導電層171因導電離子的擴散遷移而自身導電性能降低，以及避免子填充層102中因為導電離子的遷入而自身絕緣性能降低，即有利於保證導電層171自身較高的導電性和子填充層102自身較高的絕緣性能。
需要說明的是，結合參考圖13和圖14，第一佈線層131和第二佈線層141均可以包括阻擋層161和導電層171，後文以圖14所示的半導體結構為示例進行後續步驟的說明。實際應用中，第一導電墊101也可能僅包括導電層171。
在一些實施例中，阻擋層161的材料為鈦或氮化鈦中的至少一種，導電層171的材料為鋁。如此，阻擋層161有利於防止鋁離子發生電遷移。
結合參考圖14和圖15，對子填充層102進行圖形化處理以形成第一開口112，第一開口112露出第一導電墊101的部分表面。
在一些實施例中，參考圖14，在子填充層102包括沿豎直方向X上堆疊的第一介質層122和第二介質層132的基礎上，在形成第一開口112後，第一開口112由剩餘第一介質層122和剩餘第二介質層132共同圍成。可以理解的是，對子填充層102進行圖形化處理的步驟中，對第一介質層122和第二介質層132均進行了圖形化處理。
在一些實施例中，參考圖15，第一導電墊101露出的部分表面具有損傷107。
在一些實施例中，第一導電墊101表面具有的損傷107包括蝕刻損傷和探針接觸損傷。其中，蝕刻損傷可以是在對第一介質層122進行圖形化處理以形成第一開口112時，蝕刻工藝對第一導電墊101表面造成的蝕刻損傷；探針接觸損傷蝕刻在第一開口112露出第一導電墊101表面後，利用露出的第一導電墊101對半導體結構進行測試時，測試探針與第一導電墊101進行物理接觸留下的探針印記，探針印記使得第一導電墊101表面遭到破壞，例如導致第一導電墊101表面凸起。可以理解的是，無論是蝕刻損傷還是探針接觸損傷，損傷107均會影響後續在第一開口112中形成的第一導電互連結構103（參考圖21）和第一導電墊101之間的電接觸性能。
需要說明的是，圖15中以第一導電墊101上的損傷107的數量為2個為示例，實際應用中，第一導電墊101上的損傷107的數量根據實際情況而定，本公開另一實施例對其不做限制。而且，圖15中損傷107的形狀也僅為示例，本公開一實施例對其不做限制。
在一些實施例中，繼續參考圖15，在第一導電墊101包括阻擋層161和導電層171的基礎上，對子填充層102進行圖形化處理以形成第一開口112的步驟中，還蝕刻第一開口112露出一層阻擋層161，即第一開口112露出阻擋層161，使得後續形成的第一導電互連結構103直接與導電層171接觸連接。
在一些實施例中，參考圖15至圖22，填充層142還可以包括第四介質層106，第四介質層106在形成第一開口112之後、在第一導電互連結構103形成之前形成，使得第四介質層106位於第一導電互連結構103與第一介質層122和第二介質層132之間。
以下對形成第四介質層106的步驟進行詳細說明。
參考圖15至圖22，在形成第一開口112之後，在形成第一導電互連結構103之前，製造方法還可以包括如下步驟：形成第四介質層106和去除第一導電墊101上的至少部分損傷107，第四介質層106位於第一開口112側壁。
需要說明的是，圖18中以第一導電墊101上的損傷107均被去除為示例，實際應用中，由於蝕刻工藝的限制或者其他的需求，第一導電墊101上可能少量的損傷107會被保留。
形成第四介質層106和去除第一導電墊101上的至少部分損傷107至少包括以下兩種實施例。
在一些實施例中，參考圖16，一第一開口112露出一第一導電墊101的部分頂面，頂面被第一開口112露出的第一導電墊101的厚度為第一厚度D1，頂面未被第一開口112露出的第一導電墊101的厚度為第二厚度D2，第一厚度D1小於第二厚度D2。
可以理解的是，頂面被第一開口112露出的第一導電墊101為第二部分121，第一厚度D1即為第二部分121的厚度，頂面未被第一開口112露出的第一導電墊101為第一部分111，第二厚度D2即為第一部分111的厚度。由於在形成第一開口112的步驟中，部分厚度的第二部分121也被蝕刻，因此第一厚度D1小於第二厚度D2，使得以第一襯底100的頂面100a為基準，第二部分121的頂面121a低於第一部分111的頂面111a。
在另一些實施例中，以形成圖5所示的半導體結構為例，同一第一開口112露出多個第一導電墊101的頂面。如此，至少兩個第一導電墊101在第一襯底100上的正投影與後續在一個第一開口112中形成的一個第一導電互連結構103在第一襯底100上的正投影重疊，使得第一導電墊101和第一導電互連結構103為多對一。
在一些實施例中，形成第四介質層106和去除第一導電墊101上的至少部分損傷107的步驟可以包括：結合參考圖16和圖17，形成初始第四介質層116，初始第四介質層116保形覆蓋第一開口112的表面以及子填充層102的頂面102a。可以理解的是，初始第四介質層116會覆蓋損傷107，子填充層102的頂面102a即第二介質層132的頂面132a（參考圖2）。
需要說明的是，第一導電墊101包括第一佈線層131和第二佈線層141時，被露出的佈線層即為第一佈線層131。
結合參考圖17和圖18，對初始第四介質層116進行回蝕刻，以去除位於子填充層102的頂面102a和第一開口112的底面的初始第四介質層116，剩餘初始第四介質層116為第四介質層106；其中，在對初始第四介質層116進行回蝕刻的步驟中，沿豎直方向X上，還蝕刻部分厚度的被第一開口112露出的第一導電墊101，換言之，被第一開口112露出的第一導電墊101被蝕刻掉部分厚度。
可以理解的是，在對初始第四介質層116進行回蝕刻以形成第四介質層106的步驟中，蝕刻工藝在去除位於第一開口112的底面的初始第四介質層116，會對被初始第四介質層116覆蓋的損傷107也進行去除，即對第二部分121進行蝕刻，從而實現去除至少部分損傷107的目的，且同時利用位於第一開口112的側壁的第四介質層106，避免構成第一開口112側壁的子填充層102被蝕刻。此外，形成第四介質層106和去除至少部分損傷107的步驟可以同步進行，如此，有利於在對損傷107進行蝕刻的步驟中，利用第四介質層106保護第一開口112的側壁，避免構成第一開口112側壁的第一介質層122被蝕刻，使得第一開口112的側壁具有較為平整的介面，便於後續形成尺寸規整的第一導電互連結構103。此外，在對損傷107進行蝕刻的步驟中，還可以利用蝕刻工藝去除第一導電墊101表面的可能存在的污染物，有利於進一步降低後續形成的第一導電互連結構103和第一導電墊101之間的接觸電阻。
實際應用中，根據對蝕刻工藝參數的調節，調節蝕刻的第二部分121的厚度，以確保損傷107被全部去除。
在一些實施例中，繼續參考圖18，在第一開口112露出的導電層171的基礎上，對初始第四介質層116進行回蝕刻以形成第四介質層106的步驟中，沿豎直方向X上，蝕刻工藝還可能蝕刻部分厚度的導電層171，即蝕刻至少部分厚度的第二部分121。實際應用中，第一開口可以露出一層阻擋層，在對初始第四介質層進行回蝕刻以形成第四介質層的步驟中，蝕刻工藝至少會去除第一開口露出的一層阻擋層，使得後續形成的第一導電互連結構直接與導電層接觸連接。
需要說明的是，圖16至圖18中用粗虛線劃分出第一部分111和第二部分121，第一導電墊101中第一部分111和第二部分121的劃分取決於第一開口112露出的第一導電墊101的面積。
在另一些實施例中，參考圖16，頂面被第一開口112露出的第一導電墊101為第二部分121，頂面未被第一開口112露出的第一導電墊101為第一部分111，且第二部分121露出的表面具有損傷107；形成第四介質層106和去除第一導電墊101上的至少部分損傷107的步驟可以包括：結合參考圖16和圖19，形成遮罩層108，遮罩層108位於第一開口112的側壁和子填充層102的頂面102a，遮罩層108露出剩餘第一開口112露出的第一導電墊101的部分頂面，即第二部分121的部分頂面。
結合參考圖19和圖20，以遮罩層108為遮罩對損傷107進行蝕刻，以沿豎直方向X上，蝕刻部分厚度的被第一開口112露出的第一導電墊101。如此，有利於在對損傷107進行蝕刻的步驟中，通過遮罩層108保護子填充層102。
結合參考圖20和圖18，去除遮罩層108以及形成第四介質層106。
需要說明的是，本公開另一實施例提供的製造方法對去除遮罩層108後形成第四介質層106的方法不做限制。在一些實施例中，形成第四介質層106的步驟可以包括：先形成保形覆蓋去除了遮罩層之後的第一開口和第一介質層的第二頂面的保護膜，然後對保護膜進行回蝕刻以形成第四介質層106。
可以理解的是，去除損傷107之後，再形成第四介質層106，避免用於下次第四介質層106的保護膜暴露在蝕刻環境中的時間過久，有利於提高形成的第四介質層106的膜層均勻性，以提高第四介質層106對後續形成的第一導電互連結構103中導電離子擴散遷移的阻擋效果。
S103：形成填充第一開口112的第一導電互連結構103。在一些實施例中，結合參考圖15和圖21，未在子填充層102的側壁形成第四介質層，直接在第一開口112中形成第一導電互連結構103。實際應用中，若第一導電墊101上具有損傷107，則第一導電互連結構103覆蓋損傷107。
在另一些實施例中，結合參考圖18和圖22，在形成有第四介質層106，即去除損傷107（參考圖16）的基礎上，第一導電互連結構103填充第一開口112的步驟包括：第一導電互連結構103填充第一開口112的剩餘部分。可以理解的是，第四介質層106和第一導電互連結構103共同填充滿第一開口112。
需要說明的是，後續以圖18所示的半導體結構對形成第一導電互連結構103和第二導電墊105進行詳細說明。
在一些實施例中，結合參考圖18和圖23，形成第一導電互連結構103的步驟可以包括：形成第一擴散阻擋層113，第一擴散阻擋層113保形覆蓋第一開口112的內壁以及子填充層102的頂面102a；形成第一籽晶層123，第一籽晶層123保形覆蓋第一擴散阻擋層113的表面；形成第一電鍍層133，第一電鍍層133填充滿第一開口112的剩餘部分且位於第一籽晶層123遠離子填充層102的頂面123a。
結合參考圖23和圖24，對第一擴散阻擋層113、第一籽晶層123和第一電鍍層133進行平坦化處理，直至露出子填充層102的頂面102a，剩餘第一擴散阻擋層113、剩餘第一籽晶層123和剩餘第一電鍍層133構成第一導電互連結構103。
可以理解的是，基於第一籽晶層123採用電鍍工藝形成第一電鍍層133，有利於提高第一電鍍層133的導電性，以進一步提高第一導電互連結構103整體的導電性。此外，第一擴散阻擋層113用於阻擋第一籽晶層123和第一電鍍層133中的導電離子擴散遷移至子填充層102中，避免第一籽晶層123和第一電鍍層133因導電離子的擴散遷移而自身導電性能降低，以及避免子填充層102中因為導電離子的遷入而自身絕緣性能降低，即有利於第一籽晶層123和第一電鍍層133自身較高的導電性和子填充層102自身較高的絕緣性能。
在一些實施例中，第一擴散阻擋層113的材料為鉭或氮化鉭中的至少一種，第一籽晶層123和第一電鍍層133的材料為銅。如此，第一擴散阻擋層113有利於防止銅離子發生電遷移。
在一些實施例中，在第一開口112中形成第一導電互連結構103之後，對第一導電互連結構103的表面進行平坦化處理，參考圖2，使得第二介質層132的頂面132a與第一導電互連結構103的頂面103a之間具有第一預設高度差H1，第一預設高度差H1的範圍在0nm~50nm。
在一些實施例中，參考圖24至圖27，S104：在第一導電互連結構103上形成多個第二導電墊105，使得至少一個第一導電墊101和至少一個第二導電墊105通過第一導電互連結構103電連接。
在一些實施例中，參考圖24至圖27，在形成第一導電互連結構103之後，形成介質層104，在介質層104中形成與第一導電互連結構103電連接的第二導電墊105。
在一些實施例中，參考圖27，形成第二導電墊105的步驟可以包括：形成與一第一導電互連結構103遠離第一導電墊101的頂面103a接觸連接的至少兩個第二導電墊105。可以理解的是，一第一導電互連結構103與至少兩個第二導電墊105接觸連接，有利於提高電訊號在第一導電墊101、第一導電互連結構103和第二導電墊105三者中的傳輸效率。
需要說明的是，圖27中以一第一導電互連結構103與三個第二導電墊105接觸連接為示例，實際應用中，可根據實際需求確定和同一第一導電互連結構103接觸連接的第二導電墊105的數量，例如可以為1個、2個、4個或5個等。
在一些實施例中，形成至少兩個第二導電墊105可以包括如下步驟：
參考圖25，在子填充層102和第一導電互連結構103共同構成的頂面形成介質層104。
在一些實施例中，繼續參考圖25，在第二介質層132之上堆疊形成第三介質層124和第一鍵合層134，第三介質層124和第一鍵合層134構成介質層104。可以理解的是，第三介質層124和第一鍵合層134共同實現後續在介質層104中形成的第二導電墊105和半導體結構中其他導電結構之間的電絕緣。
在一些實施例中，第三介質層124的材料為氧化矽，第一鍵合層134的材料為氮化矽，如此，有利於在利用氧化矽提高後續在第三介質層124中形成的第二導電墊105和半導體結構中其他導電結構之間的電絕緣性能的同時，利用氮化矽提高介質層104的硬度，即提高整體結構的力學穩定性。
結合參考圖25和圖26，對介質層104進行圖形化處理，以形成多個相互間隔的第二開口114，至少兩個第二開口114露出同一第一導電互連結構103的頂面103a的不同區域，其他部分第二開口114露出填充層142中子填充層102的頂面102a。
可以理解的是，子填充層102中已經形成有與第二導電墊105接觸連接的第一導電互連結構103，只需在介質層104中形成第二開口114，後續形成填充滿第二開口114的第二導電墊105即可，如此，用於形成第二導電墊105的第二開口114的深度僅與介質層104的厚度有關，即使第二開口114在水平方向Y上的寬度小於第一導電互連結構103在水平方向Y上的寬度，第二開口114的深寬比也不會很大，不易在第一導電互連結構103和第二導電墊105相接觸處存在蝕刻副產物的殘留，此處的蝕刻副產物主要是源自於對介質層104進行圖形化處理的步驟中。
結合參考圖26和圖27，形成第二擴散阻擋層115，第二擴散阻擋層115保形覆蓋第二開口114的內壁；形成第二籽晶層125，第二籽晶層125保形覆蓋第二擴散阻擋層115的表面；形成第二電鍍層135，第二電鍍層135填充滿第二開口114的剩餘部分，第二擴散阻擋層115、第二籽晶層125和第二電鍍層135構成第二導電墊105。
可以理解的是，基於第二籽晶層125採用電鍍工藝形成第二電鍍層135，有利於提高第二電鍍層135的導電性，以進一步提高第二導電墊105整體的導電性。此外，第二擴散阻擋層115用於阻擋第二籽晶層125和第二電鍍層135中的導電離子擴散遷移至介質層104中，避免第二籽晶層125和第二電鍍層135因導電離子的擴散遷移而自身導電性能降低，以及避免介質層104中因為導電離子的遷入而自身絕緣性能降低，即有利於第二籽晶層125和第二電鍍層135自身較高的導電性和介質層104自身較高的絕緣性能。
在一些實施例中，第二擴散阻擋層115的材料為鉭或氮化鉭中的至少一種，第二籽晶層125和第二電鍍層135的材料為銅。如此，第二擴散阻擋層115有利於防止銅離子發生電遷移。
需要說明的是，圖27中採用相同的填充方式對第一擴散阻擋層113和第二擴散阻擋層115進行繪製。實際應用中，第一擴散阻擋層113和第二擴散阻擋層115的材料可以相同也可以不同。
在一些實施例中，參考圖8，填充層還可以包括第一鍵合層134，第二導電墊105具有暴露於第一鍵合層134的頂面，第二導電墊105暴露於第一鍵合層134的頂面與第一鍵合層134的頂面之間具有第二預定高度差H2，第二預定高度差H2的範圍在0nm~50nm；在形成第二導電墊105之後，製造方法還可以包括：形成與第一鍵合層134直接鍵合的第二鍵合層234以及與第二導電墊105直接鍵合的第三導電墊205。
需要說明的是，形成第三導電墊205的步驟與形成第二導電墊105的步驟類似，在此不做贅述。
綜上所述，在形成露出第一導電墊101的第一開口112之後，在第一開口112中形成第一導電互連結構103，減少形成填充滿第一開口112的隔離層以及在隔離層中形成用於形成導電柱的通孔的步驟，有利於簡化製備半導體結構的工藝步驟；而且，在第一開口112中形成第一導電互連結構103，一方面有利於增加第一導電互連結構103和第一導電墊101之間的接觸面積，以降低第一導電互連結構103和第一導電墊101之間的接觸電阻，另一方面，無需通過深孔蝕刻的方式形成與第一導電墊101接觸連接的第一導電互連結構103，即避免產生不易去除的蝕刻副產物，以避免蝕刻副產物殘留在第一導電墊101和第一導電互連結構103之間或者殘留在第一導電互連結構103中，從而有利於提高第一導電互連結構103自身的導電性，以及降低第一導電互連結構103與第一導電墊101之間的接觸電阻，避免第一導電互連結構103和第一導電墊101接觸不良，以提高半導體結構的電學性能。
本領域的具有通常知識者可以理解，上述各實施方式是實現本公開的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本公開實施例的精神和範圍。任何本領域技術人員，在不脫離本公開實施例的精神和範圍內，均可作各種改動與修改，因此本公開實施例的保護範圍應當以申請專利範圍限定的範圍為准。
10: 電連接層 11: 第一隔離層 12: 開口 13: 第二隔離層 15: 導電柱 16: 第三隔離層 17: 導電層 100: 第一襯底 100a: 頂面 101: 第一導電墊 102: 子填充層 102a: 頂面 103: 第一導電互連結構 103a: 頂面 103b: 表面 104: 介質層 105: 第二導電墊 105a、105d、105e、105f: 頂面 106: 第四介質層 107: 損傷 108: 遮罩層 111: 第一部分 111a: 頂面 112: 第一開口 113: 第一擴散阻擋層 114: 第二開口 115: 第二擴散阻擋層 116: 初始第四介質層 121: 第二部分 121a: 頂面 122: 第一介質層 123: 第一籽晶層 123a: 頂面 124: 第三介質層 125: 第二籽晶層 131: 第一佈線層 132: 第二介質層 132a: 頂面 133: 第一電鍍層 134: 第一鍵合層 134a: 頂面 135: 第二電鍍層 141: 第二佈線層 142: 填充層 151: 隔離層 161: 阻擋層 171: 導電層 200: 第二襯底 203: 第二導電互連結構 205: 第三導電墊 234: 第二鍵合層 242: 第二填充層 D、E、F: 第二導電墊
一個或多個實施例通過與之對應的圖式中的圖片進行示例性說明，這些示例性說明並不構成對實施例的限定，圖式中具有相同參考數位標號的元件表示為類似的元件，除非有特別申明，圖式中的圖不構成比例限制；為了更清楚地說明本公開實施例或傳統技術中的技術方案，下面將對實施例中所需要使用的圖式作簡單地介紹，顯而易見地，下面描述中的圖式僅僅是本公開的一些實施例，對於本領域具有通常知識者來講，在不付出進步性勞動的前提下，還可以根據這些圖式獲得其他的圖式。 圖1為本公開一實施例提供的半導體結構的一種剖面結構示意圖； 圖2為本公開一實施例提供的半導體結構中第一導電互連結構和填充層的一種剖面結構示意圖； 圖3為本公開一實施例提供的半導體結構的另一種剖面結構示意圖； 圖4為本公開一實施例提供的半導體結構的又一種剖面結構示意圖； 圖5為本公開一實施例提供的半導體結構的再一種剖面結構示意圖； 圖6為本公開一實施例提供的半導體結構中第二導電墊和填充層的一種剖面結構示意圖； 圖7為本公開一實施例提供的半導體結構中第二導電墊和填充層的另一種剖面結構示意圖； 圖8為本公開一實施例提供的半導體結構的再一種剖面結構示意圖； 圖9為一種半導體結構的製造方法中各步驟對應的剖面結構示意圖； 圖10為本公開另一實施例提供的半導體結構的製造方法對應的一種流程示意圖； 圖11至圖27為本公開另一實施例提供的半導體結構的製造方法中各步驟對應的剖面結構示意圖。
100: 第一襯底 100a: 頂面 101: 第一導電墊 102: 子填充層 103: 第一導電互連結構 103a: 頂面 103b: 表面 104: 介質層 105: 第二導電墊 105a: 頂面 106: 第四介質層 111: 第一部分 111a: 頂面 121: 第二部分 121a: 頂面 122: 第一介質層 124: 第三介質層 132: 第二介質層 132a: 頂面 134: 第一鍵合層 134a: 頂面 142: 填充層 151: 隔離層

Claims (17)

  1. 一種半導體結構，包括： 第一襯底以及位於所述第一襯底中的半導體器件； 多個第一導電墊，連接所述半導體器件； 多個第二導電墊，至少一個所述第一導電墊和至少一個所述第二導電墊通過沿垂直於所述第一襯底的方向延伸的第一導電互連結構電連接； 填充層，所述填充層填充在各所述第一導電墊、所述第一導電互連結構以及各所述第二導電墊的外周；其中，所述第一導電互連結構具有被相鄰的所述第二導電墊之間的所述填充層所掩埋的表面； 其中與所述第一導電互連結構電接觸的所述第一導電墊包括第一部分和第二部分，所述第二部分與所述第一導電互連結構直接接觸，所述第一部分未與所述第一導電互連結構直接接觸，所述第二部分與所述第一導電互連結構直接接觸的表面存在低於所述第一部分表面的部分。
  2. 如請求項1所述的半導體結構，其中所述填充層包括第一介質層、第二介質層以及第三介質層，所述第一介質層包覆所述第一導電墊，所述第三介質層包覆所述第二導電墊的側壁，所述第二介質層位於所述第一介質層和所述第三介質層之間，所述第二介質層的頂面與所述第一導電互連結構的頂面之間具有第一預設高度差，所述第一預設高度差的範圍在0nm~50nm。
  3. 如請求項2所述的半導體結構，其中所述第一介質層和所述第二介質層構成子填充層；所述填充層還包括第四介質層，所述第四介質層位於所述子填充層和所述第一導電互連結構之間。
  4. 如請求項2所述的半導體結構，其中至少一個所述第二導電墊位於所述第二介質層的頂面上。
  5. 如請求項4所述的半導體結構，其中位於所述第二介質層頂面上的所述第二導電墊不與所述第一導電墊電連接，所述第二導電墊與所述第二介質層的頂面直接接觸。
  6. 如請求項1所述的半導體結構，其中至少兩個所述第一導電墊在所述第一襯底上的正投影與一個所述第一導電互連結構在所述第一襯底上的正投影重疊。
  7. 如請求項1所述的半導體結構，其中所述填充層包括第一鍵合層，所述第二導電墊具有暴露於所述第一鍵合層的頂面，所述第二導電墊暴露於所述第一鍵合層的頂面與所述第一鍵合層的頂面之間具有第二預定高度差，所述第二預定高度差的範圍在0nm~50nm。
  8. 如請求項7所述的半導體結構，還包括：第二鍵合層和位於所述第二鍵合層中的第三導電墊，所述第二鍵合層與所述第一鍵合層直接鍵合，所述第三導電墊與所述第二導電墊直接鍵合。
  9. 如請求項1所述的半導體結構，還包括：隔離層，所述隔離層位於相鄰的所述第一導電墊之間的所述填充層中。
  10. 一種半導體結構的製造方法，包括： 提供第一襯底，所述第一襯底中具有半導體器件； 形成連接所述半導體器件的多個第一導電墊； 形成第一開口，所述第一開口暴露至少一個所述第一導電墊的表面； 形成填充所述第一開口的第一導電互連結構； 在所述第一導電互連結構上形成多個第二導電墊，使得至少一個所述第一導電墊和至少一個所述第二導電墊通過所述第一導電互連結構電連接； 其中，各所述第一導電墊、各所述第二導電墊以及所述第一導電互連結構的外周形成有填充層，所述第一導電互連結構具有被相鄰的所述第二導電墊之間的填充層所掩埋的表面。
  11. 如請求項10所述的製造方法，其中所述填充層包括第一介質層、第二介質層以及第三介質層，所述第一導電墊形成在所述第一介質層中，所述第二介質層形成在所述第一介質層之上，且所述第一介質層和所述第二介質層在形成所述第一開口之前形成，所述第一開口形成在所述第一介質層和所述第二介質層中； 在所述第一開口中形成所述第一導電互連結構之後，對所述第一導電互連結構的表面進行平坦化處理，使得所述第二介質層的頂面與所述第一導電互連結構的頂面之間具有第一預設高度差，所述第一預設高度差的範圍在0nm~50nm； 在形成所述第一導電互連結構之後，形成所述第三介質層，在所述第三介質層中形成與所述第一導電互連結構電連接的所述第二導電墊。
  12. 如請求項11所述的製造方法，其中所述填充層還包括第四介質層，所述第四介質層在形成所述第一開口之後、在所述第一導電互連結構形成之前形成，使得所述第四介質層位於所述第一導電互連結構與所述第一介質層和所述第二介質層之間。
  13. 如請求項12所述的製造方法，其中形成所述第四介質層的步驟包括：形成初始第四介質層，所述初始第四介質層保形覆蓋所述第一開口的表面以及所述第二介質層的頂面，對所述初始第四介質層進行回蝕刻，以去除位於所述第二介質層頂面和所述第一開口底面的所述初始第四介質層，剩餘所述初始第四介質層為所述第四介質層；其中，在對所述初始第四介質層進行回蝕刻的步驟中，被所述第一開口露出的所述第一導電墊被蝕刻掉部分厚度。
  14. 如請求項10所述的製造方法，其中所述填充層還包括第一鍵合層，所述第二導電墊具有暴露於所述第一鍵合層的頂面，所述第二導電墊暴露於所述第一鍵合層的頂面與所述第一鍵合層的頂面之間具有第二預定高度差，所述第二預定高度差的範圍在0nm~50nm；在形成所述第二導電墊之後，還包括，形成與所述第一鍵合層直接鍵合的第二鍵合層以及與所述第二導電墊直接鍵合的第三導電墊。
  15. 一種半導體結構，包括： 第一襯底以及位於所述第一襯底中的半導體器件； 多個第一導電墊，連接所述半導體器件； 多個第二導電墊，至少一個所述第一導電墊和至少一個所述第二導電墊通過沿垂直於所述第一襯底的方向延伸的第一導電互連結構電連接； 填充層，所述填充層填充在各所述第一導電墊、所述第一導電互連結構以及各所述第二導電墊的外周；其中，所述第一導電互連結構具有被相鄰的所述第二導電墊之間的所述填充層所掩埋的表面； 其中所述填充層包括第一介質層、第二介質層以及第三介質層，所述第一介質層包覆所述第一導電墊，所述第三介質層包覆所述第二導電墊的側壁，所述第二介質層位於所述第一介質層和所述第三介質層之間，所述第二介質層的頂面與所述第一導電互連結構的頂面之間具有第一預設高度差，所述第一預設高度差的範圍在0nm~50nm； 其中所述第一介質層和所述第二介質層構成子填充層；所述填充層還包括第四介質層，所述第四介質層位於所述子填充層和所述第一導電互連結構之間。
  16. 一種半導體結構，包括： 第一襯底以及位於所述第一襯底中的半導體器件； 多個第一導電墊，連接所述半導體器件； 多個第二導電墊，至少一個所述第一導電墊和至少一個所述第二導電墊通過沿垂直於所述第一襯底的方向延伸的第一導電互連結構電連接； 填充層，所述填充層填充在各所述第一導電墊、所述第一導電互連結構以及各所述第二導電墊的外周；其中，所述第一導電互連結構具有被相鄰的所述第二導電墊之間的所述填充層所掩埋的表面； 其中所述填充層包括第一鍵合層，所述第二導電墊具有暴露於所述第一鍵合層的頂面，所述第二導電墊暴露於所述第一鍵合層的頂面與所述第一鍵合層的頂面之間具有第二預定高度差，所述第二預定高度差的範圍在0nm~50nm。
  17. 一種半導體結構，包括： 第一襯底以及位於所述第一襯底中的半導體器件； 多個第一導電墊，連接所述半導體器件； 多個第二導電墊，至少一個所述第一導電墊和至少一個所述第二導電墊通過沿垂直於所述第一襯底的方向延伸的第一導電互連結構電連接； 填充層，所述填充層填充在各所述第一導電墊、所述第一導電互連結構以及各所述第二導電墊的外周；其中，所述第一導電互連結構具有被相鄰的所述第二導電墊之間的所述填充層所掩埋的表面； 隔離層，所述隔離層位於相鄰的所述第一導電墊之間的所述填充層中。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202238899A (zh) * 2021-03-26 2022-10-01 南亞科技股份有限公司 具有重分佈結構的半導體元件及其製備方法
US20230110367A1 (en) * 2021-10-13 2023-04-13 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515874B2 (en) * 2017-11-30 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11355404B2 (en) * 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11011486B1 (en) * 2019-11-05 2021-05-18 United Microelectronics Corp. Bonded semiconductor structure and method for forming the same
WO2021188133A1 (en) * 2020-03-20 2021-09-23 Sandisk Technologies Llc Semiconductor structure containing reentrant shaped bonding pads and methods of forming the same
US20210366852A1 (en) * 2020-05-25 2021-11-25 Nanya Technology Corporation Semiconductor structure and method of forming the same
WO2021242321A1 (en) * 2020-05-29 2021-12-02 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11621248B2 (en) * 2021-03-31 2023-04-04 Taiwan Semiconductor Manufacturing Company Limited Bonded wafer device structure and methods for making the same
CN115602651B (zh) * 2021-07-09 2025-12-09 联华电子股份有限公司 接合半导体结构及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202238899A (zh) * 2021-03-26 2022-10-01 南亞科技股份有限公司 具有重分佈結構的半導體元件及其製備方法
US20230110367A1 (en) * 2021-10-13 2023-04-13 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

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