TWI898570B - 空乏型高電子遷移率電晶體之製造方法 - Google Patents

空乏型高電子遷移率電晶體之製造方法

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Abstract

本發明所提供的空乏型高電子遷移率電晶體之製造方法包含以下步驟：(a) 提供一半導體基板，該半導體基板包含一通道層以及位於該通道層上方之一阻障層；(b) 隔離平臺；(c) 於該半導體基板上方形成一介電層；(d) 於該介電層上方形成一第一場板；(e)於該第一場板上方形成一第二場板；(f) 圖案化該第一場板以及該第二場板，以暴露該介電層對應一源極開口、一閘極開口以及一汲極開口之位置；(g) 圖案化該介電層，以暴露該半導體基板對應該源極開口及該汲極開口之位置；(h) 圖案化形成一歐姆接觸金屬層，令其覆蓋該半導體基板對應該源極開口及該汲極開口之位置，並將該歐姆接觸金屬層合金化。

Description

空乏型高電子遷移率電晶體之製造方法
本發明提供一種電晶體之製造方法，特別係一種空乏型高電子遷移率電晶體之製造方法；然本發明不以此為限。
在半導體工業中，高壓開關電晶體如高電子遷移率電晶體(high electron mobility transistor,HEMT)、接面場效電晶體(junction filed effect transistor,JFET)或是功率金氧半場效電晶體(power MOSFET)常被作為高壓高功率裝置的半導體開關元件；其中，高電子遷移率電晶體因高功率密度、高崩潰電壓、高輸出電壓以及高開關頻率等優點，令其在高壓操作環境下對裝置的損害甚微，而漸漸地成為被廣泛利用之電晶體。
具體而言，高電子遷移率電晶體的優異性質多半仰賴GaN的材料特性，例如寬能隙(bandgap)、高臨界電場(critical electric field)以及高載子移動率(carrier mobility)等。除此之外，GaN獨特的極化效應使得AlGaN/GaN異質結構得以在未摻雜的情況下於界面區塊感應形成二維電子氣(two dimensional electron gases,2DEG)，進而令AlGaN/GaN HEMTs能夠輸出大電流工作，同時具有非常低的導通電阻。
實務上高電子遷移率電晶體可設置為一增強模式半導體裝置(E-mode)，並具有正值的閾值電壓；或者設置為一空乏型高電子遷移率電晶體(D-mode)，其則具有負值的閾值電壓。
習知技術中，關於製造空乏型高電子遷移率電晶體的方法，由於歐姆接觸金屬層的製程溫度通常較高而容易影響氮化物的沉積，致使一般情形下大多優先製備歐姆接觸金屬層。然而，礙於後續用於形成氮化物介電層的低壓化學氣相沉積(Low Pressure CVD,LPCVD)製程不能受到金屬汙染，習用製造方法在製備歐姆接觸金屬層之後便往往無法採用LPCVD製程沉積氮化物，導致介電層的設置方式受到限制；且更進一步地，亦造成圖案化/蝕刻的複雜度及難度提高。例如，為了精準控制圖案化/蝕刻而須採用特殊蝕刻製程，並須注意過程中不能過度蝕刻到下方的層體，亦不能汙染電極的金屬，以免裝置後續有漏電或故障之情形；其中所述特殊蝕刻製程包括原子層蝕刻(Atomic Layer Etching,ALE)製程，其係一種採用連續自限反應(sequential self-limiting reactions)去除薄層材料的技術，然其花費相當高昂且其技術門檻高，更相當耗時。
有鑒於上述問題，本發明人認為現行歐姆接觸金屬層的製程溫度已能降低至600℃以下，故其對於氮化物介電層的沉積的影響也隨之變小。是以，本發明人提出一空乏型高電子遷移率電晶體製造方法之發想，其在設置歐姆接觸金屬層前便先行設置氮化物介電層；具體而言可適時採用LPCVD製程或電漿輔助化學氣相沉積(Plasma-Enhanced CVD，PECVD)製程設置氮化物介電層。藉此，設置複數氮化物介電層的階段便無須考量其可能受到金屬汙染的風險，使得 製造方法更具彈性；同時，利用不同磊晶生成或沉積製程的特性，本發明可進一步在後續製程中更為有效且簡易地圖案化電晶體。
對此，本發明一方面提供一種空乏型高電子遷移率電晶體之製造方法，其包含以下步驟：(a)提供一半導體基板，該半導體基板包含一通道層以及位於該通道層上方之一阻障層；(b)隔離平臺；(c)於該半導體基板上方形成一介電層；(d)於該介電層上方形成一第一場板；(e)於該第一場板上方形成一第二場板；(f)圖案化該第一場板以及該第二場板，以暴露該介電層對應一源極開口、一閘極開口以及一汲極開口之位置；(g)圖案化該介電層，以暴露該半導體基板對應該源極開口及該汲極開口之位置；(h)圖案化形成一歐姆接觸金屬層，令其覆蓋該半導體基板對應該源極開口及該汲極開口之位置，並將該歐姆接觸金屬層合金化。
根據本發明之一實施例，該製造方法進一步包括以下步驟：(i)圖案化形成一金屬層，令其覆蓋該歐姆接觸金屬層對應該源極開口及該汲極開口之位置，並覆蓋該介電層對應該閘極開口之位置；(j)圖案化形成一保護層，令其暴露該金屬層對應該源極開口及該汲極開口之位置。
根據本發明之一實施例，其中該保護層包含氮化矽，且其厚度為1500至3500埃米。
根據本發明之一實施例，其中該半導體基板於該阻障層上方進一步包括一覆蓋層。
根據本發明之一實施例，其中於步驟(b)，該隔離平臺包含一佈植隔離(isolation implantation)步驟。
根據本發明之一實施例，其中於步驟(c)，形成該介電層矽採用低壓氣相沉積(Low-Pressure CVD，LPCVD)製程。
根據本發明之一實施例，其中該介電層包含氮化矽，且其厚度為450至750埃米。
根據本發明之一實施例，其中於步驟(d)，形成該第一場板係採用電漿輔助化學氣相沉積(Plasma-Enhanced CVD，PECVD)製程。
根據本發明之一實施例，其中於步驟(e)，形成該第二場板係採用電漿輔助化學氣相沉積製程。
根據本發明之一實施例，其中該第一場板包含氮化矽，且其厚度為1500至3500埃米。
根據本發明之一實施例，其中該第二場板包含氮化矽，且其厚度為2500至4000埃米。
根據本發明之一實施例，其中步驟(d)進一步包括：於該第一場板上方形成一蝕刻截止層。
根據本發明之一實施例，其中形成該蝕刻截止層係採用低壓氣相沉積製程，且該低壓氣相沉積製程的溫度小於800℃。
根據本發明之一實施例，其中該蝕刻截止層包含氮化矽，且其厚度為75至150埃米。
根據本發明之一實施例，其中於步驟(h)，形成該歐姆接觸金屬層之合金化的製程溫度為300至600℃。
本發明所提供的空乏型高電子遷移率電晶體之製造方法中，由於各種介電層(包括前述之介電層、第一場板、蝕刻截止層及第二場板)可較歐姆接 觸金屬層更早製備完成，可令其製程的配置更具彈性；基於此，本發明得進一步利用不同磊晶生成或沉積製程的特性，在後續製程中更為有效且簡易地圖案化電晶體，而無須採用習知技術的特殊製程。
1、2、3、4、5、6、7、8:光阻
10:源極開口
11:閘極開口
12:汲極開口
100、200:半導體基板
102:基底
104:成核層
106:緩衝層
108:通道層
110:阻障層
112:介電層
114:第一場板
116:蝕刻截止層
118:第二場板
120:歐姆接觸金屬層
122:金屬層
124:保護層
D1:深度
Ls、Lg、Ld、Lgs、Lgd、Lso、Lgo、Ldo:長度
S100~S118:步驟
為讓本發明的上述與其他目的、特徵、優點與實施例能更淺顯易懂，所附圖式之說明如下：圖1及圖2係本發明一實施例之空乏型高電子遷移率電晶體製造流程圖；圖3至圖12分別係本發明實施例不同製造階段之空乏型高電子遷移率電晶體結構剖面示意圖。
根據慣常的作業方式，圖中各種特徵與元件並未依實際比例繪製，其繪製方式是為了以最佳的方式呈現與本發明相關的具體特徵與元件。此外，在不同圖式間，以相同或相似的元件符號指稱相似的元件及部件。
為了使本發明的敘述更加詳盡與完備，下文針對了本發明的實施態樣與具體實施例提出了說明性的描述，但這並非實施或運用本發明具體實施例的唯一形式。在本說明書及後附之申請專利範圍中，除非上下文另外載明，否則「一」及「該」亦可解釋為複數。此外，在本說明書及後附之申請專利範圍中，除非另外載明，否則「設置於某物之上」可視為直接或間接以貼附或其他形式與某物之表面接觸，該表面之界定應視說明書內容之前後/段落語意以及本發明所屬領域之通常知識予以判斷。
雖然用以界定本發明的數值範圍與參數皆是約略的數值，此處已盡可能精確地呈現具體實施例中的相關數值。然而，任何數值本質上不可避免地 含有因個別測試方法所致的標準偏差。在此處，「約」通常係指實際數值在一特定數值或一範圍的正負10%、5%、1%或0.5%之內。或者是，「約」一詞代表實際數值落在平均值的可接受標準誤差之內，是本發明所屬領域中具有通常知識者的考量而定。因此，除非另有相反的說明，本說明書與附隨申請專利範圍所揭示的數值參數皆為約略的數值，且可視需求而更動。至少應將這些數值參數理解為所指出的有效位數與套用一般進位法所得到的數值。
術語
如本文所用，術語「高電子遷移率電晶體」可為增強模式半導體裝置(E-mode)，或一空乏型高電子遷移率電晶體(D-mode)；而所述空乏型高電子遷移率電晶體可為天然的常開(normally ON)結構，並具有負的閾值電壓；亦可被轉換為為常關(normally OFF)的結構，而具有正的閾值電壓。另一方面，本發明之「半導體材料」可包括多種元素之化學化合物，所述元素包括但不限於GaN在化學週期表中屬於不同族類之一或多種元素。此等化學化合物可包括13族(亦即包含硼(B)、鋁(Al)、鎵(Ga)、銦(In)及鉈(Tl)之族)之元素與15族(亦即包含氮(N)磷(P)砷(As)銻(Sb)及鉍(Bi)之族)元素所構成之配對；抑或是由14族(亦即包含碳(C)、矽(Si)、鍺(Ge)及錫(Sn)等元素之族)元素所構成之配對，例如：碳化矽(SiC)或者矽鍺合金等。週期表之所述13族至15族可分別稱為III、IV及V族。
如本文所用，術語「暴露(exposure)」係指一物體之表面未被完全覆蓋，且該物體之表面可能形成一或複數個開口或孔槽之結構；然而，具體界定內容應視說明書內容之前後/段落語意以及本說明所屬領域之通常知識予以判斷。
如本文所用，術語「適當的磊晶生長或是沉積製程」包括但不限於化學氣相沉積法(chemical vapor deposition；CVD)、低壓化學氣相沉積法(low pressure CVD；LPCVD)、常壓化學氣相沉積法(atmospheric pressure CVD；APCVD)、超高真空化學氣相沉積法(ultrahigh vacuum CVD；UHVCVD)、原子層沉積法(atomic layer deposition；ALD)、分子層沉積法(molecular layer deposition；MLD)、電漿化學氣相沉積法(plasma enhanced CVD；PECVD)、金屬有機化學氣相沉積法(metal-organic CVD；MOCVD)、分子束磊晶(molecular beam epitaxy；MBE)、濺鍍等或其組合。
如本文所用，術語「光阻(photoresist)」係指常見應用於積體電路及半導體元件加工製程的感光材料；其經過紫外光、深紫外光、電子束、離子束、X射線等光照或輻射後，溶解度產生差異性，進而令物體表面可依據使用者之目的圖案畫。所述光阻可分為正光阻及負光阻，正光阻經曝光顯影後，會得到與光罩相同的圖案；反之，負光阻則得到反相的圖案。
如本文所用，術語「遮罩/光罩(mask,reticle)」係指常見應用於積體電路及半導體元件加工製程的遮光裝置，其可用以定義製程中物體表面之圖案，並且搭配光阻執行圖案化。
如本文所用，術語「剝離製程(lift-off process)」係利用欲產生金屬區域之負光阻，經光照製程後形成金屬，再利用蝕刻方式將犧牲層溶解以剝離其他無須產生金屬區域的金屬附著。
如本文所用，術語「適當的蝕刻製程(etching)」包括但不限於乾式蝕刻及濕式蝕刻。其中乾式蝕刻包括反應性離子蝕刻(Reactive Ion Etching；RIE)、 電感耦合、電漿蝕刻(Inductively Coupled Plasma；ICP)等物理性轟擊的方式；而濕式蝕刻則為本發明所屬領域熟知的化學溶液蝕刻法。
本發明以下敘述為此技術領域中具通常知識者可輕易明瞭此發明之必要技術內容，倘在不違反其中的精神及範圍下多樣的改變及修飾此發明來適應不同的用途及狀況，如此，其他的實施態樣亦屬於本發明的申請專利範圍。
實施例
圖1及圖2係依據本發明一些實施例所示之空乏型高電子遷移率電晶體之製造方法流程圖；圖3至圖12則分別呈現所述製造方法中不同製造階段之空乏型高電子遷移率電晶體結構剖面圖。
首先，請參閱圖1。本發明提供一種空乏型高電子遷移率電晶體之製造方法，其大體上包含以下步驟：步驟S100：提供半導體基板。步驟S102：隔離平臺。步驟S104：於該半導體基板上方形成一介電層。步驟S106：於該介電層上方形成一第一場板。步驟S108：於該第一場板上方形成一第二場板。步驟S110：圖案化該第一場板以及該第二場板，以暴露該介電層對應一源極開口、一閘極開口以及一汲極開口之位置。步驟S112：圖案化該介電層，以暴露該半導體基板對應該源極開口及該汲極開口之位置。步驟S114：圖案化形成一歐姆接觸金屬層，令其覆蓋該半導體基板對應該源極開口及該汲極開口之位置，並將該歐姆接觸金屬層合金化。其中，在步驟S106中，形成該第一場板以及該第二場板之間可進一步包括步驟S107：於該第一場板上方形成一蝕刻截止層。
接續請參閱圖2，本發明之空乏型高電子遷移率電晶體之製造方法進一步包含以下步驟：步驟S116：圖案化形成一金屬層，令其覆蓋該歐姆接觸 金屬層對應該源極開口及該汲極開口之位置，並覆蓋該介電層對應該閘極開口之位置。步驟S118：圖案化形成一保護層，令其暴露該金屬層對應該源極開口及該汲極開口之位置。
圖3係呈現步驟S100當中所提供之半導體基板100，請共同參閱圖1及3。根據本發明之一些實施例，該半導體基板100係一基於氮化鋁鎵(AlGaN)/氮化鎵(GaN)高電子遷移率電晶體所設置的結構，且係一磊晶生長之層體。具體而言，該半導體基板100包括一通道層108以及設置於該通道層108上方之一阻障層110；且該通道層108與該阻障層110之間會有一異質材料界面，可令該通道層108內接近所述界面處形成一二維電子氣區域；而其二維電子氣區域可於受到偏壓時形成自由電子之傳導通道，進而達到例如電性耦接源極電極與汲極電極之目的。更進一步地，該通道層108之材料為未摻雜或是非故意摻雜之GaN，且該通道層108之厚度為150至400nm，例如為下列數值或任意二者之間：150nm、170nm、190nm、210nm、230nm、250nm、270nm、290nm、310nm、330nm、350nm、370nm、390nm或400nm。該阻障層110之材料為未摻雜或非故意摻雜之AlxGa1-xN，其中x係在大約0.1至大約1的範圍內；且該阻障層110之厚度為10至40nm，例如為下列數值或任意二者之間：10、15、20、25、30、35或40nm。
根據本案一較佳實施例，該半導體基板100之層體結構由下而上分別為基底102、成核層104、緩衝層106、通道層108以及阻障層110；根據一更佳之實施例，該阻障層110上方可進一步包括一覆蓋層(Cap layer，未示於圖中)，其厚度為0至3.0nm，例如為下列數值或任意二者之間：0nm、0.5nm、1.0nm、0.5nm、2.0nm、2.5nm或3.0nm。其中，該基底102包括晶圓且須絕緣，例如以高品質單晶矽半導體材料製成之晶圓，例如藍寶石、GaN、GaAs、矽晶、Si之碳 化矽(SiC)之任一多形體(包括纖維鋅礦)、AlN、InP或用於半導體之相似基底材料。該成核層104可包括未摻雜或非故意摻雜之AlN化合物。該緩衝層106係設置以彌補層體之間不匹配的情形，且其包括未摻雜、非故意摻雜或是碳摻雜之GaN。
圖4A至4C係呈現步驟S102中於半導體基板100上搭配特定的遮罩及/或光阻來隔離出平臺的結構變化情形，並請共同參閱圖1及圖4A至4C。首先，在半導體基板100上設置一光阻1，並利用適當的蝕刻製程蝕刻至半導體基板100之緩衝層106，再移除光阻1以獲得一完成隔離平臺步驟的半導體基板200；藉此，半導體基板200可定義出主動區域，令元件之間可以獨立運作而不互相影響。更具體而言，所述蝕刻至半導體基板100之緩衝層106的深度D1為1500至4500Å，例如為下列數值或任意二者之間：1500Å、2000Å、2500Å、3000Å、3500Å或4000Å。根據本發明之一實施例，所述隔離平臺步驟進一步包括一佈植隔離(isolation implantation)步驟，其係一將特定種類離子在電場裡加速並摻雜至電晶體的方法，可用以改變層體的電阻而利於達到上述定義主動區域之目的；具體而言，佈植隔離步驟可待後續的高溫製程完成後再進行；更具體地，其可於高溫製程完成後而於合金化製程之前進行。
圖5係呈現步驟S104中在半導體基板100上方形成介電層112之結構；請共同參閱圖1及圖5。於此係採用適當的磊晶生長或是沉積製程在半導體基板200上方形成介電層112；較佳地係採用LPCVD製程來形成介電層112。不為特定理論所限制，於步驟S104中採用LPCVD製程形成介電層112可有效避免其受到其他製程之金屬汙染。根據本發明之一較佳實施例，介電層112之厚度為450至750Å，例如為下列數值或任意二者之間：450Å、500Å、550Å、600Å、650Å、 700Å或750Å；較佳為550Å。另，介電層112之材料包含氮化矽SiNx，其中x為約0.1至1。
圖6A係呈現步驟S106中在介電層112上方形成第一場板114之結構；請共同參閱圖1及圖6A。於此係採用適當的磊晶生長或是沉積製程在介電層112上方形成第一場板114；較佳地係採用與步驟S104相異之製程形成第一場板114，例如PECVD製程。根據本發明之一較佳實施例，第一場板114的厚度為1500至3500Å，例如為下列數值或任意二者之間：1500Å、1700Å、1900Å、2100Å、2300Å、2500Å、2700Å、2900Å、3100Å、3300Å或3500Å；較佳地為2500Å。另，第一場板114的材料包含氮化矽SiNx，其中x為約0.1至1。
根據本案之一較佳實施例，在步驟S106後可進一步包括一步驟S107，如圖1及圖6B所示，其係於第一場板114上方形成一蝕刻截止層116。具體來說，此步驟係採用適當的磊晶生長或是沉積製程在第一場板114上方形成蝕刻截止層116；較佳地係採用與步驟S106相異之製程形成蝕刻截止層116，例如LPCVD製程。不為特定理論所限制，此步驟之LPCVD製程可採較低溫度進行，以避免對蝕刻截止層116下方之其他層體造成破壞；根據本發明之一較佳實施例，其溫度為小於800℃，例如：小於800、小於750、小於700或小於650。根據本發明之一較佳實施例，蝕刻截止層116的厚度為75至150Å，例如為下列數值或任意二者之間：75Å、85Å、95Å、105Å、115Å、125Å、135Å、145Å或150Å；另，蝕刻截止層116的材料包含氮化矽SiNx，其中x為約0.1至1。
圖7係呈現步驟S108中在第一場板114上方(或在蝕刻截止層116上方)形成一第二場板118，並請共同參閱圖1及圖7。於此係採用適當的磊晶生長或是沉積製程在第一場板114上方(或在蝕刻截止層116上方)形成第二場板118；較 佳地係採用與步驟S107相異之製程形成第二場板118，例如PECVD製程。根據本發明之一較佳實施例，第二場板118的厚度為2500至4000Å，例如為下列數值或任意二者之間：2500Å、2700Å、2900Å、3100Å、3300Å、3500Å、3700Å、3900Å或4000Å；較佳為3500Å。另，第二場板118的材料包含氮化矽SiNx，其中x為約0.1至1。不為特定理論所限制，該第一場板114及該第二場板118可使所述空乏型高電子遷移率電晶體之通道層中之電場分布均勻化，從而增強崩潰電壓(breakdown voltage)。
圖8A至8F係呈現步驟S110中圖案化第一場板114及第二場板118之結構變化情形；請共同參閱圖1及圖8A至8F。首先，請參閱8A至8C，搭配特定的遮罩及/或光阻(如圖8A中所示之光阻2)及適當的蝕刻製程使第二場板118圖案化，然後再移除光阻2以獲得具備圖案化第二場板118之層體結構。根據本發明之一較佳實施例，蝕刻截止層116係採用LPCVD製程所形成，而第二場板118係採用PECVD製程所形成；不為特定理論所限制，由於二者沉積製程之特性不同，故能通過簡單調整蝕刻製程的製程參數以實現選擇性蝕刻之功效，令蝕刻製程停止於蝕刻截止層116並避免其過度蝕刻至第一場板114。
接續，請參閱圖8D至8F。於此搭配特定的遮罩及/或光阻(如圖8D中所示之光阻3)及適當的蝕刻製程使第一場板114圖案化，以暴露介電層112對應源極開口10、閘極開口11及汲極開口12之位置，然後再移除光阻3。根據本發明之一較佳實施例，該源極開口10之長度Ls為12至17μm，例如為下列數值或任意二者之間：12μm、13μm、14μm、15μm、16μm或17μm；較佳為15μm。根據本發明之另一較佳實施例，該閘極開口11之長度Lg為1.0至2.5μm，例如為下列數值或任意二者之間：1.0μm、1.5μm、2.0μm或2.5μm；較佳為1.5μm。根據本發明之另 一較佳實施例，該汲極開口12之長度Ld為15至25μm，例如為下列數值或任意二者之間：15μm、17μm、19μm、21μm、23μm或25μm。根據本發明之另一較佳實施例，該源極開口10與該閘極開口11相距的長度Lgs為2.0至3.5μm，例如為下列數值或任意二者之間：2.0μm、2.5μm、3.0μm或3.5μm；較佳為3.0μm。根據本發明之另一較佳實施例，該汲極開口12與該閘極開口11相距的長度Lgd為15至25μm，例如為下列數值或任意二者之間：15μm、20μm或25μm；較佳為20μm。根據本發明之一較佳實施例，介電層112係採用LPCVD製程所形成，第一場板114係採用PECVD製程所形成；不為特定理論所限制，由於二者沉積製程之特性不同，故能通過簡單調整蝕刻製程的製程參數以實現選擇性蝕刻之功效，令蝕刻製程停止於介電層112。
圖9A至9C係呈現步驟S112中搭配特定的遮罩及/或光阻來圖案化介電層112之結構變化情形；請共同參閱圖1及圖9A至9C。首先，搭配特定光阻4，接著採用適當的蝕刻製程在該介電層112預定形成源極及汲極的位置向下蝕刻至阻障層110以形成半導體基板200上相對應之源極開口10及汲極開口12；然後再移除光阻4。
圖10A至10D係呈現步驟S114中，於源極開口10及汲極開口12上方圖案化形成歐姆接觸金屬層120，並將歐姆接觸金屬層120合金化的結構變化情形；請共同參閱圖1及圖10A至10D。在此，搭配適當之遮罩及/或光阻(如圖10A中所示之2種材質不同的光阻5、6)並以適當的磊晶生長或是沉積製程形成歐姆接觸金屬層120，接著去除所述光阻5、6，進而達成限制性地將歐姆接觸金屬層120形成於源極開口10以及汲極開口12之目的。根據本發明之一較佳實施例，光阻6係設置於光阻5上方，且光阻6對於半導體基板之覆蓋面積大於光阻5；不為特定 理論所限定，如此設置得以令所述光阻呈現一懸垂結構(overhang)，進而能有效區隔形成於源極開口10/汲極開口12之歐姆接觸金屬層120，以及形成於光阻上方的歐姆接觸金屬層120。
更進一步地，利用一合金化製程將形成於源極開口10以及汲極開口12之歐姆接觸金屬層120合金化，進而分別形成源極以及汲極，並令高電子遷移率電晶體產生歐姆接觸。根據本發明一較佳實施例，由於源極開口204以及汲極開口206之底面暴露通道層108，所述合金化製程可採取實質上低於習用技術的製程溫度執行；較佳地為300至600℃，例如為下列數值或任意二者之間：300℃、350℃、400℃、450℃、500℃、550℃或600℃。根據本發明之另一較佳實施例，所述產生歐姆接觸的方式亦可採用於源極開口10以及汲極開口12之底面分別形成一高度摻雜的n型氮化鎵層(未示於圖中)以改善歐姆接觸，其中的載子濃度較佳地係大於1019cm-3，更佳地係採用分子束磊晶(Molecular beam epitaxy,MBE)將其載子濃度設置為大於1020cm-3；不為特定理論所限制，藉此得以替代或簡化所述合金化製程，或者得以採用更低的合金化製程溫度，例如300至400℃。更具體而言，根據所述較佳實施例，亦可在步驟S102(隔離平臺)後即先以適當的蝕刻製程在預定形成源極及汲極的位置向下蝕刻至通道層108，以形成半導體基板200上相對應之源極開口10及汲極開口12，再以分子束磊晶形成該n型氮化鎵層。根據本發明之一些實施例，歐姆接觸金屬層120可以能夠形成歐姆接點或是其他導電接面之任何適用導電材料所製成，較佳地可使用鈦(Ti)/鋁(Al)/鎳(Ni)/鉭(Ta)/鉬(Mo)/金(Au)。
圖11A至11C係呈現步驟S116中，圖案化形成金屬層122之結構變化情形；請共同參閱圖2及圖11A至11C。於此步驟，圖案化形成金屬層122以令 其覆蓋歐姆接觸金屬層120對應源極開口10及汲極開口12的位置、介電層112對應之閘極開口11的位置、部分蝕刻截止層116及部分第二場板118。具體而言，搭配適當之遮罩及/或光阻(如圖11A中所示之2種材質不同的光阻7、8)以適當的磊晶生長或是沉積製程形成金屬層122，然後使用剝離製程移除光阻7、8，進而達成圖案化形成金屬層122之目的。根據本發明之一較佳實施例，所述光阻7及8的設置與前述圖10A中所示之光阻5、6相同，並亦能形成懸垂之結構。
詳言之，金屬層122覆蓋介電層112對應之閘極開口11位置以形成閘極，並同時覆蓋歐姆接觸金屬層120對應源極開口10及汲極開口12的位置、部分蝕刻截止層116及部分第二場板118；然而其具體覆蓋之區域大小並不為本案所限定。根據本發明之一實施例，閘極之凸出部分的長度Lgo為0.5至1.0μm，例如為下列數值或任意二者之間：0.5μm、0.75μm或1.0μm；較佳為0.75μm。根據本發明之另一實施例，源極之凸出部分的長度Lso為0.3至1.0μm，例如為下列數值或任意二者之間：0.3μm、0.5μm、0.7μm、0.9μm或1.0μm；較佳為0.5μm。根據本發明之另一實施例，汲極之凸出部分的長度Ldo為0.5至1.0μm，例如為下列數值或任意二者之間：0.5μm、0.75μm或1.0μm；較佳為0.75μm。不為特定理論所限制，將所述金屬層122覆蓋於歐姆接觸金屬層120對應源極開口10及汲極開口12之位置，使得源極及汲極增厚，藉以避免所述空乏型高電子遷移率電晶體的串聯電阻產生。根據本發明之一些實施例，金屬層122可以任何能夠對半導體裝置進行偏壓或控制之導電材料製成，較佳地可使用鎳(Ni)/金(Au)或是鋯(Zr)/金(Au)。
圖12係呈現步驟S118中，圖案化形成保護層124之結構變化情形；請共同參閱圖2及圖12。在此，搭配適當之遮罩及/或光阻(圖中未示)並以適當的磊晶生長或是沉積製程形成保護層124，接著去除所述遮罩/光阻，進而限制性地 將保護層124暴露金屬層122對應源極開口10及汲極開口12之位置。根據本發明之一較佳實施例，該保護層124之厚度為1500至3500Å，例如為下列數值或任意二者之間：1500Å、1700Å、1900Å、2100Å、2300Å、2500Å、2700Å、2900Å、3100Å、3300Å或3500Å；另，該保護層124之材料包含氧化矽SiOx或氮化矽SiNx，其中x為約0.1至1；較佳為包含氮化矽。
根據本發明之一些實施例，在執行上述步驟後，較佳地可更進一步圖案化設置一鈍化層(未示於圖中)。該鈍化層係透過適當的磊晶生長或是沉積製程所形成，並搭配特定的遮罩及光阻予以圖案化；其係採用有機/無機介電材料所製成，較佳地，其材料可為SiO2、SiONx、或SiNx中的至少一種(x為大約0.1至1)。
綜上所述，本發明所提供的空乏型高電子遷移率電晶體之製造方法中，由於各種介電層(包括前述之介電層、第一場板、蝕刻截止層及第二場板)可早於歐姆接觸金屬層先製備完成，而不會發生因晚於歐姆接觸金屬層的製備而限縮了磊晶生長或是沉積製程的選擇；因此能進一步妥善利用不同磊晶生成或沉積製程的特性，而可於後續製程中，不用選用昂貴及複雜度且技術難度高的製程，也可獲得精準地控制選擇性蝕刻的效果。
以上已將本發明做一詳細說明，惟以上所述者僅為本發明之較佳實施例而已，並非用以此限定本發明之範圍，即任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內當可進行之均等變化與修飾，皆仍屬本發明所涵蓋的保護範圍。
S100~S114:步驟

Claims (14)

  1. 一種空乏型高電子遷移率電晶體之製造方法，其包含以下步驟：(a) 提供一半導體基板，該半導體基板包含一通道層以及位於該通道層上方之一阻障層；(b) 隔離平臺；(c) 於該半導體基板上方形成一介電層；(d) 於該介電層上方形成一第一場板；(e) 於該第一場板上方形成一第二場板；(f) 圖案化該第一場板以及該第二場板，以暴露該介電層對應一源極開口、一閘極開口以及一汲極開口之位置；(g) 圖案化該介電層，以暴露該半導體基板對應該源極開口及該汲極開口之位置；(h) 圖案化形成一歐姆接觸金屬層，令其覆蓋該半導體基板對應該源極開口及該汲極開口之位置，並將該歐姆接觸金屬層合金化；其中於步驟(h)，形成該歐姆接觸金屬層之合金化的製程溫度為300至600℃。
  2. 如請求項1所述之製造方法，其進一步包括以下步驟：(i) 圖案化形成一金屬層，令其覆蓋該歐姆接觸金屬層對應該源極開口及該汲極開口之位置，並覆蓋該介電層對應該閘極開口之位置；(j) 圖案化形成一保護層，令其暴露該金屬層對應該源極開口及該汲極開口之位置。
  3. 如請求項2所述之製造方法，其中該保護層包含氮化矽，且其厚度為1500至3500埃米。
  4. 如請求項1所述之製造方法，其中該半導體基板於該阻障層上方進一步包括一覆蓋層。
  5. 如請求項1所述之製造方法，其中於步驟(b)，該隔離平臺包含一佈植隔離(isolation implantation)步驟。
  6. 如請求項1所述之製造方法，其中於步驟(c)，形成該介電層矽採用低壓氣相沉積(Low-Pressure CVD，LPCVD)製程。
  7. 如請求項1所述之製造方法，其中該介電層包含氮化矽，且其厚度為450至750埃米。
  8. 如請求項1所述之製造方法，其中於步驟(d)，形成該第一場板係採用電漿輔助化學氣相沉積(Plasma-Enhanced CVD，PECVD)製程。
  9. 如請求項8所述之製造方法，其中於步驟(e)，形成該第二場板係採用電漿輔助化學氣相沉積製程。
  10. 如請求項1所述之製造方法，其中該第一場板包含氮化矽，且其厚度為1500至3500埃米。
  11. 如請求項1所述之製造方法，其中該第二場板包含氮化矽，且其厚度為2500至4000埃米。
  12. 如請求項1所述之製造方法，其中步驟(d)可進一步包括：於該第一場板上方形成一蝕刻截止層。
  13. 如請求項12所述之製造方法，其中形成該蝕刻截止層係採用低壓氣相沉積製程，且該低壓氣相沉積製程的溫度小於800℃。
  14. 如請求項13所述之製造方法，其中該蝕刻截止層包含氮化矽，且其厚度為75至150埃米。
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