TWI898154B - 用於密封矽ic之結構及方法 - Google Patents

用於密封矽ic之結構及方法

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Abstract

描述晶片密封結構及製造方法。在一實施例中，一種晶片結構包括由一基材所形成之一主體區域、橫跨該基材上方之一後段製程(back-end-of-the-line, BEOL)增層結構、及從該基材之一背表面延伸至該BEOL增層結構之一頂部表面並側向地圍繞該基材和該BEOL增層結構的晶片邊緣側壁。根據實施例，該晶片結構可進一步包括一保形密封層，其覆蓋該等晶片邊緣側壁之至少一第一晶片邊緣側壁及該BEOL增層結構之該頂部表面的一部分，並形成在該BEOL增層結構之該頂部表面周圍的一唇。

Description

用於密封矽IC之結構及方法
本文描述的實施例係關於積體電路(IC)製造，且更明確地關於密封結構設計。
積體電路(IC)晶片(或晶粒)常具備各種密封結構，以提供封閉密封及破裂保護。在一個態樣中，密封結構可保護內部電路及裝置免受濕氣、氧化、及其他污染物。若干晶片材料係多孔的且非晶的並易於吸收濕氣及污染物，從而改變裝置效能。舉例而言，可藉由暴露至離子污染而改變或降低電晶體效能參數。在另一態樣中，密封結構可保護IC免受破裂，其可能傳播至晶片主動區域中且導致電路及裝置故障。已觀察到破裂可傳播自其之各種來源，諸如自晶片矽基材、多層結構中之界面、多層結構之變化的熱機械性質、及高應力處理操作，諸如切塊及背面研磨。
用於封閉密封及破裂阻止之目前解決方案包括一種在形成於矽基材晶粒區域上方之後段製程(back-end-of-the-line,BEOL)增層結構內的金屬密封結構，通常稱為密封環。矽基材、密封環、及由諸如氮化矽等材料製成的頂部鈍化層一起提供封閉密封。亦可透過用於電連接之頂部鈍化層來形成不可滲透金屬接點。通常，金屬密封環將相鄰晶片之全部側壁形成。金屬密封環一般 而言係由用以形成BEOL增層結構中之互連及通孔的相同金屬層所形成。除了提供密封結構之外，金屬之高降伏應力可額外地提供對於破裂傳播之一些抵抗。一般而言，密封環將佔據晶片區域之某寬度，且與晶片邊緣側壁隔開一定緩衝距離，以遏制切塊損害。
描述晶片密封結構及製造方法。在一實施例中，一種晶片結構包括由一基材所形成之一主體區域、橫跨該基材上方之一後段製程(BEOL)增層結構、及從該基材之一背表面延伸至該BEOL增層結構之一頂部表面並側向地圍繞該基材和該BEOL增層結構的晶片邊緣側壁。根據實施例，保形密封層可覆蓋該等晶片邊緣側壁之至少一第一晶片邊緣側壁及該BEOL增層結構之該頂部表面的一部分，且在該BEOL增層結構之該頂部表面周圍形成一唇。
該密封層可形成在該等晶片邊緣側壁之一或多者、或全部上。在一實施例中，該保形密封層施加一壓縮應力至該主體區域，且可藉由一比矽更高的熱膨脹係數(coefficient of thermal expansion,CTE)來表徵。該密封層可係單一、或多個層，且由包括(多個)金屬材料層、(多個)絕緣材料層等合適材料所形成。在一實施例中，該保形密封層不覆蓋該基材之一背表面，且可形成具有該基材之該背表面的一平坦表面。
根據實施例之晶片結構可包括單一晶粒組或多個晶粒組，且可或可不包括該等晶粒組之間的晶粒至晶粒佈線。額外地，該等晶片結構亦可包括沿著該等經切塊晶片邊緣側壁之晶粒至晶粒佈線的末端。
可提供根據實施例之晶片結構，而不需要在該BEOL增層結構內之金屬密封結構(例如密封環)，雖然可選地與此類金屬密封結構(包括完整及部分密封結構)組合。
在一實施例中，一種密封一晶片之方法包括在一基材上方所形成之一BEOL增層結構上方形成一圖案化層，形成通過該圖案化層且通過該BEOL增層結構之至少一部分的切塊線道溝槽之一陣列，切塊通過切塊線道開口之陣列以形成部分地通過該基材的切口之一陣列並界定主體區域之一陣列，在切口之該陣列內、且部分地沿著該BEOL增層結構之一頂部表面沉積一保形密封層在該圖案化層上方，移除該圖案化層連同在該圖案化層上之該保形密封層的一部分，及減少該基材之一厚度以打開切口之該陣列並單切複數個晶片。
在一實施例中，使用電漿切塊以切塊通過切塊線道開口之該陣列來形成部分地通過該BEOL增層結構及該基材之切口的該陣列。在一實施例中，使用雷射切塊以形成切塊線道溝槽之該陣列。
在一實施例中，在沉積該保形密封層於該圖案化層上方之前，加寬在覆於切口之該陣列上的該圖案化層中之開口。舉例而言，此可使用微影技術來完成，且可免除在切塊序列中使用多個圖案化層的需求。
100:晶片結構
101:基材
102:背表面
104:前段製程(FEOL)晶粒區域
105:主體區域
106:晶粒
108:裝置
109:焊料凸塊
110:後段製程(BEOL)增層結構
111:層間介電質(ILD)/介電層
112:層間介電質(ILD)/介電層
114:配線層
115:晶片邊緣側壁
116:頂部表面
120:接觸墊
130:保形密封層
131:第一密封層
132:第二密封層
133:唇
137:背表面
140:晶粒至晶粒佈線
141:末端
150:完全金屬密封結構
152:部分金屬密封結構
155:開口
160:圖案化層
162:切塊線道溝槽
164:切口
165:底表面
166:開口
170:裝置區域
172:輸入/輸出區
174:晶粒佈線
4010:操作
4020:操作
4030:操作
4040:操作
4050:操作
4060:操作
〔圖1〕係根據一實施例之包括沿著晶片邊緣側壁的保形密封層之晶片結構的示意截面側視圖繪示。
〔圖2A〕係根據一實施例之包括沿著晶片邊緣側壁(其包括經切塊晶粒至晶粒佈線)的保形密封層之晶片結構的示意截面側視圖繪示。
〔圖2B〕係根據一實施例之包括金屬密封結構及沿著晶片邊緣側壁(其包括經切塊晶粒至晶粒佈線)的保形密封層之晶片結構的示意截面側視圖繪示。
〔圖3A〕係根據一實施例之包括橫跨單一FEOL晶粒區域上方的BEOL增層結構之晶片結構的示意截面側視圖繪示。
〔圖3B〕係根據一實施例之包括橫跨多個FEOL晶粒區域上方的BEOL增層結構之晶片結構的示意截面側視圖繪示。
〔圖3C〕係根據一實施例之包括橫跨以基材形成之複數個裝置上方的BEOL增層結構之晶片結構的示意截面側視圖繪示。
〔圖3D〕係根據一實施例之包括BEOL增層結構(其包括複數個裝置基材)之晶片結構的示意截面側視圖繪示。
〔圖4〕係繪示根據一實施例用於形成包括保形密封層之複數個晶片結構的程序之流程圖。
〔圖5A〕至〔圖5G〕係根據一實施例之用於形成包括保形密封層之複數個晶片結構的程序流程之示意截面側視圖。
〔圖6〕係根據一實施例之包括不同大小的複數個各種晶粒組之晶圓的示意俯視圖繪示。
〔圖7〕係根據一實施例之形成在個別晶粒周圍的保形密封層之示意截面側視圖繪示。
〔圖8〕係根據一實施例之形成在個別晶粒周圍的保形密封層之示意俯視圖繪示。
〔圖9〕係根據一實施例之形成在晶粒組周圍的保形密封層之示意截面側視圖繪示。
〔圖10〕係根據一實施例之形成在晶粒組周圍的保形密封層之示意俯視圖繪示。
〔圖11〕係根據一實施例之形成在具有經切塊晶粒至晶粒佈線的個別晶粒周圍之保形密封層的示意俯視圖繪示。
〔圖12〕係根據一實施例之形成在具有經切塊晶粒至晶粒佈線的晶粒周圍之保形密封層的示意俯視圖繪示。
〔圖13〕係根據一實施例之形成在具有經切塊晶粒至晶粒佈線的晶粒組周圍之保形密封層的示意俯視圖繪示。
〔圖14〕係根據一實施例之形成在具有經切塊晶粒至晶粒佈線的晶粒組周圍之保形密封層的示意俯視圖繪示。
〔圖15〕係根據一實施例之形成在具有部分金屬密封結構及經切塊晶粒至晶粒佈線的個別晶粒周圍之保形密封層的示意俯視圖繪示。
〔圖16〕係根據一實施例之形成在具有部分金屬密封結構及經切塊晶粒至晶粒佈線的晶粒周圍之保形密封層的示意俯視圖繪示。
〔圖17〕係根據一實施例之形成在具有部分金屬密封結構的晶粒組周圍之保形密封層的示意俯視圖繪示。
〔圖18〕係根據一實施例之形成在具有部分金屬密封結構的晶粒組周圍之保形密封層的示意俯視圖繪示。
實施例描述晶片密封結構及製造方法。在一實施例中，晶片結構包括由諸如矽之基材(例如，半導體基材)所形成之主體區域、及橫跨該基材上方之後段製程(BEOL)增層結構。晶片邊緣側壁從基材之背表面延伸至BEOL增層結構之頂部表面且側向地環繞基材及BEOL增層結構。根據實施例，保形密封層覆蓋該等晶片邊緣側壁之至少一第一晶片邊緣側壁及該BEOL增層結構之該頂部表面的一部分，以形成在該BEOL增層結構之該頂部表面周圍的一唇。
在一個態樣中，實施例描述可與傳統密封環結構組合使用或取代傳統密封環結構之保形密封層。根據實施例之保形密封層亦可在多層堆疊上提供夾持力，其可促進保形密封層之黏著及密封性質。保形密封層可額外地產生不可滲透膜。
在另一態樣中，相較於傳統密封環結構，保形密封層可改善晶片區域利用，因為移除了通常保留用於密封環實體空間之區域。舉例而言，傳統密封環結構消耗顯著的晶粒區域及整體晶圓利用，尤其針對較小晶粒。根據實施例，側壁密封層允許分配給傳統密封環之區域的減少，從而增加每晶圓可採集之晶片總數。額外地，可藉由以較低應力程序取代產生高應力的機械切塊(dicing)程序(諸如刀片鋸切)來減少與晶片邊緣側壁之緩衝距離。在此態樣中，實施例描述可程式化切塊技術。舉例而言，此可包括雷射輔助的化學蝕刻切塊流程以切開特定晶粒組區域，其亦可係不規則形狀的。化學式蝕刻可係濕蝕刻或電漿蝕刻，特別係若諸如半導體晶圓(矽)之基材係深的(例如，多於50μm) 時。例示性電漿切塊程序可係(或包括)深反應離子蝕刻(deep reactive-ion etching,DRIE)程序。此類可程式化切塊技術可促進陣列化結構的採集。此外，此類可程式化切塊技術可促進通過非習知FEOL晶粒區域的切塊。此外，此類切塊技術可用以切塊具有非常易碎材料(例如，具有低介電常數之介電質、低k材料)的BEOL結構，否則其可由高應力程序所損壞。額外地，本文中所描述之密封層可提供對抗處理應力之附加的保護以及在顧及易碎層之情況下的密封。
在各種實施例中，參照圖式進行說明。然而，某些實施例可在無這些特定細節之一或多者的情況下實行或可與其他已知的方法及構形結合實行。在下列敘述中，為了提供對實施例的全面瞭解而提出眾多特定細節(例如，特定構形、尺寸、及程序等)。在其他例子中，為了避免不必要地使本實施例失焦，所以並未特別詳細地敘述公知的半導體程序及製造技術。此專利說明書通篇指稱的「一實施例(one embodiment)」係指與該實施例一同描述之具體特徵、結構、構形、或特性係包括在至少一實施例中。因此，此專利說明書通篇於各處出現之詞組「在一實施例中(in one embodiment)」不必然指稱相同實施例。此外，在一或多個實施例中，可以任何合適的方式結合特定特徵、結構、構形、或特性。
如本文所用之「在...上面(above)」、「在...上方(over)」、「至(to)」、「介於...之間(between)」、「橫跨(spanning)」、及「在...上(on)」之用語可指稱一層相對於其他層之一相對位置。一層在另一層「上面」、在另一層「上方」、「橫跨」另一層、或在另一層「上」或者與另一層 「接觸(contact)」可直接與另一層接觸或可具有一或多個中介層。一層介於(多個)層「之間」可直接與該等層接觸或可具有一或多個中介層。
現在參考圖1，提供根據實施例之晶片結構100的截面側視圖繪示。如所示，晶片結構100可包括：主體區域105，其係由包括基材101之多層堆疊所形成、經圖案化至基材101中之第一晶粒106的第一前段製程(front-end-of-the line,FEOL)晶粒區域104、橫跨第一FEOL晶粒區域104上方之後段製程(BEOL)增層結構110、及從基材101之背表面102延伸至BEOL增層結構110之頂部表面116並側向地圍繞FEOL晶粒區域104和BEOL增層結構110的晶片邊緣側壁115。根據實施例，保形密封層130覆蓋晶片邊緣側壁115之至少一第一晶片邊緣側壁及BEOL增層結構110之頂部表面116的一部分，使得保形密封層130在BEOL增層結構110之頂部表面116周圍形成唇134。
根據一些實施例，可選擇(多個)保形密封層130材料來形成對於主體區域105之壓縮應力。此可係垂直應力及/或水平應力。壓縮應力可協助將保形密封層130夾持至主體區域上且促進黏著性。壓縮應力可提供免受機械應力源(諸如破裂)之額外保護。保形密封層130可具有足夠高的楊氏模數、降伏應力、及破裂韌性以保護對抗機械應力源。在一實施例中，基材101係矽基材或絕緣體上矽(silicon on insulator,SOI)基材。保形密封層130可擁有對矽的強黏著性，且不會實質上擴散至矽中以不利地影響裝置效能。在一實施例中，保形密封層130具有大於矽之楊氏模數，諸如大於170GPa(或更具體地300至550GPa，諸如300至400GPa)、及大於基材(例如，矽)之熱膨脹係數(CTE)，諸如大於4ppm/℃。壓縮應力亦可藉由沉積參數來定製。舉例而言，此可藉由高溫沉積程序(其中沉積材料在冷卻後收縮)來促進，提供壓縮應 力。在一些實施例中，保形密封層130可係略微拉伸，且仍作用為不可滲透障壁。
根據實施例之FEOL晶粒區域104可包括晶粒106之主動及被動裝置。接著形成BEOL增層結構110於基材101上方以提供電氣互連。BEOL增層結構110可習知地滿足晶粒106的連接性需求。BEOL增層結構110可使用習知材料來製造，包括金屬配線層114和通孔113(例如銅、鋁等)及絕緣層間介電質(insulating interlayer dielectric,ILD)111、112，諸如氧化物(例如氧化矽、碳摻雜氧化物等)、氮化物(例如氮化矽)、低k材料等。BEOL增層結構110，配線層114可形成在下金屬層M-_low、上金屬層M_high、及中階金屬層M_mid中。上金屬層M_high可具有更粗的線寬及線間距，其中中階金屬層M_mid具有中間線寬及間距，而下金屬層M_low具有更細的線寬及間距。額外地，用於下金屬層及中階金屬層的層間介電質(ILD)111可由low_k材料形成，其可允許更快的濕氣傳輸。因此，當使用更細的配線層時，可根據實施例採取額外預防措施，諸如利用保形密封層130之經切塊晶片邊緣側壁115的鈍化。BEOL增層結構110之頂部表面可包括經暴露接觸墊120，諸如凸塊下金屬層(underbump metallurgy,UBM)墊，且可連接至FEOL晶粒區域104。
直至此點，與圖1相關之描述已聚焦於包括單一晶粒106之單一FEOL晶粒區域104的晶片結構100上。然而，實施例不限於此，且可包括多個晶粒106及對應的FEOL晶粒區域104，其可與BEOL增層結構110內之晶粒至晶粒佈線連接。額外地，在BEOL增層結構110內可選地包括其他結構，諸如金屬密封結構(例如完全或部分密封環)。此外，保形密封層130可形成在任何數目之晶片邊緣側壁115上，從選擇性沉積至單一晶片邊緣側壁115或全部晶片邊 緣側壁115上。沉積至多個晶片邊緣側壁115上可進一步促進在x-y平面(例如側向、水平)中夾持，其中唇134進一步促進在z方向(例如垂直、沿著切塊方向)夾持。
現參考圖2A至圖2B，提供具有額外特徵之晶片結構100的額外繪示。雖然分開繪示並描述，但額外特徵不一定意欲彼此互斥，且替代地意欲繪示根據實施例之保形密封層130的應用之彈性。
圖2A係根據一實施例之包括沿著晶片邊緣側壁115的保形密封層130之晶片結構100(類似於具有經切塊晶粒至晶粒佈線140之額外特徵的相關於圖1所繪示並描述者)的示意截面側視圖繪示。如所示，晶粒至晶粒佈線140之末端141可沿著晶片邊緣側壁115而暴露，其中保形密封層130係直接沉積在末端141上。在所繪示之實施例中，上金屬層M_high可主要用於較低電阻配線的晶粒至晶粒佈線140，且可能有更大彈性以在測試後利用動態的晶粒至晶粒佈線140來形成包括客製化晶粒組之晶片結構100。雖然圖2A之晶片結構100包括單一FEOL晶粒區域104，但利用晶粒至晶粒佈線140，根據實施例之晶片結構100可包括對應於與晶粒至晶粒佈線140連接之分離晶粒106的複數個FEOL晶粒區域104。因此，圖2A之繪示及描述不意欲限於所繪示的特定結構，且替代地意欲繪示包括沿著經切塊晶片邊緣側壁115(包括經切塊晶粒至晶粒佈線140)而沉積之保形密封層130的晶片結構100。
現在參考圖2B，提供根據一實施例之包括金屬密封結構及沿著晶片邊緣側壁115(其包括經切塊晶粒至晶粒佈線140)的保形密封層130之晶片結構100的示意截面側視圖繪示。具體而言，圖2B繪示相鄰於第一晶片邊緣側壁115之部分金屬密封結構152及相鄰於第二晶片邊緣側壁115之完全金屬密 封結構150的組合。完全金屬密封結構150可實質上從下層矽基材101延伸通過BEOL增層結構而至上金屬層M_high並與頂部鈍化層接觸，以提供不可滲透密封。部分金屬密封結構150可包括在BEOL增層結構110之介電層111、112內的一或多個開口。
在所繪示之實施例中，晶粒至晶粒佈線140延伸通過開口155，其係與部分金屬密封結構152垂直地定向。具體而言，開口155係繪示為在部分金屬密封結構152之上，然而開口155亦可在部分金屬密封結構152之下、或之內。根據實施例，晶粒至晶粒佈線140可延伸通過在金屬密封結構152內之多個開口155。
仍參考圖2B，繪示一些額外的可選特徵以展示根據實施例之密封結構設計的彈性。舉例而言，當完全密封結構150經提供相鄰於晶片邊緣側壁115時，保形密封層130係可選地不沉積。在所繪示之實施例中，保形密封層130係沿著包括部分金屬密封結構152之經折衷晶片邊緣側壁115來選擇性地沉積。應理解此一實施例係例示性的，且實施例未受如此限制。
直至此點，相關於圖1至圖2B之描述及繪示已主要涉及包括一或多個晶粒106之晶片結構100。舉例而言，各晶粒106可包括形成在基材101內之晶粒區域104，且覆於BEOL增層結構上。晶粒區域104可包括一或多個主動裝置(例如，用於邏輯功能之電晶體)或被動裝置(例如，電容器、電感器、電阻器等)。因此，如本文中所使用之用語「晶粒(die)」或「晶粒區域(die area)」可包括主動裝置及被動裝置兩者。例示性晶粒106可包括邏輯、記憶體，且可結合多個智慧財產權(intellectual property,IP)核心、或單一IP核心。舉例而言，晶粒106可係包括多個IP核心之系統單晶片(system on chip,SOC)晶 粒、或包括一或多個經分割IP核心之較小的小晶片。在一實施例中，晶粒106包括被動裝置之陣列，諸如電容器陣列，用於與其他電子組件之連接。在一實施例中，本文所描述之晶片結構100不包括晶粒，且替代地可提供離散佈線及/或裝置。舉例而言，晶片結構100可係介接條、或橋，用於連接多個組件。
現在參考圖3A，其係提供根據一實施例之包括橫跨單一FEOL晶粒區域104上方的BEOL增層結構110之晶片結構100的示意截面側視圖繪示。單一FEOL晶粒區域104可包括多個裝置108，諸如主動裝置或被動裝置。在一實施例中，複數個焊料凸塊109可提供在BEOL增層結構110上，例如至接觸墊120上，用於覆晶連接。然而，此係例示性且實施例未受如此限制。
圖3B係類似於圖3A之晶片結構100，其中包括多個晶粒區域104，其可藉由在BEOL增層結構110中之晶粒至晶粒佈線140來連接。現參考圖3C，繪示圖3A至圖3B之變化，其中BEOL增層結構110橫跨在基材101中所形成之複數個裝置108上方。圖3C僅係圖3A或圖3B之替代繪示，其中複數個裝置108可視為在相同晶粒區域104、或不同晶粒區域104中。因此，圖3C繪示例示性實施例，諸如整合式被動裝置，其中複數個裝置108(諸如溝槽電容器)可提供在小晶片結構中以利與另一組件連接。現在參考圖3D，繪示一替代實施例，其中裝置108係可選地形成在BEOL增層結構110內而非在下層基材101中。在此一實施例中，晶片結構100可係介接條、或橋，包括配線層114、及可選地一或多個裝置108。在一實施例中，晶片結構100不包括晶粒區域104。應理解到，可組合圖3A至圖3D中所繪示之晶片結構100。舉例而言，裝置108可形成在基材101及BEOL增層結構100兩者中，其可橫跨一或多個晶粒區域上方。
現在轉到圖4及圖5A至圖5G，其係提供根據一實施例之用於形成包括保形密封層之複數個晶片結構的程序之流程圖及示意截面側視圖繪示。為了清楚及簡明起見，圖4中所提供之流程圖係與圖5A至圖5G中之繪示同時描述。此外，雖然例示性程序流程繪示複數個晶片結構100之形成，各包括單一FEOL晶粒區域104，但實施例未受如此限制，且可包括具有多個FEOL晶粒區域104之多晶粒組晶片結構100、或本文中所描述之替代晶片結構中的任一者。
根據實施例，雷射切塊及化學蝕刻切塊(諸如電漿切塊)之組合可用以提供各種陣列之客製化採集。此等可程式化切塊技術亦可用以為切塊區域的選擇提供額外彈性，並支援具有經降低街道寬度或材料損失的精細切塊。在操作中，可接收包括具有完全晶粒至晶粒佈線之FEOL晶粒區域104及BEOL增層結構110的陣列晶圓，且測試良好及不良的FOEL晶粒區域104。接著使用此資訊以產生識別晶片結構100之有效晶粒106組的映圖。
在操作4010處，圖案化層(諸如剝離光阻劑或其他遮罩材料)係使用諸如旋轉塗佈之合適方法而形成在完全建立晶圓之BEOL增層結構上方，如圖5A中所示。切塊工具接著擷取映圖且可執行可程式化切塊。在操作4020處，切塊工具可首先形成通過圖案化層160及BEOL增層結構110之切塊線道溝槽162的陣列，如圖5B中所示。切塊線道溝槽162可部分地或完全地通過BEOL增層結構110而形成，以暴露基材101。因此，此雷射切塊操作亦可切割通過任何可能存在於切塊線道中之晶粒至晶粒佈線140。雷射切割通過圖案化層160及BEOL增層結構110可避免額外的微影操作，且可經良好地界定(例如，<1μm邊緣)。在操作4030處，接著實行切塊通過切塊線道開口之陣列，以形成部分地通過下層基材101之切口164的陣列，如圖5C中所示。根據實施 例，此操作可係化學蝕刻切塊操作，諸如電漿切塊或濕式化學切塊，使用圖案化層160作為蝕刻遮罩。化學蝕刻切塊操作可額外地界定複數個主體區域105在多層堆疊中，包括將變成晶片邊緣側壁115者。如利用操作4020至4030所描述之此類可程式化切塊技術可用以達成精細切塊，具有減少的材料損失。此有助於緻密的陣列化結構的整合。額外地，可程式化切塊技術對形狀、尺寸、或佈局限制係非常有彈性的。此允許切塊具有任何形狀之晶粒組的晶片結構之自由度。此能力因此允許使用根據實施例的可程式化切塊對經切塊晶粒組實現額外的可靠性邊限改善。
現在參考圖5D，將覆於陣列切口164之圖案化層160中的開口166加寬。舉例而言，先前對應於切塊線道溝槽162及後續切口164之形成的開口係在圖案化層160內進一步加寬。此可對應於其中使用微影以圖案化開口166之抗蝕劑拉回操作。此接續以操作4040，其中保形密封層130係沉積在圖案化層160上方，在切口164之陣列內，且部分沿著BEOL增層結構110之頂部表面116以形成唇134。如所示，保形密封層130係沿著晶片邊緣側壁115及基材101內之切口164的底表面165沉積。根據實施例，保形密封層130可係單一層或包括多個層。
保形密封層130可由各種材料、或不同材料之層堆疊形成，包括半導體、金屬、半金屬、介電質、陶瓷、及聚合物。材料之選擇可基於至少障壁性質、夾持動作、及至基材中之擴散率，其中較高的楊氏模數及CTE傾向於提供較高的夾持動作。表1中提供例示性材料之清單。
根據實施例，保形密封層130可在主體區域105上施加壓縮應力。此可係在密封層附近的垂直應力及/或水平應力。壓縮應力可協助將保形密封層130夾持至主體區域上且促進黏著性。垂直應力亦可協助將堆疊固持在一起。舉例而言，此可藉由高溫沉積程序(其中沉積材料在冷卻後收縮)來促進，提供壓縮應力。保形密封層130可由合適材料形成，包括氧化物(例如，氧化鋁)、氮化物(例如，氮化矽、氮化鈦、碳氮化鈦、氮化鉻、氮化鈦鋁、氮化鉻鈦鋁、氮化鋯)、金屬、及金屬氧化物。合適的沉積方法包括(但不限於)化學氣相沉積(chemical vapor deposition,CVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、原子層沉積(atomic layer deposition,ALD)、及物理氣相沉積(physical vapor deposition,PVD)。在一實施 例中，保形密封層130具有大於矽之楊氏模數，諸如大於170GPa(或更具體地300至400GPa)、及大於矽之熱膨脹係數(CTE)，諸如大於4ppm/℃。
在沉積保形密封層130之後，可接著於操作4050移除圖案化層160，連同在圖案化層160之上的保形密封層130之一部分，且如圖5F中所示。接著可翻轉多層堆疊，且將基材101之厚度減少，以於操作4060打開切口164之陣列，其亦具有單切複數個晶片結構100的效果，如圖5G中所示。厚度之減少可化學地實行，或透過背面研磨操作，諸如化學機械研磨(chemical mechanical polishing,CMP)，其中背表面102之深度經減少超過切口164之底表面165。因此，基材101之背表面102可形成具有保形密封層130之背表面137的平坦表面。
現在參考圖6，提供根據一實施例之包括配置在不同大小的晶粒106組中之複數個各種FEOL晶粒區域104的晶圓(基材101)之示意俯視圖繪示。具體而言，圖6繪示類似於圖5F之處理的一例示性階段，在保形密封層130之沉積後且在背面研磨以單切各晶片結構100前。然而，應理解，圖6中所提供之繪示展示保形密封層130輪廓，通常當其可能在單切之後呈現，以展示晶片結構100之間的切塊線道。
如所示，相鄰的FEOL晶粒區域104可與晶粒至晶粒佈線140互連以形成具有任何數目之晶粒組的晶片結構100。具體地繪示者係1X、2X、4X、8X之晶粒組。各FEOL晶粒區域104可具有與相鄰晶粒區域104分離的相異電路區塊。各FEOL晶粒區域104可表示完整的系統或子系統。相鄰的FEOL晶粒區域104可執行相同或不同的功能。在一實施例中，使用晶粒至晶粒佈線互連的FEOL晶粒區域104可包括連結至具有另一功能(諸如類比、無線(例如，射頻(radio frequency,RF))、或無線輸入/輸出)之FEOL晶粒區域104的數位晶 粒區域，舉非限制性實例而言。無論是否具有相同或不同的功能，經連結FEOL晶粒區域104可使用相同的處理節點形成。無論各FEOL晶粒區域104包括完整系統或係經連結子系統，晶粒至晶粒佈線140可係晶粒間佈線(不同系統)或晶粒內佈線(相同系統內的不同或相同的子系統)。舉例而言，晶粒至晶粒內佈線可連接系統單晶片(SOC)內的不同子系統，其中晶粒至晶粒間佈線可連接不同的SOC，然而此係說明性的，且實施例不限於SOC。
根據實施例，任何或全部的FEOL晶粒區域104邊緣可經組態以包括晶粒至晶粒佈線140。如圖6中所示，切塊或劃線線道可定位在任何位置以調節產率(例如，不良晶粒)或需求(例如，對更大晶粒組的需求)。可(或不)通過FEOL晶粒區域104之間的晶粒至晶粒佈線140來實行切塊。舉例而言，在基材101上之頂部五列係繪示為具有沉積在預定晶片結構100晶粒組周圍的選擇性保形密封層130。特定晶粒106組可在完成晶粒至晶粒佈線140前之初始晶粒區域測試後、或在包括晶粒至晶粒佈線140之BEOL增層結構的完成後已判定。有瑕疵的FEOL晶粒區域(以「X」標記)可導致通過晶粒至晶粒佈線140來實行切塊，否則該晶粒至晶粒佈線將已連接晶片結構110內之相鄰晶粒區域104。底部兩列展示一略微不同的組態，其中晶粒至晶粒佈線140連接在底部兩列中之全部FEOL晶粒區域104，且晶粒組判定係在晶粒至晶粒佈線之形成後做出。在此組態中，切塊線道將通過晶粒至晶粒佈線140。根據實施例的採集及晶片密封技術可促進晶圓利用率之改善及更多的晶粒或組件之採集。例如，此可藉由能夠採集不同形狀或不規則形狀的晶粒組，以及利用可程式化切塊方法而實現。
為了繪示保形密封層130及可程式化切塊方法之彈性，各種例示性實施方案係相關於圖7至圖18而描述及繪示。應瞭解，以下實例說明不同特徵，且不必然彼此限制，且可在各種單一及多個晶粒組配置中組合。類似於圖6，圖7至圖18繪示在保形密封層130之沉積後、且在背面研磨前的例示性實施例。
參考圖7至圖8，圖7係根據一實施例之形成在個別晶粒106周圍的保形密封層130之示意截面側視圖繪示。圖8係根據一實施例之形成在個別晶粒106周圍的保形密封層之示意俯視圖繪示。因此，圖7至圖8中所繪示之實施例可對應於包括圖6之1X晶粒組的晶片結構100之密封。更具體而言，圖7之截面側視圖繪示係繪示各種配線層M_low、M_mid、M_high，可選地多層保形密封層130，包括沿著晶片邊緣側壁115和BEOL增層結構110之頂部表面116所形成的第一密封層131、及形成在第一密封層131上之第二密封層132。在圖8之例示性俯視圖繪示中，晶片結構100包括FEOL晶粒區域104，其包括裝置區域170及(多個)輸入輸出/區172兩者。在例示性實施方案中，BEOL增層結構110內之晶粒佈線174可連接至(多個)輸入/輸出區172，用於對晶粒至晶粒佈線的潛在連接。舉例而言，晶粒佈線174可包括在上金屬層M_high中之一者內，且連接至具有各種配線層114及通孔113之FEOL晶粒區域104(參見圖1)。在所繪示之例示性實施例中，晶片結構100不包括晶粒至晶粒佈線。
參考圖9至圖10，圖9係根據一實施例之形成在晶粒106組周圍的保形密封層130之示意截面側視圖繪示。圖10係根據一實施例之形成在晶粒組周圍的保形密封層之示意俯視圖繪示。如所示，晶片結構100可包括連接相 鄰晶粒106之內部晶粒至晶粒佈線140。因此，圖9至圖10中所繪示之實施例可對應於包括類似於圖6中所繪示者之2X晶粒組的晶片結構100之密封。
參考圖11至圖12，圖11係根據一實施例之形成在具有經切塊晶粒至晶粒佈線140的個別晶粒106周圍之保形密封層130的示意俯視圖繪示。圖12係根據一實施例之形成在具有經切塊晶粒至晶粒佈線140的晶粒106周圍之保形密封層的示意俯視圖繪示。圖11至圖12中所繪示之實施例可對應於包括類似於圖6中所繪示者之1X’晶粒組的晶片結構100之密封。
參考圖13至圖14，圖13係根據一實施例之形成在具有經切塊晶粒至晶粒佈線140的晶粒106組周圍之保形密封層130的示意俯視圖繪示。圖14係根據一實施例之形成在具有經切塊晶粒至晶粒佈線的晶粒組周圍之保形密封層的示意俯視圖繪示。圖13至圖14中所繪示之實施例可對應於包括類似於圖6中所繪示者之2X’晶粒組的晶片結構100之密封。
參考圖15至圖16，圖15係根據一實施例之形成在具有部分金屬密封結構152及經切塊晶粒至晶粒佈線140的個別晶粒106周圍之保形密封層130的示意俯視圖繪示。圖16係根據一實施例之形成在具有部分金屬密封結構152及經切塊晶粒至晶粒佈線140的晶粒周圍之保形密封層的示意俯視圖繪示。具體而言，圖15至圖16繪示根據實施例之保形密封層130與經折衷、或部分金屬密封結構152的相容性。亦可包括完全金屬密封結構150。如所示，部分金屬密封結構152可部分地或完全地形成在晶粒106周圍，其中晶粒至晶粒佈線140係針對所欲晶粒組而完成。可將部分金屬密封結構152併入以為採集互連晶粒組提供設計彈性，同時可將完全金屬密封結構150併入以提供更強固的實體及/或 電保護給晶片結構100內之晶粒。保形密封層130可完全密封相鄰於部分金屬密封結構152之晶片邊緣側壁115。
參考圖17至圖18，圖17係根據一實施例之形成在具有部分金屬密封結構152的晶粒106組周圍之保形密封層130的示意俯視圖繪示。圖18係根據一實施例之形成在具有部分金屬密封結構152的晶粒組周圍之保形密封層的示意俯視圖繪示。圖17至圖18實質上類似於圖15至圖16中所繪示者，其中差異在於其切塊並非通過晶粒至晶粒佈線140來實行。類似地，保形密封層130可完全密封相鄰於部分金屬密封結構152之晶片邊緣側壁115。
雖然未分開繪示，但應瞭解，圖17至圖18之保形密封層130可沿著單一、多個、或全部晶片邊緣側壁115而形成。舉例而言，當內部完全金屬密封結構150位於相鄰晶片邊緣側壁115時，保形密封層130係可選的。
在使用實施例的各種態樣的過程中，所屬技術領域中具有通常知識者將明白上述實施例的組合或變化對於形成經密封晶片結構而言係可行的。雖然已經以結構特徵及/或方法動作之特定語言敘述實施例，應了解附加的申請專利範圍不必受限於所述的特定特徵或行為。替代地，所揭示之特定的特徵或動作應理解為可用於說明之申請專利範圍的實施例。
100:晶片結構
101:基材
102:背表面
104:前段製程(FEOL)晶粒區域
105:主體區域
106:晶粒
110:後段製程(BEOL)增層結構
111:層間介電質(ILD)/介電層
112:層間介電質(ILD)/介電層
114:配線層
115:晶片邊緣側壁
116:頂部表面
120:接觸墊
130:保形密封層

Claims (17)

  1. 一種晶片結構，其包含： 一主體區域，其包括： 一半導體基材，其包括一前側及相對於該前側之一背表面； 經圖案化至該半導體基材中之一第一晶粒之一第一前段製程(front-end-of-the-line, FEOL)晶粒區域； 經圖案化至該半導體基材中之一第二晶粒的一第二FEOL晶粒區域； 一後段製程(back-end-of-the-line, BEOL)增層結構，其橫跨包括該第一FEOL晶粒區域及該第二FEOL晶粒區域之該半導體基材之該前側上方，其中該BEOL增層結構包括一第一部分金屬密封結構、與該第一部分金屬密封結構垂直地定向之一第一開口、一第二部分金屬密封結構及延伸穿過與該第二部分金屬密封結構垂直地定向之一第二開口且連接該第一FEOL晶粒區域及該第二FEOL晶粒區域之一晶粒至晶粒佈線； 晶片邊緣側壁，其從該半導體基材之該背表面延伸至該BEOL增層結構之一頂部表面並側向地圍繞該半導體基材、該第一FEOL晶粒區域、該第二FEOL晶粒區域及該BEOL增層結構，其中該等晶片邊緣側壁之一第一晶片邊緣側壁係側向地相鄰於該第一部分金屬密封結構，其中並無晶粒至晶粒佈線延伸穿過該第一開口；及 一保形密封層，其覆蓋該等晶片邊緣側壁中從該半導體基材之該背表面至該BEOL增層結構之該頂部表面的至少該第一晶片邊緣側壁及該BEOL增層結構之該頂部表面的一部分，其中該保形密封層形成在該BEOL增層結構之該頂部表面周圍的一唇。
  2. 如請求項1之晶片結構，其中該保形密封層覆蓋該等晶片邊緣側壁之全部。
  3. 如請求項1之晶片結構，其中該保形密封層施加一壓縮應力至該主體區域。
  4. 如請求項1之晶片結構，其中該半導體基材包含矽，且該保形密封層係藉由一比矽更高的熱膨脹係數(coefficient of thermal expansion, CTE)來表徵。
  5. 如請求項1之晶片結構，其中該BEOL增層結構包括一完全金屬密封結構，且該等晶片邊緣側壁之一第二晶片邊緣側壁係側向地相鄰於該完全金屬密封結構。
  6. 如請求項1之晶片結構，其中進一步包含形成在該BEOL增層結構中之複數個裝置。
  7. 如請求項1之晶片結構，其中該第一FEOL晶粒區域包括複數個被動裝置。
  8. 如請求項1之晶片結構，其中該第一FEOL晶粒區域包括複數個主動裝置。
  9. 如請求項1之晶片結構，其中該BEOL增層結構包含連接在該第一FEOL晶粒區域與在該第一晶片邊緣側壁處之一第二晶粒至晶粒佈線的一末端之間的該第二晶粒至晶粒佈線。
  10. 如請求項1之晶片結構，其中該保形密封層未覆蓋該半導體基材之該背表面。
  11. 如請求項10之晶片結構，其中該保形密封層包含一金屬層。
  12. 如請求項10之晶片結構，其中該保形密封層包含一絕緣材料層。
  13. 如請求項1之晶片結構，其中該半導體基材之該背表面及該保形密封層形成一平坦表面。
  14. 一種密封一晶片之方法，其包含： 將一第一晶粒之一第一前段製程(FEOL)晶粒區域及一第二晶粒之一第二FEOL晶粒區域圖案化至一半導體基材中； 在包括該第一FEOL晶粒區域及該第二FEOL晶粒區域之該半導體基材之一前側上方形成一後段製程(BEOL)增層結構，該BEOL增層結構包括一第一部分金屬密封結構、與該第一部分金屬密封結構垂直地定向之一第一開口、一第二部分金屬密封結構及延伸穿過與該第二部分金屬密封結構垂直地定向之一第二開口且連接該第一FEOL晶粒區域及該第二FEOL晶粒區域之一晶粒至晶粒佈線，其中並無晶粒至晶粒佈線形成穿過該第一開口； 在該半導體基材之該前側上方之該BEOL增層結構上方形成一圖案化層； 形成通過該圖案化層並通過該BEOL增層結構之至少一部分的一切割通道溝槽陣列； 藉由該切割通道溝槽陣列切割（dicing）以形成部分地通過該半導體基材的一切口陣列並界定一主體區域陣列； 在該切口陣列內、且部分地沿著該BEOL增層結構之一頂部表面而在該圖案化層上方沉積一保形密封層； 移除該圖案化層以及在該圖案化層上之該保形密封層的一部分；及 減少該半導體基材之一厚度以打開該切口陣列並單切（singulate）複數個晶片，各晶片包括從該半導體基材之一背表面延伸至該BEOL增層結構之該頂部表面之晶片邊緣側壁，其中針對該等晶片邊緣側壁之至少一第一晶片邊緣側壁，該保形密封層自該半導體基材之該背表面跨至該BEOL增層結構之該頂部表面，且該等晶片邊緣側壁之該第一晶片邊緣側壁係側向地相鄰於該部分金屬密封結構。
  15. 如請求項14之方法，其中藉由該切割通道溝槽陣列切割以形成部分地通過該BEOL增層結構及該半導體基材的該切口陣列包含電漿蝕刻。
  16. 如請求項15之方法，其中形成通過該圖案化層並通過該BEOL增層結構之至少該部分的該切割通道溝槽陣列包含雷射切割。
  17. 如請求項14之方法，其進一步包含在沉積該保形密封層於該圖案化層上方之前，加寬在覆於該切口陣列的該圖案化層中之開口。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11862557B2 (en) * 2021-09-23 2024-01-02 Apple Inc. Selectable monolithic or external scalable die-to-die interconnection system methodology

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080153265A1 (en) * 2006-12-21 2008-06-26 Texas Instruments Incorporated Semiconductor Device Manufactured Using an Etch to Separate Wafer into Dies and Increase Device Space on a Wafer
US20140120696A1 (en) * 2010-07-06 2014-05-01 Aleksandar Aleksov In-street die-to-die interconnects
US8742583B2 (en) * 2009-01-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring in an integrated circuit die
US20150200146A1 (en) * 2014-01-13 2015-07-16 Douglas M. Reber Semiconductor Manufacturing Using Disposable Test Circuitry Within Scribe Lanes
US20170025471A1 (en) * 2015-07-23 2017-01-26 Globalfoundries Singapore Pte. Ltd. Mram chip magnetic shielding
TW201822309A (zh) * 2016-11-28 2018-06-16 台灣積體電路製造股份有限公司 半導體結構及半導體製造方法
TW201919160A (zh) * 2017-10-31 2019-05-16 台灣積體電路製造股份有限公司 半導體結構
CN112018027A (zh) * 2019-05-31 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、晶圆切割方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6003107A (en) 1996-09-10 1999-12-14 Hewlett-Packard Company Circuitry for providing external access to signals that are internal to an integrated circuit chip package
US7233071B2 (en) 2004-10-04 2007-06-19 International Business Machines Corporation Low-k dielectric layer based upon carbon nanostructures
US20060267154A1 (en) 2005-05-11 2006-11-30 Pitts Robert L Scribe seal structure for improved noise isolation
US7482675B2 (en) 2005-06-24 2009-01-27 International Business Machines Corporation Probing pads in kerf area for wafer testing
US7518229B2 (en) 2006-08-03 2009-04-14 International Business Machines Corporation Versatile Si-based packaging with integrated passive components for mmWave applications
US7723159B2 (en) 2007-05-04 2010-05-25 Stats Chippac, Ltd. Package-on-package using through-hole via die on saw streets
US7955955B2 (en) * 2007-05-10 2011-06-07 International Business Machines Corporation Using crack arrestor for inhibiting damage from dicing and chip packaging interaction failures in back end of line structures
TWI521670B (zh) 2009-05-14 2016-02-11 高通公司 系統級封裝
US8198174B2 (en) 2009-08-05 2012-06-12 International Business Machines Corporation Air channel interconnects for 3-D integration
US8946868B2 (en) 2009-09-30 2015-02-03 Silicon Laboratories Inc. Multiple die layout for facilitating the combining of an individual die into a single die
TWI601242B (zh) * 2010-01-18 2017-10-01 半導體組件工業公司 半導體晶片分割方法
US9064883B2 (en) 2011-08-25 2015-06-23 Intel Mobile Communications GmbH Chip with encapsulated sides and exposed surface
US9252060B2 (en) 2012-04-01 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of OCD measurement noise by way of metal via slots
US20140273463A1 (en) 2013-03-15 2014-09-18 GlobalFoundries, Inc. Methods for fabricating integrated circuits that include a sealed sidewall in a porous low-k dielectric layer
US8937009B2 (en) 2013-04-25 2015-01-20 International Business Machines Corporation Far back end of the line metallization method and structures
US9412662B2 (en) 2014-01-28 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and approach to prevent thin wafer crack
JP2016058532A (ja) 2014-09-09 2016-04-21 ソニー株式会社 固体撮像素子、並びに、電子機器
US10515939B2 (en) 2015-02-17 2019-12-24 Mediatek Inc. Wafer-level package having multiple dies arranged in side-by-side fashion and associated yield improvement method
KR102070665B1 (ko) * 2015-09-02 2020-01-29 차이나 와퍼 레벨 씨에스피 씨오., 엘티디. 패키지 구조 및 패키징 방법
US10283501B2 (en) 2016-03-03 2019-05-07 Gan Systems Inc. GaN-on-Si semiconductor device structures for high current/ high voltage lateral GaN transistors and methods of fabrication thereof
KR20180091307A (ko) 2017-02-06 2018-08-16 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법
US10438896B2 (en) 2017-04-11 2019-10-08 Apple Inc. Interconnecting dies by stitch routing
EP3685440A4 (en) 2017-09-24 2021-09-22 Monolithic 3D Inc. 3D SEMICONDUCTOR COMPONENT, STRUCTURE AND PROCESS
US10644826B2 (en) 2018-02-23 2020-05-05 Advanced Micro Devices, Inc. Flexibile interfaces using through-silicon via technology
US11393771B2 (en) 2018-09-27 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structures in semiconductor packaged device and method of forming same
US11158607B2 (en) 2018-11-29 2021-10-26 Apple Inc. Wafer reconstitution and die-stitching
KR102900016B1 (ko) 2019-07-12 2025-12-15 삼성전자주식회사 재배선 층을 포함하는 반도체 패키지 및 이를 제조하기 위한 방법
US11322464B2 (en) * 2019-10-01 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Film structure for bond pad

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080153265A1 (en) * 2006-12-21 2008-06-26 Texas Instruments Incorporated Semiconductor Device Manufactured Using an Etch to Separate Wafer into Dies and Increase Device Space on a Wafer
US8742583B2 (en) * 2009-01-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring in an integrated circuit die
US20140120696A1 (en) * 2010-07-06 2014-05-01 Aleksandar Aleksov In-street die-to-die interconnects
US20150200146A1 (en) * 2014-01-13 2015-07-16 Douglas M. Reber Semiconductor Manufacturing Using Disposable Test Circuitry Within Scribe Lanes
US20170025471A1 (en) * 2015-07-23 2017-01-26 Globalfoundries Singapore Pte. Ltd. Mram chip magnetic shielding
TW201822309A (zh) * 2016-11-28 2018-06-16 台灣積體電路製造股份有限公司 半導體結構及半導體製造方法
TW201919160A (zh) * 2017-10-31 2019-05-16 台灣積體電路製造股份有限公司 半導體結構
CN112018027A (zh) * 2019-05-31 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、晶圆切割方法

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Publication number Publication date
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