TWI890490B - 記憶晶片、邏輯晶片、晶片堆疊結構和記憶體 - Google Patents

記憶晶片、邏輯晶片、晶片堆疊結構和記憶體

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Abstract

本公開提供了一種記憶晶片、邏輯晶片、晶片堆疊結構和記憶體，邏輯晶片的全域訊號區域，其中具有多個導電通孔組，第i個所述導電通孔組中的4個正常導電通孔一一對應的與第i個所述內部端口組中的4個內部端口電連接，且4個正常導電通孔和4個內部端口的對應關係是基於所述選擇訊號確定的。

Description

記憶晶片、邏輯晶片、晶片堆疊結構和記憶體
本公開涉及半導體技術領域，尤其涉及一種記憶晶片、邏輯晶片、晶片堆疊結構和記憶體。
隨著積體電路技術的發展，半導體器件的生產工藝取得了顯著進步。但是最近幾年，二維半導體技術的發展遇到了各種挑戰：物理極限、現有顯影技術極限以及存儲電子密度極限等。在此背景下，為解決二維半導體器件遇到的困難以及追求更低的單位存儲單元的生產成本，可以利用鍵合工藝(例如：混合鍵合Hybrid bonding、凸塊接合Bumping、引線接合)將多個晶片堆疊以形成三維半導體器件。然而，對於三維半導體器件，不同晶片之間的連接結構仍然存在寄生電容大、寄生電阻大等問題，影響訊號傳輸品質。
本公開實施例提供了一種記憶晶片、邏輯晶片、晶片堆疊結構和記憶體。
第一方面，本公開實施例提供了一種所述記憶晶片的有源面的中心點及其臨近區域被定義為全域訊號區域，且所述全域訊號區域的中心點與所述有源面的中心點重合；所述全域訊號區域具有第一軸線和第二軸線，所述第 一軸線和所述第二軸線互相垂直且相交於所述有源面的中心點，所述第一軸線與所述記憶晶片的第一側邊平行，所述第二軸線與所述記憶晶片的第二側邊平行；所述全域訊號區域沿第三方向被n個導電通孔組貫穿，所述第三方向垂直於所述有源面，n為正整數；每一所述導電通孔組均包括4個正常導電通孔，且第一正常導電通孔和第二正常導電通孔關於第一軸線對稱，第三正常導電通孔和第四正常導電通孔關於所述第一軸線對稱，所述第一正常導電通孔和所述第四正常導電通孔關於第二軸線對稱；所述記憶晶片的內部電路包括n個內部端口組，且每一內部端口組包括4個內部端口；所述記憶晶片還包括n個選擇電路；第i個所述選擇電路，配置為接收並基於選擇訊號，將第i個所述導電通孔組中的4個正常導電通孔一一對應的與第i個所述內部端口組中的4個內部端口電連接；其中，4個正常導電通孔和4個內部端口的對應關係是基於所述選擇訊號確定的，i為小於等於n的正整數。
在一些實施例中，所述內部端口組包括第一內部端口、第二內部端口、第三內部端口和第四內部端口；所述選擇電路，具體配置為若所述選擇訊號為第一預設值，則將所述第一正常導電通孔、所述第二正常導電通孔、所述第三正常導電通孔、所述第四正常導電通孔一一對應的與所述第一內部端口、所述第二內部端口、所述第三內部端口、第i個所述第四內部端口電連接；若所述選擇訊號為第二預設值，則將所述第一正常導電通孔、所述第二正常導電通孔、所述第三正常導電通孔、所述第四正常導電通孔一一對應的與所 述第二內部端口、所述第一內部端口、所述第四內部端口、所述第三內部端口電連接；若所述選擇訊號為第三預設值，則將所述第一正常導電通孔、所述第二正常導電通孔、所述第三正常導電通孔、所述第四正常導電通孔一一對應的與所述第三內部端口、所述第四內部端口、所述第一內部端口、所述第二內部端口電連接；若所述選擇訊號符合為第四預設值，則將所述第一正常導電通孔、所述第二正常導電通孔、所述第三正常導電通孔、所述第四正常導電通孔一一對應的與所述第四內部端口、所述第三內部端口、所述第二內部端口、所述第一內部端口電連接。
在一些實施例中，每4個所述記憶晶片沿第三方向堆疊成1個堆疊單元，每一所述記憶晶片的晶片位置標識碼指示所述記憶晶片在所屬堆疊單元中的位置；所述記憶晶片還包括：譯碼電路，配置為接收所述晶片位置識別碼，若所述晶片位置標識碼指示所述記憶晶片處於第一類位置，則輸出第一預設值的所述選擇訊號；若所述晶片位置標識訊號組指示所述記憶晶片處於第二類位置，則輸出第二預設值的所述選擇訊號；若所述晶片位置標識訊號組指示所述記憶晶片處於第三類位置，則輸出第三預設值的所述選擇訊號；若所述晶片位置標識訊號組指示所述記憶晶片處於第四類位置，則輸出符合第四預設值的所述選擇訊號；其中，處於第一類位置及第三類位置的所述記憶晶片的頂表面沿第三方向朝上，處於第二類位置及第四類位置的所述記憶晶片的頂表面沿第三方向朝下；每一所述記憶晶片的有源面劃分為低位傳輸區域和高位傳輸區域，處於第一類位置的所述記憶晶片中的低位傳輸區域、處於第二類位置的所述記憶 晶片中的高位傳輸區域、處於第三類位置的所述記憶晶片中的高位傳輸區域、處於第四類位置的所述記憶晶片中的低位傳輸區域沿第三方向對齊。
在一些實施例中，每一所述導電通孔組還包括a個第一冗餘導電通孔、a個第二冗餘導電通孔、a個第三冗餘導電通孔和a個第四冗餘導電通孔；a個第一冗餘導電通孔和a個第二冗餘導電通孔關於第一軸線對稱，a個第三冗餘導電通孔和a個第四冗餘導電通孔關於所述第一軸線對稱，a個所述第一冗餘導電通孔和a個所述第四冗餘導電通孔關於第二軸線對稱；a為正整數；對於每一所述導電通孔組，其中的a個所述第一冗餘導電通孔、a個所述第二冗餘導電通孔、所述第一正常導電通孔和所述第二正常導電通孔構成一修復單元，a個所述第三冗餘導電通孔、a個所述第四冗餘導電通孔、所述第三正常導電通孔和所述第四正常導電通孔構成另一修復單元；所述選擇電路，還配置為在任一所述正常導電通孔失效時，利用同一所述修復單元的其他導電通孔代替失效的所述正常導電通孔與對應的所述內部端口電連接。
在一些實施例中，在a=1的情況下，所述選擇電路，具體配置為若所述第一正常導電通孔失效，則利用所述第一冗餘導電通孔或者所述第四正常導電通孔代替所述第一正常導電通孔與對應的內部端口電連接；若所述第四正常導電通孔失效，則利用所述第四冗餘導電通孔或者所述第一正常導電通孔代替所述第四正常導電通孔與對應的內部端口電連接；若所述第二正常導電通孔失效，則利用所述第二冗餘導電通孔或者所述第三正常導電通孔代替所述第二正常導電通孔與對應的內部端口電連接；若所述第三正常導電通孔失效，則利用所述第三冗餘導電通孔或者所述第二正常導電通孔代替所述第三正常導電通孔與對應的內部端口電連接。
在一些實施例中，所述選擇訊號包括第一選擇訊號和第二選擇訊號；第i個所述選擇電路包括第i個第一選擇電路、第i個第二選擇電路、第i個第一訊號輸出電路和第i個第二訊號輸出電路；對於第i個所述第一選擇電路，其一側耦接至第i個所述導電通孔組中的所述第一正常導電通孔、所述第四正常導電通孔、所述第一冗餘導電通孔和所述第四冗餘導電通孔，其另一側耦接至第i個第一次級節點和第i個第四次級節點；所述第一選擇電路，配置為接收並基於第i個第一通孔狀態參數組和所述第一選擇訊號，將耦接的其中一個導電通孔與第i個所述第一次級節點電連接，並將耦接的另一個導電通孔與第i個所述第四次級節點電連接；對於第i個所述第二選擇電路，其一側耦接至第i個所述導電通孔組中的所述第二正常導電通孔、所述第三正常導電通孔、所述第二冗餘導電通孔和所述第三冗餘導電通孔，其另一側耦接至第i個第二次級節點和第i個第三次級節點；所述第二選擇電路，配置為接收並基於第i個第二通孔狀態參數組和所述第一選擇訊號，將耦接的其中一個導電通孔與第i個所述第二次級節點電連接，並將耦接的另一個導電通孔與第i個所述第三次級節點電連接；第i個所述第一訊號輸出電路，配置為接收並基於所述第二選擇訊號，將第i個所述第一次級節點與第i個所述第一內部端口電連接，且將第i個所述第四次級節點與第i個所述第四內部端口電連接；或者，將第i個所述第二次級節點與第i個所述第一內部端口電連接，且將第i個所述第三次級節點與第i個所述第四內部端口電連接；第i個所述第二訊號輸出電路，配置為接收並基於所述第二選擇訊號，將第i個所述第二次級節點與第i個所述第二內部端口電連接，且將第i個所述第三次級節點與第i個所述第三內部端口電連接；或者，將第i個所述第一次級節 點與第i個所述第二內部端口電連接，且將第i個所述第四次級節點與第i個所述第三內部端口電連接。
在一些實施例中，第i個所述第一選擇電路包括第i個第一修復電路、第i個第二修復電路和第i個第一選擇輸出電路；對於第i個所述第一修復電路，其一側分別耦接至第i個所述導電通孔組中的所述第一冗餘導電通孔、所述第一正常導電通孔和所述第四正常導電通孔，其另一側耦接至第i個第一初級節點；所述第一修復電路，配置為接收並基於第i個所述第一通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第一初級節點電連接；對於第i個所述第二修復電路，其一側分別耦接至第i個所述導電通孔組中的所述第一正常導電通孔、所述第四正常導電通孔和所述第四冗餘導電通孔，其另一側耦接至第i個第四初級節點；所述第二修復電路，配置為接收並基於第i個所述第一通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第四初級節點電連接；第i個所述第一選擇輸出電路，配置為接收並基於所述第一選擇訊號，將第i個所述第一初級節點與第i個所述第一次級節點電連接，且將第i個所述第四初級節點與第i個所述第四次級節點電連接；或者，將第i個所述第一初級節點與第i個所述第四次級節點電連接，且將第i個所述第四初級節點與第i個所述第一次級節點電連接。
在一些實施例中，第i個所述第一通孔狀態參數組包括第一狀態參數、第二狀態參數、第三狀態參數和第四狀態參數，且一一對應的指示第i個所述導電通孔組中的所述第一冗餘導電通孔、所述第一正常導電通孔、所述第四正常導電通孔和所述第四冗餘導電通孔是否失效； 第i個所述第一修復電路包括第一切換單元、第二切換單元、第三切換單元、第一邏輯單元、第二邏輯單元和第三邏輯單元；所述第一邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第一預設條件下，輸出使能狀態的第一控制訊號；其中，所述第一預設條件是指所述第一狀態參數為使能狀態且所述第二狀態參數為禁用狀態，或者，所述第一狀態參數和所述第二狀態參數均為使能狀態且所述第三狀態參數和所述第四狀態參數均為禁用狀態；所述第一切換單元，配置為僅在所述第一控制訊號為使能狀態時，控制第i個所述第一冗餘導電通孔與第i個所述第一初級節點電連接；所述第二邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第二預設條件下，輸出使能狀態的第二控制訊號；其中，所述第二預設條件是指所述第二狀態參數為使能狀態，且所述第三狀態參數和所述第四狀態參數至少存在一個處於使能狀態；所述第二切換單元，配置為僅在所述第二控制訊號為使能狀態時，控制第i個所述第一正常導電通孔與第i個所述第一初級節點電連接；所述第三邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第三預設條件下，輸出使能狀態的第三控制訊號；其中，所述第三預設條件是指所述第一狀態參數和所述第二狀態參數均為禁用狀態，且所述第三狀態參數為使能狀態；所述第三切換單元，配置為僅在所述第三控制訊號為使能狀態時，控制第i個所述第四正常導電通孔與第i個所述第一初級節點電連接；其中，任一狀態參數為使能狀態時，指示對應的導電通孔未失效；任一狀態參數為禁用狀態時，指示對應的導電通孔失效。
在一些實施例中，第i個所述第二修復電路包括第四切換單元、第五切換單元、第六切換單元、第四邏輯單元、第五邏輯單元和第六邏輯單元；所述第四邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第四預設條件下，輸出使能狀態的第四控制訊號；其中，所述第四預設條件是指所述第四狀態參數為使能狀態且所述第三狀態參數為禁用狀態，或者，在所述第四狀態參數和所述第三狀態參數均為使能狀態且所述第二狀態參數和所述第一狀態參數均為禁用狀態；所述第四切換單元，配置為僅在所述第四控制訊號為使能狀態時，控制第i個所述第四冗餘導電通孔與第i個所述第四初級節點電連接；所述第五邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第五預設條件下，輸出使能狀態的第五控制訊號；其中，所述第五預設條件是指所述第三狀態參數為使能狀態，且所述第二狀態參數和所述第一狀態參數至少存在一個處於使能狀態；所述第五切換單元，配置為僅在所述第五控制訊號為使能狀態時，控制第i個所述第四正常導電通孔與第i個所述第四初級節點電連接；所述第六邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第六預設條件下，輸出使能狀態的第六控制訊號；其中，所述第六預設條件是指所述第四狀態參數和所述第三狀態參數均為禁用狀態，且所述第二狀態參數為使能狀態；所述第六切換單元，配置為僅在所述第六控制訊號為使能狀態時，控制第i個所述第一正常導電通孔與第i個所述第四初級節點電連接。
在一些實施例中，在所述使能狀態為高位準，所述禁用狀態為低位準的情況下，所述第一邏輯單元包括第一反閘、第一及閘和第一或閘；所述第二邏輯單元包括第二及閘和第二或閘；所述第三邏輯單元包括第三反閘和第 三及閘；所述第四邏輯單元包括第四反閘、第四及閘和第四或閘；所述第五邏輯單元包括第五及閘和第五或閘；所述第六邏輯單元包括第六反閘和第六及閘；所述第一反閘的輸入端接收所述第二狀態參數，所述第一反閘的輸出端與所述第一及閘的一輸入端連接，所述第一及閘的另一輸入端接收所述第一狀態參數，所述第一及閘的輸出端、所述第六及閘的輸出端分別與所述第一或閘的兩輸入端連接，所述第一或閘輸出所述第一控制訊號；所述第二或閘的兩輸入端分別接收所述第三狀態參數和所述第四狀態參數，所述第二或閘的輸出端與所述第二及閘的一輸入端連接，所述第二及閘的另一輸入端接收所述第二狀態參數，所述第二及閘輸出所述第二控制訊號；所述第三反閘的輸入端與所述第五或閘的輸出端連接，所述第三反閘的輸出端與所述第三及閘的一輸入端連接，所述第三及閘的另一輸入端接收所述第三狀態參數，所述第三及閘輸出所述第三控制訊號；所述第四反閘的輸入端接收所述第三狀態參數，所述第四反閘的輸出端與所述第四及閘的一輸入端連接，所述第四及閘的另一輸入端接收所述第四狀態參數，所述第四及閘的輸出端、所述第三及閘的輸出端分別與所述第四或閘的兩輸入端連接，所述第四或閘輸出所述第四控制訊號；所述第五或閘的兩輸入端分別接收所述第一狀態參數和所述第二狀態參數，所述第五或閘的輸出端與所述第五及閘的一輸入端連接，所述第五及閘的另一輸入端接收所述第三狀態參數，所述第五及閘輸出所述第五控制訊號；所述第六反閘的輸入端與所述第二或閘的輸出端連接，所述第六反閘的輸出端與所述第六及閘的一輸入端連接，所述第六及閘的另一輸入端接收所述第二狀態參數，所述第六及閘輸出所述第六控制訊號。
在一些實施例中，第i個所述第二選擇電路包括第i個第三修復單元、第i個第四修復單元、第i個第二選擇輸出電路；對於第i個所述第三修復單元，其一側分別耦接至第i個所述導電通孔組中的第二冗餘導電通孔、第一正常導電通孔和第二正常導電通孔，其另一側耦接至第i個第二初級節點；所述第三修復單元，配置為接收並基於第i個所述第二通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第二初級節點電連接；對於第i個所述第四修復單元，其一側分別耦接至第i個所述導電通孔組中的第二正常導電通孔、正常導電通孔和所述第三冗餘導電通孔，其另一側耦接至第i個第三初級節點；所述第四修復單元，配置為接收並基於第i個所述第二通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第三初級節點電連接；第i個所述第二選擇輸出電路，配置為接收並基於所述第一選擇訊號，將第i個所述第二初級節點與第i個所述第二次級節點電連接，且將第i個所述第三初級節點與第i個所述第三次級節點電連接；或者，將第i個所述第三初級節點與第i個所述第二次級節點電連接，且將第i個所述第二初級節點與第i個所述第三次級節點電連接。
在一些實施例中，第i個所述第二通孔狀態參數組包括第五狀態參數、第六狀態參數、第七狀態參數和第八狀態參數，且一一對應的指示第i個對應的所述導電通孔組中的第二冗餘導電通孔、第二正常導電通孔、第三正常導電通孔和第三冗餘導電通孔是否失效；第i個所述第三修復單元包括第七切換單元、第八切換單元、第九切換單元、第七邏輯單元、第八邏輯單元和第九邏輯單元； 所述第七邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第七預設條件下，輸出使能狀態的第七控制訊號；其中，所述第七預設條件是指所述第五狀態參數為使能狀態且所述第六狀態參數為禁用狀態，或者，所述第五狀態參數和所述第六狀態參數均為使能狀態且所述第七狀態參數和所述第八狀態參數均為禁用狀態；所述第七切換單元，配置為僅在所述第七控制訊號為使能狀態時，控制第i個所述第二冗餘導電通孔與第i個所述第二初級節點電連接；所述第八邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第八預設條件下，輸出使能狀態的第八控制訊號；其中，所述第八預設條件是指所述第六狀態參數為使能狀態，且所述第七狀態參數和所述第八狀態參數至少存在一個處於使能狀態；所述第八切換單元，配置為僅在所述第八控制訊號為使能狀態時，控制第i個所述第二正常導電通孔與第i個所述第二初級節點電連接；所述第九切換單元，配置為僅在第i個所述第二通孔狀態參數組符合第九預設條件下，輸出使能狀態的第九控制訊號；其中，所述第九預設條件是指所述第五狀態參數和所述第六狀態參數均為禁用狀態，且所述第七狀態參數為使能狀態；所述第九切換單元，配置為僅在所述第九控制訊號為使能狀態時，控制第i個所述第三正常導電通孔與第i個所述第二初級節點電連接；其中，任一狀態參數為使能狀態時，指示對應的導電通孔未失效；任一狀態參數為禁用狀態時，指示對應的導電通孔失效。
在一些實施例中，第i個所述第四修復單元包括第十切換單元、第十一切換單元、第十二切換單元、第十邏輯單元、第十一邏輯單元和第十二邏輯單元； 所述第十邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第十預設條件下，輸出使能狀態的第十控制訊號；其中，所述第十預設條件是指所述第八狀態參數為使能狀態且所述第七狀態參數為禁用狀態，或者，所述第七狀態參數和所述第八狀態參數均為使能狀態且所述第五狀態參數和所述第六狀態參數均為禁用狀態；所述第十切換單元，配置為僅在所述第十控制訊號為使能狀態時，控制第i個所述第三冗餘導電通孔與第i個所述第三初級節點電連接；所述第十一邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第十一預設條件下，輸出使能狀態的第十一控制訊號；其中，所述第十一預設條件是指所述第七狀態參數為使能狀態，且所述第六狀態參數和所述第五狀態參數至少存在一個處於使能狀態；所述第十一切換單元，配置為僅在所述第十一控制訊號為使能狀態時，控制第i個所述第三正常導電通孔與第i個所述第三初級節點電連接；所述第十二邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第十二預設條件下，輸出使能狀態的第十二控制訊號；其中，所述第十二預設條件是指所述第八狀態參數和所述第七狀態參數均為禁用狀態，且所述第六狀態參數為使能狀態；所述第十二切換單元，配置為僅在所述第十二控制訊號為使能狀態時，控制第i個所述第二正常導電通孔與第i個所述第三初級節點電連接。
在一些實施例中，在所述使能狀態為高位準，所述禁用狀態為低位準時，所述第七邏輯單元包括第七反閘、第七及閘和第七或閘；所述第八邏輯單元包括第八及閘和第八或閘；所述第九邏輯單元包括第九反閘和第九及閘；所述第十邏輯單元包括第十反閘、第十及閘和第十或閘；所述第十一邏輯 單元包括第十一及閘和第十一或閘；所述第十二邏輯單元包括第十二反閘和第十二及閘；所述第七反閘的輸入端接收所述第六狀態參數，所述第七反閘的輸出端與所述第七及閘的一輸入端連接，所述第七及閘的另一輸入端接收所述第五狀態參數，所述第七及閘的輸出端、所述第十二及閘的輸出端分別與所述第七或閘的兩輸入端連接，所述第七或閘輸出所述第七控制訊號；所述第八或閘的兩輸入端分別接收所述第七狀態參數和所述第八狀態參數，所述第八或閘的輸出端與所述第八及閘的一輸入端連接，所述第八及閘的另一輸入端接收所述第六狀態參數，所述第八及閘輸出所述第八控制訊號；所述第九反閘的輸入端與所述第十一或閘的輸出端連接，所述第九反閘的輸出端與所述第九及閘的一輸入端連接，所述第九及閘的另一輸入端接收所述第七狀態參數，所述第九及閘輸出所述第九控制訊號；所述第十反閘的輸入端接收所述第七狀態參數，所述第十反閘的輸出端與所述第十及閘的一輸入端連接，所述第十及閘的另一輸入端接收所述第六狀態參數，所述第十及閘的輸出端、所述第九及閘的輸出端分別與所述第十或閘的兩輸入端連接，所述第十或閘輸出所述第十控制訊號；所述第十一或閘的兩輸入端分別接收所述第五狀態參數和所述第六狀態參數，所述第十一或閘的輸出端與所述第十一及閘的一輸入端連接，所述第十一及閘的另一輸入端接收所述第七狀態參數，所述第十一及閘輸出所述第十一控制訊號；所述第十二反閘的輸入端與所述第八或閘的輸出端連接，所述第十二反閘的輸出端與所述第十二及閘的一輸入端連接，所述第十二及閘的另一輸入端接收第六狀態參數，所述第十二及閘輸出所述第十二控制訊號。
在一些實施例中，所述導電通孔通過先通孔工藝via-first、中間通孔工藝via-middle、後通孔工藝via-last、背後通孔工藝back side via-last的任意一種工藝或多種工藝進行製備，且同一所述記憶晶片中不同的所述導電通孔之間均相互電隔離。
第二方面，本公開實施例提供了一種邏輯晶片，所述邏輯晶片的有源面的中心點及其臨近區域被定義為全域訊號區域，且所述全域訊號區域的中心點與所述有源面的中心點重合；所述全域訊號區域具有第一軸線和第二軸線，所述第一軸線和所述第二軸線互相垂直且相交於所述有源面的中心點，所述第一軸線與所述邏輯晶片的第一側邊平行，所述第二軸線與所述邏輯晶片的第二側邊平行；所述全域訊號區域沿第三方向被n個導電通孔組貫穿，所述第三方向垂直於所述有源面，n為正整數；每一所述導電通孔組均包括4個正常導電通孔，且第一正常導電通孔和第二正常導電通孔關於第一軸線對稱，第三正常導電通孔和第四正常導電通孔關於所述第一軸線對稱，所述第一正常導電通孔和所述第四正常導電通孔關於第二軸線對稱；所述邏輯晶片還包括n個控制電路，所述邏輯晶片的內部電路包括n個第一訊號端口、n個第二訊號端口、n個第三訊號端口和n個第四訊號端口；第i個所述控制電路，配置為將第i個所述導電通孔組中的第一正常導電通孔、第二正常導電通孔、第三正常導電通孔、第四正常導電通孔一一對應的與第i個所述第一訊號端口、第i個所述第二訊號端口、第i個所述第三訊號端口、第i個所述第四訊號端口電連接。
在一些實施例中，每一所述導電通孔組還包括4a個冗餘導電通孔，且a個第一冗餘導電通孔和a個第二冗餘導電通孔關於第一軸線對稱，a個第 三冗餘導電通孔和a個第四冗餘導電通孔關於所述第一軸線對稱，a個所述第一冗餘導電通孔和a個所述第四冗餘導電通孔關於第二軸線對稱；a個所述第一冗餘導電通孔、a個所述第二冗餘導電通孔、所述第一正常導電通孔和所述第二正常導電通孔構成一修復單元，a個所述第三冗餘導電通孔、a個所述第四冗餘導電通孔、所述第三正常導電通孔和所述第四正常導電通孔構成另一修復單元；第i個所述控制電路，還配置為在任一所述正常導電通孔失效時，利用同一所述修復單元的其他導電通孔代替失效的所述正常導電通孔與對應的訊號端口電連接。
在一些實施例中，在a=1的情況下，所述控制電路，具體配置為若所述第一正常導電通孔失效，則利用所述第一冗餘導電通孔或者所述第四正常導電通孔代替所述第一正常導電通孔與對應的訊號端口電連接；若所述第四正常導電通孔失效，則利用所述第四冗餘導電通孔或者所述第一正常導電通孔代替所述第四正常導電通孔與對應的訊號端口電連接；若所述第二正常導電通孔失效，則利用所述第二冗餘導電通孔或者所述第三正常導電通孔代替所述第二正常導電通孔與對應的訊號端口電連接；若所述第三正常導電通孔失效，則利用所述第三冗餘導電通孔或者所述第二正常導電通孔代替所述第三正常導電通孔與對應的訊號端口電連接。
在一些實施例中，第i個所述控制電路包括第i個第一控制電路和第i個第二控制電路；對於第i個所述第一控制電路，其一側耦接至第i個所述導電通孔組中的所述第一正常導電通孔、所述第四正常導電通孔、所述第一冗餘導電通孔和所述第四冗餘導電通孔，其另一側耦接至第i個所述第一訊號端口和第i個所述第 四訊號端口；第i個所述第一控制電路，配置為接收並基於第i個第一通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第一訊號端口電連接，並將耦接的另一個導電通孔與第i個所述第四訊號端口電連接；對於第i個所述第二控制電路，其一側耦接至第i個所述導電通孔組中的所述第二正常導電通孔、所述第三正常導電通孔、所述第二冗餘導電通孔和所述第三冗餘導電通孔，其另一側耦接至第i個所述第二訊號端口和第i個所述第三訊號端口；第i個所述第二控制電路，配置為接收並基於第i個第二通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第二訊號端口電連接，並將耦接的另一個導電通孔與第i個所述第三訊號端口電連接。
在一些實施例中，第i個所述第一控制電路包括第i個第一修復電路和第i個第二修復電路；對於第i個所述第一修復電路，其一側分別耦接至第i個所述導電通孔組中的所述第一冗餘導電通孔、所述第一正常導電通孔和所述第四正常導電通孔，其另一側耦接至第i個所述第一訊號端口；所述第一修復電路，配置為接收並基於第i個所述第一通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第一訊號端口電連接；對於第i個所述第二修復電路，其一側分別耦接至第i個所述導電通孔組中的所述第一正常導電通孔、所述第四正常導電通孔和所述第四冗餘導電通孔，其另一側耦接至第i個所述四訊號端口；所述第二修復電路，配置為接收並基於第i個所述第一通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第四訊號端口電連接。
在一些實施例中，第i個所述第一通孔狀態參數組包括第一狀態參數、第二狀態參數、第三狀態參數和第四狀態參數，一一對應的指示第i個所述 導電通孔組中的所述第一冗餘導電通孔、所述第一正常導電通孔、所述第四正常導電通孔和所述第四冗餘導電通孔是否失效；第i個所述第一修復電路包括第一切換單元、第二切換單元、第三切換單元、第一邏輯單元、第二邏輯單元和第三邏輯單元；所述第一邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第一預設條件下，輸出使能狀態的第一控制訊號；其中，所述第一預設條件是指所述第一狀態參數為使能狀態且所述第二狀態參數為禁用狀態，或者，所述第一狀態參數和所述第二狀態參數均為使能狀態且所述第三狀態參數和所述第四狀態參數均為禁用狀態時；所述第一切換單元，配置為僅在所述第一控制訊號為使能狀態時，控制第i個所述第一冗餘導電通孔與第i個所述第一訊號端口電連接；所述第二邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第二預設條件下，輸出使能狀態的第二控制訊號；其中，所述第二預設條件是指所述第二狀態參數為使能狀態，且所述第三狀態參數和所述第四狀態參數至少存在一個處於使能狀態；所述第二切換單元，配置為僅在所述第二控制訊號為使能狀態時，控制第i個所述第一正常導電通孔與第i個所述第一訊號端口電連接；所述第三邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第三預設條件下，輸出使能狀態的第三控制訊號；其中，所述第三預設條件是指所述第一狀態參數和所述第二狀態參數均為禁用狀態，且所述第三狀態參數為使能狀態；所述第三切換單元，配置為僅在所述第三控制訊號為使能狀態時，控制第i個所述第四正常導電通孔與第i個所述第一訊號端口電連接； 其中，任一狀態參數為使能狀態時，指示對應的導電通孔未失效；任一狀態參數為禁用狀態時，指示對應的導電通孔失效。
在一些實施例中，第i個所述第二修復電路包括第四切換單元、第五切換單元、第六切換單元、第四邏輯單元、第五邏輯單元和第六邏輯單元；所述第四邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第四預設條件下，輸出使能狀態的第四控制訊號；其中，所述第四預設條件是指所述第四狀態參數為使能狀態且所述第三狀態參數為禁用狀態，或者，在所述第四狀態參數和所述第三狀態參數均為使能狀態且所述第二狀態參數和所述第一狀態參數均為禁用狀態；所述第四切換單元，配置為僅在所述第四控制訊號為使能狀態時，控制第i個所述第四冗餘導電通孔與第i個所述第四訊號端口電連接；所述第五邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第五預設條件下，輸出使能狀態的第五控制訊號；其中，所述第五預設條件是指所述第三狀態參數為使能狀態，且所述第二狀態參數和所述第一狀態參數至少存在一個處於使能狀態；所述第五切換單元，配置為僅在所述第五控制訊號為使能狀態時，控制第i個所述第四正常導電通孔與第i個所述第四訊號端口電連接；所述第六切換單元，配置為僅在第i個所述第一通孔狀態參數組符合第六預設條件下，輸出使能狀態的第六控制訊號；其中，所述第六預設條件是指所述第四狀態參數和所述第三狀態參數均為禁用狀態，且所述第二狀態參數為使能狀態；所述第六切換單元，配置為僅在所述第六控制訊號為使能狀態時，控制第i個所述第一正常導電通孔與第i個所述第四訊號端口電連接。
在一些實施例中，在所述使能狀態為高位準，所述禁用狀態為低位準時，所述第一邏輯單元包括第一反閘、第一及閘和第一或閘；所述第二邏輯單元包括第二及閘和第二或閘；所述第三邏輯單元包括第三反閘和第三及閘；所述第四邏輯單元包括第四反閘、第四及閘和第四或閘；所述第五邏輯單元包括第五及閘和第五或閘；所述第三邏輯單元包括第六反閘和第六及閘；所述第一反閘的輸入端接收所述第二狀態參數，所述第一反閘的輸出端與所述第一及閘的一輸入端連接，所述第一及閘的另一輸入端接收所述第一狀態參數，所述第一及閘的輸出端、所述第六及閘的輸出端分別與所述第一或閘的兩輸入端連接，所述第一或閘輸出所述第一控制訊號；所述第二或閘的兩輸入端分別接收所述第三狀態參數和所述第四狀態參數，所述第二或閘的輸出端與所述第二及閘的一輸入端連接，所述第二及閘的另一輸入端接收所述第二狀態參數，所述第二及閘輸出所述第二控制訊號；所述第三反閘的輸入端與所述第五或閘的輸出端連接，所述第三反閘的輸出端與所述第三及閘的一輸入端連接，所述第三及閘的另一輸入端接收所述第三狀態參數，所述第三及閘輸出所述第三控制訊號；所述第四反閘的輸入端接收所述第三狀態參數，所述第四反閘的輸出端與所述第四及閘的一輸入端連接，所述第四及閘的另一輸入端接收所述第四狀態參數，所述第四及閘的輸出端、所述第三及閘的輸出端分別與所述第四或閘的兩輸入端連接，所述第四或閘輸出所述第四控制訊號；所述第五或閘的兩輸入端分別接收所述第一狀態參數和所述第二狀態參數，所述第五或閘的輸出端與所述第五及閘的一輸入端連接，所述第五及閘的另一輸入端接收所述第三狀態參數，所述第五及閘輸出所述第五控制訊號； 所述第六反閘的輸入端與所述第二或閘的輸出端連接，所述第六反閘的輸出端與所述第六及閘的一輸入端連接，所述第六及閘的另一輸入端接收所述第二狀態參數，所述第六及閘輸出所述第六控制訊號。
在一些實施例中，第i個所述第二控制電路包括第i個第三修復單元、第i個第四修復單元；對於第i個所述第三修復單元，其一側分別耦接至第i個所述導電通孔組中的第二冗餘導電通孔、第一正常導電通孔和第二正常第一狀態參數通孔，其另一側耦接至第i個所述第二訊號端口；所述第三修復單元，配置為接收並基於所述第二通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第二訊號端口電連接；對於第i個所述第四修復單元，其一側分別耦接至第i個所述導電通孔組中的第二正常導電通孔、正常導電通孔和所述第三冗餘導電通孔，其另一側耦接至第i個所述第三訊號端口；所述第四修復單元，配置為接收並基於所述第二通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第三訊號端口電連接。
在一些實施例中，第i個所述第二通孔狀態參數組包括第五狀態參數、第六狀態參數、第七狀態參數和第八狀態參數，且一一對應的用於指示第i個所述導電通孔組中的第二冗餘導電通孔、第二正常導電通孔第三正常導電通孔和第三冗餘導電通孔是否失效；第i個所述第三修復單元包括第七切換單元、第八切換單元、第九切換單元、第七邏輯單元、第八邏輯單元和第九邏輯單元；所述第七邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第七預設條件下，輸出使能狀態的第七控制訊號；其中，所述第七預設條件是指所述第五狀態參數為使能狀態且所述第六狀態參數為禁用狀態，或者，所述第 五狀態參數和所述第六狀態參數均為使能狀態且所述第七狀態參數和所述第八狀態參數均為禁用狀態；所述第七切換單元，配置為僅在所述第七控制訊號為使能狀態時，控制第i個所述第二冗餘導電通孔與第i個所述第二訊號端口電連接；所述第八邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第八預設條件下，輸出使能狀態的第八控制訊號；其中，所述第八預設條件是指所述第六狀態參數為使能狀態，且所述第七狀態參數和所述第八狀態參數至少存在一個處於使能狀態；所述第八切換單元，配置為僅在所述第八控制訊號為使能狀態時，控制第i個所述第二正常導電通孔與第i個所述第二訊號端口電連接；所述第九邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第九預設條件下，輸出使能狀態的第九控制訊號；其中，所述第九預設條件是指所述第五狀態參數和所述第六狀態參數均為禁用狀態，且所述第七狀態參數為使能狀態；所述第九切換單元，配置為僅在所述第九控制訊號為使能狀態時，控制所述第三正常導電通孔與第i個所述第二訊號端口電連接；其中，任一狀態參數為使能狀態時，指示對應的導電通孔未失效；任一狀態參數為禁用狀態時，指示對應的導電通孔失效。
在一些實施例中，所述第四修復單元包括第十切換單元、第十一切換單元、第十二切換單元、第十邏輯單元、第十一邏輯單元和第十二邏輯單元；所述第十邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第十預設條件下，輸出使能狀態的第十控制訊號；其中，所述第十預設條件是指所述第八狀態參數為使能狀態且所述第七狀態參數為禁用狀態時，或者，所述 第八狀態參數和所述第七狀態參數均為使能狀態且所述第六狀態參數和所述第五狀態參數均為禁用狀態；所述第十切換單元，配置為僅在所述第十控制訊號為使能狀態時，控制第i個所述第三冗餘導電通孔與第i個所述第三訊號端口電連接；所述第十一邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第十一預設條件下，輸出使能狀態的第十一控制訊號；其中，所述第十一預設條件是指所述第七狀態參數為使能狀態，且所述第六狀態參數和所述第五狀態參數至少存在一個處於使能狀態；所述第十一切換單元，配置為僅在所述第十一控制訊號為使能狀態時，控制第i個所述第三正常導電通孔與第i個所述第三訊號端口電連接；所述第十二邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第十二預設條件下，輸出使能狀態的第十二控制訊號；其中，所述第十二預設條件是指所述第八狀態參數和所述第七狀態參數均為禁用狀態，且所述第六狀態參數為使能狀態；所述第十二切換單元，配置為僅在所述第十二控制訊號為使能狀態時，控制第i個所述第二正常導電通孔與第i個所述第三訊號端口電連接。
在一些實施例中，在所述使能狀態為高位準，所述禁用狀態為低位準時，所述第七邏輯單元包括第七反閘、第七及閘和第七或閘；所述第八邏輯單元包括第八及閘和第八或閘；所述第九邏輯單元包括第九反閘和第九及閘；所述第十邏輯單元包括第十反閘、第十及閘和第十或閘；所述第十一邏輯單元包括第十一及閘和第十一或閘；所述第十二邏輯單元包括第十二反閘和第十二及閘；所述第七反閘的輸入端接收所述第六狀態參數，所述第七反閘的輸出端與所述第七及閘的一輸入端連接，所述第七及閘的另一輸入端接收所述第五狀態 參數，所述第七及閘的輸出端、所述第十二及閘的輸出端分別與所述第七或閘的兩輸入端連接，所述第七或閘輸出第七控制訊號；所述第八或閘的兩輸入端分別接收所述第七狀態參數和所述第八狀態參數，所述第八或閘的輸出端與所述第八及閘的一輸入端連接，所述第八及閘的另一輸入端接收所述第六狀態參數，所述第八及閘輸出所述第八控制訊號；所述第九反閘的輸入端與所述第十一或閘的輸出端連接，所述第九反閘的輸出端與所述第九及閘的一輸入端連接，所述第九及閘的另一輸入端接收所述第七狀態參數，所述第九及閘輸出所述第九控制訊號；所述第十反閘的輸入端接收所述第七狀態參數，所述第十反閘的輸出端與所述第十及閘的一輸入端連接，所述第十及閘的另一輸入端接收所述第六狀態參數，所述第十及閘的輸出端、所述第九及閘的輸出端分別與所述第十或閘的兩輸入端連接，所述第十或閘輸出所述第十控制訊號；所述第十一或閘的兩輸入端分別接收所述第五狀態參數和所述第六狀態參數，所述第十一或閘的輸出端與所述第十一及閘的一輸入端連接，所述第十一及閘的另一輸入端接收所述第七狀態參數，所述第十一及閘輸出所述第十一控制訊號；所述第十二反閘的輸入端與所述第八或閘的輸出端連接，所述第十二反閘的輸出端與所述第十二及閘的一輸入端連接，所述第十二及閘的另一輸入端接收第六狀態參數，所述第十二及閘輸出所述第十二控制訊號。
第三方面，本公開實施例提供了一種晶片堆疊結構，所述晶片堆疊結構包括如第二方面所述的邏輯晶片和至少一個堆疊單元，且所述邏輯晶片和至少一個堆疊單元沿第三方向依次堆疊；每一所述堆疊單元包括沿所述第三方向依次堆疊的第一記憶晶片、第二記憶晶片、第三記憶晶片和第四記憶晶片，所述第三方向與每一所述記憶晶片的頂表面垂直；所述第一記憶晶片、所述第 二記憶晶片、所述第三記憶晶片、所述第四記憶晶片均為如第一方面所述的記憶晶片；所述第一記憶晶片和所述第二記憶晶片以面對面的方式堆疊，所述第二記憶晶片和所述第三記憶晶片以背對背的方式堆疊，所述第三記憶晶片和所述第四記憶晶片以面對面的方式堆疊；第1個所述堆疊單元中的所述第一記憶晶片和所述邏輯晶片以背對面的方式堆疊，或者，第1個所述堆疊單元中的所述第一記憶晶片和所述邏輯晶片以背對背的方式堆疊。
在一些實施例中，所述第一記憶晶片的晶片位置標識碼指示第一類位置，所述第二記憶晶片的晶片位置標識碼指示第二類位置，所述第三記憶晶片的晶片位置標識碼指示第三類位置，所述第四記憶晶片的晶片位置標識碼指示第四類位置；或者，所述第一記憶晶片的晶片位置標識碼指示第一類位置，所述第二記憶晶片的晶片位置標識碼指示第四類位置，所述第三記憶晶片的晶片位置標識碼指示第三類位置，所述第四記憶晶片的晶片位置標識碼指示第二類位置。
在一些實施例中，在所述邏輯晶片和所述第一記憶晶片以背對背的方式堆疊的情況下，所述邏輯晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第四正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道； 所述邏輯晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第三正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第二正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第一正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；其中，i為小於或等於n的正整數。
在一些實施例中，所述邏輯晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第四記憶晶片 中第i個導電通孔組中的第四冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第三冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第二冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第一冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道。
在一些實施例中，在所述邏輯晶片和所述第一記憶晶片以背對背的方式堆疊的情況下，所述邏輯晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第二記憶晶片 中第i個導電通孔組中的第二正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第四正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第三正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第二正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第一正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道。
在一些實施例中，所述邏輯晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第一冗餘導電通孔、 每一所述第二記憶晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第四冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第三冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第二冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第一冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道。
在一些實施例中，對於面對面連接的2個晶片，兩者中所述導電通孔沿所述第三方向對齊的位置通過混合鍵合工藝實現電連接；對於背對背連接 的2個晶片或者對於背對面連接的2個晶片，兩者中所述導電通孔沿所述第三方向對齊的位置通過導電凸塊接合工藝實現電連接；或者，對於面對面連接的2個晶片或者對於背對背連接的2個晶片或者對於背對面連接的2個晶片，兩者中所述導電通孔沿所述第三方向對齊的位置均通過所述混合鍵合工藝實現電連接；或者，對於面對面連接的2個晶片或者對於背對背連接的2個晶片或者對於背對面連接的2個晶片，兩者中所述導電通孔沿所述第三方向對齊的位置均通過所述導電凸塊接合工藝實現電連接。
第四方面，本公開實施例提供了一種記憶體，所述記憶體包括如第三方面中任一項所述的晶片堆疊結構。
本公開實施例提供了一種記憶晶片、邏輯晶片、晶片堆疊結構和記憶體，全域訊號區域中的每一導電通孔均向晶片內部傳輸訊號，提高訊號傳輸效率；同時，通過對稱設置的導電通孔，使得由該記憶晶片所形成的晶片堆疊結構通過導電通孔的直連構型實現了訊號旋轉傳輸效果，寄生電阻和寄生電容都比較小；同時，通過對稱設置的修復單元，可以實現以上結構的冗餘修復功能，提高記憶晶片的穩定性。
90:晶片堆疊結構
70:邏輯晶片
AA’:第一軸線
BB’第二軸線
M1、M2、M3、M4:金屬層
0~7、10、11~14:記憶晶片
D、D0、D1~D3:導電通孔
mux0~mux 7:數據選擇器
CH0、CH1、CH4、CH5:通道
Signal_CH0、Signal_CH1、Signal_CH4、Signal_CH5、SignalA、SignalB、SignalC、SignalD:訊號
SEL_C0、SEL_C1、SEL_C4、SEL_C5:選擇訊號
R0、R1、R2、R3:冗餘導電通孔
11~14:通道訊號區域
20:全域訊號區域
30、31、32:選擇電路
In0~In3:內部端口
21:譯碼電路
CID[1：0]:晶片位置識別碼
Ch0、Ch1:選擇訊號
33、34:訊號輸出電路
Sec0、Sec1、Sec2、Sec3:次級節點
311:第一修復電路
312:第二修復電路
321:第三修復單元
322:第四修復單元
323:選擇輸出電路
412:第一切換單元
422:第二切換單元
432:第三切換單元
411:第一邏輯單元
501:第一反閘
502:第一及閘
503:第一或閘
421:第二邏輯單元
511:第二及閘
512:第二或閘
431:第三邏輯單元
521:第三反閘
522:第三及閘
442:第四切換單元
452:第五切換單元
462:第六切換單元
441:第四邏輯單元
531:第四反閘
532:第四及閘
533:第四或閘
451:第五邏輯單元
541:第五及閘
542:第五或閘
461:第六邏輯單元
551:第六反閘
552:第六及閘
313:選擇輸出電路
Middle0、Middle1、Middle2、Middle3:初級節點
R0E:第一狀態參數
D0E:第二狀態參數
D3E:第三狀態參數
R3E:第四狀態參數
R1E:第五狀態參數
D1E:第六狀態參數
D2E:第七狀態參數
R2E:第八狀態參數
Ctr1:第一控制訊號
Ctr2:第二控制訊號
Ctr3:第三控制訊號
Ctr4:第四控制訊號
Ctr5:第五控制訊號
Ctr6:第六控制訊號
Ctr7:第七控制訊號
Ctr8:第八控制訊號
Ctr9:第九控制訊號
Ctr10:第十控制訊號
Ctr11:第十一控制訊號
Ctr12:第十二控制訊號
612:第七切換單元
622:第八切換單元
632:第九切換單元
611:第七邏輯單元
701:第七反閘
702:第七及閘
703:第七或閘
621:第八邏輯單元
711:第八及閘
712:第八或閘
631:第九邏輯單元
721:第九反閘
722:第九及閘
642:第十切換單元
652:第十一切換單元
662:第十二切換單元
641:第十邏輯單元
731:第十反閘
732:第十及閘
733:第十或閘
651:第十一邏輯單元
741:第十一及閘
742:第十一或閘
661:第十二邏輯單元
751:第十二反閘
752:第十二及閘
80、81、82:控制電路
TA0:第一訊號端口
TA1:第二訊號端口
TA2:第三訊號端口
TA3:第四訊號端口
100:記憶體
90:晶片堆疊結構
E:晶片
T1:頂表面
T2:底表面
dir1:第一方向
dir2:第二方向
dir3:第三方向
E1:基板
E2:器件
T3:有源面
Type1:類型1
Type2:類型2
SC:接觸結構
R1:第一存儲陣列
R2:第二存儲陣列
U1:堆疊單元
圖1為一種晶片的結構示意圖；圖2A為一種晶片堆疊結構的組成示意圖一；圖2B為一種晶片堆疊結構的組成示意圖一；圖3為本公開實施例提供的一種記憶晶片的示意圖； 圖4為本公開實施例提供的一種記憶晶片中全域訊號區域的示意圖一；圖5A為本公開實施例提供的一種記憶晶片的晶片堆疊的示意圖；圖5B為本公開實施例提供的另一種記憶晶片的晶片堆疊的示意圖；圖6為本公開實施例提供的一種記憶晶片中全域訊號區域的示意圖二；圖7為本公開實施例提供的一種記憶晶片中選擇電路的示意圖；圖8為本公開實施例提供的第一選擇電路的局部結構示意圖；圖9A~圖9F為本公開實施例提供的一種記憶晶片中修復過程的示意圖；圖10為本公開實施例提供的第二選擇電路的局部結構示意圖；圖11為本公開實施例提供的一種邏輯晶片的示意圖；圖12為本公開實施例提供的一種邏輯晶片中全域訊號區域的示意圖一；圖13為本公開實施例提供的一種邏輯晶片中選擇電路的示意圖；圖14為本公開實施例提供的第一控制電路的局部結構示意圖；圖15為本公開實施例提供的第二控制電路的局部結構示意圖；圖16為本公開實施例提供的一種晶片堆疊結構的組成結構示意圖；圖17A/圖17B為本公開實施例提供的第一種晶片堆疊結構的具體示意圖；圖18A/圖18B為本公開實施例提供的第二種晶片堆疊結構的具體示意圖；圖19為本公開實施例提供的一種晶片堆疊結構的訊號傳輸示意圖；圖20A/圖20B為本公開實施例提供的一種晶片堆疊結構的修復示意圖；圖21A/圖21B為本公開實施例提供的第三種晶片堆疊結構的具體示意圖；圖22A/圖22B為本公開實施例提供的第四種晶片堆疊結構的具體示意圖；圖23為本公開實施例提供的一種記憶體的組成結構示意圖。
下面將結合本公開實施例中的圖式，對本公開實施例中的技術方案進行清楚、完整地描述。可以理解的是，此處所描述的具體實施例僅用於解釋相關申請，而非對本公開的限定。另外還需要說明的是，為了便於描述，圖式中僅示出了與有關申請相關的部分。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本公開的技術領域的具有通常知識者通常理解的含義相同。本文中所使用的術語只是為了描述本公開實施例的目的，不是旨在限制本公開。
在以下的描述中，涉及到“一些實施例”，其描述了所有可能實施例的子集，但是可以理解，“一些實施例”可以是所有可能實施例的相同子集或不同子集，並且可以在不衝突的情況下相互結合。
需要指出，本公開實施例所涉及的術語“第一\第二\第三”僅僅是區別類似的對象，不代表針對對象的特定排序，可以理解地，“第一\第二\第三”在允許的情況下可以互換特定的順序或先後次序，以使這裡描述的本公開實施例能夠以除了在這裡圖示或描述的以外的順序實施。
在介紹本公開實施例之前，先定義以下實施例涉及到的平面可能用到的描述立體結構的三個方向，以笛卡爾坐標系為例，三個方向可以包括第一方向、第二方向和第三方向。
請參見圖1，半導體晶片E(具體可以為記憶晶片或邏輯晶片)可以包括處於正面的頂表面T1以及處於與正面相對的背面的底表面T2；在忽略頂表面T1和底表面T2的平整度的情況下，定義與半導體晶片E頂表面T1和底表面T2的相交(例如垂直)的方向為第三方向dir3。在半導體晶片E的頂表面T1上，定義兩個彼此垂直的方向，即第一方向dir1和第二方向dir2，且第一方向dir1與半導體晶片E的一邊緣垂直，第二方向dir2與半導體晶片E的另一邊緣垂直。
請參見圖1，半導體晶片E包括基板E1，基板E1用於製作裝置E2(例如電晶體、電容等)的一面形成有源面T3，其基板E1和頂表面T1之間分佈有多個金屬層，例如金屬層M1、金屬層M2、金屬層M3、金屬層M4......圖1中還示出了2種類型(類型1 Type1、類型2 Type2)的導電通孔D(例如：矽導電通孔)，均用於實現不同堆疊晶片之間的訊號連接。
如圖1所示，對於類型1 Type1的導電通孔D，其沿第三方向dir3貫穿底表面T2且貫穿頂表面T1，導電通孔D通過金屬層與晶片E的內部電路連接。
如圖1所示，對於類型2 Type2的導電通孔D，僅沿第三方向dir3貫穿基板E1，需要配合沿第三方向dir3貫穿頂表面T1的接觸結構SC共同實現訊號傳輸；接觸結構SC和導電通孔D並不直接電連接，而是通過金屬層實現間接電連接。例如：圖1中的接觸結構SC連接至金屬層M4，金屬層M4依次經由金屬層M3、金屬層M2連接至金屬層M1，金屬層M1連接至導電通孔D。當然，在其他實施例中接觸結構和導電通孔也可以設計為直接電連接。
同時，導電通孔D的類型並不局限於上述的2種，以上僅為示例。特別地，本公開中呈現的圖式並不意味著是任何特定微電子裝置或其組件的實際視圖，而僅僅是用於描述說明性實施例的理想化表示。因此圖式未必按比例。
下面將結合圖式對本公開各實施例進行詳細說明。
在一實施例中，提供了一種記憶晶片及邏輯晶片，記憶晶片/邏輯晶片均包括沿第三方向貫穿晶片的多個導電通孔，導電通孔用於實現不同晶片間的訊號傳輸，所有的導電通孔均可以位於任意的位置。特別的，每4個導電通孔在功能上可以視為一個導電通孔組，但是這4個導電通孔各自的位置並無限制。
在一種具體的實施例中，將8個上述的記憶晶片和1個邏輯晶片進行堆疊以形成3D記憶體，同時8個記憶晶片各自的導電通孔沿第三方向對齊，且 沿第三方向呈現對齊狀態的9個導電通孔連接形成一條電通路。請參見圖2A，其示出了一種晶片堆疊結構的訊號傳輸示意圖。如圖2A所示，該晶片堆疊結構包括記憶晶片0~7以及邏輯晶片，圖2A對於每一記憶晶片僅示出4個導電通孔D0~D3，且這4個導電通孔D0~D3屬於同一個導電通孔組，此時8個記憶晶片及1個邏輯晶片中的導電通孔D0均是對齊的以形成1條電通路，8個記憶晶片及1個邏輯晶片中的導電通孔D1均是對齊的以形成1條電通路......其餘的導電通孔類似。
同時，每個記憶晶片及邏輯晶片還設置有多個驅動電路(圖2A中僅用虛線框示出其中1個驅動電路，其餘的驅動電路未框出)，且每一個導電通孔都與一個驅動電路連接；每個記憶晶片還設置有多個數據選擇器(例如圖2A中的mux0~mux 7)，每個導電通孔組對應1個數據選擇器，即一個導電通孔組的所有導電通孔均通過各自的驅動電路連接到數據選擇器的數據端口。也就是說，數據選擇器可以選擇將哪一個導電通孔傳輸的訊號輸出至記憶晶片的內部或者將記憶晶片輸出的訊號輸出至哪一個導電通孔。
對於整體存儲器件而言，不同的記憶晶片中的不同區域將分為不同的通道(例如：CH0、CH1、CH4、CH5)進行管理，通道CH0的訊號Signal_CH0通過“邏輯晶片中的導電通孔D0、記憶晶片0中的導電通孔D0──記憶晶片1中的導電通孔D0──記憶晶片2中的導電通孔D0──記憶晶片3中的導電通孔D0──記憶晶片4中的導電通孔D0──記憶晶片5中的導電通孔D0──記憶晶片6中的導電通孔D0──記憶晶片7中的導電通孔D0”所構成的電通路進行傳輸，而記憶晶片0中的數據選擇器mux0和記憶晶片4中的數據選擇器mux4的選擇訊號均為SEL_C0，即訊號Signal_CH0可以經由前述的電通路進入記憶晶片0和記憶晶片4；訊號的輸出過程可類似理解。
從以上可以看出，記憶晶片0僅需要從導電通孔D0獲取訊號，記憶晶片1僅需要從導電通孔D1獲取訊號......即每一記憶晶片僅需要從一個導電通 孔組中的其中一個導電通孔獲取訊號，值得注意的是，不同的記憶晶片可能需要從不同的導電通孔獲取訊號。然而，由於在工藝製造時，所有的記憶晶片需要設計成完全相同的結構(這樣才能最大化節省成本和人力)，所以記憶晶片中的所有導電通孔均需要設計相應的驅動結構和數據選擇器，以便達到結構一致性。進一步地，在採用圖2A所示的晶片堆疊結構時，每個導電通孔均對應一個驅動電路；在該晶片堆疊結構的工作過程中，需要驅動同一個通道中所有記憶晶片中的所有驅動電路，負載較大且寄生電容較大，嚴重影響其中晶片的性能，制約傳輸效率且增加功耗，同時也制約著三維立體器件中晶片堆疊的數量。
在另一種實施例中，請參見圖2B，其示出了另一種晶片堆疊結構的訊號傳輸示意。特別的，圖2B僅對部分導電通孔進行標識(D0~D3)，其他進行了省略，但是對於圖4來說，沿第三方向dir3對齊的導電通孔的標識相同。如圖2B所示，晶片堆疊結構同樣包括沿第三方向dir3對齊的8個記憶晶片和1個邏輯晶片，但是每一記憶晶片中的導電通孔均旋轉連接到另一記憶晶片中不同位置的另一導電通孔，整體實現螺旋上升連接，即通道CH0的訊號Signal_CH0通過“邏輯晶片中的導電通孔D0──記憶晶片0中的導電通孔D1──記憶晶片1中的導電通孔D2──記憶晶片2中的導電通孔D3──記憶晶片3中的導電通孔D0──記憶晶片4中的導電通孔D1──記憶晶片5中的導電通孔D2──記憶晶片6中的導電通孔D3──記憶晶片7中的導電通孔D0”進行傳輸，其餘訊號類似。
這樣，記憶晶片0可以通過邏輯晶片中導電通孔D0的輸出端獲取訊號Signal_CH0，記憶晶片1可以通過記憶晶片0中導電通孔D0的輸入端獲取訊號Signal_CH1，記憶晶片2可以通過記憶晶片1中導電通孔D0的輸入端獲取訊號Signal_CH4，記憶晶片3可以通過記憶晶片2中導電通孔D0的輸入端獲取訊號Signal_CH5......對於每一記憶晶片來說，其每一導電通孔組中僅需要一個導電通孔連接驅動電路，而且不需要設置數據選擇器，能夠減少器件數量，從而減 少寄生電容。然而，相比於圖2A的導電通孔直連構型，圖2B中導電通孔旋轉連接的工藝更加複雜，具體的，圖2B中每個記憶晶片中的相鄰導電通孔之間需要設置水平方向的互連結構(圖2B中僅以五角星標記出了其中一個)，訊號互連結構可以是金屬互連線、導電通孔等，為了實現導電通孔旋轉連接，輸入訊號signal_CH0從邏輯晶片的導電通孔D0必須先向上傳輸至記憶晶片0的導電通孔D0下方的互連結構(並非接入記憶晶片0的導電通孔D0)，再由記憶晶片0的導電通孔D0下方的互連結構水平傳輸至記憶晶片0的導電通孔D1。即：圖2B所示的結構在訊號過程中還需要通過每一記憶晶片中的互連結構，輸出訊號也是類似的，這必然導致會導致寄生電阻增加，同時也增加了工藝複雜程度。
特別的，在圖2A和圖2B的晶片堆疊結構中，所有晶片都是有源面向上的，也就是說不同的記憶晶片之間是背對面堆疊的，記憶晶片和邏輯晶片也是背對面堆疊的，即上方晶片的底表面與下方晶片的頂表面接觸。
綜合來說，一方面，圖2A的晶片堆疊結構需要設置較多的導電通孔傳輸對應的訊號，再加上相應的驅動電路和數據選擇器導致負載和寄生電容較大，圖2B的晶片堆疊結構由於旋轉構型導致寄生電阻較大；另一方面，圖2A和圖2B的堆疊結構都存在一定的問題，且不能直接適用於面對面的堆疊結構。具體來說，如果想要進一步實現面對面的晶片堆疊結構，一種方式為利用兩套遮罩做兩種不同的晶片分別作為有源面向上的晶片和有源面向下的晶片，這種方式工藝複雜度較高，且成本不可控；另外一種多做一組導電通孔，將兩組導電通孔均連接至記憶晶片內的同一個驅動電路，但是這樣會導致記憶晶片內部線道複雜，不僅增加工藝複雜度，也會增加功耗。
本公開的另一實施例中，參見圖3，其示出了本公開實施例提供的一記憶晶片10的結構示意圖，具體可以理解為有源面的剖面示意圖。如圖3所示，記憶晶片10包括m個通道(圖3以m=4為例進行示意)，m個通道沿第一方向 dir1依次排列，每一通道均包括沿第二方向dir2依次分佈第一存儲陣列區域、通道訊號區域和第二存儲陣列區域，且每一通道訊號區域的中心與所屬通道的中心重合。
記憶晶片10的有源面的中心及其臨近區域被定義為全域訊號區域20，且全域訊號區域20的中心點與有源面的中心點重合；m個通道關於全域訊號區域20呈現對稱關係。全域訊號區域20和通道訊號區域均沿第三方向均被許多導電通孔貫穿，且第三方向垂直於有源面。
在這裡，導電通孔可以為矽通孔(Through Silicon Via，TSV)，具體是一種穿透矽晶圓/晶片的垂直互連結構，或者，在其他實施例中，也可以是其他具有導電功能的導電通孔，對此不作具體限定。另外，導電通孔可以採用前述類型1的形式，或者採用前述類型2的形式。
對於全域訊號區域20來說，每一導電通孔均用於傳輸全域訊號，全域訊號被記憶晶片10的全部區域共用；具體來說，全域訊號包括但不限於：復位訊號，上電訊號，堆疊標識訊號SID/CID，電源相關訊號Voltage Monitor，時序相關訊號Timing Aligner。在某些情況下，全域訊號區域20也可以是指焊盤區域。全域訊號可以為可測性設計(Design For Test，DFT)的測試訊號，通過全域訊號可以知道晶片內部電路的工作狀況以及相關訊號的傳輸狀況。另外，因為邏輯晶片中DFT的引腳焊盤(PAD)一般位於晶片中間位置，所以DFT等全域訊號的導電通孔最好是位於晶片中間的較窄區域，即如圖3所示的全域訊號區域20的位置。反之，對於通道訊號區域來說，每一導電通孔均用於傳輸通道訊號，每個通道訊號僅會被相應的通道使用。
請參見圖3，有源面包括第一軸線AA’和第二軸線BB’，第一軸線AA’與記憶晶片10的第一側邊平行，且第一軸線AA’和第二軸線BB’互相垂直交於有源面的中心點。在圖3中，第一軸線AA’沿第一方向dir1延伸，第二軸線BB’ 沿第二方向dir2延伸；在其他的實施例中，也可以第一軸線AA’沿第二方向dir2延伸，第二軸線BB’沿第一方向dir1延伸。
對於全域訊號區域20來說，其中的多個導電通孔被劃分為多個導電通孔組。即，全域訊號區域20沿第三方向dir3被n個導電通孔組貫穿，n為正整數。請參見圖4，每一導電通孔組均包括4個正常導電通孔(D0、D1、D2、D3)，且第一正常導電通孔D0和第二正常導電通孔D1關於第一軸線AA’對稱，第三正常導電通孔D2和第四正常導電通孔D3關於第一軸線AA’對稱，第一正常導電通孔D0和第四正常導電通孔D3關於第二軸線BB’對稱。
請參見圖4，記憶晶片10還包括n個選擇電路30，記憶晶片10的內部電路包括n個內部端口組(In0~In3)，由於篇幅有限，圖4僅示出一個導電通孔組和一個內部端口組。
第i個選擇電路30，配置為接收並基於選擇訊號，將第i個導電通孔組中的4個正常導電通孔一一對應的與第i個內部端口組中的4個內部端口電連接，且4個正常導電通孔和4個內部端口的對應關係是基於選擇訊號確定的。
為方便說明，第i個內部端口組均包括第i個第一內部端口In0、第i個第二內部端口In1、第i個第三內部端口In2和第i個第四內部端口In3。
請參見表1，第i個選擇電路，配置為(1)若選擇訊號為第一預設值，則將第i個導電通孔組中的第一正常導電通孔D0、第二正常導電通孔D1、第三正常導電通孔D2、第四正常導電通孔D3一一對應的與第i個第四內部端口In3、第i個第三內部端口In2、第i個第二內部端口In1、第i個第一內部端口In0電連接，即表1中的情況1；(2)若選擇訊號為第二預設值，將第i個導電通孔組中的第一正常導電通孔D0、第二正常導電通孔D1、第三正常導電通孔D2、第四正常導電通孔D3一一對應的與第i個第二內部端口In1、第i個第一內部端口In0、第i個第四內部端口In3、第i個第三內部端口In2電連接，即表1中的情況2；(3)若 選擇訊號為第三預設值，則將第i個導電通孔組中的第一正常導電通孔D0、第二正常導電通孔D1、第三正常導電通孔D2、第四正常導電通孔D3一一對應的與第i個第三內部端口In2、第i個第四內部端口In3、第i個第一內部端口In0、第i個第二內部端口In1電連接，即表1中的情況3；(4)若選擇訊號符合為第四預設值，則將第i個導電通孔組中的第一正常導電通孔D0、第二正常導電通孔D1、第三正常導電通孔D2、第四正常導電通孔D3一一對應的與第i個第四內部端口In3、第i個第三內部端口In2、第i個第二內部端口In1、第i個第一內部端口In0電連接，即表1中的情況4。
請參見前述的圖2A或者圖2B，邏輯晶片和多個記憶晶片10沿第三方向dir3堆疊以形成晶片堆疊結構；在晶片堆疊結構中，每4個記憶晶片10形成1個堆疊單元。同時，每一記憶晶片10具有晶片位置識別碼CID和晶片位置識別碼SID，晶片位置識別碼CID指示記憶晶片10在所屬的堆疊單元中的位置；堆疊位置識別碼SID指示記憶晶片10所屬的堆疊單元在所屬的晶片堆疊結構中的位置。
以1個邏輯晶片和8個記憶晶片10堆疊(每4個記憶晶片10為一個堆疊單元，共2個堆疊單元)而成的晶片堆疊單元為例，此時CID有2位子訊號CID[1：0]，SID有2位子訊號SID[1：0]，晶片位置識別碼CID[1：0]是由晶片位置標識訊號組CID0[3：0]譯碼而來的。特別的，在記憶晶片10的正常工作階段，從邏輯晶片一側(即自下至上)進行編號，此時每一晶片的CID[1：0]和SID[1：0]如表2 所示；在記憶晶片10的初始化階段，從遠離邏輯晶片一側(即自上至下)進行編號，這種情況暫未示出，但可進行對應理解。
特別地，在本公開實施例中，不同的記憶晶片10在晶片堆疊結構中的擺放位置不同，為方便說明，每一記憶晶片10的有源面(第一方向dir1和第二方向dir2所在的平面)劃分為低位傳輸區域和高位傳輸區域，請參見圖5A，每一晶片的箭頭方向為高位傳輸區域。
在本公開實施例中，將記憶晶片10的位置劃分為4類：處於第一類位置及第三類位置的記憶晶片的頂表面T1沿第三方向dir3朝上，處於第二類位置及第四類位置的記憶晶片的頂表面T1沿第三方向dir3朝下；每一記憶晶片的有源 面劃分為低位傳輸區域和高位傳輸區域，處於第一類位置的記憶晶片中的低位傳輸區域、處於第二類位置的記憶晶片中的高位傳輸區域、處於第三類位置的記憶晶片中的高位傳輸區域、處於第四類位置的記憶晶片中的低位傳輸區域沿第三方向dir3對齊。
在一種堆疊方式中，請參見圖5A，(1)第一記憶晶片11處於第一類位置，第二記憶晶片12處於第二類位置，第三記憶晶片13處於第三類位置，第四記憶晶片14處於第四類位置； 在另一種堆疊方式中，請參見圖5B，(1)第一記憶晶片11處於第一類位置，第二記憶晶片12處於第四類位置，第三記憶晶片13處於第三類位置，第四記憶晶片14處於第二類位置。
請參見圖6，記憶晶片10還包括：譯碼電路21，配置為接收晶片位置識別碼CID[1：0]，若晶片位置識別碼CID[1：0]指示第一類位置，則輸出第一預設值的選擇訊號；若晶片位置識別碼CID[1：0]指示第二類位置，則輸出第二預設值的選擇訊號；若晶片位置識別碼CID[1：0]指示第三類位置，則輸出第三預設值的選擇訊號；若晶片位置識別碼CID[1：0]指示第四類位置，則輸出符合第四預設值的選擇訊號。
在另一些實施例中，譯碼電路21也可以根據晶片位置識別碼CID0[3：0]產生選擇訊號。
在一些實施例中，請參見圖6，每一導電通孔組還包括a個第一冗餘導電通孔R0、a個第二冗餘導電通孔R1、a個第三冗餘導電通孔R2和a個第四冗餘導電通孔R3；圖6暫時以a=1為例示出，但是a可以取其他正整數。如圖6所示，a個第一冗餘導電通孔R0和a個第二冗餘導電通孔R1關於第一軸線AA’對稱，a個第三冗餘導電通孔R2和a個第四冗餘導電通孔R3關於第一軸線AA’對稱，a個第一冗餘導電通孔R0和a個第四冗餘導電通孔R3關於第二軸線BB’對稱。
對於每一導電通孔組，a個第一冗餘導電通孔R0、a個第二冗餘導電通孔R1、第一正常導電通孔D0和第二正常導電通孔D1構成一個修復單元，a個第三冗餘導電通孔R2、a個第四冗餘導電通孔R3、第三正常導電通孔D2和第四正常導電通孔D3構成另一個修復單元； 選擇電路30，還配置為在任一正常導電通孔失效時，利用同一修復單元的其他導電通孔代替失效的正常導電通孔與對應的內部端口電連接。示例性的，假設選擇訊號為第一預設值，若第一正常導電通孔D0未失效，則選擇電路30將第一正常導電通孔D0與第一內部端口In0電連接，若第一正常導電通孔D0失效，則將同一修復單元的其他導電通孔與第一內部端口In0電連接。
需要說明的是，導電通孔失效是指該導電通孔以及其沿第三方向對齊的(屬於其他記憶晶片的)其他導電通孔所形成的訊號傳輸通道失效，換言之，對於沿第三方向對齊的多個導電通孔，任一導電通孔損壞均會導致該訊號傳輸通道失效，同時其他的多個導電通孔即使沒有損壞也會進入失效狀態。
在這裡，正常導電通孔是指設計之初即用於傳輸有效訊號的導電通孔，冗餘導電通孔是指設計之初並不用於傳輸任何訊號的導電通孔。但是，在任一正常導電通孔失效時，冗餘導電通孔可以變更為正常導電通孔用於傳輸有效訊號，從而記憶體依然可以正常工作。也就是說，針對同一修復單元，任一正常導電通孔失效時，該正常導電通孔所傳輸的有效訊號沿預設切換方向切換至同一修復單元中的下一導電通孔，具體來說：(1)若被切換的下一導電通孔為冗餘導電通孔，則修復結束，同時該冗餘導電通孔成為新的正常導電通孔；(2)若被切換的下一導電通孔為另一正常導電通孔，則被切換正常導電通孔原本傳輸的訊號繼續沿預設切換方向繼續切換至其下一導電通孔。
這樣，經由選擇電路30，任一修復單元中的任一導電通孔在用於傳輸有效訊號時電連接至記憶晶片10的內部電路，任一修復單元中的任一導電通孔在未傳輸有效訊號時與記憶晶片10的內部電路是電隔離的。
以下以a=1為例提供一種冗餘修復邏輯的示例以便更好的理解前述說明，但以下示例並非是唯一方案，在該具體的實施例中，每一正常導電通孔可以經由2個其他導電通孔進行修復；但這僅是示例。在其他實施例中，可以設置更多的冗餘導電通孔，或者每一正常導電通孔可以經由另外數量的其他導電通孔進行修復。
在一些實施例中，請參見圖6，選擇電路30，具體配置為若第一正常導電通孔D0失效，則利用第一冗餘導電通孔R0或者第四正常導電通孔D3代替第一正常導電通孔D0與對應的內部端口電連接；若第四正常導電通孔D3失效，則利用第四冗餘導電通孔R3或者第一正常導電通孔D0代替第四正常導電通孔D3與對應的內部端口電連接；以及，若第二正常導電通孔D1失效，則利用第二冗餘導電通孔R1或者第三正常導電通孔D2代替第二正常導電通孔D1與對應的內部端口電連接；以及，若第三正常導電通孔D2失效，則利用第三冗餘導電通孔R2或者第二正常導電通孔D1代替第三正常導電通孔D2與對應的內部端口電連接。
需要說明的是，若利用一正常導電通孔代替另一失效的正常導電通孔工作，則還需要另一冗餘導電通孔代替第四正常導電通孔D3與對應的內部端口電連接，直到啟用一個冗餘導電通孔。示例性的，若第四正常導電通孔D3代替第一正常導電通孔D0與對應的內部端口電連接，那麼可能還需要啟用第四冗餘導電通孔R3代替第四正常導電通孔D3與對應的內部端口電連接。
這樣，記憶晶片10中的修復單元具有四象限對稱關係，且其中的正常導電通孔同樣具有四象限對稱關係，從而由邏輯晶片及(同樣具有該特點 的)記憶晶片10所形成的晶片堆疊結構能夠通過導電通孔的直連構型實現了訊號旋轉傳輸效果，寄生電阻和寄生電容都比較小，具體可參見後續描述；同時，通過四象限對稱設置的修復單元，還可以實現以上結構的冗餘修復功能，提高晶片的穩定性。
在一種具體的實施例中，請參見圖7，選擇訊號包括第一選擇訊號Ch0和第二選擇訊號Ch1，第i個選擇電路30包括第i個第一選擇電路31、第i個第二選擇電路32、第i個第一訊號輸出電路33和第i個第二訊號輸出電路34；對於第i個第一選擇電路31，其一側耦接至第i個導電通孔組中的第一正常導電通孔D0、第四正常導電通孔D3、第一冗餘導電通孔R0和第四冗餘導電通孔R3，其另一側耦接至第i個第一次級節點Sec0和第i個第四次級節點Sec3；第i個第一選擇電路31，配置為接收並基於第一通孔狀態參數組和第一選擇訊號Ch0，將耦接的其中一個導電通孔與第i個第一次級節點Sec0電連接，並將耦接的另一個導電通孔與第i個第四次級節點Sec3電連接；對於第i個第二選擇電路32，其一側耦接至第i個導電通孔組中的第二正常導電通孔D1、第三正常導電通孔D2、第二冗餘導電通孔R1和第三冗餘導電通孔R2，其另一側耦接至第i個第二次級節點Sec1和第i個第三次級節點Sec2；第i個第二選擇電路32，配置為接收並基於第二通孔狀態參數組和第一選擇訊號Ch0，將耦接的其中一個導電通孔與第i個第二次級節點Sec1電連接，並將耦接的另一個導電通孔與第i個第三次級節點Sec2電連接；第i個第一訊號輸出電路33，配置為接收並基於第二選擇訊號Ch1，將第i個第一次級節點Sec0與第i個第一內部端口In0電連接，且將第i個第四次級節點Sec3與第i個第四內部端口In3電連接；或者，將第i個第二初級節點Sec1與第i個第一內部端口In0電連接，且將第i個第三次級節點Sec2與第i個第四內部端口In3電連接。
第i個第二訊號輸出電路34，配置為接收並基於第二選擇訊號Ch1，將第i個第二次級節點Sec1與第i個第二內部端口In1電連接，且將第i個第三次級節點Sec2與第i個第三內部端口In2電連接；或者，將第i個第一次級節點Sec0與第i個第二內部端口In1電連接，且將第i個第四次級節點Sec3與第i個第三內部端口In3電連接。
假設每一正常導電通孔失效時，優先利用另一冗餘導電通孔進行修復；若該正常導電通孔和對應的冗餘導電通孔均失效，才會利用另一正常導電通孔進行修復，以下提供一種具體的選擇電路。
請參見圖7，第i個第一選擇電路31包括第i個第一修復電路311、第i個第二修復電路312和第i個第一選擇輸出電路313；對於第i個第一修復電路311，其一側分別耦接至第i個導電通孔組中的第一冗餘導電通孔R0、第一正常導電通孔D0和第四正常導電通孔D3，其另一側耦接至第i個第一初級節點Middle0；第一修復電路311，配置為接收並基於第i個第一通孔狀態參數組，將耦接的第一正常導電通孔D0、第一冗餘導電通孔R0和第四正常導電通孔D3的三者之一與第i個第一初級節點Middle0電連接；對於第i個第二修復電路312，其一側分別耦接至第i個導電通孔組中的第一正常導電通孔D0、第四正常導電通孔D3和第四冗餘導電通孔R3，其另一側耦接至第i個第四初級節點Middle3；第二修復電路312，配置為接收並基於第i個第一通孔狀態參數組，將耦接的第一正常導電通孔D0、第四正常導電通孔D3、第四冗餘導電通孔R3的三者之一與第i個第四初級節點Middle3；第i個第一選擇輸出電路313，配置為接收並第一選擇訊號Ch0，則將第i個第一初級節點Middle0與第i個第一次級節點Sec0電連接，且將第i個第四初級節點Middle3與第i個第四次級節點Sec3電連接；或者，則將第i個第四初級節 點Middle3與第i個第一次級節點Sec0電連接，將第i個第一初級節點Middle0與第i個第四次級節點Sec3電連接。
在一種具體的實施例中，以此為前提：第一預設值是指選擇訊號Ch[1：0]=00，第二預設值是指選擇訊號Ch[1：0]=10，第三預設值是指選擇訊號Ch[1：0]=11，第四預設值是指選擇訊號Ch[1：0]=01。那麼，第一選擇輸出電路313的一種可行性結構請參見圖8。
如圖8所示，每個選擇輸出電路313可包括4個使能傳輸閘，對於其中第1個使能傳輸閘耦接於第一初級節點Middle0和第一次級節點Sec0之間，第2個使能傳輸閘耦接於第一初級節點Middle0和第四次級節點Sec3之間，且第1個使能傳輸閘的使能端接收第一選擇訊號Ch0的反相訊號，第2個使能傳輸閘的使能端接收第一選擇訊號Ch0；第3個使能傳輸閘耦接於第四初級節點Middle3和第一次級節點Sec0之間，第4個使能傳輸閘耦接於第四初級節點Middle3和第四次級節點Sec3之間，且第3個使能傳輸閘的使能端接收第一選擇訊號Ch0，第4個使能傳輸閘的使能端接收第一選擇訊號Ch0的反相訊號。第一訊號輸出電路33和第二訊號輸出電路34的結構與之類似。
在一種具體的實施例中，第i個第一通孔狀態參數組包括第一狀態參數R0E、第二狀態參數D0E、第三狀態參數D3E和第四狀態參數R3E，且一一對應的指示第i個導電通孔組中的第一冗餘導電通孔R0、第一正常導電通孔D0、第四正常導電通孔D3和第四冗餘導電通孔R3是否失效；任一狀態參數為使能狀態時，指示對應的導電通孔未失效；任一狀態參數為禁用狀態時，指示對應的導電通孔失效。
請參見圖8，第i個第一修復電路311包括第一切換單元412、第二切換單元422、第三切換單元432、第一邏輯單元411、第二邏輯單元421和第三邏輯單元431； 第一邏輯單元411，配置為僅在第i個第一通孔狀態參數組符合第一預設條件下，輸出使能狀態的第一控制訊號Ctr1；其中，第一預設條件是指第一狀態參數R0E為使能狀態且第二狀態參數D0E為禁用狀態，或者，第一狀態參數R0E和第二狀態參數D0E均為使能狀態且第三狀態參數D3E和第四狀態參數R3E均為禁用狀態；第一切換單元412，配置為僅在第一控制訊號Ctr1為使能狀態時，控制第i個第一冗餘導電通孔R0與第i個第一初級節點Middle0電連接。
這樣，第一冗餘導電通孔R0代替第一正常導電通孔D0工作(R0與第一初級節點Middle0電連接)發生於以下兩種情況：(1)第一冗餘導電通孔R0未失效且第一正常導電通孔D0失效，請參見圖9A以及圖9E；(2)第一冗餘導電通孔R0、第一正常導電通孔D0未失效且第四正常導電通孔D3、第四冗餘導電通孔R3均失效，此時未失效的第一正常導電通孔D0需要代替失效的第四正常導電通孔D3與對應的內部端口電連接，所以第一冗餘導電通孔R0同樣需要代替第一正常導電通孔D0工作，請參見圖9B。
第二邏輯單元421，配置為僅在第i個第一通孔狀態參數組符合第二預設條件下，輸出使能狀態的第二控制訊號Ctr2；其中，第二預設條件是指第二狀態參數D0E為使能狀態，且第三狀態參數D3E和第四狀態參數R3E至少存在一個處於使能狀態；第二切換單元422，配置為僅在第二控制訊號Ctr2為使能狀態時，控制第i個第一正常導電通孔D0與第i個第一初級節點Middle0電連接。
這樣，請參見圖9C或圖9F，第一正常導電通孔D0正常工作(第一正常導電通孔D0與第一初級節點Middle0電連接)發生於以下情況：(1)第一正常導電通孔D0未失效、第四正常導電通孔D3和第四冗餘導電通孔R3至少有一者未失效。
第三邏輯單元431，配置為僅在第i個第一通孔狀態參數組符合第三預設條件下，輸出使能狀態的第三控制訊號Ctr3；其中，第三預設條件是指第一 狀態參數R0E和第二狀態參數D0E均為禁用狀態，且第三狀態參數D3E為使能狀態；第三切換單元432，配置為僅在第三控制訊號Ctr3為使能狀態時，控制第i個第四正常導電通孔D3與第i個第一初級節點Middle0電連接。
這樣，請參見圖9D，第四正常導電通孔D3代替第一正常導電通孔D0工作(第四正常導電通孔D3與第一初級節點Middle0電連接)存在以下情況：(1)第一正常導電通孔D0、第一冗餘導電通孔R0均失效、第四正常導電通孔D3未失效。
類似的，第i個第二修復電路312包括第四切換單元442、第五切換單元452、第六切換單元462、第四邏輯單元441、第五邏輯單元451和第六邏輯單元461；第四邏輯單元441，配置為僅在第i個第一通孔狀態參數組符合第四預設條件下，輸出使能狀態的第四控制訊號Ctr4；其中，第四預設條件是指第四狀態參數R3E為使能狀態且第三狀態參數D3E為禁用狀態時，或者，在第四狀態參數R3E和第三狀態參數D3E均為使能狀態且第二狀態參數D0E和第一狀態參數R0E均為禁用狀態；第四切換單元442，配置為僅在第四控制訊號Ctr4為使能狀態時，控制第i個第四冗餘導電通孔R3與第i個第四初級節點Middle3電連接。
這樣，第四冗餘導電通孔R3代替第四正常導電通孔D3工作(第四冗餘導電通孔R3與第四初級節點Middle3電連接)發生於以下兩種情況：(1)第四冗餘導電通孔R3未失效且第四正常導電通孔D3失效，請參見圖9F；(2)第四冗餘導電通孔R3、第四正常導電通孔D3未失效且第一正常導電通孔D0、第一冗餘導電通孔R0均失效，此時未失效的第四正常導電通孔D3需要代替失效的第一正常導電通孔D0與對應的內部端口電連接，所以第四冗餘導電通孔R3同樣需要代替第四正常導電通孔D3工作。
第五邏輯單元451，配置為僅在第i個第一通孔狀態參數組符合第五預設條件下，輸出使能狀態的第五控制訊號Ctr5；其中，第五預設條件是指第三狀態參數D3E為使能狀態，且第二狀態參數D0E和第一狀態參數R0E至少存在一個處於使能狀態；第五切換單元452，配置為僅在第五控制訊號Ctr5為使能狀態時，控制第i個第四正常導電通孔D3與第i個第四初級節點Middle3電連接。
這樣，第四正常導電通孔D3正常工作(第四正常導電通孔D3與第四初級節點Middle3電連接)發生於以下情況：(1)第四正常導電通孔D3未失效、第一正常導電通孔D0和第一冗餘導電通孔R0至少有一者未失效，請參見圖9C以及圖9E。
第六切換單元462，配置為僅在第i個第一通孔狀態參數組符合第六預設條件下，輸出使能狀態的第六控制訊號Ctr6；其中，第六預設條件是指第四狀態參數R3E和第三狀態參數D3E均為禁用狀態，且第二狀態參數D0E為使能狀態；第六切換單元462，配置為僅在第六控制訊號Ctr6為使能狀態時，控制第i個第一正常導電通孔D0與第i個第四初級節點Middle3電連接。
這樣，第一正常導電通孔D0代替第四正常導電通孔D3與對應的內部端口電連接發生於以下情況(第一正常導電通孔D0與第四初級節點Middle3電連接)存在以下情況：第四正常導電通孔D3、第四冗餘導電通孔R3均失效且第一正常導電通孔D0未失效，請參見圖9B。
針對以下電路設定：使能狀態為高位準，禁用狀態為低位準，提供上述各個電路單元的可行性結構，但並非唯一結構。
如圖8所示，第一邏輯單元411包括第一反閘501、第一及閘502和第一或閘503；第二邏輯單元421包括第二及閘511和第二或閘512；第三邏輯單元431包括第三反閘521和第三及閘522；第四邏輯單元441包括第四反閘531、第 四及閘532和第四或閘533；第五邏輯單元451包括第五及閘541和第五或閘542；第六邏輯單元461包括第六反閘551和第六及閘552。
第一反閘501的輸入端接收第二狀態參數D0E，第一反閘501的輸出端與第一及閘502的一輸入端連接，第一及閘502的另一輸入端接收第一狀態參數R0E，第一及閘502的輸出端、第六及閘552的輸出端分別與第一或閘503的兩輸入端連接，第一或閘503輸出第一控制訊號Ctr1；第二或閘512的兩輸入端分別接收第三狀態參數D3E和第四狀態參數R3E，第二或閘512的輸出端與第二及閘511的一輸入端連接，第二及閘511的另一輸入端接收第二狀態參數D0E，第二及閘511輸出第二控制訊號Ctr2；第三反閘521的輸入端與第五或閘542的輸出端連接，第三反閘521的輸出端與第三及閘522的一輸入端連接，第三及閘522的另一輸入端接收第三狀態參數D3E，第三及閘522輸出第三控制訊號Ctr3。
第四反閘531的輸入端接收第三狀態參數D3E，第四反閘531的輸出端與第四及閘532的一輸入端連接，第四及閘532的另一輸入端接收第四狀態參數R3E，第四及閘532的輸出端、第三及閘522的輸出端分別與第四或閘533的兩輸入端連接，第四或閘533輸出第四控制訊號Ctr4；第五或閘542的兩輸入端分別接收第一狀態參數R0E和第二狀態參數D0E，第五或閘542的輸出端與第五及閘541的一輸入端連接，第五及閘541的另一輸入端接收第三狀態參數D3E，第五及閘541輸出第五控制訊號Ctr5；第六反閘551的輸入端與第二或閘512的輸出端連接，第六反閘551的輸出端與第六及閘552的一輸入端連接，第六及閘552的另一輸入端接收第二狀態參數D0E，第六及閘552的輸出第六控制訊號Ctr6。
第二選擇電路32和第一選擇電路31的結構相似，其工作原理可以對應理解。
在一些具體的實施例中，如圖10所示，第i個第二選擇電路32包括第i個第三修復單元321、第i個第四修復單元322、第i個第二選擇輸出電路323； 對於第i個第三修復單元321，其一側分別耦接至第i個導電通孔組中的第二冗餘導電通孔R1、第一正常導電通孔D0和第二正常導電通孔D1，其另一側耦接至第i個第二初級節點Middle1；第三修復單元321，配置為接收並基於第i個第二通孔狀態參數組，將耦接的第二正常導電通孔D1、第二冗餘導電通孔R1和第三正常導電通孔D2的三者之一與第i個第二初級節點Middle1電連接；對於第i個第四修復單元322，其一側分別耦接至第i個導電通孔組中的第二正常導電通孔D1、正常導電通孔和第三冗餘導電通孔R2，其另一側耦接至第i個第三初級節點Middle3；第四修復單元322，配置為接收並基於第i個第二通孔狀態參數組，將耦接的第二正常導電通孔D1、第三正常導電通孔D2、第三冗餘導電通孔R2的三者之一與第i個第三初級節點Middle3電連接；第i個第二選擇輸出電路323，配置為接收並基於第一選擇訊號Ch0，將第i個將第二初級節點Middle1與第i個第二次級節點Sec1電連接，且將第i個第三初級節點Middle2與第i個第三次級節點Sec2電連接；或者，將第i個第三初級節點Middle2與第i個第二次級節點Sec1電連接，且將第i個第二初級節點Middle1與第i個第三次級節點Sec2電連接。
類似的，第二選擇輸出電路323同樣由4個使能傳輸閘組成，其原理請參見前述的第一選擇輸出電路313的說明。
在一些實施例中，第i個第二通孔狀態參數組包括第五狀態參數R1E、第六狀態參數D1E、第七狀態參數D2E和第八狀態參數R2E，且一一對應的指示第i個對應的導電通孔組中的第二冗餘導電通孔R1、第二正常導電通孔D1、第三正常導電通孔D2和第三冗餘導電通孔R2是否失效；任一狀態參數為使能狀態時，指示對應的導電通孔未失效；任一狀態參數為禁用狀態時，指示對應的導電通孔失效。
請參見圖10，第i個第三修復單元321包括第七切換單元612、第八切換單元622、第九切換單元632、第七邏輯單元611、第八邏輯單元621和第九邏輯單元631；請參見圖10，第七邏輯單元611，配置為僅在第i個第二通孔狀態參數組符合第七預設條件下，輸出使能狀態的第七控制訊號Ctr7；其中，第七預設條件是指第五狀態參數R1E為使能狀態且第六狀態參數D1E為禁用狀態，或者，第五狀態參數R1E和第六狀態參數D1E均為使能狀態且第七狀態參數D2E和第八狀態參數R2E均為禁用狀態時；第i個第七切換單元612，配置為僅在第七控制訊號Ctr7為使能狀態時，控制第i個第二冗餘導電通孔R1與第i個第三初級節點Middle2電連接。
這樣，第二冗餘導電通孔R1代替第二正常導電通孔D1工作(第二冗餘導電通孔R1與第二初級節點Middle1電連接)發生於以下兩種情況：(1)第二冗餘導電通孔R1未失效且第二正常導電通孔D1失效；(2)第二冗餘導電通孔R1、第二正常導電通孔D1未失效且第三正常導電通孔D2、第三冗餘導電通孔R2均失效，此時未失效的第二正常導電通孔D1需要代替失效的第三正常導電通孔D2與對應的內部端口電連接，所以第二冗餘導電通孔R1同樣需要代替第二正常導電通孔D1工作。
請參見圖10，第八邏輯單元621，配置為僅在第i個第二通孔狀態參數組符合第八預設條件下，輸出使能狀態的第八控制訊號Ctr8；其中，第八預設條件是指第六狀態參數D1E為使能狀態，且第七狀態參數D2E和第八狀態參數R2E至少存在一個處於使能狀態；第八切換單元622，配置為僅在第八控制訊號Ctr8為使能狀態時，控制第i個第二正常導電通孔D1與第i個第三初級節點Middle2電連接。
這樣，第二正常導電通孔D1正常工作(第二正常導電通孔D1與第二初級節點Middle1電連接)發生於以下情況：(1)第二正常導電通孔D1未失效、第三正常導電通孔D2和第三冗餘導電通孔R2至少有一者未失效。
請參見圖10，第九邏輯單元631，配置為僅在第i個第二通孔狀態參數組符合第九預設條件下，輸出使能狀態的第九控制訊號Ctr9；其中，第九預設條件是指第五狀態參數R1E和第六狀態參數D1E均為禁用狀態，且第七狀態參數D2E為使能狀態；第九切換單元632，配置為僅在第九控制訊號Ctr9為使能狀態時，控制第i個第三正常導電通孔D2與第i個第三初級節點Middle2電連接。
這樣，第三正常導電通孔D2代替第二正常導電通孔D1與對應的內部端口電連接發生於以下情況(第三正常導電通孔D2與第二初級節點Middle1電連接)存在以下情況：(1)第二正常導電通孔D1、第二冗餘導電通孔R1均失效、第三正常導電通孔D2未失效。
在一種具體的實施例中，請參見圖10，第四修復單元322包括第十切換單元642、第十一切換單元652、第十二切換單元662、第十邏輯單元641、第十一邏輯單元651和第十二邏輯單元661；請參見圖10，第十邏輯單元641，配置為僅在第i個第二通孔狀態參數組符合第十預設條件下，輸出使能狀態的第七控制訊號Ctr7；其中，第四預設條件是指第八狀態參數R2E為使能狀態且第七狀態參數D2E為禁用狀態時，或者，第八狀態參數R2E和第七狀態參數D2E均為使能狀態且第六狀態參數D1E和第五狀態參數R1E均為禁用狀態；第十切換單元642，配置為僅在第十控制訊號Ctr10為使能狀態時，控制第i個第三冗餘導電通孔R2與第i個第四初級節點電連接。
這樣，第三冗餘導電通孔R2代替第三正常導電通孔D2工作(第三冗餘導電通孔R2與第三初級節點Middle2電連接)發生於以下兩種情況：(1) 第三冗餘導電通孔R2未失效且第三正常導電通孔D2失效；(2)第三冗餘導電通孔R2、第三正常導電通孔D2未失效且第二正常導電通孔D1、第二冗餘導電通孔R1均失效，此時未失效的第三正常導電通孔D2需要代替失效的第二正常導電通孔D1與對應的內部端口電連接，所以第三冗餘導電通孔R2同樣需要代替第三正常導電通孔D2工作。
請參見圖10，第十一邏輯單元651，配置為僅在第i個第二通孔狀態參數組第十一預設條件下，輸出使能狀態的第十一控制訊號Ctr11；其中，第十一預設條件是指第七狀態參數D2E為使能狀態，且第六狀態參數D1E和第四狀態參數R3E至少存在一個處於使能狀態；第十一切換單元652，配置為僅在第十一控制訊號Ctr11為使能狀態時，控制第i個第三正常導電通孔D2與第i個第四初級節點電連接。
這樣，第三正常導電通孔D2正常工作(第三正常導電通孔D2與第三初級節點Middle2電連接)發生於以下情況：(1)第三正常導電通孔D2未失效、第二正常導電通孔D1和第二冗餘導電通孔R1至少有一者未失效。
請參見圖10，第十二邏輯單元661，配置為僅在第i個第二通孔狀態參數組第十二預設條件下，輸出使能狀態的第十二控制訊號Ctr12；其中，第十二預設條件是指第八狀態參數R2E和第七狀態參數D2E均為禁用狀態，且第六狀態參數D1E為使能狀態；第十二切換單元662，配置為僅在第十二控制訊號Ctr12為使能狀態時，控制第i個第二正常導電通孔D1與第i個第四初級節點電連接。
這樣，第二正常導電通孔D1代替第三正常導電通孔D2與對應的內部端口電連接發生於以下情況(第二正常導電通孔D1與第三初級節點Middle2電連接)存在以下情況：第二正常導電通孔D1、第二冗餘導電通孔R1均失效且第三正常導電通孔D2未失效。
在一種具體的實施例中，請參見圖9，在使能狀態為高位準，禁用狀態為低位準時，第七邏輯單元611包括第七反閘701、第七及閘702和第七或閘703；第八邏輯單元621包括第八及閘711和第八或閘712；第九邏輯單元631包括第九反閘721和第九及閘722；第十邏輯單元641包括第十反閘731、第十及閘732和第十或閘733；第十一邏輯單元651包括第十一及閘741和第十一或閘742；第十二邏輯單元631包括第十二反閘751和第十二及閘752。
第七反閘701的輸入端接收第六狀態參數D1E，第七反閘701的輸出端與第七及閘702的一輸入端連接，第七及閘702的另一輸入端接收第五狀態參數R1E，第七及閘702的輸出端、第十二及閘752的輸出端分別與第七或閘703的兩輸入端連接；第八或閘712的兩輸入端分別接收第七狀態參數D2E和第八狀態參數R2E，第八或閘712的輸出端與第八及閘711的一輸入端連接，第八及閘711的另一輸入端接收第六狀態參數D1E；第九反閘721的輸入端與第十一或閘742的輸出端連接，第九反閘721的輸出端與第九及閘722的一輸入端連接，第九及閘722的另一輸入端接收第七狀態參數D2E；第七或閘703輸出第七控制訊號Ctr7，第八及閘711輸出第八控制訊號Ctr8，第九及閘722輸出第九控制訊號Ctr9；第十反閘731的輸入端接收第七狀態參數D2E，第十反閘731的輸出端與第十及閘732的一輸入端連接，第十及閘732的另一輸入端接收第八狀態參數R2E，第十及閘732的輸出端、第九及閘722的輸出端分別與第十或閘733的兩輸入端連接，第十或閘733輸出第十控制訊號Ctr10；第十一或閘742的兩輸入端分別接收第五狀態參數R1E和第六狀態參數D1E，第十一或閘742的輸出端與第十一及閘741的一輸入端連接，第十一及閘741的另一輸入端接收第七狀態參數D2E，第十一及閘741輸出第十一控制訊號Ctr11；第十二反閘751的輸入端與第八或閘712的輸出端連接，第十二反閘751的輸出端與第十二及閘752的一輸入 端連接，第十二及閘752的另一輸入端接收第六狀態參數D1E，第十二及閘752輸出第十二控制訊號Ctr12。
還需要說明的是，以上提及的導電通孔至少可以體現為矽通孔(Through Silicon Via，TSV)，具體是一種穿透矽晶圓/記憶晶片10的垂直互連結構，例如圖1中的類型1；當然，導電通孔也可以採用圖1中的類型2，其與接觸結構共同實現訊號傳輸。在其他實施例中，也可以選用其他的電連接結構作為導電通孔。
導電通孔可以經由以下一種或多種工藝製備：先通孔工藝、中通孔工藝、後通孔工藝及背後通孔工藝。其中，先通孔工藝是指在器件，例如金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET或簡稱MOS管)器件結構製造之前，先進行通孔結構製造的一種通孔工藝方法。中間通孔工藝是在工藝流程的製造過程中形成的通孔結構，常常在形成器件之後，在製造疊層之前製造的通孔工藝。後通孔工藝是在後道(Back End of Line，BEOL)工藝處理結束後，從晶圓正面形成通孔的一種製造工藝。背後通孔工藝是在BEOL工藝處理結束後，從晶圓背面進行通孔結構的一種製造工藝。也就是說，先通孔工藝可以指先製作通孔，再製作電路；中間通孔工藝可以指先製作電路和部分金屬層，然後製作通孔，最後做剩餘的通孔；後通孔工藝和背後通孔工藝可以指先製作電路和金屬層，最後製作通孔。
綜上，本公開實施例提供了一種記憶晶片，通過4個不同的正常導電通孔傳輸4個不同的全域訊號，訊號傳輸效率高；同時，每4個不同的正常導電通孔還對應4a個冗餘導電通孔，還可以實現冗餘修復功能；由該記憶晶片及(同樣具有該特點的)邏輯晶片所形成的晶片堆疊結構能夠通過導電通孔的直連構型實現了訊號旋轉傳輸效果，寄生電阻和寄生電容都比較小。
本公開的另一實施例中，參見圖11，其示出了本公開實施例提供的一種邏輯晶片70的結構示意圖，具體可以理解為有源面的剖面示意圖。如圖11所示，邏輯晶片70包括沿第一方向dir1依次排列的m個通道訊號區域(圖10以m=4為例進行示出)，且每一通道訊號區域的中心與所屬通道的中心重合。
邏輯晶片70的有源面的中心及其臨近區域被定義為全域訊號區域20，且全域訊號區域20的中心點與有源面的中心點重合；m個通道訊號區域關於全域訊號區域20呈現對稱關係。全域訊號區域20和通道訊號區域均沿第三方向dir3均被許多導電通孔貫穿，且第三方向dir3垂直於有源面。對於全域訊號區域20來說，每一導電通孔均用於傳輸全域訊號，全域訊號被記憶晶片10的全部區域共用；對於通道訊號區域來說，每一導電通孔均用於傳輸通道訊號，每個通道訊號僅會被相應的通道使用。
特別地，邏輯晶片70和記憶晶片10的全域訊號區域20的面積相同，但是邏輯晶片70的有源面面積可能大於或等於記憶晶片10的有源面面積。
請參見圖11，全域訊號區域20具有第一軸線AA’和第二軸線BB’，第一軸線AA’與邏輯晶片70的第一側邊平行，且第一軸線AA’和第二軸線BB’互相垂直交於有源面的中心點。在圖11中，第一軸線AA’沿第一方向dir1延伸，第二軸線BB’沿第二方向dir2延伸，但這僅是一種示例而不構成具體限制。
邏輯晶片70同樣具有類似於前述的邏輯晶片70中的導電通孔組，具體說明如下。
請參見圖12，全域訊號區域20沿第三方向被n個導電通孔組貫穿。每一導電通孔組均包括4個正常導電通孔(第一正常導電通孔D0、第二正常導電通孔D1、第三正常導電通孔D2、第四正常導電通孔D3)，且第一正常導電通孔D0和第二正常導電通孔D1關於第一軸線AA’對稱，第三正常導電通孔D2和第四 正常導電通孔D3關於第一軸線AA’對稱，第一正常導電通孔D0和第四正常導電通孔D3關於第二軸線BB’對稱。
請參見圖12，邏輯晶片70還包括n個控制電路80，邏輯晶片70的內部電路包括n個第一訊號端口TA0、n個第二訊號端口TA1、n個第三訊號端口TA2和n個第四訊號端口TA3。
第i個控制電路80，配置為將第i個導電通孔組中的第一正常導電通孔D0、第二正常導電通孔D1、第三正常導電通孔D2、第四正常導電通孔D3一一對應的與第i個第一訊號端口TA1、第i個第二訊號端口TA2、第i個第三訊號端口TA4、第i個第四訊號端口TA4電連接。
在一些實施例中，請參見圖12，每一導電通孔組還包括4a個冗餘導電通孔(圖12以a=1為例進行示出)，且4a第一冗餘導電通孔R0和4a第二冗餘導電通孔R1關於第一軸線AA’對稱，4a第三冗餘導電通孔R2和4a第四冗餘導電通孔R3關於第一軸線AA’對稱，4a第一冗餘導電通孔R0和4a第四冗餘導電通孔R3關於第二軸線BB’對稱。a個第一冗餘導電通孔R0、a個第二冗餘導電通孔R1、第一正常導電通孔D0和第二正常導電通孔D1構成一修復單元，a個第三冗餘導電通孔R2、a個第四冗餘導電通孔R3、第三正常導電通孔D2和第四正常導電通孔D3構成另一修復單元。
控制電路80，還配置為在任一正常導電通孔失效時，利用同一修復單元的其他導電通孔代替失效的正常導電通孔與對應的訊號端口電連接。
在一種具體的實施例中，控制電路80，具體配置為若第一正常導電通孔D0失效，則利用第一冗餘導電通孔R0或者第四正常導電通孔D3代替第一正常導電通孔D0與對應的訊號端口電連接(即連接到第一訊號端口TA1)；以及，若第四正常導電通孔D3失效，則利用第四冗餘導電通孔R3或者第一正常導電通孔D0代替第四正常導電通孔D3與對應的訊號端口電連接(即連接到第四訊 號端口TA3)；以及若第二正常導電通孔D1失效，則利用第二冗餘導電通孔R1或者第三正常導電通孔D2代替第二正常導電通孔D1與對應的訊號端口電連接(即連接到第二訊號端口TA2)；以及，若第三正常導電通孔D2失效，則利用第三冗餘導電通孔R2或者第二正常導電通孔D1代替第三正常導電通孔D2與對應的訊號端口電連接(即連接到第三訊號端口TA3)。
在一種具體的實施例中，請參見圖12，第i個控制電路80包括第i個第一控制電路81和第i個第二控制電路82；對於第i個第一控制電路81，其一側耦接至第i個導電通孔組中的第一正常導電通孔D0、第四正常導電通孔D3、第一冗餘導電通孔R0和第四冗餘導電通孔R3，其另一側耦接至第i個第一訊號端口TA1和第i個第四訊號端口TA4；第i個第一控制電路81，配置為接收第i個第一通孔狀態參數組，基於第一通孔狀態參數組和選擇訊號，將耦接的其中一個導電通孔與第i個第一訊號端口TA1電連接，並將耦接的另一個導電通孔與第i個第四訊號端口TA4電連接；對於第i個第二控制電路82，其一側耦接至第i個導電通孔組中的第二正常導電通孔D1、第三正常導電通孔D2、第二冗餘導電通孔R1和第三冗餘導電通孔R2，其另一側耦接至第i個第二訊號端口TA2和第i個第三訊號端口TA3；第i個第二控制電路82，配置為接收第i個第二通孔狀態參數組，基於第二通孔狀態參數組和選擇訊號，將耦接的其中一個導電通孔與第二訊號端口TA2電連接，並將耦接的另一個導電通孔與第三訊號端口TA3電連接。
在一種具體的實施例中，請參見圖13，第i個第一控制電路81包括第i個第一修復電路311和第i個第二修復電路312；對於第i個第一修復電路311，其一側分別耦接至第i個導電通孔組中的第一冗餘導電通孔R0、第一正常導電通孔D0和第二正常導電通孔D1，其另一側耦接至第一訊號端口TA1；第一修復電路311，配置為接收並基於第一通孔 狀態參數組，將耦接的第一正常導電通孔D0、第一冗餘導電通孔R0和第四正常導電通孔D3的三者之一與第i個第一訊號端口TA0電連接；對於第i個第二修復電路312，其一側分別耦接至第i個導電通孔組中的第一正常導電通孔D0、正常導電通孔和第四冗餘導電通孔R3，其另一側耦接至第三訊號端口TA2；第二修復電路312，配置為接收第i個第一通孔狀態參數組，基於第一正常導電通孔D0、第四正常導電通孔D3、第四冗餘導電通孔R3的三者之一與第i個第三訊號端口TA2電連接。
在一些實施例中，第i個第一通孔狀態參數組包括第一狀態參數R0E、第二狀態參數D0E、第三狀態參數D3E和第四狀態參數R3E，且一一對應的指示第i個導電通孔組中的第一冗餘導電通孔R0、第一正常導電通孔D0、第四正常導電通孔D3和第四冗餘導電通孔R3是否失效；任一狀態參數為使能狀態時，指示對應的導電通孔未失效；任一狀態參數為禁用狀態時，指示對應的導電通孔失效。
請參見圖14，第i個第一修復電路311包括第一切換單元412、第二切換單元422、第三切換單元432、第一邏輯單元411、第二邏輯單元421和第三邏輯單元431；第一邏輯單元411，配置為僅在第i個第一通孔狀態參數組符合第一預設條件下，輸出使能狀態的第一控制訊號Ctr1；其中，第一預設條件是指第一狀態參數R0E為使能狀態且第二狀態參數D0E為禁用狀態，或者，第一狀態參數R0E和第二狀態參數D0E均為使能狀態且第三狀態參數D3E和第四狀態參數R3E均為禁用狀態；第一切換單元412，配置為僅在第一控制訊號Ctr1為使能狀態時，控制第i個第一冗餘導電通孔R0與第i個第一訊號端口TA0電連接。
第二邏輯單元421，配置為僅在第i個第一通孔狀態參數組符合第二預設條件下，輸出使能狀態的第二控制訊號Ctr2；其中，第二預設條件是指第二 狀態參數D0E為使能狀態，且第三狀態參數D3E和第四狀態參數R3E至少存在一個處於使能狀態；第二切換單元422，配置為僅在第二控制訊號Ctr2為使能狀態時，控制第i個第一正常導電通孔D0與第i個第一訊號端口TA0電連接。
第三切換單元432，配置為僅在第i個第一通孔狀態參數組符合第三預設條件下，輸出使能狀態的第三控制訊號Ctr3；其中，第三預設條件是指第一狀態參數R0E和第二狀態參數D0E均為禁用狀態，且第三狀態參數D3E為使能狀態；第三切換單元432，配置為僅在第三控制訊號Ctr3為使能狀態時，控制第i個第四正常導電通孔D3與第i個第一訊號端口TA0電連接。
在一些實施例中，請參見圖14，第i個第二修復電路312包括第四切換單元442、第五切換單元452、第六切換單元462、第四邏輯單元441、第五邏輯單元451和第六邏輯單元461；第四邏輯單元441，配置為僅在第i個第一通孔狀態參數組符合第四預設條件下，輸出使能狀態的第四控制訊號Ctr4；其中，第四預設條件是指第四狀態參數R3E為使能狀態且第三狀態參數D3E為禁用狀態，或者，在第四狀態參數R3E和第三狀態參數D3E均為使能狀態且第二狀態參數D0E和第一狀態參數R0E均為禁用狀態；第四切換單元442，配置為僅在第四控制訊號Ctr4為使能狀態時，控制第i個第四冗餘導電通孔R3與第i個第四訊號端口TA3電連接；第五邏輯單元451，配置為僅在第i個第一通孔狀態參數組符合第五預設條件下，輸出使能狀態的第五控制訊號Ctr5；其中，第五預設條件是指第三狀態參數D3E為使能狀態，且第二狀態參數D0E和第一狀態參數R0E至少存在一個處於使能狀態；第五切換單元452，配置為僅在第五控制訊號Ctr5為使能狀態時，控制第i個第四正常導電通孔D3與第i個第四訊號端口TA3電連接；第六切換單元462，配置為僅在第i個第一通孔狀態參數組符合第六預設條件下，輸出使能狀態的第六控制訊號Ctr6；其中，第六預設條件是指第四 狀態參數R3E和第三狀態參數D3E均為禁用狀態，且第二狀態參數D0E為使能狀態；第六切換單元462，配置為僅在第六控制訊號Ctr6為使能狀態時，控制第i個第一正常導電通孔D0與第i個第四訊號端口TA3電連接。
在一些實施例中，請參見圖14，在使能狀態為高位準，禁用狀態為低位準時，第一邏輯單元411包括第一反閘501、第一及閘502和第一或閘503；第二邏輯單元421包括第二及閘511和第二或閘512；第三邏輯單元431包括第三反閘521和第三及閘522；第四邏輯單元441包括第四反閘531、第四及閘532和第四或閘533；第五邏輯單元451包括第五及閘541和第五或閘542；第六邏輯單元431包括第六反閘551和第六及閘552；第一反閘501的輸入端接收第二狀態參數D0E，第一反閘501的輸出端與第一及閘502的一輸入端連接，第一及閘502的另一輸入端接收第一狀態參數R0E，第一及閘502的輸出端、第六及閘552的輸出端分別與第一或閘503的兩輸入端連接；第二或閘512的兩輸入端分別接收第三狀態參數D3E和第四狀態參數R3E，第二或閘512的輸出端與第二及閘511的一輸入端連接，第二及閘511的另一輸入端接收第二狀態參數D0E；第三反閘521的輸入端與第五或閘542的輸出端連接，第三反閘521的輸出端與第三及閘522的一輸入端連接，第三及閘522的另一輸入端接收第三狀態參數D3E；第一或閘503輸出第一控制訊號Crt1；第二及閘511輸出所述第二控制訊號Crt2，第三及閘522輸出所述第三控制訊號Crt3。
第四反閘531的輸入端接收第三狀態參數D3E，第四反閘531的輸出端與第四及閘532的一輸入端連接，第四及閘532的另一輸入端接收第四狀態參數R3E，第四及閘532的輸出端、第三及閘522的輸出端分別與第四或閘533的兩輸入端連接；第五或閘542的兩輸入端分別接收第一狀態參數R0E和第二狀態參數D0E，第五或閘542的輸出端與第五及閘541的一輸入端連接，第五及閘541 的另一輸入端接收第三狀態參數D3E；述第六反閘551的輸入端與第二或閘512的輸出端連接，第六反閘551的輸出端與第六及閘552的一輸入端連接，第六及閘552的另一輸入端接收第二狀態參數D0E；第四或閘533輸出第四控制訊號Crt4，第五及閘541輸出第五控制訊號Crt5，第六及閘552輸出第六控制訊號Crt6。
在一些實施例中，請參見圖15，第i個第二選擇電路32包括第三修復單元321、第四修復單元322；對於第三修復單元321，其一側分別耦接至第i個導電通孔組中的第二冗餘導電通孔R1、第一正常導電通孔D0和第二正常第一狀態參數R0E通孔，其另一側耦接至第二訊號端口TA1；第三修復單元321，配置為接收並基於第二通孔狀態參數組，將耦接的第二正常導電通孔D1、第二冗餘導電通孔R1和第三正常導電通孔D2的三者之一與第i個第二訊號端口TA1電連接；對於第四修復單元322，其一側分別耦接至第i個導電通孔組中的第二正常導電通孔D1、正常導電通孔和第三冗餘導電通孔R2，其另一側耦接至第四訊號端口TA2；第四修復單元322，配置為接收並基於第二通孔狀態參數組，將第二正常導電通孔D1、第三正常導電通孔D2、第三冗餘導電通孔R2的三者之一與第i個第三訊號端口TA2電連接。
在一些實施例中，第i個第二通孔狀態參數組包括4個狀態參數，且第五狀態參數R1E、第六狀態參數D1E、第七狀態參數D2E和第八狀態參數R2E一一對應的指示第i個導電通孔組中的第二冗餘導電通孔R1、第二正常導電通孔D1第三正常導電通孔D2和第三冗餘導電通孔R2是否失效；任一狀態參數為使能狀態時，指示對應的導電通孔未失效；任一狀態參數為禁用狀態時，指示對應的導電通孔失效。
請參見圖15，第i個第三修復單元321包括第七切換單元612、第八切換單元622、第九切換單元632、第七邏輯單元611、第八邏輯單元621和第九邏輯單元631；第七邏輯單元611，配置為僅在第i個第二通孔狀態參數組符合第七預設條件下，輸出使能狀態的第七控制訊號Ctr7；其中，第七預設條件是指第五狀態參數R1E為使能狀態且第六狀態參數D1E為禁用狀態，或者，第五狀態參數R1E和第六狀態參數D1E均為使能狀態且第七狀態參數D2E和第八狀態參數R2E均為禁用狀態；第七切換單元612，配置為僅在第七控制訊號Ctr7為使能狀態時，控制第i個第二冗餘導電通孔R1與第i個第二訊號端口TA1電連接；第八邏輯單元621，配置為僅在第i個第二通孔狀態參數組符合第八預設條件下，輸出使能狀態的第八控制訊號Ctr8；其中，第八預設條件是指第六狀態參數D1E為使能狀態，且第七狀態參數D2E和第八狀態參數R2E至少存在一個處於使能狀態；第八切換單元622，配置為僅在第八控制訊號Ctr8為使能狀態時，控制第i個第二正常導電通孔D1與第i個第二訊號端口TA1電連接；第九切換單元632，配置為僅在第i個第二通孔狀態參數組符合第九預設條件下，輸出使能狀態的第九控制訊號Ctr9；其中，第九預設條件是指第五狀態參數R1E和第六狀態參數D1E均為禁用狀態，且第七狀態參數D2E為使能狀態；第九切換單元632，配置為僅在第九控制訊號Ctr9為使能狀態時，控制第三正常導電通孔D2與第二訊號端口TA1電連接；在一些實施例中，請參見圖15，第四修復單元322包括第十切換單元642、第十一切換單元652、第十二切換單元662、第十邏輯單元641、第十一邏輯單元651和第十二邏輯單元661；第十邏輯單元641，配置為僅在第i個第二通孔狀態參數組符合第十預設條件下，輸出使能狀態的第十控制訊號Ctr10；其中，第十預設條件是指第 八狀態參數R2E為使能狀態且第七狀態參數D2E為禁用狀態時，或者，第八狀態參數R2E和第七狀態參數D2E均為使能狀態且第六狀態參數D1E和第五狀態參數R1E均為禁用狀態；第十切換單元642，配置為僅在第十控制訊號Ctr10為使能狀態時，控制第i個第三冗餘導電通孔R2與第i個第三訊號端口TA2電連接；第十一邏輯單元651，配置為僅在第i個第二通孔狀態參數組符合第十一預設條件下，輸出使能狀態的第十一控制訊號Ctr11；其中，第十一預設條件是指第七狀態參數D2E為使能狀態，且第五狀態參數R1E和第六狀態參數D1E至少存在一個處於使能狀態；第十一切換單元652，配置為僅在第十一控制訊號Ctr11為使能狀態時，控制第i個第三正常導電通孔D2與第i個第三訊號端口TA2電連接；第十二切換單元662，配置為僅在第i個第二通孔狀態參數組符合第十二預設條件下，輸出使能狀態的第十二控制訊號Ctr12；其中，第十二預設條件是指第八狀態參數R2E和第七狀態參數D2E均為禁用狀態，且第六狀態參數D1E為使能狀態；第十二切換單元662，配置為僅在第十二控制訊號Ctr12為使能狀態時，控制第i個第二正常導電通孔D1與第i個第三訊號端口TA2電連接。
在一種具體的實施例中，在使能狀態為高位準，禁用狀態為低位準時，第七邏輯單元611包括第七反閘701、第七及閘702和第七或閘703；第八邏輯單元621包括第八及閘711和第八或閘712；第九邏輯單元631包括第九反閘721和第九及閘722；第十邏輯單元641包括第十反閘731、第十及閘732和第十或閘733；第十一邏輯單元651包括第十一及閘741和第十一或閘742；第十二邏輯單元631包括第十二反閘751和第十二及閘752；第七反閘701的輸入端接收第六狀態參數D1E，第七反閘701的輸出端與第七及閘702的一輸入端連接，第七及閘702的另一輸入端接收第五狀態參數R1E，第七及閘702的輸出端、第十二及閘752的輸出端分別與第七或閘703 的兩輸入端連接；第八或閘712的兩輸入端分別接收第七狀態參數D2E和第八狀態參數R2E，第八或閘712的輸出端與第八及閘711的一輸入端連接，第八及閘711的另一輸入端接收第六狀態參數D1E；第九反閘721的輸入端與第十一或閘742的輸出端連接，第九反閘721的輸出端與第九及閘722的一輸入端連接，第九及閘722的另一輸入端接收第七狀態參數D2E；第七或閘703輸出第七控制訊號Ctr7，第八及閘711輸出第八控制訊號Ctr8，第九及閘722輸出第九控制訊號Ctr9；第十反閘731的輸入端接收第七狀態參數D2E，第十反閘731的輸出端與第十及閘732的一輸入端連接，第十及閘732的另一輸入端接收第八狀態參數R2E，第十及閘732的輸出端、第九及閘722的輸出端分別與第十或閘733的兩輸入端連接，第十或閘733輸出第十控制訊號Ctr10；第十一或閘742的兩輸入端分別接收第五狀態參數R1E和第六狀態參數D1E，第十一或閘742的輸出端與第十一及閘741的一輸入端連接，第十一及閘741的另一輸入端接收第七狀態參數D2E，第十一及閘741輸出第十一控制訊號Ctr11；第十二反閘751的輸入端與第八或閘712的輸出端連接，第十二反閘751的輸出端與第十二及閘752的一輸入端連接，第十二及閘752的另一輸入端接收第六狀態參數D1E，第十二及閘752輸出第十二控制訊號Ctr12。
本公開實施例提供了一種邏輯晶片70，通過4個不同的正常導電通孔傳輸4個不同的全域訊號，訊號傳輸效率高；同時，每4個不同的正常導電通孔還對應4a個冗餘導電通孔，還可以實現冗餘修復功能；由該記憶晶片及(同樣具有該特點的)邏輯晶片所形成的晶片堆疊結構能夠通過導電通孔的直連構型實現了訊號旋轉傳輸效果，寄生電阻和寄生電容都比較小。
本公開的又一實施例中，參見圖16，其示出了本公開實施例提供的一種晶片堆疊結構90的組成結構示意圖。如圖16所示，晶片堆疊結構90包括前述的邏輯晶片70和至少一個堆疊單元U1，且邏輯晶片70和至少一個堆疊單元 U1沿第三方向dir3依次堆疊；每一堆疊單元U1包括沿第三方向dir3堆疊的第一記憶晶片11、第二記憶晶片12、第三記憶晶片13和第四記憶晶片14；邏輯晶片70，且第一記憶晶片11、第二記憶晶片12、第三記憶晶片13和第四記憶晶片14的結構均為前述的記憶晶片10。
對於每一堆疊單元U1，第一記憶晶片11和第二記憶晶片12以面對面的方式堆疊，第二記憶晶片12和第三記憶晶片13以背對背的方式堆疊，第三記憶晶片13和第四記憶晶片14以面對面的方式堆疊；第1個堆疊單元U1中的第一記憶晶片11和邏輯晶片70以背對面的方式堆疊，或者，第1個堆疊單元U1中的第一記憶晶片11和邏輯晶片70以背對背的方式堆疊。
在本公開實施例中，面對面堆疊是指：兩個晶片的頂表面與頂表面沿第三方向dir3約呈對齊狀態；背對背堆疊是指兩個晶片的頂表面與頂表面沿第三方向dir3約呈對齊狀態；面對背堆疊是指：一個晶片的頂表面與另一個晶片的底表面沿第三方向dir3約呈對齊狀態。在未指明邏輯晶片或記憶晶片時，“晶片”既可以指代邏輯晶片也可以指代記憶晶片。在晶片堆疊結構90中，所有晶片的中心點、頂表面T1的第一軸線AA’和第二軸線BB’均沿第三方向dir3對齊、 需要說明的是，在一種可能中，對於面對面連接的2個晶片，兩者的接合表面(中導電通孔沿第三方向對齊的位置)通過混合鍵合結構(Hyperbonding，也稱為鍵合柱)實現電連接；對於背對背連接或者對於背對面連接的2個晶片，兩者的接合表面(中導電通孔沿第三方向對齊的位置)通過導電凸塊(UBump，也稱為微凸點)實現電連接。
在另一種可能中，對於面對面連接的2個晶片或者對於背對背連接的2個晶片或者對於背對面連接的2個晶片，兩者的接合表面(中導電通孔沿第三方向對齊的位置)均通過混合鍵合結構實現連接。
在又一種可能中，對於面對面連接的2個晶片或者對於背對背連接的2個晶片或者對於背對面連接，兩者的接合表面(中導電通孔沿第三方向對齊的位置)均通過導電凸塊實現連接。
在這裡，以上晶片可以指邏輯晶片70，也可以是指記憶晶片10。
需要說明的是，相較於導電凸塊工藝，使用混合鍵合工藝的面對面連接能夠使相鄰記憶晶片之間貼合更加緊密，基本上沒有空隙，從而大幅度減小晶片堆疊結構的高度，這也是面對面堆疊的優勢之一。當然，背對背連接的2個記憶晶片也可以通過混合鍵合結構實現連接，但是其連接性能弱於通過導電凸塊工藝實現連接的情況。這樣，本公開實施例中，晶片堆疊結構90支持面對面堆疊，性能更好。
如前述，邏輯晶片70或每一記憶晶片均可以劃分為高位傳輸區域和低位傳輸區域，後續的圖式中每一晶片的箭頭統一位於晶片的高位傳輸區域。特別的，本公開實施例中的高位傳輸區域和低位傳輸區域僅僅是區分記憶晶片的兩個區域，並不具有附加的其他限制，與數據傳輸過程中常說的高位數據和低位數據均沒有任何關係。
在邏輯晶片70和第一記憶晶片11通過背對背的方式堆疊且邏輯晶片70與第四記憶晶片14的擺放方式相同的情況下，提供第1種具體的實施方式和第2種具體的實施例方式；在邏輯晶片70和第一記憶晶片11通過背對背的方式堆疊，且邏輯晶片70與第二記憶晶片12的擺放方式相同的情況下，提供第3種具體的實施方式和第4種具體的實施例方式，具體說明如下。
在第1種具體的實施例中，如圖17A所示，假設邏輯晶片70和每一記憶晶片各自的第一軸線AA’將所屬晶片劃分為高位傳輸區域和低位傳輸區域的(即第一軸線AA’沿第一方向dir1延伸)情況下，邏輯晶片70的高位傳輸區域、第一記憶晶片11的高位傳輸區域、第二記憶晶片12的低位傳輸區域、第三記憶 晶片13的低位傳輸區域、第四記憶晶片14的高位傳輸區域沿第三方向dir3對齊；邏輯晶片70的低位傳輸區域、第一記憶晶片11的低位傳輸區域、第二記憶晶片12的高位傳輸區域、第三記憶晶片13的高位傳輸區域、第四記憶晶片14的低位傳輸區域沿第三方向dir3對齊。
此時，根據前述的分類規則：處於第一類位置及第三類位置的記憶晶片的頂表面T1沿第三方向dir3朝上，處於第二類位置及第四類位置的記憶晶片的頂表面T1沿第三方向dir3朝下；每一記憶晶片的有源面劃分為低位傳輸區域和高位傳輸區域，處於第一類位置的記憶晶片中的低位傳輸區域、處於第二類位置的記憶晶片中的高位傳輸區域、處於第三類位置的記憶晶片中的高位傳輸區域、處於第四類位置的記憶晶片中的低位傳輸區域沿第三方向dir3對齊。
此時，第一記憶晶片11處於第一類位置，第二記憶晶片12處於第二類位置，第三記憶晶片13處於第三類位置，第四記憶晶片14處於第四類位置。
在第2種具體的實施例中，如圖18A所示，假設邏輯晶片70和每一記憶晶片各自的第二軸線BB’將所屬晶片劃分為高位傳輸區域和低位傳輸區域的(即第二軸線BB’沿第一方向dir1延伸)情況下，邏輯晶片70的高位傳輸區域、第一記憶晶片11的低位傳輸區域、第二記憶晶片12的低位傳輸區域、第三記憶晶片13的高位傳輸區域、第四記憶晶片14的高位傳輸區域沿第三方向dir3對齊；邏輯晶片70的低位傳輸區域、第一記憶晶片11的高位傳輸區域、第二記憶晶片12的高位傳輸區域、第三記憶晶片13的低位傳輸區域、第四記憶晶片14的低位傳輸區域沿第三方向dir3對齊。
同樣的，第一記憶晶片11為第一類位置，第二記憶晶片12為第二類位置，第三記憶晶片13為第三類位置，第四記憶晶片14位第四類位置。
請參見圖17B或者圖18B，對於第1種以及第2種具體的實施例，其中的各個通孔均具有以下對齊關係： 邏輯晶片70中第i個導電通孔組中的第四正常導電通孔D3、每一第一記憶晶片11中第i個導電通孔組中的第一正常導電通孔D0、每一第二記憶晶片12中第i個導電通孔組中的第二正常導電通孔D1、每一第三記憶晶片13中第i個導電通孔組中的第三正常導電通孔D2、每一第四記憶晶片14中第i個導電通孔組中的第四正常導電通孔D3沿第三方向dir3對齊，並構成一條正常訊號傳輸通道，假設用於傳輸訊號SignalA；邏輯晶片70中第i個導電通孔組中的第三正常導電通孔D2、每一第一記憶晶片11中第i個導電通孔組中的第二正常導電通孔D1、每一第二記憶晶片12中第i個導電通孔組中的第一正常導電通孔D0、每一第三記憶晶片13中第i個導電通孔組中的第四正常導電通孔D3、每一第四記憶晶片14中第i個導電通孔組中的第三正常導電通孔D2沿第三方向dir3對齊，並構成一條正常訊號傳輸通道，假設用於傳輸訊號SignalB；邏輯晶片70中第i個導電通孔組中的第二正常導電通孔D1、每一第一記憶晶片11中第i個導電通孔組中的第三正常導電通孔D2、每一第二記憶晶片12中第i個導電通孔組中的第四正常導電通孔D3、每一第三記憶晶片13中第i個導電通孔組中的第一正常導電通孔D0、每一第四記憶晶片14中第i個導電通孔組中的第二正常導電通孔D1沿第三方向dir3對齊，並構成一條正常訊號傳輸通道；假設用於傳輸訊號SignalC；邏輯晶片70中第i個導電通孔組中的第一正常導電通孔D0、每一第一記憶晶片11中第i個導電通孔組中的第四正常導電通孔D3、每一第二記憶晶片12中第i個導電通孔組中的第三正常導電通孔D2、每一第三記憶晶片13中第i個導電通孔組中的第二正常導電通孔D1、每一第四記憶晶片14中第i個導電通孔組中的第一正常導電通孔D0沿第三方向dir3對齊，並構成一條正常訊號傳輸通道，假設用於傳輸訊號SignalD。
針對圖17A、圖17B的晶片堆疊結構，其訊號傳輸示意圖請參見圖19，圖18A/B的晶片堆疊結構中僅有邏輯晶片70中的各個內部端口與導電通孔的連接關係不同。也就是說，無論是圖17A、圖17B或是圖18A、圖18B，每一晶片中4個內部端口與導電通孔、具體訊號的對應關係均請參見下表3，雖然第一記憶晶片11~第四記憶晶片14各自採用了不同的擺放方式，但是每一晶片的第一內部端口In0均接收同一訊號SignalA，每一晶片的第二內部端口In1均接收同一訊號SignalB，每一晶片的第三內部端口In2均接收同一訊號SignalC，每一晶片的第四內部端口In3均接收同一訊號SignalD。特別的，在圖19中，內部端口/訊號端口與對應的導電通孔之間為耦接而非直接電連接，例如第一記憶晶片11中的第一內部端口In0與第一導電通孔D0之間為耦接，其餘類似。
請參見圖17B或者圖18B，邏輯晶片70中第i個導電通孔組中的第四冗餘導電通孔R3、每一第一記憶晶片11中第i個導電通孔組中的第一冗餘導電通孔R0、每一第二記憶晶片12中第i個導電通孔組中的第二冗餘導電通孔R1、每一第三記憶晶片13中第i個導電通孔組中的第三冗餘導電通孔R2、每一第四記憶晶片14中第i個導電通孔組中的第四冗餘導電通孔R3沿第三方向dir3對齊，並構成一條冗餘訊號傳輸通道；邏輯晶片70中第i個導電通孔組中的第三冗餘導電通孔R2、每一第一記憶晶片11中第i個導電通孔組中的第二冗餘導電通孔R1、每一第二記憶晶片12中第i個導電通孔組中的第一冗餘導電通孔R0、每一第三記憶晶片13中第i個導電通孔組中的第四冗餘導電通孔R3、每一第四記憶晶片14中第i個導電通孔組中的第三冗餘導電通孔R2沿第三方向dir3對齊，並構成一條冗餘訊號傳輸通道；邏輯晶片70中第i個導電通孔組中的第二冗餘導電通孔R1、每一第一記憶晶片11中第i個導電通孔組中的第三冗餘導電通孔R2、每一第二記憶晶片12中第i個導電通孔組中的第四冗餘導電通孔R3、每一第三記憶晶片13中第i個導 電通孔組中的第一冗餘導電通孔R0、每一第四記憶晶片14中第i個導電通孔組中的第二冗餘導電通孔R1沿第三方向dir3對齊，並構成一條冗餘訊號傳輸通道；邏輯晶片70中第i個導電通孔組中的第一冗餘導電通孔R0、每一第一記憶晶片11中第i個導電通孔組中的第四冗餘導電通孔R3、每一第二記憶晶片12中第i個導電通孔組中的第三冗餘導電通孔R2、每一第三記憶晶片13中第i個導電通孔組中的第二冗餘導電通孔R1、每一第四記憶晶片14中第i個導電通孔組中的第一冗餘導電通孔R0沿第三方向dir3對齊，並構成一條冗餘訊號傳輸通道。
需要說明的是，每個晶片的正常訊號傳輸通道失效時，將啟用冗餘訊號傳輸通道代替正常訊號傳輸通道進行工作。僅以圖17A、圖17B提供的晶片堆疊結構為例，請參見圖20A和圖20B，假設邏輯晶片70中的第四正常導電通孔D3──第一記憶晶片12中的第一正常導電通孔D0──第二記憶晶片11中的第二正常導電通孔D1──第三記憶晶片13中的第三正常導電通孔D2──第四記憶晶片14中的第四正常導電通孔D3所形成的正常訊號傳輸通道(假設原本用於傳輸訊號SignalA)失效(例如其中的任意導電通孔損壞或者結合處損壞)，那麼邏輯晶片70中的第四冗餘導電通孔R3代替第四正常導電通孔D3、第一記憶晶片12中的第一冗餘導電通孔R0代替第一正常導電通孔D0、第二記憶晶片11中的第二冗餘導電通孔R1代替第二正常導電通孔D1、第三記憶晶片13中的第三冗餘導電通孔R2代替第三正常導電通孔D2、第四記憶晶片14中的第四冗餘導電通孔R3代替第四正常導電通孔D3，此時邏輯晶片70中的第四冗餘導電通孔R3──第一記憶晶片12中的第一冗餘導電通孔R0──第二記憶晶片11中的R1──第三記憶晶片13中的R2──第四記憶晶片14中的第四冗餘導電通孔R3所形成的冗餘訊號傳輸通道將用於傳輸訊號SignalA；其他請結合前述的記憶晶片中的選擇電路30/邏輯晶片中的控制電路80的工作原理對應理解。
在第3種具體的實施例中，如圖21A所示，假設邏輯晶片70和每一記憶晶片各自的第一軸線AA’將所屬晶片劃分為高位傳輸區域和低位傳輸區域的(即第一軸線AA’沿第一方向dir1延伸)情況下，邏輯晶片70的低位傳輸區域、第一記憶晶片11的高位傳輸區域、第二記憶晶片12的低位傳輸區域、第三記憶晶片13的低位傳輸區域、第四記憶晶片14的高位傳輸區域沿第三方向dir3對齊；邏輯晶片70的高位傳輸區域、第一記憶晶片11的低位傳輸區域、第二記憶晶片12的高位傳輸區域、第三記憶晶片13的高位傳輸區域、第四記憶晶片14的低位傳輸區域沿第三方向dir3對齊。此時，第一記憶晶片11處於第一類位置，第二記憶晶片12處於第四類位置，第三記憶晶片13處於第三類位置，第四記憶晶片14處於第二類位置。
在第4種具體的實施例中，如圖22A所示，假設邏輯晶片70和每一記憶晶片各自的第二軸線BB’將所屬晶片劃分為高位傳輸區域和低位傳輸區域的(即第二軸線BB’沿第一方向dir1延伸)情況下，邏輯晶片70的低位傳輸區域、第一記憶晶片11的低位傳輸區域、第二記憶晶片12的低位傳輸區域、第三記憶晶片13的高位傳輸區域、第四記憶晶片14的高位傳輸區域沿第三方向dir3對齊；邏輯晶片70的高位傳輸區域、第一記憶晶片11的高位傳輸區域、第二記憶晶片12的高位傳輸區域、第三記憶晶片13的低位傳輸區域、第四記憶晶片14的低位傳輸區域沿第三方向dir3對齊。此時，第一記憶晶片11處於第一類位置，第二記憶晶片12處於第四類位置，第三記憶晶片13處於第三類位置，第四記憶晶片14處於第二類位置。
請參見圖21B或者圖22B，對於第3種以及第4種具體的實施例，其中的各個訊號區均具有以下對齊關係：邏輯晶片70中第i個導電通孔組中的第二正常導電通孔D1、每一第一記憶晶片11中第i個導電通孔組中的第一正常導電通孔D0、每一第二記憶晶片 12中第i個導電通孔組中的第二正常導電通孔D1、每一第三記憶晶片13中第i個導電通孔組中的第三正常導電通孔D2、每一第四記憶晶片14中第i個導電通孔組中的第四正常導電通孔D3沿第三方向dir3對齊，並構成一條正常訊號傳輸通道；邏輯晶片70中第i個導電通孔組中的第一正常導電通孔D0、每一第一記憶晶片11中第i個導電通孔組中的第二正常導電通孔D1、每一第二記憶晶片12中第i個導電通孔組中的第一正常導電通孔D0、每一第三記憶晶片13中第i個導電通孔組中的第四正常導電通孔D3、每一第四記憶晶片14中第i個導電通孔組中的第三正常導電通孔D2沿第三方向dir3對齊，並構成一條正常訊號傳輸通道；邏輯晶片70中第i個導電通孔組中的第四正常導電通孔D3、每一第一記憶晶片11中第i個導電通孔組中的第三正常導電通孔D2、每一第二記憶晶片12中第i個導電通孔組中的第四正常導電通孔D3、每一第三記憶晶片13中第i個導電通孔組中的第一正常導電通孔D0、每一第四記憶晶片14中第i個導電通孔組中的第二正常導電通孔D1沿第三方向dir3對齊，並構成一條正常訊號傳輸通道；邏輯晶片70中第i個導電通孔組中的第三正常導電通孔D2、每一第一記憶晶片11中第i個導電通孔組中的第四正常導電通孔D3、每一第二記憶晶片12中第i個導電通孔組中的第三正常導電通孔D2、每一第三記憶晶片13中第i個導電通孔組中的第二正常導電通孔D1、每一第四記憶晶片14中第i個導電通孔組中的第一正常導電通孔D0沿第三方向dir3對齊，並構成一條正常訊號傳輸通道。
類似的，第一記憶晶片11為第一類位置，第二記憶晶片12為第二類位置，記憶晶片13為第三類位置，記憶晶片14為第四類位置，因此相同的內部端口均接收相同的訊號。
同時，請參見圖21B和圖22B，冗餘導電通孔的對齊關係如下：邏輯晶片70中第i個導電通孔組中的第二冗餘導電通孔R1、每一第一記憶晶片11中第i個導電通孔組中的第一冗餘導電通孔R0、每一第二記憶晶片 12中第i個導電通孔組中的第二冗餘導電通孔R1、每一第三記憶晶片13中第i個導電通孔組中的第三冗餘導電通孔R2、每一第四記憶晶片14中第i個導電通孔組中的第四冗餘導電通孔R3沿第三方向dir3對齊，並構成一條冗餘訊號傳輸通道；邏輯晶片70中第i個導電通孔組中的第一冗餘導電通孔R0、每一第一記憶晶片11中第i個導電通孔組中的第二冗餘導電通孔R1、每一第二記憶晶片12中第i個導電通孔組中的第一冗餘導電通孔R0、每一第三記憶晶片13中第i個導電通孔組中的第四冗餘導電通孔R3、每一第四記憶晶片14中第i個導電通孔組中的第三冗餘導電通孔R2沿第三方向dir3對齊，並構成一條冗餘訊號傳輸通道；邏輯晶片70中第i個導電通孔組中的第四冗餘導電通孔R3、每一第一記憶晶片11中第i個導電通孔組中的第三冗餘導電通孔R2、每一第二記憶晶片12中第i個導電通孔組中的第四冗餘導電通孔R3、每一第三記憶晶片13中第i個導電通孔組中的第一冗餘導電通孔R0、每一第四記憶晶片14中第i個導電通孔組中的第二冗餘導電通孔R1沿第三方向dir3對齊，並構成一條冗餘訊號傳輸通道；邏輯晶片70中第i個導電通孔組中的第三冗餘導電通孔R2、每一第一記憶晶片11中第i個導電通孔組中的第四冗餘導電通孔R3、每一第二記憶晶片12中第i個導電通孔組中的第三冗餘導電通孔R2、每一第三記憶晶片13中第i個導電通孔組中的第二冗餘導電通孔R1、每一第四記憶晶片14中第i個導電通孔組中的第一冗餘導電通孔R0沿第三方向dir3對齊，並構成一條冗餘訊號傳輸通道。
同時，正常訊號傳輸通道失效時的修復可以參見前述內容。
無論是圖21A、圖21B或是圖22A、圖22B，每一晶片中4個內部端口與導電通孔、具體訊號的對應關係均請參見下表4。
同時，從圖17A至圖22B可以看出，對於晶片堆疊結構90而言，自下而上的訊號傳輸路徑將類似於如下形式：邏輯晶片70中的第四導電通孔D3──第一記憶晶片11中的第一導電通孔D0──第二記憶晶片12中的第二導電通孔D1──第三記憶晶片13中的第三導電通孔D2──第四記憶晶片14中的第四導電通孔D3......”進行傳輸。也就是說，對於晶片堆疊結構90，從物理角度來說，其中的導電通孔依然為直連構型，但是從導電通孔在有源面上的絕對位置來說，其中的導電通孔又可以視為功能上的旋轉構型，即通過物理上的直連構型實現了類似圖2的訊號傳輸效果(即導電通孔D0-導電通孔D1-導電通孔D2-導電通孔D3......這樣的旋轉傳輸效果)。簡單來說，圖2B中的晶片堆疊結構90需要物理上的螺旋結構，其中必然存在橫向的互連結構，而本公開實施例中的晶片堆疊結構90在物理上是直連結構，無需橫向的互連結構，寄生電阻大幅度減小，傳輸速度和傳輸性能得到大幅提升。
本公開的再一實施例中，參見圖23，其示出了本公開實施例提供的一種記憶體100的組成結構示意圖。如圖23所示，該記憶體100包括前述實施例的晶片堆疊結構90。
在一些實施例中，記憶體100可以是諸如靜態隨機存取記憶體(Static Random Access Memory，SRAM)、動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)、同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory，SDRAM)、雙倍數據速率同步動態隨機存取記憶體(Double Data Rate SDRAM，DDR SDRAM)等等，這裡對此並不作具體限定。
在本公開實施例中，對於該記憶體100而言，可以減小晶片面積，減少晶片製造成本。
對於本公開實施例未披露的細節，可以參照前述實施例的描述而理解。
以上，僅為本公開的較佳實施例而已，並非用於限定本公開的保護範圍。
需要說明的是，在本公開中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個......”限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。
上述本公開實施例序號僅僅為了描述，不代表實施例的優劣。
本公開所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。
本公開所提供的幾個產品實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的產品實施例。
本公開所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。
以上所述，僅為本公開的具體實施方式，但本公開的保護範圍並不局限於此，任何熟悉本技術領域的具有通常知識者在本公開揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本公開的保護範圍之內。因此，本公開的保護範圍應以所述請求項的保護範圍為準。
10:記憶晶片
20:全域訊號區域
30:選擇電路
In0~In3:內部端口
D0、D1~D3:導電通孔
21:譯碼電路
CID[1：0]:晶片位置識別碼
R0、R1、R2、R3:冗餘導電通孔
AA’:第一軸線
BB’:第二軸線

Claims (35)

  1. 一種記憶晶片，包括：所述記憶晶片的有源面的中心點及其臨近區域被定義為全域訊號區域，且所述全域訊號區域的中心點與所述有源面的中心點重合；所述全域訊號區域具有第一軸線和第二軸線，所述第一軸線和所述第二軸線互相垂直且相交於所述有源面的中心點，所述第一軸線與所述記憶晶片的第一側邊平行，所述第二軸線與所述記憶晶片的第二側邊平行；所述全域訊號區域沿第三方向被n個導電通孔組貫穿，所述第三方向垂直於所述有源面，n為正整數；每一所述導電通孔組均包括4個正常導電通孔，且第一正常導電通孔和第二正常導電通孔關於第一軸線對稱，第三正常導電通孔和第四正常導電通孔關於所述第一軸線對稱，所述第一正常導電通孔和所述第四正常導電通孔關於第二軸線對稱；所述記憶晶片的內部電路包括n個內部端口組，且每一內部端口組包括4個內部端口；所述記憶晶片還包括n個選擇電路；第i個所述選擇電路，配置為接收並基於選擇訊號，將第i個所述導電通孔組中的4個正常導電通孔一一對應的與第i個所述內部端口組中的4個內部端口電連接；其中，4個正常導電通孔和4個內部端口的對應關係是基於所述選擇訊號確定的，i為小於等於n的正整數。
  2. 如請求項1所述的記憶晶片，其中，所述內部端口組包括第一內部端口、第二內部端口、第三內部端口和第四內部端口；所述選擇電路，具體配置為若所述選擇訊號為第一預設值，則將所述第一正常導電通孔、所述第二正常導電通孔、所述第三正常導電通孔、所述第四正常導電通孔一一對應的與所述第一內部端口、所述第二內部端口、所述第三內部端口、第i個所述第四內部端口電連接；若所述選擇訊號為第二預設值，則將所述第一正常導電通孔、所述第二正常導電通孔、所述第三正常導電通孔、所述第四正常導電通孔一一對應的與所述第二內部端口、所述第一內部端口、所述第四內部端口、所述第三內部端口電連接；若所述選擇訊號為第三預設值，則將所述第一正常導電通孔、所述第二正常導電通孔、所述第三正常導電通孔、所述第四正常導電通孔一一對應的與所述第三內部端口、所述第四內部端口、所述第一內部端口、所述第二內部端口電連接；若所述選擇訊號符合為第四預設值，則將所述第一正常導電通孔、所述第二正常導電通孔、所述第三正常導電通孔、所述第四正常導電通孔一一對應的與所述第四內部端口、所述第三內部端口、所述第二內部端口、所述第一內部端口電連接。
  3. 如請求項2所述的記憶晶片，其中，每4個所述記憶晶片沿第三方向堆疊成1個堆疊單元， 每一所述記憶晶片的晶片位置標識碼指示所述記憶晶片在所屬堆疊單元中的位置；所述記憶晶片還包括：譯碼電路，配置為接收所述晶片位置識別碼，若所述晶片位置標識碼指示所述記憶晶片處於第一類位置，則輸出第一預設值的所述選擇訊號；若所述晶片位置標識訊號組指示所述記憶晶片處於第二類位置，則輸出第二預設值的所述選擇訊號；若所述晶片位置標識訊號組指示所述記憶晶片處於第三類位置，則輸出第三預設值的所述選擇訊號；若所述晶片位置標識訊號組指示所述記憶晶片處於第四類位置，則輸出符合第四預設值的所述選擇訊號；其中，處於第一類位置及第三類位置的所述記憶晶片的頂表面沿第三方向朝上，處於第二類位置及第四類位置的所述記憶晶片的頂表面沿第三方向朝下；每一所述記憶晶片的有源面劃分為低位傳輸區域和高位傳輸區域，處於第一類位置的所述記憶晶片中的低位傳輸區域、處於第二類位置的所述記憶晶片中的高位傳輸區域、處於第三類位置的所述記憶晶片中的高位傳輸區域、處於第四類位置的所述記憶晶片中的低位傳輸區域沿第三方向對齊。
  4. 如請求項2或3所述的記憶晶片，其中，每一所述導電通孔組還包括a個第一冗餘導電通孔、a個第二冗餘導電通孔、a個第三冗餘導電通孔和a個第四冗餘導電通孔；a個第一冗餘導電通孔和a個第二冗餘導電通孔關於第一軸線對稱，a個第三冗餘導電通孔和a個第四冗餘導電通孔關於所述第一軸線對稱，a個所述第一冗餘導電通孔和a個所述第四冗餘導電通孔關於第二軸線對稱；a為正整數；對於每一所述導電通孔組，其中的a個所述第一冗餘導電通孔、a個所述第二冗餘導電通孔、所述第一正常導電通孔和所述第二正常導電通孔構成一修復單元，a個所述第三冗餘導電通孔、a個所述第四冗餘導電通孔、所述第三正常導電通孔和所述第四正常導電通孔構成另一修復單元；所述選擇電路，還配置為在任一所述正常導電通孔失效時，利用同一所述修復單元的其他導電通孔代替失效的所述正常導電通孔與對應的所述內部端口電連接。
  5. 如請求項4所述的記憶晶片，其中，在a=1的情況下，所述選擇電路，具體配置為若所述第一正常導電通孔失效，則利用所述第一冗餘導電通孔或者所述第四正常導電通孔代替所述第一正常導電通孔與對應的內部端口電連接；若所述第四正常導電通孔失效，則利用所述第四冗餘導電通孔或者所述第一正常導電通孔代替所述第四正常導電通孔與對應的內部端口電連接；若所述第二正常導電通孔失效，則利用所述第二冗餘導電通孔或者所述第三正常導電通孔代替所述第二正常導電通孔與對應的內部端口電連接；若所述第三正常導電通孔失效，則利用所述第三冗餘導電通孔或者所述第二正常導電通孔代替所述第三正常導電通孔與對應的內部端口電連接。
  6. 如請求項5所述的記憶晶片，其中，所述選擇訊號包括第一選擇訊號和第二選擇訊號；第i個所述選擇電路包括第i個第一選擇電路、第i個第二選擇電路、第i個第一訊號輸出電路和第i個第二訊號輸出電路；對於第i個所述第一選擇電路，其一側耦接至第i個所述導電通孔組中的所述第一正常導電通孔、所述第四正常導電通孔、所述第一冗餘導電通孔和所述第四冗餘導電通孔，其另一側耦接至第i個第一次級節點和第i個第四次級節點；所述第一選擇電路，配置為接收並基於第i個第一通孔狀態參數組和所述第一選擇訊號，將耦接的其中一個導電通孔與第i個所述第一次級節點電連接，並將耦接的另一個導電通孔與第i個所述第四次級節點電連接；對於第i個所述第二選擇電路，其一側耦接至第i個所述導電通孔組中的所述第二正常導電通孔、所述第三正常導電通孔、所述第二冗餘導電通孔和所述第三冗餘導電通孔，其另一側耦接至第i個第二次級節點和第i個第三次級節點；所述第二選擇電路，配置為接收並基於第i個第二通孔狀態參數組和所述第一選擇訊號，將耦接的其中一個導電通孔與第i個所述第二次級節點電連接，並將耦接的另一個導電通孔與第i個所述第三次級節點電連接；第i個所述第一訊號輸出電路，配置為接收並基於所述第二選擇訊號，將第i個所述第一次級節點與第i個所述第一內部端口電連接，且將第i個所述第四次級節點與第i個所述第四內部端口電連接；或者，將第i個所述第二次級節點與第i個所述第一內部端口電連接，且將第i個所述第三次級節點與第i個所述第四內部端口電連接；第i個所述第二訊號輸出電路，配置為接收並基於所述第二選擇訊號，將第i個所述第二次級節點與第i個所述第二內部端口電連接，且將第i個所述第三次級節點與第i個所述第三內部端口電連接；或者，將第i個所述第一次級節點與第i個所述第二內部端口電連接，且將第i個所述第四次級節點與第i個所述第三內部端口電連接。
  7. 如請求項6所述的記憶晶片，其中，第i個所述第一選擇電路包括第i個第一修復電路、第i個第二修復電路和第i個第一選擇輸出電路；對於第i個所述第一修復電路，其一側分別耦接至第i個所述導電通孔組中的所述第一冗餘導電通孔、所述第一正常導電通孔和所述第四正常導電通孔，其另一側耦接至第i個第一初級節點；所述第一修復電路，配置為接收並基於第i個所述第一通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第一初級節點電連接；對於第i個所述第二修復電路，其一側分別耦接至第i個所述導電通孔組中的所述第一正常導電通孔、所述第四正常導電通孔和所述第四冗餘導電通孔，其另一側耦接至第i個第四初級節點；所述第二修復電路，配置為接收並基於第i個所述第一通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第四初級節點電連接；第i個所述第一選擇輸出電路，配置為接收並基於所述第一選擇訊號，將第i個所述第一初級節點與第i個所述第一次級節點電連接，且將第i個所述第四初級節點與第i個所述第四次級節點電連接；或者，將第i個所述第一初級節點與第i個所述第四次級節點電連接，且將第i個所述第四初級節點與第i個所述第一次級節點電連接。
  8. 如請求項7所述的記憶晶片，其中，第i個所述第一通孔狀態參數組包括第一狀態參數、第二狀態參數、第三狀態參數和第四狀態參數，且一一對應的指示第i個所述導電通孔組中的所述第一冗餘導電通孔、所述第一正常導電通孔、所述第四正常導電通孔和所述第四冗餘導電通孔是否失效；第i個所述第一修復電路包括第一切換單元、第二切換單元、第三切換單元、第一邏輯單元、第二邏輯單元和第三邏輯單元；所述第一邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第一預設條件下，輸出使能狀態的第一控制訊號；其中，所述第一預設條件是指所述第一狀態參數為使能狀態且所述第二狀態參數為禁用狀態，或者，所述第一狀態參數和所述第二狀態參數均為使能狀態且所述第三狀態參數和所述第四狀態參數均為禁用狀態；所述第一切換單元，配置為僅在所述第一控制訊號為使能狀態時，控制第i個所述第一冗餘導電通孔與第i個所述第一初級節點電連接；所述第二邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第二預設條件下，輸出使能狀態的第二控制訊號；其中，所述第二預設條件是指所述第二狀態參數為使能狀態，且所述第三狀態參數和所述第四狀態參數至少存在一個處於使能狀態；所述第二切換單元，配置為僅在所述第二控制訊號為使能狀態時，控制第i個所述第一正常導電通孔與第i個所述第一初級節點電連接；所述第三邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第三預設條件下，輸出使能狀態的第三控制訊號；其中，所述第三預設條件是指所述第一狀態參數和所述第二狀態參數均為禁用狀態，且所述第三狀態參數為使能狀態；所述第三切換單元，配置為僅在所述第三控制訊號為使能狀態時，控制第i個所述第四正常導電通孔與第i個所述第一初級節點電連接；其中，任一狀態參數為使能狀態時，指示對應的導電通孔未失效；任一狀態參數為禁用狀態時，指示對應的導電通孔失效。
  9. 如請求項8所述的記憶晶片，其中，第i個所述第二修復電路包括第四切換單元、第五切換單元、第六切換單元、第四邏輯單元、第五邏輯單元和第六邏輯單元；所述第四邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第四預設條件下，輸出使能狀態的第四控制訊號；其中，所述第四預設條件是指所述第四狀態參數為使能狀態且所述第三狀態參數為禁用狀態，或者，在所述第四狀態參數和所述第三狀態參數均為使能狀態且所述第二狀態參數和所述第一狀態參數均為禁用狀態；所述第四切換單元，配置為僅在所述第四控制訊號為使能狀態時，控制第i個所述第四冗餘導電通孔與第i個所述第四初級節點電連接；所述第五邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第五預設條件下，輸出使能狀態的第五控制訊號；其中，所述第五預設條件是指所述第三狀態參數為使能狀態，且所述第二狀態參數和所述第一狀態參數至少存在一個處於使能狀態；所述第五切換單元，配置為僅在所述第五控制訊號為使能狀態時，控制第i個所述第四正常導電通孔與第i個所述第四初級節點電連接；所述第六邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第六預設條件下，輸出使能狀態的第六控制訊號；其中，所述第六預設條件是指所述第四狀態參數和所述第三狀態參數均為禁用狀態，且所述第二狀態參數為使能狀態；所述第六切換單元，配置為僅在所述第六控制訊號為使能狀態時，控制第i個所述第一正常導電通孔與第i個所述第四初級節點電連接。
  10. 如請求項9所述的記憶晶片，其中，在所述使能狀態為高位準，所述禁用狀態為低位準的情況下，所述第一邏輯單元包括第一反閘、第一及閘和第一或閘；所述第二邏輯單元包括第二及閘和第二或閘；所述第三邏輯單元包括第三反閘和第三及閘；所述第四邏輯單元包括第四反閘、第四及閘和第四或閘；所述第五邏輯單元包括第五及閘和第五或閘；所述第六邏輯單元包括第六反閘和第六及閘；所述第一反閘的輸入端接收所述第二狀態參數，所述第一反閘的輸出端與所述第一及閘的一輸入端連接，所述第一及閘的另一輸入端接收所述第一狀態參數，所述第一及閘的輸出端、所述第六及閘的輸出端分別與所述第一或閘的兩輸入端連接，所述第一或閘輸出所述第一控制訊號；所述第二或閘的兩輸入端分別接收所述第三狀態參數和所述第四狀態參數，所述第二或閘的輸出端與所述第二及閘的一輸入端連接，所述第二及閘的另一輸入端接收所述第二狀態參數，所述第二及閘輸出所述第二控制訊號；所述第三反閘的輸入端與所述第五或閘的輸出端連接，所述第三反閘的輸出端與所述第三及閘的一輸入端連接，所述第三及閘的另一輸入端接收所述第三狀態參數，所述第三及閘輸出所述第三控制訊號；所述第四反閘的輸入端接收所述第三狀態參數，所述第四反閘的輸出端與所述第四及閘的一輸入端連接，所述第四及閘的另一輸入端接收所述第四狀態參數，所述第四及閘的輸出端、所述第三及閘的輸出端分別與所述第四或閘的兩輸入端連接，所述第四或閘輸出所述第四控制訊號；所述第五或閘的兩輸入端分別接收所述第一狀態參數和所述第二狀態參數，所述第五或閘的輸出端與所述第五及閘的一輸入端連接，所述第五及閘的另一輸入端接收所述第三狀態參數，所述第五及閘輸出所述第五控制訊號；所述第六反閘的輸入端與所述第二或閘的輸出端連接，所述第六反閘的輸出端與所述第六及閘的一輸入端連接，所述第六及閘的另一輸入端接收所述第二狀態參數，所述第六及閘輸出所述第六控制訊號。
  11. 如請求項6所述的記憶晶片，其中，第i個所述第二選擇電路包括第i個第三修復單元、第i個第四修復單元、第i個第二選擇輸出電路；對於第i個所述第三修復單元，其一側分別耦接至第i個所述導電通孔組中的第二冗餘導電通孔、第一正常導電通孔和第二正常導電通孔，其另一側耦接至第i個第二初級節點；所述第三修復單元，配置為接收並基於第i個所述第二通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第二初級節點電連接；對於第i個所述第四修復單元，其一側分別耦接至第i個所述導電通孔組中的第二正常導電通孔、正常導電通孔和所述第三冗餘導電通孔，其另一側耦接至第i個第三初級節點；所述第四修復單元，配置為接收並基於第i個所述第二通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第三初級節點電連接；第i個所述第二選擇輸出電路，配置為接收並基於所述第一選擇訊號，將第i個所述第二初級節點與第i個所述第二次級節點電連接，且將第i個所述第三初級節點與第i個所述第三次級節點電連接；或者，將第i個所述第三初級節點與第i個所述第二次級節點電連接，且將第i個所述第二初級節點與第i個所述第三次級節點電連接。
  12. 如請求項11所述的記憶晶片，其中，第i個所述第二通孔狀態參數組包括第五狀態參數、第六狀態參數、第七狀態參數和第八狀態參數，且一一對應的指示第i個對應的所述導電通孔組中的第二冗餘導電通孔、第二正常導電通孔、第三正常導電通孔和第三冗餘導電通孔是否失效；第i個所述第三修復單元包括第七切換單元、第八切換單元、第九切換單元、第七邏輯單元、第八邏輯單元和第九邏輯單元；所述第七邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第七預設條件下，輸出使能狀態的第七控制訊號；其中，所述第七預設條件是指所述第五狀態參數為使能狀態且所述第六狀態參數為禁用狀態，或者，所述第五狀態參數和所述第六狀態參數均為使能狀態且所述第七狀態參數和所述第八狀態參數均為禁用狀態；所述第七切換單元，配置為僅在所述第七控制訊號為使能狀態時，控制第i個所述第二冗餘導電通孔與第i個所述第二初級節點電連接；所述第八邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第八預設條件下，輸出使能狀態的第八控制訊號；其中，所述第八預設條件是指所述第六狀態參數為使能狀態，且所述第七狀態參數和所述第八狀態參數至少存在一個處於使能狀態；所述第八切換單元，配置為僅在所述第八控制訊號為使能狀態時，控制第i個所述第二正常導電通孔與第i個所述第二初級節點電連接；所述第九切換單元，配置為僅在第i個所述第二通孔狀態參數組符合第九預設條件下，輸出使能狀態的第九控制訊號；其中，所述第九預設條件是指所述第五狀態參數和所述第六狀態參數均為禁用狀態，且所述第七狀態參數為使能狀態；所述第九切換單元，配置為僅在所述第九控制訊號為使能狀態時，控制第i個所述第三正常導電通孔與第i個所述第二初級節點電連接；其中，任一狀態參數為使能狀態時，指示對應的導電通孔未失效；任一狀態參數為禁用狀態時，指示對應的導電通孔失效。
  13. 如請求項12所述的記憶晶片，其中，第i個所述第四修復單元包括第十切換單元、第十一切換單元、第十二切換單元、第十邏輯單元、第十一邏輯單元和第十二邏輯單元；所述第十邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第十預設條件下，輸出使能狀態的第十控制訊號；其中，所述第十預設條件是指所述第八狀態參數為使能狀態且所述第七狀態參數為禁用狀態，或者，所述第七狀態參數和所述第八狀態參數均為使能狀態且所述第五狀態參數和所述第六狀態參數均為禁用狀態；所述第十切換單元，配置為僅在所述第十控制訊號為使能狀態時，控制第i個所述第三冗餘導電通孔與第i個所述第三初級節點電連接；所述第十一邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第十一預設條件下，輸出使能狀態的第十一控制訊號；其中，所述第十一預設條件是指所述第七狀態參數為使能狀態，且所述第六狀態參數和所述第五狀態參數至少存在一個處於使能狀態；所述第十一切換單元，配置為僅在所述第十一控制訊號為使能狀態時，控制第i個所述第三正常導電通孔與第i個所述第三初級節點電連接；所述第十二邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第十二預設條件下，輸出使能狀態的第十二控制訊號；其中，所述第十二預設條件是指所述第八狀態參數和所述第七狀態參數均為禁用狀態，且所述第六狀態參數為使能狀態；所述第十二切換單元，配置為僅在所述第十二控制訊號為使能狀態時，控制第i個所述第二正常導電通孔與第i個所述第三初級節點電連接。
  14. 如請求項13所述的記憶晶片，其中，在所述使能狀態為高位準，所述禁用狀態為低位準時，所述第七邏輯單元包括第七反閘、第七及閘和第七或閘；所述第八邏輯單元包括第八及閘和第八或閘；所述第九邏輯單元包括第九反閘和第九及閘；所述第十邏輯單元包括第十反閘、第十及閘和第十或閘；所述第十一邏輯單元包括第十一及閘和第十一或閘；所述第十二邏輯單元包括第十二反閘和第十二及閘；所述第七反閘的輸入端接收所述第六狀態參數，所述第七反閘的輸出端與所述第七及閘的一輸入端連接，所述第七及閘的另一輸入端接收所述第五狀態參數，所述第七及閘的輸出端、所述第十二及閘的輸出端分別與所述第七或閘的兩輸入端連接，所述第七或閘輸出所述第七控制訊號；所述第八或閘的兩輸入端分別接收所述第七狀態參數和所述第八狀態參數，所述第八或閘的輸出端與所述第八及閘的一輸入端連接，所述第八及閘的另一輸入端接收所述第六狀態參數，所述第八及閘輸出所述第八控制訊號；所述第九反閘的輸入端與所述第十一或閘的輸出端連接，所述第九反閘的輸出端與所述第九及閘的一輸入端連接，所述第九及閘的另一輸入端接收所述第七狀態參數，所述第九及閘輸出所述第九控制訊號；所述第十反閘的輸入端接收所述第七狀態參數，所述第十反閘的輸出端與所述第十及閘的一輸入端連接，所述第十及閘的另一輸入端接收所述第六狀態參數，所述第十及閘的輸出端、所述第九及閘的輸出端分別與所述第十或閘的兩輸入端連接，所述第十或閘輸出所述第十控制訊號；所述第十一或閘的兩輸入端分別接收所述第五狀態參數和所述第六狀態參數，所述第十一或閘的輸出端與所述第十一及閘的一輸入端連接，所述第十一及閘的另一輸入端接收所述第七狀態參數，所述第十一及閘輸出所述第十一控制訊號；所述第十二反閘的輸入端與所述第八或閘的輸出端連接，所述第十二反閘的輸出端與所述第十二及閘的一輸入端連接，所述第十二及閘的另一輸入端接收第六狀態參數，所述第十二及閘輸出所述第十二控制訊號。
  15. 如請求項1所述的記憶晶片，其中，所述導電通孔通過先通孔工藝（via-first）、中間通孔工藝（via-middle）、後通孔工藝（via-last）、背後通孔工藝（back side via-last）的任意一種工藝或多種工藝進行製備，且同一所述記憶晶片中不同的所述導電通孔之間均相互電隔離。
  16. 一種邏輯晶片，包括：所述邏輯晶片的有源面的中心點及其臨近區域被定義為全域訊號區域，且所述全域訊號區域的中心點與所述有源面的中心點重合；所述全域訊號區域具有第一軸線和第二軸線，所述第一軸線和所述第二軸線互相垂直且相交於所述有源面的中心點，所述第一軸線與所述邏輯晶片的第一側邊平行，所述第二軸線與所述邏輯晶片的第二側邊平行；所述全域訊號區域沿第三方向被n個導電通孔組貫穿，所述第三方向垂直於所述有源面，n為正整數；每一所述導電通孔組均包括4個正常導電通孔，且第一正常導電通孔和第二正常導電通孔關於第一軸線對稱，第三正常導電通孔和第四正常導電通孔關於所述第一軸線對稱，所述第一正常導電通孔和所述第四正常導電通孔關於第二軸線對稱；所述邏輯晶片還包括n個控制電路，所述邏輯晶片的內部電路包括n個第一訊號端口、n個第二訊號端口、n個第三訊號端口和n個第四訊號端口；第i個所述控制電路，配置為將第i個所述導電通孔組中的第一正常導電通孔、第二正常導電通孔、第三正常導電通孔、第四正常導電通孔一一對應的與第i個所述第一訊號端口、第i個所述第二訊號端口、第i個所述第三訊號端口、第i個所述第四訊號端口電連接；其中，i為小於或等於n的正整數。
  17. 如請求項16所述的邏輯晶片，其中，每一所述導電通孔組還包括4a個冗餘導電通孔，且a個第一冗餘導電通孔和a個第二冗餘導電通孔關於第一軸線對稱，a個第三冗餘導電通孔和a個第四冗餘導電通孔關於所述第一軸線對稱，a個所述第一冗餘導電通孔和a個所述第四冗餘導電通孔關於第二軸線對稱；其中，a為正整數；a個所述第一冗餘導電通孔、a個所述第二冗餘導電通孔、所述第一正常導電通孔和所述第二正常導電通孔構成一修復單元，a個所述第三冗餘導電通孔、a個所述第四冗餘導電通孔、所述第三正常導電通孔和所述第四正常導電通孔構成另一修復單元；第i個所述控制電路，還配置為在任一所述正常導電通孔失效時，利用同一所述修復單元的其他導電通孔代替失效的所述正常導電通孔與對應的訊號端口電連接。
  18. 如請求項17所述的邏輯晶片，其中，在a=1的情況下，所述控制電路，具體配置為若所述第一正常導電通孔失效，則利用所述第一冗餘導電通孔或者所述第四正常導電通孔代替所述第一正常導電通孔與對應的訊號端口電連接；若所述第四正常導電通孔失效，則利用所述第四冗餘導電通孔或者所述第一正常導電通孔代替所述第四正常導電通孔與對應的訊號端口電連接；若所述第二正常導電通孔失效，則利用所述第二冗餘導電通孔或者所述第三正常導電通孔代替所述第二正常導電通孔與對應的訊號端口電連接；若所述第三正常導電通孔失效，則利用所述第三冗餘導電通孔或者所述第二正常導電通孔代替所述第三正常導電通孔與對應的訊號端口電連接。
  19. 如請求項18所述的邏輯晶片，其中，第i個所述控制電路包括第i個第一控制電路和第i個第二控制電路；對於第i個所述第一控制電路，其一側耦接至第i個所述導電通孔組中的所述第一正常導電通孔、所述第四正常導電通孔、所述第一冗餘導電通孔和所述第四冗餘導電通孔，其另一側耦接至第i個所述第一訊號端口和第i個所述第四訊號端口；第i個所述第一控制電路，配置為接收並基於第i個第一通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第一訊號端口電連接，並將耦接的另一個導電通孔與第i個所述第四訊號端口電連接；對於第i個所述第二控制電路，其一側耦接至第i個所述導電通孔組中的所述第二正常導電通孔、所述第三正常導電通孔、所述第二冗餘導電通孔和所述第三冗餘導電通孔，其另一側耦接至第i個所述第二訊號端口和第i個所述第三訊號端口；第i個所述第二控制電路，配置為接收並基於第i個第二通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第二訊號端口電連接，並將耦接的另一個導電通孔與第i個所述第三訊號端口電連接。
  20. 如請求項19所述的邏輯晶片，其中，第i個所述第一控制電路包括第i個第一修復電路和第i個第二修復電路；對於第i個所述第一修復電路，其一側分別耦接至第i個所述導電通孔組中的所述第一冗餘導電通孔、所述第一正常導電通孔和所述第四正常導電通孔，其另一側耦接至第i個所述第一訊號端口；所述第一修復電路，配置為接收並基於第i個所述第一通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第一訊號端口電連接；對於第i個所述第二修復電路，其一側分別耦接至第i個所述導電通孔組中的所述第一正常導電通孔、所述第四正常導電通孔和所述第四冗餘導電通孔，其另一側耦接至第i個所述四訊號端口；所述第二修復電路，配置為接收並基於第i個所述第一通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第四訊號端口電連接。
  21. 如請求項20所述的邏輯晶片，其中，第i個所述第一通孔狀態參數組包括第一狀態參數、第二狀態參數、第三狀態參數和第四狀態參數，一一對應的指示第i個所述導電通孔組中的所述第一冗餘導電通孔、所述第一正常導電通孔、所述第四正常導電通孔和所述第四冗餘導電通孔是否失效；第i個所述第一修復電路包括第一切換單元、第二切換單元、第三切換單元、第一邏輯單元、第二邏輯單元和第三邏輯單元；所述第一邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第一預設條件下，輸出使能狀態的第一控制訊號；其中，所述第一預設條件是指所述第一狀態參數為使能狀態且所述第二狀態參數為禁用狀態，或者，所述第一狀態參數和所述第二狀態參數均為使能狀態且所述第三狀態參數和所述第四狀態參數均為禁用狀態時；所述第一切換單元，配置為僅在所述第一控制訊號為使能狀態時，控制第i個所述第一冗餘導電通孔與第i個所述第一訊號端口電連接；所述第二邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第二預設條件下，輸出使能狀態的第二控制訊號；其中，所述第二預設條件是指所述第二狀態參數為使能狀態，且所述第三狀態參數和所述第四狀態參數至少存在一個處於使能狀態；所述第二切換單元，配置為僅在所述第二控制訊號為使能狀態時，控制第i個所述第一正常導電通孔與第i個所述第一訊號端口電連接；所述第三邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第三預設條件下，輸出使能狀態的第三控制訊號；其中，所述第三預設條件是指所述第一狀態參數和所述第二狀態參數均為禁用狀態，且所述第三狀態參數為使能狀態；所述第三切換單元，配置為僅在所述第三控制訊號為使能狀態時，控制第i個所述第四正常導電通孔與第i個所述第一訊號端口電連接；其中，任一狀態參數為使能狀態時，指示對應的導電通孔未失效；任一狀態參數為禁用狀態時，指示對應的導電通孔失效。
  22. 如請求項21所述的邏輯晶片，其中，第i個所述第二修復電路包括第四切換單元、第五切換單元、第六切換單元、第四邏輯單元、第五邏輯單元和第六邏輯單元；所述第四邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第四預設條件下，輸出使能狀態的第四控制訊號；其中，所述第四預設條件是指所述第四狀態參數為使能狀態且所述第三狀態參數為禁用狀態，或者，在所述第四狀態參數和所述第三狀態參數均為使能狀態且所述第二狀態參數和所述第一狀態參數均為禁用狀態；所述第四切換單元，配置為僅在所述第四控制訊號為使能狀態時，控制第i個所述第四冗餘導電通孔與第i個所述第四訊號端口電連接；所述第五邏輯單元，配置為僅在第i個所述第一通孔狀態參數組符合第五預設條件下，輸出使能狀態的第五控制訊號；其中，所述第五預設條件是指所述第三狀態參數為使能狀態，且所述第二狀態參數和所述第一狀態參數至少存在一個處於使能狀態；所述第五切換單元，配置為僅在所述第五控制訊號為使能狀態時，控制第i個所述第四正常導電通孔與第i個所述第四訊號端口電連接；所述第六切換單元，配置為僅在第i個所述第一通孔狀態參數組符合第六預設條件下，輸出使能狀態的第六控制訊號；其中，所述第六預設條件是指所述第四狀態參數和所述第三狀態參數均為禁用狀態，且所述第二狀態參數為使能狀態；所述第六切換單元，配置為僅在所述第六控制訊號為使能狀態時，控制第i個所述第一正常導電通孔與第i個所述第四訊號端口電連接。
  23. 如請求項22所述的邏輯晶片，其中，在所述使能狀態為高位準，所述禁用狀態為低位準時，所述第一邏輯單元包括第一反閘、第一及閘和第一或閘；所述第二邏輯單元包括第二及閘和第二或閘；所述第三邏輯單元包括第三反閘和第三及閘；所述第四邏輯單元包括第四反閘、第四及閘和第四或閘；所述第五邏輯單元包括第五及閘和第五或閘；所述第六邏輯單元包括第六反閘和第六及閘；所述第一反閘的輸入端接收所述第二狀態參數，所述第一反閘的輸出端與所述第一及閘的一輸入端連接，所述第一及閘的另一輸入端接收所述第一狀態參數，所述第一及閘的輸出端、所述第六及閘的輸出端分別與所述第一或閘的兩輸入端連接，所述第一或閘輸出所述第一控制訊號；所述第二或閘的兩輸入端分別接收所述第三狀態參數和所述第四狀態參數，所述第二或閘的輸出端與所述第二及閘的一輸入端連接，所述第二及閘的另一輸入端接收所述第二狀態參數，所述第二及閘輸出所述第二控制訊號；所述第三反閘的輸入端與所述第五或閘的輸出端連接，所述第三反閘的輸出端與所述第三及閘的一輸入端連接，所述第三及閘的另一輸入端接收所述第三狀態參數，所述第三及閘輸出所述第三控制訊號；所述第四反閘的輸入端接收所述第三狀態參數，所述第四反閘的輸出端與所述第四及閘的一輸入端連接，所述第四及閘的另一輸入端接收所述第四狀態參數，所述第四及閘的輸出端、所述第三及閘的輸出端分別與所述第四或閘的兩輸入端連接，所述第四或閘輸出所述第四控制訊號；所述第五或閘的兩輸入端分別接收所述第一狀態參數和所述第二狀態參數，所述第五或閘的輸出端與所述第五及閘的一輸入端連接，所述第五及閘的另一輸入端接收所述第三狀態參數，所述第五及閘輸出所述第五控制訊號；所述第六反閘的輸入端與所述第二或閘的輸出端連接，所述第六反閘的輸出端與所述第六及閘的一輸入端連接，所述第六及閘的另一輸入端接收所述第二狀態參數，所述第六及閘輸出所述第六控制訊號。
  24. 如請求項19所述的邏輯晶片，其中，第i個所述第二控制電路包括第i個第三修復單元、第i個第四修復單元；對於第i個所述第三修復單元，其一側分別耦接至第i個所述導電通孔組中的第二冗餘導電通孔、第一正常導電通孔和第二正常第一狀態參數通孔，其另一側耦接至第i個所述第二訊號端口；所述第三修復單元，配置為接收並基於所述第二通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第二訊號端口電連接；對於第i個所述第四修復單元，其一側分別耦接至第i個所述導電通孔組中的第二正常導電通孔、正常導電通孔和所述第三冗餘導電通孔，其另一側耦接至第i個所述第三訊號端口；所述第四修復單元，配置為接收並基於所述第二通孔狀態參數組，將耦接的其中一個導電通孔與第i個所述第三訊號端口電連接。
  25. 如請求項24所述的邏輯晶片，其中，第i個所述第二通孔狀態參數組包括第五狀態參數、第六狀態參數、第七狀態參數和第八狀態參數，且一一對應的用於指示第i個所述導電通孔組中的第二冗餘導電通孔、第二正常導電通孔第三正常導電通孔和第三冗餘導電通孔是否失效；第i個所述第三修復單元包括第七切換單元、第八切換單元、第九切換單元、第七邏輯單元、第八邏輯單元和第九邏輯單元；所述第七邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第七預設條件下，輸出使能狀態的第七控制訊號；其中，所述第七預設條件是指所述第五狀態參數為使能狀態且所述第六狀態參數為禁用狀態，或者，所述第五狀態參數和所述第六狀態參數均為使能狀態且所述第七狀態參數和所述第八狀態參數均為禁用狀態；所述第七切換單元，配置為僅在所述第七控制訊號為使能狀態時，控制第i個所述第二冗餘導電通孔與第i個所述第二訊號端口電連接；所述第八邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第八預設條件下，輸出使能狀態的第八控制訊號；其中，所述第八預設條件是指所述第六狀態參數為使能狀態，且所述第七狀態參數和所述第八狀態參數至少存在一個處於使能狀態；所述第八切換單元，配置為僅在所述第八控制訊號為使能狀態時，控制第i個所述第二正常導電通孔與第i個所述第二訊號端口電連接；所述第九邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第九預設條件下，輸出使能狀態的第九控制訊號；其中，所述第九預設條件是指所述第五狀態參數和所述第六狀態參數均為禁用狀態，且所述第七狀態參數為使能狀態；所述第九切換單元，配置為僅在所述第九控制訊號為使能狀態時，控制所述第三正常導電通孔與第i個所述第二訊號端口電連接；其中，任一狀態參數為使能狀態時，指示對應的導電通孔未失效；任一狀態參數為禁用狀態時，指示對應的導電通孔失效。
  26. 如請求項25所述的邏輯晶片，其中，所述第四修復單元包括第十切換單元、第十一切換單元、第十二切換單元、第十邏輯單元、第十一邏輯單元和第十二邏輯單元；所述第十邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第十預設條件下，輸出使能狀態的第十控制訊號；其中，所述第十預設條件是指所述第八狀態參數為使能狀態且所述第七狀態參數為禁用狀態時，或者，所述第八狀態參數和所述第七狀態參數均為使能狀態且所述第六狀態參數和所述第五狀態參數均為禁用狀態；所述第十切換單元，配置為僅在所述第十控制訊號為使能狀態時，控制第i個所述第三冗餘導電通孔與第i個所述第三訊號端口電連接；所述第十一邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第十一預設條件下，輸出使能狀態的第十一控制訊號；其中，所述第十一預設條件是指所述第七狀態參數為使能狀態，且所述第六狀態參數和所述第五狀態參數至少存在一個處於使能狀態；所述第十一切換單元，配置為僅在所述第十一控制訊號為使能狀態時，控制第i個所述第三正常導電通孔與第i個所述第三訊號端口電連接；所述第十二邏輯單元，配置為僅在第i個所述第二通孔狀態參數組符合第十二預設條件下，輸出使能狀態的第十二控制訊號；其中，所述第十二預設條件是指所述第八狀態參數和所述第七狀態參數均為禁用狀態，且所述第六狀態參數為使能狀態；所述第十二切換單元，配置為僅在所述第十二控制訊號為使能狀態時，控制第i個所述第二正常導電通孔與第i個所述第三訊號端口電連接。
  27. 如請求項26所述的邏輯晶片，其中，在所述使能狀態為高位準，所述禁用狀態為低位準時，所述第七邏輯單元包括第七反閘、第七及閘和第七或閘；所述第八邏輯單元包括第八及閘和第八或閘、所述第九邏輯單元包括第九反閘和第九及閘；所述第十邏輯單元包括第十反閘、第十及閘和第十或閘；所述第十一邏輯單元包括第十一及閘和第十一或閘、所述第十二邏輯單元包括第十二反閘和第十二及閘；所述第七反閘的輸入端接收所述第六狀態參數，所述第七反閘的輸出端與所述第七及閘的一輸入端連接，所述第七及閘的另一輸入端接收所述第五狀態參數，所述第七及閘的輸出端、所述第十二及閘的輸出端分別與所述第七或閘的兩輸入端連接，所述第七或閘輸出第七控制訊號；所述第八或閘的兩輸入端分別接收所述第七狀態參數和所述第八狀態參數，所述第八或閘的輸出端與所述第八及閘的一輸入端連接，所述第八及閘的另一輸入端接收所述第六狀態參數，所述第八及閘輸出所述第八控制訊號；所述第九反閘的輸入端與所述第十一或閘的輸出端連接，所述第九反閘的輸出端與所述第九及閘的一輸入端連接，所述第九及閘的另一輸入端接收所述第七狀態參數，所述第九及閘輸出所述第九控制訊號；所述第十反閘的輸入端接收所述第七狀態參數，所述第十反閘的輸出端與所述第十及閘的一輸入端連接，所述第十及閘的另一輸入端接收所述第六狀態參數，所述第十及閘的輸出端、所述第九及閘的輸出端分別與所述第十或閘的兩輸入端連接，所述第十或閘輸出所述第十控制訊號；所述第十一或閘的兩輸入端分別接收所述第五狀態參數和所述第六狀態參數，所述第十一或閘的輸出端與所述第十一及閘的一輸入端連接，所述第十一及閘的另一輸入端接收所述第七狀態參數，所述第十一及閘輸出所述第十一控制訊號；所述第十二反閘的輸入端與所述第八或閘的輸出端連接，所述第十二反閘的輸出端與所述第十二及閘的一輸入端連接，所述第十二及閘的另一輸入端接收第六狀態參數，所述第十二及閘輸出所述第十二控制訊號。
  28. 一種晶片堆疊結構，包括：如請求項16至27中任一項所述的邏輯晶片和至少一個堆疊單元，且所述邏輯晶片和至少一個堆疊單元沿第三方向依次堆疊；每一所述堆疊單元包括沿所述第三方向依次堆疊的第一記憶晶片、第二記憶晶片、第三記憶晶片和第四記憶晶片，所述第三方向與每一所述記憶晶片的頂表面垂直；所述第一記憶晶片、所述第二記憶晶片、所述第三記憶晶片、所述第四記憶晶片均為如請求項1-15中任一項所述的記憶晶片；所述第一記憶晶片和所述第二記憶晶片以面對面的方式堆疊，所述第二記憶晶片和所述第三記憶晶片以背對背的方式堆疊，所述第三記憶晶片和所述第四記憶晶片以面對面的方式堆疊；第1個所述堆疊單元中的所述第一記憶晶片和所述邏輯晶片以背對面的方式堆疊，或者，第1個所述堆疊單元中的所述第一記憶晶片和所述邏輯晶片以背對背的方式堆疊。
  29. 如請求項28所述的晶片堆疊結構，其中，所述第一記憶晶片的晶片位置標識碼指示第一類位置，所述第二記憶晶片的晶片位置標識碼指示第二類位置，所述第三記憶晶片的晶片位置標識碼指示第三類位置，所述第四記憶晶片的晶片位置標識碼指示第四類位置；或者，所述第一記憶晶片的晶片位置標識碼指示第一類位置，所述第二記憶晶片的晶片位置標識碼指示第四類位置，所述第三記憶晶片的晶片位置標識碼指示第三類位置，所述第四記憶晶片的晶片位置標識碼指示第二類位置。
  30. 如請求項29所述的晶片堆疊結構，其中，在所述邏輯晶片和所述第一記憶晶片以背對背的方式堆疊的情況下，所述邏輯晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第四正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第三正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第二正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第一正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；其中，i為小於或等於n的正整數。
  31. 如請求項30所述的晶片堆疊結構，其中，所述邏輯晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第四冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第三冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第二冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第一冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道。
  32. 如請求項29所述的晶片堆疊結構，其中，在所述邏輯晶片和所述第一記憶晶片以背對背的方式堆疊的情況下，所述邏輯晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第四正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第三正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第一正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第二正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第四正常導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第三正常導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第二正常導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第一正常導電通孔沿所述第三方向對齊，並構成一條正常訊號傳輸通道。
  33. 如請求項32所述的晶片堆疊結構，其中，所述邏輯晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第四冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第三冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第一冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第二冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道；所述邏輯晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第一記憶晶片中第i個導電通孔組中的第四冗餘導電通孔、每一所述第二記憶晶片中第i個導電通孔組中的第三冗餘導電通孔、每一所述第三記憶晶片中第i個導電通孔組中的第二冗餘導電通孔、每一所述第四記憶晶片中第i個導電通孔組中的第一冗餘導電通孔沿所述第三方向對齊，並構成一條冗餘訊號傳輸通道。
  34. 如請求項28至33中任一項所述的晶片堆疊結構，其中，對於面對面連接的2個晶片，兩者中所述導電通孔沿所述第三方向對齊的位置通過混合鍵合工藝實現電連接；對於背對背連接的2個晶片或者對於背對面連接的2個晶片，兩者中所述導電通孔沿所述第三方向對齊的位置通過導電凸塊接合工藝實現電連接；或者，對於面對面連接的2個晶片或者對於背對背連接的2個晶片或者對於背對面連接的2個晶片，兩者中所述導電通孔沿所述第三方向對齊的位置均通過所述混合鍵合工藝實現電連接；或者，對於面對面連接的2個晶片或者對於背對背連接的2個晶片或者對於背對面連接的2個晶片，兩者中所述導電通孔沿所述第三方向對齊的位置均通過所述導電凸塊接合工藝實現電連接。
  35. 一種記憶體，包括：如請求項28至34中任一項所述的晶片堆疊結構。
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