TWI848549B - 半導體結構及其製造方法 - Google Patents
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Abstract
在此提供一種半導體結構。該半導體結構包括一第一基板、一第一電路層、一記憶體陣列結構、一接合層、一第二電路層、和一第二基板。第一電路層設置在第一基板上。記憶體陣列結構設置在第一電路層上。接合層設置在記憶體陣列結構上。第二電路層設置在接合層上。第二基板設置在第二電路層上。
Description
本揭露是關於半導體結構及其製造方法。本揭露特別是關於包括記憶體陣列結構和電路層的半導體結構及其製造方法。
在傳統具有記憶體陣列的半導體裝置中，用於控制記憶體陣列的電路裝置設置在陣列區附近的電路區中。隨著半導體裝置中記憶胞數量的增加，需要更多的電路裝置來控制記憶體陣列。一種解決方案是在整個基板上形成電路層，然後在其上形成記憶體陣列結構。另一種可以提供更多電路裝置的解決方案則是提供用於形成額外的電路裝置的另一個基板，並通過矽通孔將其連接至原本的半導體結構。然而，在這二種解決方案中，位在記憶體陣列結構下的電路裝置都可能因為製造記憶體陣列的製程而惡化，並因此導致電路裝置的性能低下。在某些情況下，甚至連記憶體陣列也可能惡化。
在本揭露中，提供了具有更多用於控制記憶體陣列的高性能裝置的半導體結構及其製造方法。
根據實施例的一種半導體結構包括一第一基板、一第一電路層、一記憶體陣列結構、一接合層、一第二電路層、和一第二基板。第一電路層設置在第一基板上。記憶體陣列結構設置在第一電路層上。接合層設置在記憶體陣列結構上。第二電路層設置在接合層上。第二基板設置在第二電路層上。
根據實施例的一種半導體結構的製造方法包括下列步驟。提供一第一結構。第一結構包括一第一基板、一第一電路層、和一記憶體陣列結構，其中第一電路層形成在第一基板上，記憶體陣列結構形成在第一電路層上。提供一第二結構。第二結構包括一第二基板和一第二電路層，第二電路層形成在第二基板上。將第二結構接合至第一結構，其中第二電路層朝向第一結構。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
10:半導體結構
10’:半導體結構
100:第一結構
110:第一基板
120:第一電路層
122:互補金屬氧化物半導體裝置
124:隔離結構
130:記憶體陣列結構
140:第一連接層
142:導電元件
144:介電層
150:第二連接層
152:導電元件
154:介電層
200:第二結構
210:第二基板
220:第二電路層
222:互補金屬氧化物半導體裝置
224:隔離結構
230:第三連接層
232:導電元件
234:介電層
300:接合層
M:浮閘記憶胞或電荷捕捉記憶胞
第1A-1B圖繪示一示例性的半導體結構。
第2圖繪示另一示例性的半導體結構。
第3A-3D圖繪示一示例性的半導體結構的製造方法的各個階段。
以下將配合所附圖式對各種實施例進行更詳細的敘述。敘述內容和圖式的提供只是用於說明，並不意欲造成限制。為了清楚起見，元件可能並未依照實際比例繪示。此外，在一些
圖式中可能省略一些元件和/或符號。可以預期的是，一實施例中的元件和特徵，可以被有利地納入於另一實施例中，無須進一步的闡述。
請參照第1A-1B圖，其示出本揭露一示例性的半導體結構10，其中第1A圖示出基本的結構，第1B圖示出了結構中更多示例性的細節。
半導體結構10包括一第一基板110、一第一電路層120、一記憶體陣列結構130、一接合層300、一第二電路層220、和一第二基板210。第一電路層120設置在第一基板110上。記憶體陣列結構130設置在第一電路層120上。接合層300設置在記憶體陣列結構130上。第二電路層220設置在接合層300上。第二基板210設置在第二電路層220上。
更具體地說，第一基板110和第二基板210可以彼此獨立地包括矽或類似物。然而，本揭露不受限於此。
第一電路層120和第二電路層220配置成用於控制記憶體陣列結構130。舉例來說，各種不同的互補金屬氧化物半導體(CMOS)裝置122/222可以用於第一電路層120和第二電路層220中，藉由隔離結構124/224彼此分離。
第一電路層120可以包括能夠容忍陣列製程的熱預算(thermal budget)的電路裝置，例如高電壓裝置和長閘極長度裝置。舉例來說，第一電路層120可以包括可施加等於或大於20V
之電壓的裝置(例如用於傳送寫入電壓的裝置)、和具有等於或大於100nm之閘極長度的裝置中的至少一者。
第二電路層220可以包括各種高性能裝置，例如輸入/輸出裝置和短閘極長度的裝置，其通常無法容忍陣列製程的高熱預算。此外，可以在第二電路層220應用CMOS的先進製程，例如鰭式場效電晶體(FinFET)製程、SiGe製程、或高介電常數金屬閘極製程。因此，第二電路層220可以包括輸入/輸出裝置、具有小於或等於100nm之閘極長度的裝置、FinFET、包括SiGe層的裝置、和包括金屬閘極的裝置中的至少一者。
記憶體陣列結構130可以具有三維反及陣列(3D NAND)結構、二維反及陣列(2D NAND)結構、三維反或陣列(3D NOR)結構、或二維反或陣列(2D NOR)結構。記憶體陣列結構130可以包括浮閘記憶胞或電荷捕捉記憶胞M。然而，本揭露不受限於此。
半導體結構10可以更包括一第一連接層140。第一連接層140設置在第一電路層120上。記憶體陣列結構130設置在第一連接層140上。第一連接層140可以用於第一電路層120與記憶體陣列結構130之間的連接，不論是機械還是電性方面。半導體結構10可以更包括一第二連接層150。第二連接層150設置在記憶體陣列結構130上。接合層300設置在第二連接層150上。第二連接層150可以用於記憶體陣列結構130的連接，不論是機械還是電性方面。半導體結構10可以更包括一第三連接層230。第三連接
層230設置在接合層300上。第二電路層220設置在第三連接層230上。第三連接層230可以用於第二電路層220的連接，不論是機械還是電性方面。
根據一些實施例，第一連接層140、第二連接層150、和第三連接層230可以包括分別包括一介電層和複數個導電元件設置在該介電層中。具體地說，第一連接層140可以包括複數個導電元件142和一介電層144。導電元件142可以包括走線和通孔，但不限於此。導電元件142可以包括鎢。第二連接層150可以包括複數個導電元件152和一介電層154。導電元件152可以包括走線和通孔，但不限於此。導電元件152可以包括鎢。第三連接層230可以包括複數個導電元件232和一介電層234。導電元件232可以包括走線和通孔，但不限於此。第三連接層230的導電元件232可以包括銅，其具有較低的金屬電阻，但對高熱預算敏感。
可以理解的是，半導體結構10可以視為是一第一結構100和一第二結構200通過接合層300接合在一起，其中第一結構100包括第一基板110、第一電路層120、第一連接層140、記憶體陣列結構130、和第二連接層150，第二結構200包括第二基板210、第二電路層220、和第三連接層230。接合層300可以包括金屬。然而，本揭露不受限於此。接合層300可以應用任何適合的接合方式。
在本揭露中，使用了各種空間術語如「上」、「下」、「側」等等，以相對的方式將一元件與另一元件區分開來。然而
應當理解，該些元件可能以不同方式定向。舉例來說，第2圖所示的另一示例性的半導體結構10’實質上是垂直翻轉半導體結構10的結果。
請參照第3A-3D圖，其示出本揭露一示例性的半導體結構的製造方法。
如第3A圖所示，提供一第一結構100。第一結構100包括一第一基板110、一第一電路層120、和一記憶體陣列結構130。第一電路層120形成在第一基板110上。記憶體陣列結構130形成在第一電路層120上。第一結構100可以更包括一第一連接層140和一第二連接層150。在這種情況下，第一連接層140形成在第一電路層120上。記憶體陣列結構130形成在第一連接層140上。第二連接層150形成在記憶體陣列結構130上。
具體地說，第一電路層120配置成用於控制記憶體陣列結構130。第一電路層120可以包括能夠容忍陣列製程的熱預算的電路裝置。舉例來說，第一電路層120可以包括可施加等於或大於20V之電壓的裝置、和具有等於或大於100nm之閘極長度的裝置中的至少一者。
記憶體陣列結構130可以具有3D NAND結構、2D NAND結構、3D NOR結構、或2D NOR結構。記憶體陣列結構130可以包括浮閘記憶胞或電荷捕捉記憶胞M。
第一連接層140可以用於第一電路層120與記憶體陣列結構130之間的連接。第一連接層140可以包括一介電層144和複數個導電元件142設置在介電層144中。
第二連接層150可以用於記憶體陣列結構130的連接。第二連接層150可以包括一介電層154和複數個導電元件152設置在介電層154中。
如第3B圖所示，提供一第二結構200。第二結構200包括一第二基板210和一第二電路層220。第二電路層220形成在第二基板210上。第二結構200可以更包括一第三連接層230。第三連接層230形成在第二電路層220上。第二結構200不包括記憶體陣列結構。
具體地說，第二電路層220同樣配置成用於控制記憶體陣列結構130。由於第二結構200不包括記憶體陣列結構，因此可以形成對高熱預算敏感的高性能裝置和更先進的CMOS結構。舉例來說，第二電路層220可以包括輸入/輸出裝置、具有小於或等於100nm之閘極長度的裝置、FinFET、包括SiGe層的裝置、和包括金屬閘極的裝置中的至少一者。
第三連接層230可以用於第二電路層220的連接。第三連接層230可以包括一介電層234和複數個導電元件232設置在介電層234中。由於第二結構200不包括記憶體陣列結構，因此第三連接層230的導電元件232可以由銅金屬製程形成，其對高熱預算敏感，但可以提供較低的金屬電阻。
如第3C圖所示，在將第二結構200接合至第一結構100的步驟之前，可以翻轉第二結構200，使得第二電路層220朝向第一結構100。換言之，第一結構100和第二結構200以第一基板110具有第一電路層120和記憶體陣列結構130於其上的表面面對第二基板210具有第二電路層於其上的表面的方式來面對彼此。
接著如第3D圖所示，以這樣的相對方向，將第二結構200接合至第一結構100，其中第二電路層220朝向第一結構100。在一些實施例中，可以形成包括金屬的一接合層300。
根據本揭露，額外的高性能電路裝置提供在另一基板上，然後接合至具有記憶體陣列結構和對陣列製程的熱預算較不敏感的電路裝置的結構。因此，可以藉由簡單的方法來製造具有更多用於控制記憶體陣列的高性能裝置的半導體結構。此外，還可以同時提供高性能記憶體陣列和高性能電路裝置。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:半導體結構
100:第一結構
110:第一基板
120:第一電路層
130:記憶體陣列結構
140:第一連接層
150:第二連接層
200:第二結構
210:第二基板
220:第二電路層
230:第三連接層
300:接合層
Claims (8)
- 一種半導體結構，包括：一第一基板；一第一電路層，設置在該第一基板上；一記憶體陣列結構，設置在該第一電路層上；一接合層，設置在該記憶體陣列結構上；一第二電路層，設置在該接合層上；以及一第二基板，設置在該第二電路層上；其中該第一電路層包括可施加等於或大於20V之電壓的裝置、和具有等於或大於100nm之閘極長度的裝置中的至少一者。
- 如請求項1所述之半導體結構，其中該第二電路層包括輸入/輸出裝置、具有小於或等於100nm之閘極長度的裝置、FinFET、包括SiGe層的裝置、和包括金屬閘極的裝置中的至少一者。
- 如請求項1所述之半導體結構，更包括：一第一連接層，設置在該第一電路層上，其中該記憶體陣列結構設置在該第一連接層上；一第二連接層，設置在該記憶體陣列結構上，其中該接合層設置在該第二連接層上；以及一第三連接層，設置在該接合層上，其中該第二電路層設置在該第三連接層上。
- 如請求項1所述之半導體結構，其中該接合層包括金屬。
- 一種半導體結構的製造方法，包括：提供一第一結構，該第一結構包括一第一基板、一第一電路層、和一記憶體陣列結構，其中該第一電路層形成在該第一基板上，該記憶體陣列結構形成在該第一電路層上；提供一第二結構，該第二結構包括一第二基板和一第二電路層，其中該第二電路層形成在該第二基板上；以及將該第二結構接合至該第一結構，其中該第二電路層朝向該第一結構；其中在提供該第一結構的步驟中，該第一電路層包括可施加等於或大於20V之電壓的裝置、和具有等於或大於100nm之閘極長度的裝置中的至少一者。
- 如請求項5所述之半導體結構的製造方法，更包括：在將該第二結構接合至該第一結構的步驟之前，翻轉該第二結構，使得該第二電路層朝向該第一結構。
- 如請求項5所述之半導體結構的製造方法，其中在提供該第二結構的步驟中，該第二電路層包括輸入/輸出裝置、具有小於或等於100nm之閘極長度的裝置、FinFET、包括SiGe層的裝置、和包括金屬閘極的裝置中的至少一者。
- 如請求項5所述之半導體結構的製造方法，其中在將該第二結構接合至該第一結構的步驟中，形成包括金屬的一接合層。
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|---|---|---|---|
| TW112104402A TWI848549B (zh) | 2023-02-08 | 2023-02-08 | 半導體結構及其製造方法 |
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| TWI848549B true TWI848549B (zh) | 2024-07-11 |
| TW202434056A TW202434056A (zh) | 2024-08-16 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230005863A1 (en) * | 2021-06-30 | 2023-01-05 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and methods for forming the same |
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2023
- 2023-02-08 TW TW112104402A patent/TWI848549B/zh active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230005863A1 (en) * | 2021-06-30 | 2023-01-05 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and methods for forming the same |
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