TWI845154B - 數據傳輸電路、電子晶片及資訊處理裝置 - Google Patents
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Abstract
本發明主要揭示一種應用於一電子晶片之中的數據傳輸電路，其包括一橋接模塊，其中，該橋接模塊的一側與位於該電子晶片之外的一I2C主機耦接，且其另一側與該電子晶片內部的一數據匯流排(如：AHB匯流排)耦接。如此設計，該橋接模塊可以實現I2C數據與一特定數據(如：AHB數據)的轉換，從而將該I2C主機對一I2C從機的訪問轉換成對一特定從機(如：AHB從機)的訪問。因此，在該I2C主機透過該橋接模塊和該AHB從機進行數據傳輸的過程中，不需要重複不斷地傳送中斷信號至該電子晶片的核心處理器，故而免除了頻繁中斷對於該核心處理器的工作干擾，同時也提高了訪問效率。
Description
本發明係關於數據傳輸技術的有關領域，尤指可以提高I2C從機(I2C slave)響應I2C主機(I2C master)的效率的一種數據傳輸電路。
已知，I2C匯流排(Inter-integrated circuit bus)是由Philips公司開發的一種同步串行匯流排，其包括一串行數據線SDA和一串行時鐘線SCL，使得每一個連接到I2C匯流排上的電子裝置都具有唯一的從機地址，既可以作為主機也可以作為從機。另一方面，AHB匯流排(Advanced high performance bus)是由ARM公司推出應用於系統單晶片(System on chip, SoC)之中的一種系統匯流排。熟悉晶片設計的電子工程師都知道，I2C數據傳輸介面具有集成簡單、使用可靠等優點，而AHB數據傳輸介面在系統單晶片的應用中佔有主流地位。因此，如何設計一種數據傳輸電路使得令具有I2C數據傳輸介面的電子晶片和具有AHB數據傳輸介面的系統單晶片進行數據傳輸於是變得相當重要。
圖1為習知的一種數據傳輸電路的方塊圖。如圖1所示，現有技術提供包括一I2C主機(I2C master)11a與一I2C從機(I2C slave)12a的一種數據傳輸電路1a，其中該I2C主機11a設置在一電子裝置2a之中，且該I2C從機12a設置在一系統單晶片3a之中。另一方面，圖2為圖1所示之I2C從機12a的方塊圖。如圖1與圖2所示，該I2C從機12a包括：一寄存器120a、一接收緩存器(Rx FIFO)121Ra、一傳送緩存器(Tx FIFO)121Ta、一有限狀態機器(Finite state machine, FSM)122a、以及一控制單元123a。
當該I2C從機12a接收到該I2C主機11a的一命令數據時，會先將該命令數據存入該接收緩存器121Ra，同時由該控制單元123a傳送中斷信號至該系統單晶片3a的核心處理器31a。自該I2C主機11a接收數據時，該I2C從機12a先將輸入數據SDA_IN移位寄存在該寄存器120a之中。當該寄存器120a寄存有1個byte的數據後，再將輸入數據寫入該接收緩存器121Ra，最後發出中斷信號通知該核心處理器31a通過AHB匯流排32a取走數據。相反地，向該I2C主機11a傳送數據時，該控制單元123a傳送中斷信號通知該核心處理器31將一輸出數據SDA_OUT寫入該傳送緩存器121Ta之中。接著，該I2C主機11a將該傳送緩存器121Ta之中的數據讀出，並移位寄存在該寄存器120a之中，從而透過該寄存器120a將輸出數據發送至該有限狀態機器122a。
由於該I2C從機12a的傳輸單位為一字節(即，1個Byte)，因此，在和該I2C主機11a進行數據傳輸的過程中，該I2C從機12a需要頻繁地向系統單晶片3a的核心處理器31a發起中斷，使該核心處理器31a在響應中斷並解析指令之後，對該傳送緩存器121Ta或該接收緩存器121Ra進行訪問。實務經驗顯示，習知的數據傳輸電路具有以下缺陷：
(1)該核心處理器31a在響應中斷並解析指令之後才會通過該AHB匯流排對該I2C從機12a的該傳送緩存器121Ta或該接收緩存器121Ra進行訪問，故而需要較長的訪問時間，導致效率低下。
(2)在數據傳輸過程中，該核心處理器31a需要頻繁的響應來自該I2C從機12a的中斷信號，使其工作效率受到影響。
由上述說明可知，本領域亟需一種新式的數據傳輸電路。
本發明之主要目的在於提供一種數據傳輸電路，其係應用於一電子晶片之中，且包括一橋接模塊。其中，該橋接模塊的一側與位於該電子晶片之外的一I2C主機耦接，且其另一側與該電子晶片內部的一數據匯流排(如：AHB匯流排)耦接。如此設計，該橋接模塊可以實現I2C數據與一特定數據(如：AHB數據)的轉換，從而將該I2C主機對一I2C從機的訪問(access)轉換成對一特定從機(如：AHB從機)的訪問。因此，在該I2C主機透過該橋接模塊和該AHB從機進行數據傳輸的過程中，不需要重複不斷地傳送中斷信號至該電子晶片的核心處理器，故而免除了頻繁中斷對於該核心處理器的工作干擾，同時也提高了訪問效率。
簡單地說，該橋接模塊將位於電子晶片外部的I2C主機對位於電子晶片內部的一I2C從機的訪問請求加以轉換為I2C從機對AHB從機的訪問請求，藉此方式免除了上報中斷信號通知核心處理器的訪問方式，故而提高了I2C主機對AHB從機的響應速度，同時提高了核心處理器的工作效率。
為達成上述目的，本發明提出所述數據傳輸電路的一實施例，其係用以設置在一電子晶片之中，且包括：
一橋接模塊，具有一第一傳輸側與一第二傳輸側，其中該第一傳輸側耦接至一串行時鐘匯流排與一串行數據匯流排，且該第二傳輸側耦接該電子晶片內部的一數據匯流排；
其中，該串行時鐘匯流排和該串行數據匯流排位於該電子晶片之外，且耦接至少一I2C主機；
其中，在該I2C主機發起一數據寫入操作時，該橋接模塊通過該串行數據匯流排接收一輸入I2C數據，且接著將該輸入I2C數據轉換成一寫入數據傳送至該數據匯流排；
其中，在該I2C主機執行一數據讀出操作時，該橋接模塊通過該數據匯流排接收一讀出數據，且接著將該讀出數據轉換成一輸出I2C數據傳送至該串行數據匯流排。
在一實施例中，所述寫入數據為選自於由字節(byte)數據和半字(half-word)數據的組合、半字數據和字節數據的組合、字節數據、半字數據、與字(word)數據所組成群組之中的任一者。
在一實施例中，所述讀出數據為選自於由字節(byte)數據和半字(half-word)數據的組合、半字數據和字節數據的組合、字節數據、半字數據、與字(word)數據所組成群組之中的任一者。
在一實施例中，該數據匯流排為選自於由高級高性能匯流排(Advanced high performance bus, AHB)、高級外設匯流排(Advanced peripheral bus, APB)、高級系統匯流排(Advanced system bus, ASB)、高級微控制器匯流排(Advanced microcontroller bus architecture, AMBA)、和高級晶片匯流排(Advanced eXtensible interface, AXI)所組成群組之中的任一者。
在一實施例中，該橋接模塊包括：
一I2C從機單元，耦接該串行時鐘匯流排與該串行數據匯流排；
一數據轉換單元，耦接於該I2C從機單元和該數據匯流排之間；以及
一傳輸控制單元，耦接該I2C從機單元，且同時耦接該數據轉換單元；
其中，該I2C從機單元接收由該I2C主機所傳送的一傳輸開啟信號，該傳輸開啟信號包括7位元寬度的從機地址(slave address)以及一訪問模式位元，且該I2C從機單元依據該訪問模式位元確認該I2C主機發起所述數據寫入操作或所述數據讀出操作；
其中，執行所述數據寫入操作時，該I2C從機單元通過所述串行數據匯流排自該I2C主機接收所述輸入I2C數據，並傳送一只是信號至該傳輸控制單元，使該傳輸控制單元控制該數據轉換單元以字節為單位自該I2C主機接收所述輸入I2C數據，接著將該輸入I2C數據轉換成所述寫入數據後傳送至該數據匯流排；
其中，執行所述數據讀出操作時，該數據轉換單元自所述數據匯流排接收所述讀出數據，並傳送一接收完成信號至該傳輸控制單元，接著將所述讀出數據連續傳送給該I2C從機單元，使該I2C從機單元將該讀出數據轉換成所述輸出I2C數據並通過該串行數據匯流排傳送給該I2C主機。
在一實施例中，該橋接模塊進一步包括：
一配置寄存器，用以寄存複數個配置參數；以及
一時鐘延展單元，耦接該傳輸控制單元；
其中，該傳輸控制單元可以傳送一延時信號至該時鐘延展單元，使該時鐘延展單元該串行時鐘匯流排所傳送的一串行時鐘SCL進行一延時處理。
在一實施例中，該數據轉換單元為一數據傳輸主機單元。
在一實施例中，該複數個配置參數包括：傳輸模式、所述數據匯流排的傳輸地址、所述數據匯流排的傳輸速率、所述數據匯流排的訪問逾時(timeout)時間、所述寫入數據的位元寬度、以及所述讀出數據的位元寬度。
並且，本發明同時提供一種電子晶片的一實施例，其特徵在於，具有至少一個如前所述本發明之數據傳輸電路。
在一實施例中，電子晶片為選自於由觸控晶片、顯示驅動晶片、顯示驅動和觸控整合單晶片、指紋識別晶片、數位處理晶片、FPGA晶片、CPLD晶片、電源管理晶片、基頻晶片、和基板管理晶片所組成群組之中的任一者。
進一步地，本發明還提供一種資訊處理裝置的一實施例，其特徵在於，具有至少一個如前所述本發明之電子晶片。在可行的實施例中，所述資訊處理裝置為選自於由智慧型電視、智慧型手機、智慧型手錶、智慧手環、頭戴式顯示裝置、平板電腦、桌上型電腦、筆記型電腦、一體式電腦、工業電腦、伺服器電腦、金融交易裝置、車載娛樂系統、門禁裝置、指紋打卡裝置、和電子式門鎖所組成群組之中的一種電子裝置。
為使 貴審查委員能進一步瞭解本發明之結構、特徵、目的、與其優點，茲附以圖式及較佳具體實施例之詳細說明如後。
圖3為包含本發明之一種數據傳輸電路的一電子晶片的方塊圖。如圖3所示，本發明之數據傳輸電路1係整合在一電子晶片3，其中該電子晶片3內含至少一核心處理器30、至少一數據傳輸從機31(如：AHB從機)以及一數據匯流排32(如：AHB匯流排)，且該數據傳輸從機31和該核心處理器30皆耦接該數據匯流排32。在可行的實施例中，該數據匯流排32可以是但不限於高級高性能匯流排(Advanced high performance bus, AHB)、高級外設匯流排(Advanced peripheral bus, APB)、高級系統匯流排(Advanced system bus, ASB)、高級微控制器匯流排(Advanced microcontroller bus architecture, AMBA)、或高級晶片匯流排(Advanced eXtensible interface, AXI)。
依據本發明之設計，該數據傳輸電路1主要包括具有一第一傳輸側與一第二傳輸側的一橋接模塊11，其中該第一傳輸側耦接至位於該電子晶片3外部的一串行時鐘匯流排12與一串行數據匯流排13，且該第二傳輸側耦接該數據匯流排32。並且，該串行時鐘匯流排12與該串行數據匯流排13耦接一周邊電子裝置2的一I2C主機21。
進一步地，圖4為圖3所示之橋接模塊11的方塊圖。如圖3與圖4所示，該橋接模塊11以其第一傳輸側耦接該I2C主機21，且以其第二傳輸側耦接該數據匯流排(如：AHB匯流排)。如此設計，該橋接模塊11可以實現I2C數據與一特定數據(如：AHB數據)的轉換，從而將該I2C主機21對一I2C從機單元的訪問(access)轉換成對一數據傳輸從機31(如：AHB從機)的訪問。更詳細地說明，該橋接模塊11主要包括：一I2C從機單元111、一數據轉換單元112以及一傳輸控制單元113，其中，該I2C從機單元111耦接該串行時鐘匯流排12與該串行數據匯流排13，該數據轉換單元112耦接於該I2C從機單元111和該數據匯流排32之間，且該傳輸控制單元113同時耦接該I2C從機單元111和該數據轉換單元112。並且，在可行的實施例中，該橋接模塊11可進一步包括用以寄存複數個配置參數的一配置寄存器114，其中，該複數個配置參數包括：傳輸模式、所述數據匯流排32的傳輸地址、所述數據匯流排32的傳輸速率、所述數據匯流排32的訪問逾時(timeout)時間、所述寫入數據的位元寬度、以及所述讀出數據的位元寬度。
如此設計，該I2C從機單元111可以和位於該電子晶片3外部的一I2C主機21建立連線，接著進行數據傳輸。首先，該I2C從機單元111接收由該I2C主機21所傳送的一傳輸開啟信號(I2C_start)，且
該傳輸開啟信號包括7位元寬度的從機地址(slave address)以及一訪問模式位元。如此，該I2C從機單元111首先依據該從機地址在該電子晶片3內找到匹配的一個數據傳輸從機31，例如一AHB從機。接著，該I2C從機單元111依據該訪問模式位元確認該I2C主機21係發起一數據寫入操作或是發起一數據讀出操作。具體地，在該I2C主機21發起一數據寫入操作時，該橋接模塊11通過該串行數據匯流排13接收一輸入I2C數據，且接著將該輸入I2C數據轉換成一寫入數據傳送至該數據匯流排32。圖5為一連續數據寫入時序圖。在圖5中，Slave Addr表示7位元寬度的從機地址，W表示所述訪問模式位元(write mode)，ADDR0表示8位元寬度(即，1個byte)的匯流排傳輸地址(如：AHB匯流排)，且WDATA0、WDATA4n表示8位元寬度的I2C數據。
特別說明的是，通過調整該配置寄存器114的傳輸模式參數可以設定、變更數據傳輸模式。在單字節(1byte)傳輸模式中，該I2C從機單元111通過所述串行數據匯流排13自該I2C主機21接收所述輸入I2C數據，並傳送一指示信號至該傳輸控制單元113，使該傳輸控制單元113控制該數據轉換單元112以字節為單位自該I2C主機21接收所述輸入I2C數據。具體地，該數據轉換單元112為一數據傳輸主機單元，例如為AHB主機。因此，完成從機地址的匹配之後，AHB主機(即，數據轉換單元112)首先收集4次I2C數據(即，1byte數據)並拼接成一32位元寬度的AHB匯流排地址(即，如4所示haddr[31：0])。接著，便開始接收所述輸入I2C數據。每收到一次來自I2C從機單元111的I2C數據，該數據轉換單元112發出一次hsize為0(即8bits傳輸)的AHB匯流排寫傳輸，接著將寫入數據通過數據
匯流排32寫入指定的AHB從機(即，數據傳輸從機31)。在每次完成AHB匯流排寫傳輸之後，自動將之前的AHB匯流排地址haddrr加1，並等待下一個byte數據(即，單次I2C數據)送來之時再發起新的AHB匯流排寫傳輸。
另一方面，在該I2C主機21執行一數據讀出操作時，該橋接模塊11通過該數據匯流排32接收讀出數據，且接著將該讀出數據轉換成一輸出I2C數據傳送至該串行數據匯流排13。圖6為一連續數據讀出時序圖。在圖6中，Slave Addr表示7位元寬度的從機地址，R表示所述訪問模式位元(read mode)，DATA0、DATA4表示8位元寬度的讀出數據。在單字節(1byte)傳輸模式中，該數據轉換單元112(即，AHB主機)將來自該I2C從機單元111的I2C數據進行拼接從而得到haddr[31：0]。接著，在接收該傳輸控制單元113的一開始信號(start)之後，該數據轉換單元112將haddr[31：0]發送至該數據匯流排32，接著透過該數據匯流排32自指定的數據傳輸從機31(AHB從機)接收所述讀出數據，並傳送一接收完成信號至該傳輸控制單元113。最後，該傳輸控制單元113控制AHB主機(即，數據轉換單元112)通過該數據匯流排32向指定的AHB從機(即，數據傳輸從機31)發起hsize為0的AHB匯流排讀傳輸，隨後將讀出數據轉換成一輸出I2C數據傳送至該I2C從機單元111，由該I2C從機單元111發送至該串行數據匯流排13。
值得說明的是，AHB匯流排地址(即，haddr)的位元寬度、寫入數據(即，hwdata)的位元寬度及/或讀出數據(即，hrdata)的位元寬度可以利用所述配置寄存器114進行靈活配置，從而兼容不同應用的數據傳輸需求。舉例而言，在自適應位寬傳輸模式中，當該I2C
從機單元111完成從機地址匹配之後，該I2C主機21接著發送一輸入I2C數據至該串行數據匯流排13，使該數據轉換單元112(即，AHB主機)通過該I2C從機單元111單字節接收I2C數據，並在收集4次I2C數據之後拼接成一32位元寬度的寫入數據(即，如4所示hwdata[31：0])。接著，依據該I2C從機單元111所發送的一指示信號，該傳輸控制單元113控制該數據轉換單元112將haddr[31：0]以及hwdata[31：0]發送至AHB匯流排(即，數據匯流排32)，使指定的所述數據傳輸從機31(即，AHB從機)自該AHB匯流排接收寫入數據。另一方面，對於讀傳輸也是如此，將AHB匯流排地址(即，haddr)的位元寬度設為32位元之後，一次AHB匯流排讀傳輸能夠滿足4次I2C主機21的讀訪問請求。
更進一步地說明，通過調整該配置寄存器114的傳輸模式參數可以設定、變更數據傳輸模式，因此，在自適應位寬傳輸模式中，所述寫入數據及/或所述讀出數據可以是一字節(1byte)數據、一半字(half-ward)數據、一字(word)數據、字節(byte)數據和半字(half-word)數據的組合、或半字數據和字節數據的組合。
補充說明的是，前述之單字節(1byte)傳輸模式執行較簡單，而自適應位寬傳輸模式則更為靈活。在自適應位寬傳輸模式中，通過該橋接模塊11向電子晶片3內的至少一數據傳輸從機31(AHB從機)燒寫大數據量的code，係可大幅減少AHB匯流排傳輸的次數，達到降低功耗的效果。
進一步地，如圖4所示，該橋接模塊11還可包括一耦接該傳輸控制單元113的一時鐘延展單元115，其中，該傳輸控制單元113可以傳送一延時信號至該時鐘延展單元115，使該時鐘延展單
元115該串行時鐘匯流排12所傳送的一串行時鐘SCL進行一延時處理。具體地，若有多個I2C主機21對多個數據傳輸從機31(AHB從機)進行訪問，則有可能會發生AHB從機無法及時響應。因此，本發明設計令該I2C從機單元111在收到一傳輸開啟信號(I2C_start)或收到一傳輸結束信號(I2C_stop)或完成一個字節的數據傳輸之後，向傳輸控制單元113發出對應的指示信號，使該傳輸控制單元113可以判定AHB從機是否無法及時響應。當發生AHB從機無法及時響應的情況時，該傳輸控制單元113便會發送一延時信號(Hold SCL)至該時鐘延展單元115，使該時鐘延展單元115該串行時鐘匯流排12所傳送的一串行時鐘SCL進行一延時處理，從而延遲該I2C主機21發出下一個傳輸操作的請求。因此，在可行的實施例中，可以在該傳輸控制單元113內設置一個逾時(timeout)單元，並通過該配置寄存器114設定合適的數據匯流排的訪問逾時(timeout)時間。如此設計，一旦該逾時(timeout)單元判定指定的數據傳輸從機31(HB從機)未在訪問逾時時間內給出回覆(ACK)，則該傳輸控制單元113便發送延時信號至該時鐘延展單元115。
如此，上述已完整且清楚地說明本發明之數據傳輸電路；並且，經由上述可得知本發明具有下列優點：
(1)本發明揭示一種數據傳輸電路，其係應用於一電子晶片之中，且包括一橋接模塊，該橋接模塊可以實現I2C數據與一特定數據(如：AHB數據)的轉換，從而將該I2C主機對一I2C從機單元的訪問(access)轉換成對一特定從機(如：AHB從機)的訪問。因此，在該I2C主機透過該橋接模塊和該AHB從機進行數據傳輸的過程中，不需要重複不斷地傳送中斷信號至該電子晶片的核心處理器，故而免除了頻繁中斷對於該核心處理器的工作干擾，同時也提高了訪問效率。
(2)本發明之數據傳輸電路可以操作在單字節(1 byte)傳輸模式或自適應位寬傳輸模式。在自適應位寬傳輸模式中，通過該橋接模塊向電子晶片內的至少一特定從機燒寫大數據量的code，係可大幅減少AHB匯流排傳輸的次數，達到降低功耗的效果。
必須加以強調的是，前述本案所揭示者乃為較佳實施例，舉凡局部之變更或修飾而源於本案之技術思想而為熟習該項技藝之人所易於推知者，俱不脫本案之專利權範疇。
綜上所陳，本案無論目的、手段與功效，皆顯示其迥異於習知技術，且其首先發明合於實用，確實符合發明之專利要件，懇請 貴審查委員明察，並早日賜予專利俾嘉惠社會，是為至禱。
1a:數據傳輸電路
11a:I2C主機
12a:I2C從機
120a:寄存器
121Ra:接收緩存器
121Ta:傳送緩存器
122a:有限狀態機器
123a:控制單元
2a:電子裝置
3a:系統單晶片
31a:核心處理器
32a:AHB匯流排
1:數據傳輸電路
11:橋接模塊
111:I2C從機單元
112:數據轉換單元
113:傳輸控制單元
114:配置寄存器
115:時鐘延展單元
12:串行時鐘匯流排
13:串行數據匯流排
2:周邊電子裝置
21:I2C主機
3:電子晶片
30:核心處理器
31:數據傳輸從機
32:數據匯流排
圖1為習知的一種數據傳輸電路的方塊圖；
圖2為圖1所示之I2C從機的方塊圖；
圖3為包含本發明之一種數據傳輸電路的一電子晶片的方塊圖；
圖4為圖3所示之橋接模塊的方塊圖；
圖5為一連續數據寫入時序圖；以及
圖6為一連續數據讀出時序圖。
1:數據傳輸電路
11:橋接模塊
12:串行時鐘匯流排
13:串行數據匯流排
2:周邊電子裝置
21:I2C主機
3:電子晶片
30:核心處理器
31:數據傳輸從機
32:數據匯流排
Claims (8)
- 一種數據傳輸電路，係用以設置在一電子晶片之中，且包括：一橋接模塊，具有一第一傳輸側與一第二傳輸側，其中該第一傳輸側耦接至一串行時鐘匯流排與一串行數據匯流排，且該第二傳輸側耦接該電子晶片內部的一數據匯流排，該數據匯流排係選自由高級高性能匯流排、高級外設匯流排、高級系統匯流排、高級微控制器匯流排和高級晶片匯流排所組成之群組；其中，該串行時鐘匯流排和該串行數據匯流排位於該電子晶片之外，且耦接至少一I2C主機；其中，在該I2C主機發起一數據寫入操作時，該橋接模塊通過該串行數據匯流排接收一輸入I2C數據，且接著將該輸入I2C數據轉換成一寫入數據傳送至該數據匯流排；其中，在該I2C主機執行一數據讀出操作時，該橋接模塊通過該數據匯流排接收一讀出數據，且接著將該讀出數據轉換成一輸出I2C數據傳送至該串行數據匯流排；其中，該橋接模塊包括：一I2C從機單元，耦接該串行時鐘匯流排與該串行數據匯流排；一數據轉換單元，耦接於該I2C從機單元和該數據匯流排之間；以及一傳輸控制單元，耦接該I2C從機單元，且同時耦接該數據轉換單元； 其中，該I2C從機單元接收由該I2C主機所傳送的一傳輸開啟信號，該傳輸開啟信號包括7位元寬度的從機地址(slave address)以及一訪問模式位元，且該I2C從機單元依據該訪問模式位元確認該I2C主機發起所述數據寫入操作或所述數據讀出操作；其中，執行所述數據寫入操作時，該I2C從機單元通過所述串行數據匯流排自該I2C主機接收所述輸入I2C數據，並傳送一指示信號至該傳輸控制單元，使該傳輸控制單元控制該數據轉換單元以字節為單位自該I2C主機接收所述輸入I2C數據，接著將該輸入I2C數據轉換成所述寫入數據後傳送至該數據匯流排；其中，執行所述數據讀出操作時，該數據轉換單元自所述數據匯流排接收所述讀出數據，並傳送一接收完成信號至該傳輸控制單元，接著將所述讀出數據連續傳送給該I2C從機單元，使該I2C從機單元將該讀出數據轉換成所述輸出I2C數據並通過該串行數據匯流排傳送給該I2C主機。
- 如請求項1所述之數據傳輸電路，其中，所述寫入數據為選自於由字節(byte)數據和半字(half-word)數據的組合、半字數據和字節數據的組合、字節數據、半字數據、與字(word)數據所組成群組之中的任一者。
- 如請求項1所述之數據傳輸電路，其中，所述讀出數據為選自於由字節(byte)數據和半字(half-word)數據的組合、半字數據和字節數據的組合、字節數據、半字數據、與字(word)數據所組成群組之中的任一者。
- 如請求項1所述之數據傳輸電路，其中，該橋接模塊進一步包括：一配置寄存器，用以寄存複數個配置參數；以及一時鐘延展單元，耦接該傳輸控制單元；其中，該傳輸控制單元可以傳送一延時信號至該時鐘延展單元，使該時鐘延展單元該串行時鐘匯流排所傳送的一串行時鐘進行一延時處理。
- 如請求項4所述之數據傳輸電路，其中，該複數個配置參數包括：傳輸模式、所述數據匯流排的傳輸地址、所述數據匯流排的傳輸速率、所述數據匯流排的訪問逾時(timeout)時間、所述寫入數據的位元寬度、以及所述讀出數據的位元寬度。
- 一種電子晶片，其特徵在於，具有至少一個如請求項1至請求項5之中任一項所述之數據傳輸電路。
- 如請求項6所述之電子晶片，其中，該電子晶片為選自於由觸控晶片、顯示驅動晶片、顯示驅動和觸控整合單晶片、指紋識別晶片、數位處理晶片、FPGA晶片、CPLD晶片、電源管理晶片、基頻晶片、和基板管理晶片所組成群組之中的任一者。
- 一種資訊處理裝置，其特徵在於，具有至少一個如請求項6至請求項7之中任一項所述之電子晶片。
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TWI845154B true TWI845154B (zh) | 2024-06-11 |
Family
ID=
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160224490A1 (en) | 2012-12-13 | 2016-08-04 | Texas Instruments Incorporated | Command queue for communication bus |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160224490A1 (en) | 2012-12-13 | 2016-08-04 | Texas Instruments Incorporated | Command queue for communication bus |
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