TWI841430B - 包括平面化處理之半導體結構的製備方法及其半導體結構 - Google Patents
包括平面化處理之半導體結構的製備方法及其半導體結構 Download PDFInfo
- Publication number
- TWI841430B TWI841430B TW112123898A TW112123898A TWI841430B TW I841430 B TWI841430 B TW I841430B TW 112123898 A TW112123898 A TW 112123898A TW 112123898 A TW112123898 A TW 112123898A TW I841430 B TWI841430 B TW I841430B
- Authority
- TW
- Taiwan
- Prior art keywords
- pillars
- dielectric layer
- sublayer
- semiconductor structure
- top surface
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 88
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 13
- 230000001590 oxidative effect Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 95
- 230000008569 process Effects 0.000 claims description 51
- 238000005530 etching Methods 0.000 claims description 42
- 239000003989 dielectric material Substances 0.000 claims description 25
- 238000000227 grinding Methods 0.000 claims description 24
- 239000004020 conductor Substances 0.000 claims description 13
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 238000011049 filling Methods 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 79
- 229910052710 silicon Inorganic materials 0.000 description 76
- 239000010703 silicon Substances 0.000 description 75
- 238000002360 preparation method Methods 0.000 description 30
- 239000000463 material Substances 0.000 description 23
- 238000000059 patterning Methods 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000002210 silicon-based material Substances 0.000 description 4
- 239000002002 slurry Substances 0.000 description 4
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 239000011572 manganese Substances 0.000 description 2
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 2
- JKQOBWVOAYFWKG-UHFFFAOYSA-N molybdenum trioxide Chemical compound O=[Mo](=O)=O JKQOBWVOAYFWKG-UHFFFAOYSA-N 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910003468 tantalcarbide Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 241001428407 Ceramium Species 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- 229910020684 PbZr Inorganic materials 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910020776 SixNy Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- VQYPKWOGIPDGPN-UHFFFAOYSA-N [C].[Ta] Chemical compound [C].[Ta] VQYPKWOGIPDGPN-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 150000004645 aluminates Chemical class 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- QVQLCTNNEUAWMS-UHFFFAOYSA-N barium oxide Chemical compound [Ba]=O QVQLCTNNEUAWMS-UHFFFAOYSA-N 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- JSILWGOAJSWOGY-UHFFFAOYSA-N bismuth;oxosilicon Chemical compound [Bi].[Si]=O JSILWGOAJSWOGY-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- DQUIAMCJEJUUJC-UHFFFAOYSA-N dibismuth;dioxido(oxo)silane Chemical compound [Bi+3].[Bi+3].[O-][Si]([O-])=O.[O-][Si]([O-])=O.[O-][Si]([O-])=O DQUIAMCJEJUUJC-UHFFFAOYSA-N 0.000 description 1
- XUCJHNOBJLKZNU-UHFFFAOYSA-M dilithium;hydroxide Chemical compound [Li+].[Li+].[OH-] XUCJHNOBJLKZNU-UHFFFAOYSA-M 0.000 description 1
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002135 nanosheet Substances 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- UFQXGXDIJMBKTC-UHFFFAOYSA-N oxostrontium Chemical compound [Sr]=O UFQXGXDIJMBKTC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 210000002568 pbsc Anatomy 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- PWYYWQHXAPXYMF-UHFFFAOYSA-N strontium(2+) Chemical compound [Sr+2] PWYYWQHXAPXYMF-UHFFFAOYSA-N 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- ZNOKGRXACCSDPY-UHFFFAOYSA-N tungsten trioxide Chemical compound O=[W](=O)=O ZNOKGRXACCSDPY-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Abstract
本申請提供一種半導體結構及其製備方法。該製備方法包括提供一基底，其中該基底包括複數個柱體，且該複數個柱體中的每個柱體的一頂面是一個實質的平面。該製備方法包括在該基底上形成與該柱體共形的一第一氧化物層，其中該第一氧化物層的形成包括氧化該柱體的頂角，藉此使該複數個柱體中的每個柱體的該頂面成為一凸面。該製備方法包括在該柱體之間形成一第一介電層，其中該複數個柱體上面的該第一氧化物層部分地透過該第一介電層曝露。該製備方法包括對該柱體執行一平面化處理，以部分或全部移除該凸面。
Description
本申請案主張美國第18/133,058號專利申請案之優先權（即優先權日為「2023年4月11日」），其內容以全文引用之方式併入本文中。
本揭露內容關於一種半導體結構的製備方法及由該製備方法形成的半導體結構，特別是關於一種包括平面化處理以防止由於氧化物材料的形成而發生圓化的製備方法。
半導體元件被用於各種電子應用，如個人電腦、行動電話、數位相機和其他電子設備。半導體元件通常藉由在半導體基底上依次沉積絕緣或介電層、導電層和半導電層的材料，並利用微影(lithography)技術對各種材料層進行圖案化處理，以在其上形成電路部件和元素。隨著半導體行業為追求更大的元件密度、更高的性能和更低的成本而進入先進的製程技術節點，出現了對元素配置精確控制的挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一個方面提供一種半導體結構的製備方法。該製備方法包括若干操作。提供一基底，其中該基底包括複數個柱體，且該複數個柱體中的每個柱體的一頂面是一個實質的平面。在該基底上形成與該複數個柱體共形的一第一氧化物層，其中該第一氧化物層的形成包括氧化該複數個柱體的頂角，藉此使該複數個柱體中的每個柱體的該頂面成為一凸面。在該複數個柱體之間形成一第一介電層，其中該複數個柱體上面的該第一氧化物層部分地透過該第一介電層曝露。對該複數個柱體執行一平面化處理，以部分或全部移除該凸面。在該複數個柱體、該第一氧化物層及該第一介電層上形成一第二介電層，其中該第二介電層的一頂面是一個實質平面。
本揭露的另一個方面提供一種半導體結構的製備方法。該製備方法包括若干操作。提供一基底，其中該基底包括複數個柱體，且該複數個柱體中的每個柱體的一頂面是一個實質的平面。在該基底上形成與該複數個柱體共形的一第一氧化物層，其中該複數個柱體中的每一個在形成該第一氧化物層期間被部分氧化，以形成該複數個柱體中的每一個的一圓形頂面。在該基底上及該柱體之間形成一第一介電層。該複數個柱體中的每一個被部分移除，直到該圓形頂面成為各自柱體的一平面頂面。在該複數個柱體上形成一第二介電層，其中該第二介電層的一頂面是一個實質的平面。
本揭露的另一個方面提供一種半導體結構。該半導體結構包括一基底，一第一介電層，複數個第一接觸，以及複數個第二接觸。該基底包括在該基底的一陣列區域中的複數個柱體，其中該複數個柱體中的每個柱體的一頂面是一個實質的平面。該第一介電層圍繞該複數個柱體中的每一個，其中該第一介電層的一頂面與該複數個柱體中的每一個的該頂面實質共面。該複數個第一接觸設置於該柱體中。該複數個第二接觸設置於該柱體之間，並被該第一介電層包圍。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或過程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
現在用具體的語言來描述附圖中說明的本揭露的實施例，或實例。應理解的是，在此不打算限制本揭露的範圍。對所描述的實施例的任何改變或修改，以及對本文所描述的原理的任何進一步應用，都應被認為是與本揭露內容有關的技術領域的普通技術人員通常會做的。參考數字可以在整個實施例中重複，但這並不一定表示一實施例的特徵適用於另一實施例，即使它們共用相同的參考數字。
應理解的是，儘管用語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分，但這些元素、元件、區域、層或部分不受這些用語的限制。相反，這些用語只是用來區分一元素、元件、區域、層或部分與另一元素、元件、區域、層或部分。因此，下面討論的第一元素、元件、區域、層或部分可以稱為第二元素、元件、區域、層或部分而不偏離本發明概念的教導。
本文使用的用語僅用於描述特定的實施例，並不打算局限於本發明的概念。正如本文所使用的，單數形式的"一"、"一個"及"該"也包括複數形式，除非上下文明確指出。應進一步理解，用語"包含"及"包括"，當在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或多個其他特徵、整數、步驟、操作、元素、元件或其組。
隨著半導體行業進入先進的製程技術節點製程以追求更大的元件密度，對元件中形成的元素配置達到先進的控制精度是很重要的。例如，在記憶體元件的陣列區域中，基底的矽柱(silicon pillar)的配置可能會受到後續製程中所執行操作的影響。當矽柱上發生不希望發生的氧化時，矽柱的配置就會改變。矽柱的邊緣變圓或形成不平整的表面，導致矽柱和著陸墊之間的接觸面積減少，並且在矽柱和著陸墊之間發生電斷開或高電阻抗。本揭露內容關於一種半導體結構的製備方法。特別是，本揭露的製備方法能夠提供平面的矽柱表面，以避免電斷開和高電阻抗的問題。根據該製備方法形成的元件的性能和產品產量可以藉此得到改善。
圖1至圖19是不同角度的視圖，例示本揭露一些實施例之一種或多種半導體結構的製備方法的各種製備階段。圖1至圖19中的階段也在圖20中的製備方法S1或圖21中的製備方法S2的製程流程中示意說明。
參照圖1，一個或多個介電層形成於基底12上。在一些實施例中，在形成介電層之前，提供、接收或形成基底12。
在一些實施例中，基底12可以具有多層結構，或者基底12可以包括多層化合物半導體結構。在一些實施例中，基底12包括半導體元件、電氣部件、電氣元素，或其組合。在一些實施例中，基底12包括電晶體或電晶體的功能單元。在一些實施例中，基底12包括主動部件(active component)、被動部件(passive component)，及/或導電元素。主動部件可包括記憶體晶片(例如，動態隨機存取記憶體(DRAM)晶片、靜態隨機存取記憶體(SRAM)晶片等)、電源管理晶片(例如，電源管理積體電路(PMIC)晶片)、邏輯晶片(例如、系統晶片(SoC)、中央處理單元(CPU)、圖形處理單元(GPU)、應用處理器(AP)、微控制器等)、射頻(RF)晶片、感測器晶片、微機電系統(MEMS)晶片、訊號處理晶片(例如，數位訊號處理(DSP)晶片)、前端晶片(例如，類比前端(AFE)晶片)或其他主動部件。每個主動部件可以包括複數個電晶體。電晶體可以包括平面電晶體、多閘極電晶體、環繞閘極場效應電晶體(GAAFET)、鰭式場效應電晶體(FinFET)、垂直電晶體、奈米片電晶體、奈米線電晶體，或其組合。被動部件可包括電容器、電阻器、電感器、熔絲或其他被動部件。導電元素可包括金屬線、金屬島、導電通孔、接觸或其他導電元素。
上述的主動部件、被動部件，及/或導電元素可以形成於半導體基底中及/或其上。半導體基底可以是塊狀(bulk)半導體、絕緣體上的半導體(SOI)基底，或類似的基底。半導體基底可以包括元素(elementary)半導體，包括單晶形式、多晶形式，或非晶(amorphous)形式的矽或鍺；複合半導體材料，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，和銻化銦中的至少一種；合金半導體材料，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP中的至少一種；任何其他適合的材料；或其組合。在一些實施例中，合金半導體基底可以是具有梯度Si:Ge特徵的SiGe合金，其中Si和Ge的成分從梯度SiGe特徵的一個位置的一個比例變為另一個位置的另一個比例。在另一個實施例中，SiGe合金形成於矽基底上。在一些實施例中，SiGe合金可以被與SiGe合金接觸的另一種材料機械地拉緊。
為了簡單起見，圖1中描繪的基底12可以只是基底12的多層結構的最上面部分。基底12可以包括陣列區域R1和圍繞陣列區域R1的週邊區域R2。在一些實施例中，主動部件或電晶體主要形成於陣列區域R1，週邊區域R2用於電路佈線，並可包括被動部件。在一些實施例中，基底12包括矽材料。
記憶胞(Memory cell)或元件(未顯示)可以形成於基底12的陣列區域R1中。為了說明目的，圖中顯示了基底12在記憶胞或記憶體元件上面的部分。位元線(BL)金屬和字線(WL)金屬(未顯示)是在隨後的製程中形成於圖1所示的基底12的最上面部分上和其中。
在基底12上可以形成介電層151和介電層152。在一些實施例中，介電層151和介電層152包括不同的介電材料。在一些實施例中，介電材料包括氧化矽(SiO
x)、氮化矽(Si
xN
y)、氮氧化矽(SiON)，或其組合。在一些實施例中，介電材料包括高k介電材料。高k介電材料可以具有大於4的介電常數(k值)。高k介電材料可包括二氧化鋯(ZrO
2)、氧化鉿(HfO
2)、氧化鋁(Al
2O
3)、氧化釔(Y
2O
3)、氧化鑭(La
2O
3)、ZrO
2，HfO
2，Al
2O
3，Y
2O
3和La
2O
3中的一種或多種的矽酸鹽、ZrO
2，HfO
2，Y
2O
3和La
2O
3中的一種或多種的鋁酸鹽、氧化鉭(Ta
2O
5)、鈦酸鋇(BaTiO
3)、二氧化鈦(TiO
2)、氧化鈰(CeO
2)、氧化鋁鑭(LaAlO
3)、鈦酸鉛(PbTiO
3)、鈦酸鍶(SrTiO
3)、鋯酸鉛(PbZrO
3)、氧化鎢(WO
3)、氧化矽鉍(Bi
4Si
2O
12)、鈦酸鋇鍶(BST)(Ba
1-xSr
xTiO
3)、PMN(PbMg
xNb
1-xO3)、PZT(PbZr
xTi
1-xO
3)、PZN(PbZn
xNb
1-xO
3)、PST(PbSc
xTa
1-xO
3)、氧化鋯鉿(Hf
xZr
yO
z)、氧化鋯鉿鋁(Hf
wZr
xAl
yOz)、氧化鋰(Li
2O)、氧化鉿矽(HfSiO
4)、氧化鍶(SrO)、氧化鈧(Sc
2O
3)、三氧化鉬(MoO
3)、氧化鋇(BaO)，或其組合。其他適合的材料也在本揭露的考量範圍之內。
在一些實施例中，介電層151和152包括上述不同的氧化物材料。在一些實施例中，介電層151和152的製作技術包含不同的沉積。在一些實施例中，介電層151的厚度小於介電層152的厚度。介電層151和152可以起到保護基底12免受隨後進行的圖案化操作的影響。兩個介電層151和152是為了說明的目的而顯示的。在替代實施例中，只有一個介電層形成於基底12上。在其他替代實施例中，兩個以上的介電層形成於基底12上。
參照圖2、圖3和圖4，圖2是三維視圖，圖3是放大視圖，例示圖2中虛線所示的陣列區域R1的一部分，圖4是剖視圖，沿圖2中所示A-A'線例示本揭露一些實施例之半導體結構的一種或多種製備方法的階段。可以在介電層151和152以及基底12上執行圖案化操作。在一些實施例中，在陣列區域R1中形成複數個柱狀矽部分121。在一些實施例中，在週邊區域R2中形成複數個島狀矽部分122。在一些實施例中，介電層151和152中的每一個經圖案化以成為多個部分。在一些實施例中，每個柱狀矽部分121具有介電層151的一部分和介電層152的一部分設置其上。在一些實施例中，每個島狀矽部分122具有介電層151的一部分和介電層152的一部分設置其上。
應該注意的是，如圖2和圖4所示，複數個柱狀矽部分121的一個柱狀矽部分1211具有不同於其他柱狀矽部分121的配置。柱狀矽部分1211可以沿著陣列區域R1的週邊延伸。柱狀矽部分1211可以是在後續製程中形成於記憶體元件中的虛置(dummy)結構。在一些實施例中，柱狀矽部分1211不被認為是記憶體元件的記憶體胞陣列的一部分。在一些實施例中，柱狀矽部分1211的目的是為了定義記憶體元件的記憶體胞陣列的區域。
在介電層151和152以及基底12上執行的圖案化操作可以包括一個或多個蝕刻操作。在一些實施例中，介電層151和152以及基底12是藉由不同的蝕刻操作依次圖案化的。在一些實施例中，執行一個或多個對介電層151及/或介電層152的介電材料具有高選擇性和對基底12的矽材料具有低選擇性的蝕刻操作。介電層151和152可以根據介電層151和152的介電材料，藉由一個或多個蝕刻操作進行圖案化。可以應用常規的圖案化方法，在此不作限制。在一些實施例中，接下來執行對基底12的矽材料具有低選擇性的蝕刻操作。在一些實施例中，介電層151和152以及基底12藉由一個蝕刻操作同時被圖案化。在一些實施例中，執行非選擇性蝕刻操作，並藉由一個蝕刻操作同時對介電層151和152以及基底12進行圖案化。
圖5至圖19剖視圖，沿圖2中所示A-A'線例示本揭露一些實施例之製備方法S1或製備方法S2的一個階段。為了說明的目的，圖5至圖19之剖視圖聚焦於陣列區域R1。然而，這樣的說明並不是為了限制本揭露的內容。類似或相同的操作可以在週邊區域R2中同時執行。在一些實施例中，下面描述的所有操作或製程都在陣列區域R1和週邊區域R2中同時執行。在一些實施例中，下面描述的所有操作或製程都是執行在整個基底12上。
參照圖5，在形成柱狀矽部分121和島狀矽部分122之後，介電層151和152被移除。與上述製程類似，根據介電層151和152的材料，可以執行一個或多個蝕刻操作。用於移除介電層151和152的一個或多個蝕刻操作應該對基底12的矽材料具有低選擇性。在一些實施例中，如圖5所示，每個柱狀矽部分121的頂面121A在這個階段是一個實質的平面。在陣列區域R1的柱狀矽部分121之間定義了複數個空間61。
參照圖6，在基底12上形成氧化物層16，並與基底12共形。在一些實施例中，氧化物層16的配置與基底12的柱狀矽部分121和122的配置相一致。在一些實施例中，氧化物層16的製作技術包含氧化。在一些實施例中，氧化物層16的製作技術包含沉積。在一些實施例中，氧化物層16與柱狀矽部分121共形，而不填充柱狀矽部分121之間的空間61。
在形成氧化物層16期間，柱狀矽部分121和島狀矽部分122可以被氧化，藉此使柱狀矽部分121的頂面和島狀矽部分122的頂面成為凸面或圓面。如圖6所示，在形成氧化物層16後，每個柱狀矽部分121的頂面121B是凸面或圓面。在一些實施例中，頂角123(如圖5所示)在氧化物層16的形成過程中被氧化。在一些實施例中，整個頂面121B是圓形。在一些實施例中，頂面121B包括圓角125和連接圓角125的平面部分126。應該注意的是，為了說明的目的，圖6中只描繪了陣列區域R1中的柱狀矽部分121。應該理解的是，週邊區域R2中的島狀矽部分122可以具有類似於圖6中所示的柱狀矽部分121的配置。在一些實施例中，柱狀矽部分121的每一個都有側壁124，與頂面121B連接並設置於其下。在一些實施例中，側壁124實質上是平面的，並且線521表示柱狀矽部分121的頂面121B和側壁124的連接點的層面。在一些實施例中，線521位於柱狀矽部分121的頂面121B的底部。
在一些實施例中，氧化物層16與柱狀矽部分121的頂面121B共形。在一些實施例中，氧化物層16包括線521下的一個實質平面。在一些實施例中，氧化物層16的厚度在整個基底12上實質一致。在一些實施例中，氧化物層16覆蓋整個基底12。
參照圖7，在基底12和柱狀矽部分121上形成介電層17，並與其共形。在一些實施例中，介電層17的厚度實質上大於氧化物層16的厚度。介電層17可以包括一種或多種介電材料，這些材料選自參照介電層151和152描述的介電材料，在此省略重複描述。在一些實施例中，介電層17包括不同於氧化物層16的介電材料。在一些實施例中，介電層17不包括氧化物。在一些實施例中，介電層17包括氮化矽。
在一些實施例中，介電層17的製作技術包含毯狀沉積。在一些實施例中，介電層17的形成包括化學氣相沉積(CVD)、物理氣相沉積(PVD)，或其組合。在一些實施例中，介電層17至少填充陣列區域R1中柱狀矽部分121之間的空間61。在一些實施例中，介電層17設置於氧化物層16上和矽部分12的側壁124上的氧化物層16的部分之間。在一些實施例中，介電層17的厚度實質上大於矽部分12之間距離的一半，以達到填充空間61的目的。在一些實施例中，介電層17的頂面17A不是平面。在一些實施例中，介電層17的頂面17A包括複數個凹槽172，對應於由於沉積的特性而產生的空間61的位置。
參照圖8，在介電層17上形成介電層13。在一些實施例中，介電層13與介電層17的頂面17A有物理接觸。在一些實施例中，介電層13填充介電層17的凹槽172。介電層13和介電層17是為了元素之間的電氣隔離的目的。在一些實施例中，介電層13和17可以被視為一個介電質結構。在一些實施例中，介電層13和17可以被視為一個介電層的兩個子層。在一些實施例中，介電層13的頂面13A實質上是平面的。在一些實施例中，介電層13經配置以提供一個平面，以便在後續製程中執行蝕刻操作或研磨操作，藉此提供更好的移除效果。在一些實施例中，介電層13包括介電材料、抗反射塗層材料、含氧化物的材料，或其他適合的材料。介電層13可以包括一種或多種選自參照介電層151和152描述的介電材料，在此省略重複描述。在一些實施例中，介電層13包括不同於介電層17的介電材料，以達到蝕刻選擇性的目的。
參照圖9，介電層17上面的介電層13被移除。在一些實施例中，對介電層13執行研磨操作，並在介電層17處停止。在一些實施例中，研磨操作包括化學機械研磨(CMP)操作。在一些實施例中，研磨操作的研漿(slurry)對介電層13的介電材料具有高選擇性，對介電層17的介電材料具有低選擇性。在替代實施例中，執行蝕刻操作而不是研磨操作，並且蝕刻操作在介電層17一旦曝露時停止。在一些實施例中，蝕刻操作的蝕刻劑對介電層13的介電材料具有高選擇性，對介電層17的介電材料具有低選擇性。在一些實施例中，在介電層17上面的介電層13的移除包括研磨操作、蝕刻操作，或其組合。在一些實施例中，在研磨(或蝕刻)操作之後，介電層13的表面13B被定義。在一些實施例中，介電層17的頂面17A的部分透過介電層13曝露。在一些實施例中，介電層13的表面13B與介電層17的頂面17A的曝露部分實質共面。
參照圖10，在氧化物層16和柱狀矽部分121上面的介電層17被移除。在一些實施例中，對介電層17執行研磨操作，並在氧化物層16處停止。在一些實施例中，研磨操作包括CMP操作。在一些實施例中，研磨操作的研漿對介電層17的介電材料具有高選擇性，對氧化物層16的氧化材料具有低選擇性。在替代實施例中，執行蝕刻操作，而不是研磨操作，並且蝕刻操作在氧化物層16一旦曝露時停止。在一些實施例中，蝕刻操作的蝕刻劑對介電層17的介電材料具有高選擇性，對氧化物層16的氧化物材料具有低選擇性。在一些實施例中，移除氧化物層16上面的介電層17包括研磨操作、蝕刻操作，或其組合。
在一些實施例中，介電層13包括與氧化物層16類似或相同的氧化物材料。在一些實施例中，研磨操作的研漿或蝕刻操作的蝕刻劑對介電層13的材料具有低的選擇性。因此，在移除氧化物層16和柱狀矽部分121上面的介電層17期間和之後，週邊區域R2中的介電層13的表面13B仍然存在。
在一些實施例中，在研磨(或蝕刻)操作之後，定義了介電層17的表面17B。在一些實施例中，介電層17的複數個介電質部分171被定義在柱狀矽部分121之間。在一些實施例中，介電質部分171的頂面共同定義了介電層17的表面17B。圖10中所示的複數個介電質部分171可以在三維圖或俯視圖(未顯示)中出現連接，取決於柱狀矽部分121的圖案。柱狀矽部分121上面的氧化物層16的部分可以透過介電層17曝露。在一些實施例中，氧化物層16的曝露部分從介電層17的表面17B突出，如圖10所示。換句話說，表面17B低於氧化物層16的曝露部分的頂部。在一些實施例中，介電層17的表面17B與氧化物層16的曝露部分(未顯示)實質共面。在一些實施例中，介電層17的表面17B在線521上面。
參照圖11，對介電層13、16和17以及柱狀矽部分121進行平面化處理71。平面化處理71的作用是移除介電層13、16和17以及線521上面的柱狀矽部分121。在一些實施例中，平面化處理71包括蝕刻操作，如離子束蝕刻、定向乾蝕刻、反應性離子蝕刻、溶液濕蝕刻，或其組合。在一些實施例中，平面化處理71包括低選擇性蝕刻。在一些實施例中，低選擇性蝕刻包括在介電層13、16和17的材料和基底12之間的低蝕刻選擇性。在一些實施例中，平面化處理包括研磨操作(例如，CMP操作)。在一些實施例中，平面化處理包括研磨操作和蝕刻操作。在一些實施例中，研磨操作及/或蝕刻操作包括一種對矽具有高選擇性的溶劑。在一些實施例中，平面化處理71是一個時間模式操作。在該時間模式操作中，平面化處理71的持續時間被控制，以使平面介電層13、16和17以及線521上面的柱狀矽部分121被移除前持續執行平面化處理71。在一些實施例中，平面化處理71在線521處停止。在一些實施例中，平面化處理71在線521下停止，以確保頂面121B被完全移除。
參照圖12，圖12顯示平面化處理71的結果。在一些實施例中，介電層17的介電質部分171的高度被降低。在一些實施例中，介電質部分171的頂面17C處於或低於線521的標高。圖12中所示的複數個介電質部分171可以在三維圖或俯視圖(未示出)中出現連接，這取決於柱狀矽部分121的圖案。在一些實施例中，線521上面的氧化物層16的部分被平面化處理71移除，以形成圍繞每個柱狀矽部分121的複數個氧化物部分161。圖12中所示的複數個氧化物部分161可以在三維圖中或從俯視角度(未示出)出現連接，這取決於柱狀矽部分121的圖案。在一些實施例中，介電層16的頂面16C在圖11中的平面化處理71之後被定義。在一些實施例中，頂面16C是由複數個氧化物部分161的頂面定義的。在一些實施例中，基底12的柱狀矽部分121的頂面121C是在圖11中的平面化處理71之後定義的。在一些實施例中，在圖11中的平面化處理71之後，在周邊區域R2中定義了介電層13的頂面13C。在一些實施例中，介電層13的頂面13C、柱狀矽部分121的頂面121C、氧化物部分161的頂面161A、以及介電質部分171的頂面17C彼此共面。在一些實施例中，介電層13的頂面13C、柱狀矽部分121的頂面121C、氧化物部分161的頂面161A和介電質部分171的頂面17C實質上共面。介電層13的頂面13C，柱狀矽部分121的頂面121C，氧化物部分161的頂面161A，以及介質部分171的頂面17C共同定義表面12A。在一些實施例中，表面12A是平面。
參照圖13，絕緣層14可以形成於介電質部分171、氧化物部分161、柱狀矽部分121和介電層13的表面12A上。絕緣層14包括一種或多種介電材料。在一些實施例中，絕緣層14被稱為介電層14。在一些實施例中，絕緣層14與介電質部分171、氧化物部分161、柱狀矽部分121和介電層13接觸。在一些實施例中，絕緣層14形成於陣列區域R1和週邊區域R2。由於表面12A是一個實質的平面，形成於表面12A上的絕緣層14的頂面14A是一個實質的平面。在一些實施例中，絕緣層14包括氮化物，例如氮化矽。在一些實施例中，絕緣層14的製作技術包含CVD製程、PVD，或任何其他適合的製程。在一些實施例中，絕緣層14的厚度在5至30奈米之間。
參照圖14，執行圖案化操作。陣列區域R1中的基底12和介電質部分171被圖案化操作部分地移除。圖案化操作可以包括一個或多個步驟，並且絕緣層14、介電層17和柱狀矽部分121可以透過一個蝕刻步驟同時進行圖案化，或者根據絕緣層14、介電層17和柱狀矽部分121的材料，藉由不同的蝕刻步驟依次進行。在一些實施例中，透過圖案化操作形成複數個開口44、複數個溝槽45和複數個溝槽46。在一些實施例中，每個開口44穿透並被絕緣層14所包圍。在一些實施例中，開口44由絕緣層14定義。在一些實施例中，溝槽45是由基底12的柱狀矽部分121定義的。在一些實施例中，每個溝槽45形成於一個柱狀矽部分121中。在一些實施例中，溝槽46是由介電質部分171定義的。在一些實施例中，每個溝槽46都形成於介電質部分171中。
溝槽45的深度可以實質相等，而溝槽46的深度可以實質相等。在一些實施例中，從表面12A測量的溝槽45的深度451與從表面12A測量的溝槽46的深度461不同。在一些實施例中，溝槽45的深度451實質上小於溝槽46的深度461。在一些實施例中，深度451和深度461之間的差異是由於在圖案化操作的一個蝕刻步驟中對不同材料的不同蝕刻率所造成。在一些實施例中，溝槽45和溝槽46是由不同的蝕刻步驟形成，並且深度451和深度461經控制為不同，以達到在後續製程中執行的形成WL金屬的目的。
參照圖15，形成襯於每個溝槽45的介電層51。在一些實施例中，介電層51只形成於溝槽45中。在一些實施例中，介電層51與柱狀矽部分121接觸。在一些實施例中，介電層51的製作技術包含熱氧化。在一些實施例中，介電層51包括氧化矽。
參照圖16，在基底12和圖案化的絕緣層14上形成導電材料52。導電材料52可以填充開口44以及溝槽45和46。在一些實施例中，導電材料52填充整個溝槽45和46。在一些實施例中，導電材料52的製作技術包含沉積。在一些實施例中，導電材料52包括鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、鈦鋁合金(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化鉭碳(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)、氮化鈦矽(TiSiN)、其他適合的材料，或其組合。在一些實施例中，導電材料52是W、TiN，或其組合。
參照圖17，導電材料52的上部被移除。在一些實施例中，在溝槽45中形成複數個接觸521，在溝槽46中形成複數個接觸522。在一些實施例中，接觸521和522被稱為WL金屬。
回到圖16，標有525的虛線表示圖17中所示的接觸521和522的設計頂面。為了電氣連接的目的，設計頂面525應該低於表面12A(或基底12的頂面)。換句話說，從表面12A到設計頂面525的距離526應該大於零。然而，距離526的範圍可以根據不同的應用來調整，而且距離526在此不受限制。此外，應該注意的是，附圖是為了說明的目的，不同的接觸521及/或522的頂部可以處於大致相同的標高，但不一定在同一水平層面上。在一些實施例中，由於圖14中所示的溝槽45和46的深度不同，接觸521的高度523和接觸522從設計頂面525的高度524是不同的。在一些實施例中，接觸521的高度523實質上小於接觸522從設計頂面525的高度524。
參照圖18和圖19，第一介電層53和第二介電層54依次形成於基底12上。第一介電層53和第二介電層54中的每一個可以覆蓋接觸521和522以及圖案化的絕緣層14。在一些實施例中，第一介電層53和第二介電層54包括不同的介電材料。在一些實施例中，第一介電層53包括氮化物(例如，氮化矽)，而第二介電層54包括氧化物(例如，氧化矽)。在一些實施例中，第一介電層53填充接觸521上面的溝槽45。在一些實施例中，第一介電層53填充接觸522上面的溝槽46。在一些實施例中，第一介電層53填充開口44。在一些實施例中，第一介電層53覆蓋整個圖案化的絕緣層14。在一些實施例中，第二介電層54覆蓋整個第一介電層53。半導體結構10藉此形成。
位元線(BL)金屬可以形成於圖19所示的半導體結構10上。在一些實施例中，在BL金屬之後形成著陸墊，以與陣列區域R1中的柱狀矽部分121進行電連接。本揭露提供的柱狀矽部分121分別具有平面的頂面，因此可以防止矽柱和著陸墊之間由於矽柱的圓角而產生的電斷開或高電阻抗的問題。根據此方法形成的元件的性能和產品產量可以因此得到改善。
為了總結上述圖1至圖19所示的操作，提供本揭露的同一概念內的製備方法S1和製備方法S2。
圖20是流程圖，例示本揭露一些實施例之半導體元件的製備方法S1。製備方法S1包括若干操作(S11、S12、S13、S14和S15)，描述和說明不應視為對操作順序的限制。在操作S11中，提供一基底，其中基底包括複數個柱體，並且複數個柱體中的每個柱體的頂面是一個實質的平面。在操作S12中，在基底上形成與複數個柱體共形的第一氧化物層，其中第一氧化物層的形成包括氧化複數個柱體的頂角，藉此使複數個柱體中的每個柱體的頂面成為凸面。在操作S13中，在複數個柱體之間形成第一介電層，其中複數個柱體上面的第一氧化物層部分地透過第一介電層曝露。在操作S14中，對複數個柱體執行平面化處理，以部分或全部移除凸面。在操作S15中，在複數個柱體、第一氧化物層和第一介電層上形成第二介電層，其中第二介電層的頂面是一個實質平面。應該注意的是，在各方面的範圍內，製備方法S1的操作可以重新安排或以其他方式修改。在製備方法S1之前、期間和之後可以提供額外的製程，並且一些其他的製程在此可能只是簡單地描述。因此，在本文描述的各方面的範圍內，其他實例是可能的。
圖21是流程圖，例示本揭露一些實施例之半導體元件的製備方法S2。製備方法S2包括若干操作(S21、S22、S23、S24和S25)，描述和說明不應視為對操作順序的限制。在操作S21中，提供一基底，其中基底包括複數個柱體，並且複數個柱體中的每個柱體的頂面是一個實質的平面。在操作S22中，在基底上形成與複數個柱體共形的第一氧化物層，其中複數個柱體中的每一個在第一氧化物層的形成期間被部分氧化，以形成複數個柱體中的每一個的圓形頂面。在操作S23中，在基底上和柱體之間形成第一介電層。在操作S24中，複數個柱體中的每一個被部分移除，直到圓形頂面成為各自柱體的平面頂面。在操作S25中，在複數個柱體上形成第二介電層，其中第二介電層的頂面是一個實質的平面。應該注意的是，在各方面的範圍內，製備方法S2的操作可以重新安排或以其他方式修改。在製備方法S2之前、期間和之後可以提供額外的製程，並且一些其他的製程在此可能只是簡單地描述。因此，在本文描述的各方面的範圍內，其他實例是可能的。
製備方法S1和製備方法S2屬於本揭露的同一概念，為了進一步說明製備方法S1和製備方法S2的細節，以及本揭露的概念，將製備方法S1和製備方法S2與上述本揭露的實施例進行全面的描述。
因此，本揭露提供一種製備方法及其半導體結構。本揭露的製備方法能夠提供矽柱的平面，藉此避免電斷開和高電阻抗的問題。根據此方法形成的元件的性能和產品產量可以因此得到改善。
本揭露的一個方面提供一種半導體結構的製備方法。該製備方法包括若干操作。提供一基底，其中該基底包括複數個柱體，且該複數個柱體中的每個柱體的一頂面是一個實質的平面。在該基底上形成與該複數個柱體共形的一第一氧化物層，其中該第一氧化物層的形成包括氧化該複數個柱體的頂角，藉此使該複數個柱體中的每個柱體的該頂面成為一凸面。在該複數個柱體之間形成一第一介電層，其中該複數個柱體上面的該第一氧化物層部分地透過該第一介電層曝露。對該複數個柱體執行一平面化處理，以部分或全部移除該凸面。在該複數個柱體、該第一氧化物層及該第一介電層上形成一第二介電層，其中該第二介電層的一頂面是一個實質平面。
在一些實施例中，該第一介電層的形成包括：在該基底上及該複數個柱體之間形成一第一子層；在該第一子層上形成一第二子層；以及移除該第一氧化物層上面的該第一子層及第二子層。
在一些實施例中，該第一子層與該第二子層包括不同的介電材料。
在一些實施例中，該第一子層包括氮化物，而該第二子層包括氧化物。
在一些實施例中，該第一子層及該第二子層的移除包括：移除該第一子層上面的該第二子層；以及移除該第一氧化物層上面的該第一子層。
在一些實施例中，該第二子層的移除包括一種對該第二子層具有一高選擇性的研磨操作。
在一些實施例中，該第一子層的移除包括一研磨操作、一蝕刻操作，或其組合，且該第一子層的移除對該第一子層具有一高選擇性。
在一些實施例中，該平面化處理部分地移除該複數個柱體中的每個柱體及該第一氧化物層。
在一些實施例中，該第一氧化物層的一頂面與該複數個柱體中的每一個的該頂面在該平面化處理後實質上共面。
在一些實施例中，該基底的提供包括：接收一塊狀基底；在該塊狀基底上形成一第三介電層；在該第三介電層上形成一第四介電層；對該第三介電層、該第四介電層及該塊狀基底進行圖案化，以形成該複數個柱體以及該第三介電層及該第四介電層在每個柱體上的一剩餘部分；以及移除該第三介電層及該第四介電層的該剩餘部分。
在一些實施例中，該第二介電層包括氮化物。
在一些實施例中，該製備方法更包括：在該複數個柱體中形成複數個第一溝槽，並在該柱體之間的該第一介電層中形成複數個第二溝槽。
在一些實施例中，該製備方法更包括：用一導電材料填充該複數個第一溝槽及該複數個第二溝槽。
在一些實施例中，該製備方法更包括：在用該導電材料填充該複數個第一溝槽及該複數個第二溝槽之前，形成與該複數個第一溝槽中的每個溝槽共形的一第二氧化物層。
在一些實施例中，該第二氧化物層的製作技術包含一氧化作用。
本揭露的另一個方面提供一種半導體結構的製備方法。該製備方法包括若干操作。提供一基底，其中該基底包括複數個柱體，且該複數個柱體中的每個柱體的一頂面是一個實質的平面。在該基底上形成與該複數個柱體共形的一第一氧化物層，其中該複數個柱體中的每一個在形成該第一氧化物層期間被部分氧化，以形成該複數個柱體中的每一個的一圓形頂面。在該基底上及該柱體之間形成一第一介電層。該複數個柱體中的每一個被部分移除，直到該圓形頂面成為各自柱體的一平面頂面。在該複數個柱體上形成一第二介電層，其中該第二介電層的一頂面是一個實質的平面。
在一些實施例中，該第一介電層的形成包括：在該第一氧化物層上及及該柱體之間形成一第一子層；在該第一子層上形成一第二子層；以及移除該第一氧化物層上面的該第一子層及該第二子層。
在一些實施例中，該第一子層與該第二子層包括不同的介電材料。
在一些實施例中，該第一子層包括氮化物，而該第二層子層包括氧化物。
在一些實施例中，該第一子層及該第二子層的移除包括：在該第二子層上執行一研磨操作，直到該第一子層被曝露；以及對該第一子層執行一蝕刻操作，直到該第一氧化物層被曝露。
在一些實施例中，該研磨操作包括使用對該第二層子層具有一高選擇性的研漿。
在一些實施例中，該蝕刻操作包括使用對該第一子層具有一高選擇性及對該第二子層具有一低選擇性的蝕刻劑。
在一些實施例中，在部分移除該複數個柱體中的每一個的期間，該第一氧化物層被部分移除。
在一些實施例中，在部分移除該複數個柱體中的每個柱體時使用一溶劑，且該溶劑對矽具有一高選擇性。
在一些實施例中，該第一氧化物層的一頂面與該複數個柱體的該頂面在部分移除該複數個柱體中的每一個後實質共面。
在一些實施例中，該第二介電層包括氮化物。
在一些實施例中，該製備方法更包括：在該複數個柱體中形成複數個第一溝槽，並在該柱體中的第一介電層中形成複數個第二溝槽。
在一些實施例中，該製備方法更包括：用一導電材料填充該複數個第一溝槽及該複數個第二溝槽，以形成複數個接觸。
在一些實施例中，該複數個接觸中的每一個的一頂面都低於該複數個柱體中的每一個的該頂面。
在一些實施例中，該製備方法更包括：在該複數個接觸上形成一第三介電層；以及在該第三介電層上形成一第四介電層。
在一些實施例中，該第三介電層填充該複數個接觸上面的該複數個第一溝槽及該複數個第二溝槽。
本揭露的另一個方面提供一種半導體結構。該半導體結構包括一基底，一第一介電層，複數個第一接觸，以及複數個第二接觸。該基底包括在該基底的一陣列區域中的複數個柱體，其中該複數個柱體中的每個柱體的一頂面是一個實質的平面。該第一介電層圍繞該複數個柱體中的每一個，其中該第一介電層的一頂面與該複數個柱體中的每一個的該頂面實質共面。該複數個第一接觸設置於該柱體中。該複數個第二接觸設置於該柱體之間，並被該第一介電層包圍。
在一些實施例中，該複數個第一接觸的一深度實質上小於該複數個第二接觸的一深度。
在一些實施例中，該第二接觸與該第一接觸交替排列。
在一些實施例中，該半導體結構更包括一第二介電層，設置於該複數個第一接觸與該柱體之間。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所界定之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程，或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。所述技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。
12:基底
12A:表面
13:介電層
13A:頂面
13B:表面
13C:頂面
14:絕緣層
14A:頂面
16:氧化物層
16C:頂面
17:介電層
17A:頂面
17B:表面
17C:頂面
44:開口
45:溝槽
51:介電層
52:導電材料
53:第一介電層
54:第二介電層
61:空間
71:平面化處理
121:柱狀矽部分
1211:柱狀矽部分
121A:頂面
121B:頂面
121C:頂面
122:島狀矽部分
123:頂角
124:側壁
125:圓角
126:平面部分
151:介電層
152:介電層
161:氧化物部分
161A:頂面
171:介電質部分
172:凹槽
451:深度
461:深度
521:線
521:接觸
522:接觸
523:高度
525:設計頂面
526:距離
A-A':線
R1:陣列區域
R2:週邊區域
S1:製備方法
S11:操作
S12:操作
S13:操作
S14:操作
S15:操作
S2:製備方法
S21:操作
S22:操作
S23:操作
S24:操作
S25:操作
X:軸
Y:軸
Z:軸
參閱詳細描述合併考量圖式時可得以更全面了解本申請案之揭示內容。本揭露內容也應理解為與圖中的參考符號相聯繫，這些參考符號指的是整個描述中的類似要素。
圖1是三維視圖，例示本揭露一些實施例之形成半導體結構的中間階段。
圖2是三維視圖，例示本揭露一些實施例之形成半導體結構的中間階段。
圖3是放大視圖，例示本揭露一些實施例之形成圖2中所示半導體結構的中間階段的一部分。
圖4至圖19是剖視圖，沿圖2中所示A-A'線例示本揭露一些實施例之形成半導體結構的中間階段。
圖20是流程圖，例示本揭露一些實施例之半導體結構的製備方法。
圖21是流程圖，例示本揭露一些實施例之半導體結構的製備方法。
12:基底
121:柱狀矽部分
1211:柱狀矽部分
122:島狀矽部分
A-A':線
R1:陣列區域
R2:週邊區域
X:軸
Y:軸
Z:軸
Claims (13)
- 一種半導體結構的製備方法，包括：提供一基底，包括複數個柱體，其中該複數個柱體中的每個柱體的一頂面是一個實質的平面；在該基底上形成與該複數個柱體共形的一第一氧化物層，其中該第一氧化物層的形成包括氧化該複數個柱體的頂角，藉此使該複數個柱體中的每個柱體的該頂面成為一凸面；在該複數個柱體之間形成一第一介電層，其中該複數個柱體上面的該第一氧化物層部分地透過該第一介電層曝露；對該複數個柱體執行一平面化處理，以部分或全部移除該凸面；在該複數個柱體、該第一氧化物層及該第一介電層上形成一第二介電層，其中該第二介電層的一頂面是一個實質平面；以及在該複數個柱體中形成複數個第一溝槽，並在該複數個柱體之間的該第一介電層中形成複數個第二溝槽。
- 如請求項1所述之半導體結構的製備方法，其中該第一介電層的形成包括：在該基底上及該複數個柱體之間形成一第一子層；在該第一子層上形成一第二子層；以及移除該第一氧化物層上面的該第一子層及該第二子層。
- 如請求項2所述之半導體結構的製備方法，其中該第一子層與該第二 子層包括不同的介電材料。
- 如請求項2所述之半導體結構的製備方法，其中該第一子層包括氮化物，而該第二子層包括氧化物。
- 如請求項2所述之半導體結構的製備方法，其中該第一子層及該第二子層的移除包括：移除該第一子層上面的該第二子層；以及移除該第一氧化物層上面的該第一子層。
- 如請求項5所述之半導體結構的製備方法，其中該第一子層上面的該第二子層的移除包括一種對該第二子層具有一高選擇性的研磨操作。
- 如請求項5所述之半導體結構的製備方法，其中該第一子層的移除包括一研磨操作、一蝕刻操作，或其組合，且該研磨操作、該蝕刻操作，或其組合對該第一子層具有一高選擇性。
- 如請求項5所述之半導體結構的製備方法，其中該第一子層的移除包括一研磨操作、一蝕刻操作，或其組合，且該研磨操作、該蝕刻操作，或其組合對該第一子層具有一高選擇性。
- 如請求項8所述之半導體結構的製備方法，其中該第一氧化物層的一頂面與該複數個柱體中的每一個的該頂面在該平面化處理後實質上共面。
- 如請求項1所述之半導體結構的製備方法，其中該第二介電層包括氮化物。
- 如請求項1所述之半導體結構的製備方法，更包括：用一導電材料填充該複數個第一溝槽及該複數個第二溝槽。
- 如請求項11所述之半導體結構的製備方法，更包括：在用該導電材料填充該第一及該第二溝槽之前，形成與該複數個第一溝槽中的每個溝槽共形的一第二氧化物層。
- 如請求項11所述之半導體結構的製備方法，其中該第二氧化物層的製作技術包含一氧化作用。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18/133,058 | 2023-04-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TWI841430B true TWI841430B (zh) | 2024-05-01 |
Family
ID=
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115249738A (zh) | 2021-06-25 | 2022-10-28 | 台湾积体电路制造股份有限公司 | 半导体结构与其形成方法 |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115249738A (zh) | 2021-06-25 | 2022-10-28 | 台湾积体电路制造股份有限公司 | 半导体结构与其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9679960B2 (en) | Semiconductor devices, methods of manufacture thereof, and methods of manufacturing capacitors | |
| US9269720B1 (en) | Methods of fabricating semiconductor devices | |
| US20230013420A1 (en) | Semiconductor structure and fabrication method thereof | |
| US11616118B2 (en) | Integrated circuit semiconductor device | |
| US11217457B2 (en) | Method of fabricating a semiconductor device | |
| US9911732B2 (en) | Vertical metal insulator metal capacitor having a high-k dielectric material | |
| US11889682B2 (en) | Semiconductor memory devices | |
| TWI841430B (zh) | 包括平面化處理之半導體結構的製備方法及其半導體結構 | |
| JP2008047760A (ja) | 強誘電体記憶装置及びその製造方法 | |
| KR102085526B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| TW202306180A (zh) | 半導體裝置 | |
| TWI847474B (zh) | 使用多層硬罩幕的半導體結構的製備方法 | |
| TWI847766B (zh) | 具有介電襯墊的半導體結構 | |
| US11895829B2 (en) | Method of manufacturing semiconductor structure having tapered bit line | |
| US11882690B2 (en) | Semiconductor structure having tapered bit line | |
| US20230262962A1 (en) | Integrated circuit device | |
| TWI833582B (zh) | 具有單側電容器的半導體結構的製備方法 | |
| TWI841319B (zh) | 包含複數個閘極電極的半導體結構 | |
| TW202410289A (zh) | 半導體結構的製備方法 | |
| US20230240079A1 (en) | Semiconductor structure and method of manufacturing semiconductor structure | |
| US20230320074A1 (en) | Semiconductor devices | |
| TW202349564A (zh) | 具有錐形位元線的半導體結構 | |
| TW202308037A (zh) | 半導體記憶體裝置及其製造方法 | |
| TW202329399A (zh) | 半導體記憶體裝置的製造方法 | |
| TW202322407A (zh) | 半導體裝置 |