TWI840001B - 半導體記憶裝置 - Google Patents

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TWI840001B
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河村大輔
佐伯郁弥
阪口智則
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日商鎧俠股份有限公司
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Abstract

根據一項實施例，一種半導體記憶裝置包含：複數個第一接觸件，其等配置在一板狀部分之一第二方向上之一側上之一階梯區域中並沿著該板狀部分，且個別地連接至一第一階梯部分中之複數個台階狀導電層中之至少下部導電層；及複數個第二接觸件，其等配置在該板狀部分之該第二方向上之另一側上之該階梯區域中並沿著該板狀部分，且個別地連接至該第一階梯部分中之該等至少下部導電層，其中該複數個第一接觸件取決於一第一方向上之位置而相對於該板狀部分在該第二方向上個別地配置在不同位置處，且該複數個第二接觸件相對於該板狀部分個別地配置在與該複數個第一接觸件之該等各自位置在該第二方向上反向之位置處。

Description

半導體記憶裝置
本文所描述之實施例大體上係關於一種半導體記憶裝置。
半導體記憶裝置(諸如三維非易失性記憶體)通常具有其中堆疊複數個導電層之一結構。當在製程期間受到應力時，此堆疊結構有時會導致此等堆疊結構中之元件之間的位置關係發生偏離，達到產品操作或品質控制方面之一不可接受之程度。
一般來說，根據一項實施例，半導體記憶裝置包含：一堆疊主體，其中複數個導電層及複數個絕緣層一個接一個地交替堆疊，該堆疊主體包含配置在與該複數個導電層之一堆疊方向相交之一第一方向上之一記憶區域及一階梯區域；一板狀部分，其在該堆疊方向上及該第一方向上之該堆疊主體中延伸，且在與該堆疊方向及該第一方向相交之一第二方向上劃分該堆疊主體；複數個第一柱，其等分散地配置在該記憶區域中並在該堆疊方向上之該堆疊主體中延伸；一第一階梯部分，其配置在該堆疊方向上與該板狀部分重疊之一位置處之該階梯區域中，其中該複數個導電層在該第一方向上呈台階狀；一第二階梯部分及一第三階梯部分，其等配置在該板狀部分之該第二方向上之兩側上之該階梯區域中，且具有數個結 構，在該等結構之各者中，該複數個導電層呈台階狀，且該等結構相對於該板狀部分在該第二方向上相互反向；複數個第一接觸件，其等配置在該板狀部分之該第二方向上之一側上之該階梯區域中並沿著該板狀部分，且個別地連接至該第一階梯部分中之該複數個台階狀導電層中之至少下部導電層；及複數個第二接觸件，其等配置在該板狀部分之該第二方向上之另一側上之該階梯區域中並沿著該板狀部分，且個別地連接至該第一階梯部分中之該至少下部導電層，其中該複數個第一接觸件取決於該第一方向上之位置而相對於該板狀部分在該第二方向上個別地配置在不同位置處，且該複數個第二接觸件相對於該板狀部分個別地配置在與該複數個第一接觸件之該等各自位置在該第二方向上反向之位置處。
1至3:半導體記憶裝置
40,50:絕緣膜
BL:位元線
C4:貫通接觸件
CBA,CUA:週邊電路
CC,CCc:接觸件
CH:插頭
FGR:指狀物
HR:柱狀部分
LI:板狀接觸件
LIc:中心接觸件
LM:堆疊主體
MR,MR2:記憶區域
MRs:記憶區域
MRt:記憶區域
OL:絕緣層
PL:柱
PLa至PLg:柱
S101:步驟
S111:步驟
S112:步驟
S113:步驟
S121:步驟
S122:步驟
S123:步驟
S131:步驟
S132:步驟
S133:步驟
S134:步驟
S135:步驟
S136:步驟
S137:步驟
S141:步驟
S142:步驟
S143:步驟
S144:步驟
S145:步驟
S146:步驟
S211:步驟
S212:步驟
S213:步驟
S221:步驟
S222:步驟
S223:步驟
S231:步驟
S232:步驟
S234:步驟
S235:步驟
S236:步驟
S237:步驟
S241:步驟
S242:步驟
S243:步驟
S244:步驟
S245:步驟
S246:步驟
S251:步驟
SB:基板
SGD:選擇閘極線
SGR,SGR1,SGR2:選擇閘極接觸件區域
SGRs:選擇閘極接觸件區域
SGRt:選擇閘極接觸件區域
SGD:選擇閘極線
SGS:選擇閘極線
SHE,SHEc:隔離層
SL:源極線
SP:階梯部分
SR:階梯區域
SR2:階梯區域
ST:狹縫
TP:貫通接觸件區域
TR:電晶體
V0:插頭
VY:插頭
WL:字線
圖1A及圖1B係繪示根據一第一實施例之一半導體記憶裝置之一例示性示意性結構之圖式；圖2A至圖2E係繪示根據第一實施例之半導體記憶裝置中可能產生之應力之圖式；圖3係繪示根據第一實施例之半導體記憶裝置之一階梯區域之一例示性結構之一示意圖；圖4係例示根據第一實施例之用於製造半導體記憶裝置之一方法之程序之一部分之一流程圖；圖5係繪示根據第一實施例之半導體記憶裝置之一選擇閘極接觸件區域之一例示性結構之一示意圖，其中未調整接觸件之一配置；圖6係繪示根據第一實施例之一修改實例之一半導體記憶裝置之一選擇閘極接觸件區域之一例示性結構之一示意圖，其中調整接觸 件之一配置；圖7係繪示根據一第二實施例之一半導體記憶裝置之一記憶區域之一例示性結構之一示意圖；圖8係繪示根據第二實施例之半導體記憶裝置中之柱與隔離層之間的一位置關係之一圖式；圖9係繪示根據第二實施例之一第一修改實例之一半導體記憶裝置之一選擇閘極接觸件區域之一例示性結構之一示意圖；圖10係繪示根據第二實施例之一第二修改實例之一半導體記憶裝置之一記憶區域及一階梯區域之一例示性結構之一示意圖；圖11A及圖11B係繪示根據另一實施例之一半導體記憶裝置之一例示性示意性結構之圖式；及圖12係例示根據另一實施例之用於製造半導體記憶裝置之一方法之程序之一部分之一流程圖。
下文將參考附圖詳細解釋本發明之例示性實施例。本發明不限於以下實施例。亦應注意，以下實施例中之構成包含熟習技術者容易想到之構成，或實質上相同之任何構成。
[第一實施例]
在下文中，將參考附圖詳細描述一第一實施例。
(半導體記憶裝置之例示性結構)
圖1A及圖1B係繪示根據第一實施例之一半導體記憶裝置1之一例示性示意性結構之圖式。圖1A係半導體記憶裝置1在X方向上之一橫截面圖，且圖1B係繪示半導體記憶裝置1之一佈局之一示意性平面圖。圖1A被 無陰影呈現，以提高可見度。圖1A亦未被呈現上部佈線中之一些。
在本說明書中，X方向及Y方向兩者沿著稍後描述之字線WL之一平面鋪設，其中X方向及Y方向彼此正交。字線WL被電繪製之一方向有時可指稱一「第一方向」，其沿著X方向鋪設。同時，與第一方向交叉之一方向有時可指稱一「第二方向」，其沿著Y方向鋪設。注意，由於半導體記憶裝置1之可能之製造可變性，第一方向與第二方向不一定總是彼此正交。
如圖1A及圖1B中所繪示，半導體記憶裝置1具有一週邊電路CUA及一堆疊主體LM，其依序配置在一基板SB上。
基板SB通常係一半導體基板，諸如一矽基板。基板SB具有配置在其上之含有一電晶體TR、佈線等之週邊電路CUA。週邊電路CUA有助於稍後描述之一記憶單元之操作。
週邊電路CUA覆蓋有一絕緣膜40，諸如氧化矽膜。在絕緣膜40上配置一源極線SL。在源極線SL上方，配置一堆疊主體LM。堆疊主體LM具有其中複數個字線WL及複數個絕緣層OL交替堆疊之一結構。一選擇閘極線SGD配置在最上字線WL上方，同時將絕緣層OL置於其間，同時一選擇閘極線SGS配置在最下字線WL下方，同時將絕緣層OL置於其間。
字線WL以及選擇閘極線SGD及SGS通常係鎢層或鉬層，同時絕緣層OL通常係氧化矽層。
堆疊主體LM覆蓋有一絕緣膜50。絕緣膜50通常係氧化矽膜。絕緣膜50亦延伸至堆疊主體LM之週邊。
在堆疊主體LM中，配置有複數個板狀接觸件LI，各者在 堆疊方向上穿透堆疊主體LM，且在沿著X方向之一方向上延伸。因此，堆疊主體LM在Y方向上被複數個板狀接觸件LI劃分。複數個板狀接觸件LI通常在下端處連接至源極線SL，且用作源極線接觸件。
在每個鄰近之板狀接觸件LI之間，存在複數個記憶區域MR、選擇閘極接觸件區域SGR、一階梯區域SR及一貫通接觸件區域TP，其在X方向上配置成一直線。具有配置在Y方向上相鄰之板狀接觸件LI之間的記憶區域MR、選擇閘極接觸件區域SGR、階梯區域SR及一貫通接觸件區域TP之此等結構通常指稱一指狀物FGR。
在Y方向上鄰接之兩個指狀物FGR中，典型地存在記憶區域MRs、選擇閘極接觸件區域SGRs、階梯區域SR、貫通接觸件區域TP、選擇閘極接觸件區域SGRt及記憶區域MRt，其在X方向上自一側至另一側依序配置。在Y方向上鄰接此等指狀物FGR之另兩個指狀物FGR中，典型地存在記憶區域MRt、選擇閘極接觸件區域SGRt、貫通接觸件區域TP、階梯區域SR、選擇閘極接觸件區域SGRs及記憶區域MRs，其在X方向上自一側至另一側依序配置。
因此，半導體記憶裝置1遵循其中在Y方向上配置之四個指狀物FGR形成在Y方向上週期性地重複之一最小單元之一圖案。
注意，為了便於區分在X方向上配置之複數個記憶區域MR及複數個選擇閘極接觸件區域SGR，將與階梯區域SR相鄰而不在其間放置貫通接觸件區域TP之那些表示為記憶區域MRs及選擇閘極接觸件區域SGRs。同時，在X方向上與階梯區域SR配置成一直線同時將貫通接觸件區域TP置於其間之那些被表示為記憶區域MRt及選擇閘極接觸件區域SGRt。若不需要區分，則諸如記憶區域MR及選擇閘極接觸件區域SGR之 簡單標記就足夠了。
記憶區域MR具有配置在其中之複數個柱PL，各者在堆疊方向上穿透堆疊主體LM。柱PL通過插頭CH及VY連接至配置在堆疊主體LM上方之位元線BL。各柱PL具有稱為MANOS(金屬氮化鋁氧化矽)結構之一多層結構。在柱PL與字線WL之相交處形成複數個記憶單元。因此，半導體記憶裝置1通常被構造為三維非易失性記憶體，其中記憶單元被三維地配置在記憶區域MR中。
階梯區域SR具有複數個階梯部分SP，其中複數個字線WL在堆疊方向上向下呈台階狀，以至少在Y方向上給出指稱穀狀形狀之一形狀。階梯部分SP之各梯級通常由各層中之字線WL構成。各層中之字線WL通過階梯區域SR之Y方向上之一側在X方向上之兩側上建立電傳導，同時將階梯區域SR放置在其間。在階梯部分SP之各梯級中之一台階部分處，配置有連接至各層中之字線WL之一接觸件CC。此等接觸件CC通過堆疊主體LM之上部佈線等電連接至一週邊電路CUA。
此使得能夠引出堆疊在複數個層中之個別字線WL。通過此等接觸件CC，典型地，通過與記憶單元處於相同高度位準之字線WL，將寫入電壓及讀取電壓施加至在X方向上配置在兩側上之記憶區域MR中之記憶單元。
注意，在本說明書中，台階狀字線WL之台階面所面向之方向被界定為向上方向。
在選擇閘極接觸件區域SGR中，一個或複數個選擇閘極線SGD在X方向上呈台階狀。接觸件CC連接至各選擇閘極線SGD。連接至選擇閘極線SGD之接觸件CC亦可配置在堆疊主體LM之X方向上之兩端 處。
在貫通接觸件區域TP中，存在貫通接觸件C4，其經配置以延伸穿過堆疊主體LM。貫通接觸件C4連接配置在下部基板SB上之週邊電路CUA及階梯部分SP之接觸件CC。通過接觸件CC施加至記憶單元之各種類型之電壓由週邊電路CUA控制，通常通過貫通接觸件C4控制。
如此組態之半導體記憶裝置1具有將在半導體記憶裝置1中含有之各種元件之間發生之應力。
圖2A至圖2E係繪示根據第一實施例之半導體記憶裝置1中可能產生之應力之圖式。圖2A係示意性地繪示半導體記憶裝置1中可能產生之應力之一平面圖。圖2B至圖2E係在半導體記憶裝置之X方向上之不同位置處之Y方向上之橫截面圖。
如圖2A至圖2E中所繪示，半導體記憶裝置1具有在X方向上配置成直線之每個指狀物FGR之記憶區域MR及階梯區域SR或貫通接觸件區域TP。在記憶區域MR與階梯區域SR或貫通接觸件區域TP之間，配置有選擇閘極接觸件區域SGR。
在選擇閘極接觸件區域SGR中，一個或複數個選擇閘極線SGD在X方向上呈台階狀，且接觸件CC連接至選擇閘極線SGD之各者。階梯區域SR具有一階梯部分SP，其中複數個字線WL以及選擇閘極線SGD及SGS呈台階狀，且接觸件CC連接至字線WL及選擇閘極線SGS之各者。
在階梯區域SR及選擇閘極接觸件區域SGR中，亦配置有柱狀部分HR。各柱狀部分HR在堆疊主體LM之堆疊方向上延伸通過堆疊主體LM，以在稍後描述之半導體記憶裝置1之一製程期間支撐堆疊主體LM。
配置在階梯區域SR中之柱狀部分HR僅由一絕緣層(諸如氧化矽層)構成。配置在選擇閘極接觸件區域SGR中之柱狀部分HR具有一MANOS結構，例如類似於柱PL。儘管未繪示，然複數個柱狀部分HR亦配置在貫通接觸件區域TP中。類似於選擇閘極接觸件區域SGR中之柱狀部分HR，配置在貫通接觸件區域TP中之柱狀部分HR通常具有MANOS結構。
階梯區域SR具有由階梯部分圍繞、在Y方向上之兩側及在X方向上之一側上陡峭且在X方向上之另一側上緩和之一平面底部穀狀形狀，其中複數個字線WL以及選擇閘極線SGD及SGS呈台階狀。即，X方向上之兩側上之階梯部分在X方向上彼此面對，並朝向彼此之側下降。同時，Y方向上之兩側上之階梯部分在Y方向上彼此面對，並朝向彼此之側下降。穀狀形狀區域填滿有絕緣膜50，至少達到堆疊主體LM之一高度位準。
在X方向上之兩側上之階梯部分中，配置在遠離記憶區域MR及選擇閘極接觸件區域SGR之側上之階梯部分構成階梯部分SP。在階梯區域SR中，在與堆疊主體LM之堆疊方向重疊之一位置處，一板狀接觸件LI經配置以在Y方向上劃分階梯區域SR。此外，階梯部分SP在Y方向上被板狀接觸件LI劃分。因此，一單一階梯區域SR含有兩個階梯部分SP，其跨板狀接觸件LI配置在Y方向上之兩側上。
在X方向上之兩側上之階梯部分中，配置在更靠近記憶區域MR及選擇閘極接觸件區域SGR之側上之階梯部分構成其中不配置接觸件CC之一虛設階梯部分。虛設階梯部分通常由台階狀字線WL構成，且具有比階梯部分SP中窄之一台階面及比階梯部分SP中短之一階梯長度。
此時，各階梯部分之階梯長度係自階梯部分之最上梯級至最下梯級之一長度。階梯長度可包含位於此等階梯部分之最下梯級下方之一底部部分。
類似於在X方向上面向階梯部分SP之虛設階梯部分，Y方向上之兩側上之階梯部分係其中未配置接觸件CC之虛設階梯部分。此外，Y方向上之兩側上之虛設階梯部分通常由台階狀字線WL構成，且具有比階梯部分SP中窄之一台階面及比階梯部分SP中短之一階梯長度。此等虛設階梯部分之階梯長度取決於X方向上之位置而不同。
更明確來說，在鄰近於其中X方向上之兩側上之階梯部分之上部字線WL等呈台階狀之部分之一位置處，在Y方向上之兩側上之虛設階梯部分之階梯長度較短，同時在鄰近於其中X方向上之兩側上之階梯部分之下部字線WL等呈台階狀之部分之一位置處，在Y方向上之兩側上之虛設階梯部分之階梯長度較長。例如，在其中X方向上之兩側上之階梯部分之最下層中之選擇閘極線SGS呈台階狀之一位置處，在Y方向上之兩側上之虛設階梯部分之階梯長度變得最長。
因此，在其中最下層中之選擇閘極線SGS呈台階狀之一部分處，在Y方向上之兩側上之階梯部分之Y方向上之寬度變得最大。
在Y方向上相對之虛設階梯部分被在Y方向上隔離階梯區域SR之板狀接觸件LI相互劃分。此等虛設階梯部分相對於板狀接觸件LI在Y方向上具有一相互反向之結構。即，在板狀接觸件LI之Y方向上之兩側上之虛設階梯部分相對於板狀接觸件LI具有一實質上線對稱之結構。
注意，在本說明書中，使用實質上線對稱、實質上線性、實質上相等、實質上對準、實質上恆定或類似標記不僅包含完全線對稱、 線性、相等、匹配、恆定或類似情況，而且亦包含線對稱、線性、相等、對準、恆定等之情況，在半導體記憶裝置1之一可接受之製造可變性範圍內。
在如上文所描述之配置複數個階梯部分之情況下，由此等階梯部分環繞之區域具有指稱穀狀形狀之一形狀，在一個方向上具有一緩和之階梯部分SP，且在另一個方向上具有陡峭之階梯部分。
此時，堆疊主體LM通常具有一雙層級結構，其中對應於複數個字線WL之犧牲層及複數個絕緣層OL等以兩部分堆疊。在具有雙層級結構之堆疊主體LM中，階梯部分SP及虛設階梯部分亦形成兩個部分。在此情況中，鑑於最小化對半導體記憶裝置1之功能沒有貢獻之虛設階梯部分之階梯長度，上層級及下層級中之虛設階梯部分經形成以在堆疊主體LM之堆疊方向上重疊。
圖2B係Y方向上之一橫截面圖，繪示其中在階梯部分SP之最下層中之字線WL或選擇閘極線SGS呈台階狀之一部分。圖2B中所繪示之階梯部分SP之一部分對應於階梯區域SR之穀狀形狀之最深部分，其中填充穀狀形狀之絕緣膜50之厚度亦變得最大。穀狀形狀之最深部分亦係其中在Y方向上之兩側上之虛設階梯部分之Y方向上之寬度變得最大，且其中絕緣膜50之寬度亦變得最大之一部分。
此時，其中複數個不同類型之層堆疊在複數個層中之堆疊主體LM及具有一相對大體積之絕緣膜50可在其中產生不同種類之應力。堆疊主體LM通常通過堆疊複數個犧牲層(諸如氮化矽層)及複數個絕緣層OL，接著通過用導電層替換犧牲層以形成字線WL來形成。在此等替換之程序中，堆疊主體LM與絕緣膜50之間的應力差變得獨特。
因此，在圖2B中所繪示之階梯部分SP之一部分中，由於在用於形成堆疊主體LM之替換期間出現之應力，在Y方向上劃分階梯區域SR之板狀接觸件LI傾向於具有帶有一壓縮之上端及膨脹之下端之一錐形形狀。另一方面，在板狀接觸件LI之Y方向上相鄰兩端之板狀接觸件LI配置在堆疊主體LM中，且因此傾向於具有帶有一膨脹之上端及壓縮之下端之一錐形形狀。
同樣，在圖2B中所繪示之階梯部分SP之一部分中，由於在用於形成堆疊主體LM之替換程序中出現之應力，柱狀部分HR之上部傾向于被吸引向在Y方向上劃分階梯區域SR之板狀接觸件LI，使得柱狀部分HR更可能朝向板狀接觸件LI傾斜。與此對比，接觸件CC通常在用於形成堆疊主體LM之替換之後形成，而不受用于形成堆疊主體LM之替換期間之應力之影響，且因此可在絕緣膜50中實質上垂直地延伸。
注意，圖2B僅繪示配置在Y方向上劃分階梯區域SR之板狀接觸件LI附近之柱狀部分HR。然而，柱狀部分HR分散地配置在整個階梯區域SR上。
圖2C係Y方向上之一橫截面圖，繪示其中階梯部分SP之中間層中之字線WL呈台階狀之一部分。在圖2C中所繪示之階梯部分SP之一部分中，階梯區域SR中之穀狀形狀比圖2B中所繪示之階梯部分SP之部分中淺，且Y方向上之穀狀形狀之寬度比圖2B中所繪示之階梯部分SP之部分中窄。在此部分中，絕緣膜50亦變得比圖2B中所繪示之階梯部分SP之部分中更薄且更窄。
因此，在圖2C中所繪示之階梯部分SP之部分中，在用於形成堆疊主體LM之替換程序期間出現之堆疊主體LM與絕緣膜50之間的應 力差比圖2B中所繪示之部分中小。在此部分中，柱狀部分HR朝向在Y方向上劃分階梯區域SR之板狀接觸件LI之傾斜亦比圖2B中所繪示之階梯部分SP之部分中之柱狀部分之傾斜緩和。
注意，圖2C僅繪示配置在Y方向上劃分階梯區域SR之板狀接觸件LI附近之柱狀部分HR。
在用於形成堆疊主體LM之替換期間出現之堆疊主體LM與絕緣膜50之間的前述應力差亦可影響記憶區域MR及選擇閘極接觸件區域SGR。圖2A使用箭頭指示施加在記憶區域MR及選擇閘極接觸件區域SGR上之應力之量值及方向。
如圖2A中所繪示，在記憶區域MRs及與階梯區域SR相鄰而不在其間放置貫通接觸件區域TP之選擇閘極接觸件區域SGRs中，記憶區域MRs及選擇閘極接觸件區域SGRs經受作用於在Y方向上劃分階梯區域SR之板狀接觸件LI之應力。此外，與記憶區域MRs相比，位於更靠近階梯區域SR之選擇閘極接觸件區域SGRs可能更受此等應力之影響。在記憶區域MRs中，隨著位置更靠近階梯區域SR，前述應力影響顯得更明顯。
為此，分別配置在記憶區域MRs及選擇閘極接觸件區域SGRs中之柱PL及柱狀部分HR亦可朝向在Y方向上劃分階梯區域SR之板狀接觸件LI傾斜。
圖2D係在更靠近階梯區域SR之記憶區域MRs處在Y方向上截取之一橫截面圖。如圖2D中所繪示，在記憶區域MR(MRs、MRt)中，隔離層SHE實質上在沿著X方向之一方向上延伸，以便將在Y方向上相鄰之板狀接觸件LI之間的堆疊主體LM之上部部分隔離成選擇閘極線SGD之 複數個區段。各隔離層SHE自記憶區域MR(MRs、MRt)延伸至選擇閘極接觸件區域SGR(SGRs、SGRt)，並到達與選擇閘極接觸件區域SGR相鄰之階梯區域SR或貫通接觸件區域TP。
另外，圖2D中所繪示之記憶區域MRs之部分在用於形成堆疊主體LM之替換期間受到相對較大之應力，例如與在X方向上遠離階梯區域SR之一部分相比。因此，配置在記憶區域MRs之此部分中之柱PL傾向於朝向在Y方向上劃分階梯區域SR之板狀接觸件LI引起相對大之傾斜。
圖2E係選擇閘極接觸件區域SGRs處在Y方向上截取之一橫截面圖。在X方向上與階梯區域SR相鄰之選擇閘極接觸件區域SGRs中，在用於形成堆疊主體LM之替換期間之應力被更強烈地施加。因此，配置在選擇閘極接觸件區域SGRs中之柱狀部分HR傾向於更大程度地朝向在Y方向上劃分階梯區域SR之板狀接觸件LI傾斜。
注意，在選擇閘極接觸件區域SGR中，堆疊主體LM之上部被隔離層SHE隔離成選擇閘極線SGD之複數個區段，且選擇閘極線SGD之此等個別區段具有配置在其中之連接至此等選擇閘極線SGD之接觸件CC。
雖然圖2E繪示配置在由一個隔離層SHE隔離之區段之各者中之複數個柱狀部分HR，然複數個柱狀部分HR亦以一完全分佈之方式配置在選擇閘極接觸件區域SGR中。
此外，在記憶區域MR及在X方向上與階梯區域SR相鄰之選擇閘極接觸件區域SGR中，同時將貫通接觸件區域TP置於其間(圖1中之記憶區域MRt與選擇閘極接觸件區域SGRt之間)，記憶區域MRt及選擇閘極接觸件區域SGRt經受作用於在Y方向上劃分階梯區域SR之板狀接觸 件LI之應力。
此外，在其中貫通接觸件區域TP配置在其間之一情況中，與記憶區域MRt相比更靠近階梯區域SR之選擇閘極接觸件區域SGRt將更明顯地受到此等應力之影響。同時，在記憶區域MRt中，隨著位置更靠近階梯區域SR，應力之此等影響變得越明顯。
因此，同樣在此等記憶區域MRt及選擇閘極接觸件區域SGRt中，取決於應力之量值，即，自階梯區域SR在X方向上之距離，柱PL及柱狀部分HR傾向於朝向在將貫通接觸件區域TP置於其間之同時劃分在X方向上配置之階梯區域SR之板狀接觸件LI傾斜。
然而，注意，此等應力之影響小於在X方向上與階梯區域SR相鄰之記憶區域MRs及選擇閘極接觸件區域SGRs中之影響，而不將貫通接觸件區域TP置於其間。
圖3繪示在此等應力影響下之階梯區域SR之一詳細結構。圖3係繪示根據第一實施例之半導體記憶裝置1之階梯區域SR之一例示性結構之一示意圖。
更明確來說，圖3係含有記憶區域MR之一部分、選擇閘極接觸件區域SGR、階梯區域SR之一部分及貫通接觸件區域TP之一部分之一俯視圖。即，圖3繪示具有階梯區域SR之兩個指狀物FGR及具有貫通接觸件區域TP之兩個指狀物FGR之部分區域，總共四個指狀物FGR。
在圖3中所繪示之五個板狀接觸件LI中，在堆疊主體LM之堆疊方向上與在X方向上與記憶區域MR相鄰之階梯區域SR及選擇閘極接觸件區域SGR重疊，而不在其間放置貫通接觸件區域TP，且在Y方向上劃分階梯區域SR之板狀接觸件LI，亦稱為一中心接觸件LIc。
注意，圖3未繪示含有通常連接至柱PL、板狀接觸件LI及接觸件CC之插頭之一上部結構。
如圖3中所繪示，複數個柱PL分散地配置在記憶區域MR中，在Y方向上相鄰之板狀接觸件LI之間。當在堆疊主體LM之堆疊方向上觀察時，複數個柱PL通常以一交錯方式配置。
此時，複數個柱PL受到堆疊主體LM與絕緣膜50之間的應力差之影響，此在用於形成堆疊主體LM之替換期間發生。因此，在一些情況中，經設計以在沿著X方向之一方向上線性對準之複數個柱PL之陣列將隨著位置更靠近階梯區域SR而接近在Y方向上劃分階梯區域SR之板狀接觸件LI，即，中心接觸件LIc。
因此，在沿著X方向之一方向上對準之個別柱PL在Y方向上之放置位置隨著位置更靠近階梯區域SR而逐步接近中心接觸件LIc。注意，柱PL之放置位置由其上端之位置界定。此同樣適用於下文描述之柱PL及柱狀部分HR之放置位置。
此等複數個柱PL在Y方向上之中心接觸件LIc之兩側上遵循一相互反向之配置。即，複數個柱PL之此等配置相對於中心接觸件LIc係實質上線對稱的。
在半導體記憶裝置1中，具有MANOS結構之柱PL及板狀接觸件LI經配置為彼此相距一預定距離，以避免電傳導。
在Y方向上相鄰之板狀接觸件LI之間，記憶區域MR及選擇閘極接觸件區域SGR具有配置在其中之隔離層SHE，其穿透堆疊主體LM之上部中之選擇閘極線SGD。
隔離層SHE由一絕緣層構成，該絕緣層通常穿透選擇閘極 線SGD，在記憶區域MR及選擇閘極接觸件區域SGR中在沿著X方向之一方向上延伸，並到達在X方向上相鄰之階梯區域SR或貫通接觸件區域TP。如上文所描述，隔離層SHE在Y方向上相鄰之板狀接觸件LI之間穿透含有堆疊主體LM之最上導電層之一或多個導電層，以將此等導電層隔離成選擇閘極線SGD之複數個區段。
在記憶區域MR中在沿著X方向之一方向上延伸之隔離層SHE例如配置在當沿著堆疊主體LM之堆疊方向觀察時與柱PL中之一些重疊之位置處。在此情況中，此等柱PL將不具有連接至其上之插頭、上部佈線等，且將不具有形成在其中之有效記憶單元。因此，與隔離層SHE重疊之柱PL成為對半導體記憶裝置1之功能沒有貢獻之虛設柱。
為了儘可能密集地配置柱，同時保持柱PL之一週期性圖案(諸如一交錯圖案)，隔離層SHE及柱PL中之一些之間的此等干涉係可接受的。
在Y方向上相鄰之板狀接觸件LI之間，複數個柱狀部分HR分散地配置在選擇閘極接觸件區域SGR及階梯區域SR中。當在堆疊主體LM之堆疊方向上觀察時，複數個柱狀部分HR通常經配置以形成一柵格圖案或一交錯圖案。
注意，在用於形成堆疊主體LM之替換期間，複數個柱狀部分HR亦受到在堆疊主體LM與絕緣膜50之間出現之前述應力差之影響。因此，在一些情況中，隨著選擇閘極接觸件區域SGR中之位置更靠近階梯區域SR，經設計以在沿著X方向之一方向上線性對準之複數個柱狀部分HR之陣列將接近中心接觸件LIc。
因此，在選擇閘極接觸件區域SGR中，在沿著X方向之一 方向上對準之個別柱狀部分HR在Y方向上之放置位置隨著位置更靠近階梯區域SR而逐步接近中心接觸件LIc。
另外，此等複數個柱狀部分HR在Y方向上之中心接觸件LIc之兩側上遵循一相互反向之配置。即，複數個柱狀部分HR之此等配置相對於中心接觸件LIc係實質上線對稱的。
在階梯區域SR中，在沿著X方向之一方向上對準之複數個柱狀部分HR之陣列可隨著位置更靠近其中階梯部分SP之下部字線WL、選擇閘極線SGS等呈台階狀之一部分而偶爾接近中心接觸件LIc，且階梯部分之Y方向上之階梯長度變為最大。
因此，在沿著X方向之一方向上配置之個別柱狀部分HR在Y方向上之放置位置隨著位置更靠近其中階梯部分SP之下部字線WL等呈台階狀之一部分而逐步接近中心接觸件LIc，且階梯部分在Y方向上之階梯長度變為最大。
此外，此等複數個柱狀部分HR在Y方向上之板狀接觸件LI之兩側上遵循一相互反向之配置。即，複數個柱狀部分HR之此等配置相對於中心接觸件LIc係實質上線對稱的。
因此，階梯區域SR中之柱狀部分HR自階梯區域SR之X方向上之一端朝向其中階梯部分之Y方向上之階梯長度變為最大之一部分跨中心接觸件LIc在Y方向上之兩側上接近中心接觸件LIc，同時再次自其中階梯部分之Y方向上之階梯長度變得最大之一部分朝向階梯區域SR之X方向上之另一端離開中心接觸件LIc。
在半導體記憶裝置1中，具有MANOS結構之柱狀部分HR及板狀接觸件LI經配置成彼此相距一預定距離，以避免電傳導。然而，配 置在僅由絕緣層構成之階梯區域SR中之柱狀部分HR及板狀接觸件LI被允許在某種程度上干涉。
在Y方向上相鄰之板狀接觸件LI之間，在選擇閘極接觸件區域SGR及階梯區域SR中，以及在台階狀字線WL以及選擇閘極線SGD及SGS之台階面上，存在複數個接觸件CC，其經配置以個別地連接至複數個字線WL以及選擇閘極線SGD及SGS。
在選擇閘極接觸件區域SGR中，在選擇閘極接觸件區域SGR及階梯區域SR之外，在最上部字線WL更上方之一或多個選擇閘極線SGD呈台階狀，其中一或多個接觸件CC個別地連接至選擇閘極線SGD。
在階梯區域SR中，在選擇閘極接觸件區域SGR及階梯區域SR之外，複數個字線WL、在最上部字線WL之更上方之一或多個選擇閘極線SGD及在最下部字線之更下方之一或多個選擇選擇閘極線SGS呈台階狀，其中複數個接觸件CC個別地連接至字線WL及選擇閘極線SGS。
此等接觸件CC配置在階梯部分SP中，該階梯部分SP在X方向上，在階梯區域SR中，且在其遠離記憶區域MR及選擇閘極接觸件區域SGR之X方向上之側上延伸。如先前所描述，階梯部分SP朝向記憶區域MR及選擇閘極接觸件區域SGR下降。因此，在配置在階梯部分SP中之複數個接觸件CC之外，連接至上部字線WL之接觸件CC配置在階梯區域SR之端部附近，通常在遠離記憶區域MR及選擇閘極接觸件區域SGRs之X方向上之側上。
此時，階梯區域SR中之接觸件CC中之至少一些經配置以避免與在用於形成堆疊主體LM之替換期間經受應力之柱狀部分HR干涉。即，沿著中心接觸件LIc在X方向上對準之複數個接觸件CC之放置位置根 據柱狀部分HR之配置而自階梯部分SP之X方向上之一端至另一端逐步變化，同時避免與複數個柱狀部分HR干涉。
即，隨著位置更靠近其中階梯部分SP之下部字線WL等呈台階狀之一部分且階梯部分之Y方向上之階梯長度變得最大，此等柱狀部分HR經配置以朝向中心接觸件LIc逐步接近。在圖3中所繪示之例示性情況中，階梯區域SR中在X方向上配置之三個接觸件CCc配置得更靠近中心接觸件LIc，以避免與柱狀部分HR干涉。
類似於複數個柱狀部分HR之配置，包含接觸件CCc之複數個接觸件CC在板狀接觸件LI之Y方向上之兩側上亦遵循一相互反向之配置。即，複數個接觸件CC之此等配置相對於中心接觸件LIc係實質上線對稱的。
因此，階梯區域SR中之接觸件CC自階梯區域SR之X方向上之一端朝向其中階梯部分之Y方向上之階梯長度變為最大之一部分，跨中心接觸件LIc，在Y方向上之兩側上接近中心接觸件LIc，同時自其中階梯部分之Y方向上之階梯長度變為最大之部分朝向X方向上之另一端再次遠離中心接觸件LIc。
如先前所描述，在其中根據環繞之柱狀部分HR調整複數個接觸件CC在Y方向上之位置之一情況中，通常可基於填充在階梯區域SR中之絕緣膜50及環繞之堆疊主體LM之一應力類比來判定複數個接觸件CC在Y方向上之放置位置。替代地，可基於通過測量通常在半導體記憶裝置1之一原型中發現之柱狀部分HR之位置偏離而獲得之實際測量值來判定複數個接觸件CC在Y方向上之放置位置。
當根據柱狀部分HR調整接觸件CCc在Y方向上之放置位置 時，可針對接觸件CCc之各者調整位置。替代地，可在將接觸件CCc劃分成複數個組(各者含有一預定數量之接觸件CCc)之後按組調整接觸件CCc在Y方向上之放置位置。即，含有在一個組中之複數個接觸件CCc在Y方向上之位置相對於相鄰之中心接觸件LIc係實質上恆定的。此種組可依賴於堆疊主體LM中之複數個字線WL之堆疊級別，諸如下部、中間或上部。
(用於製造半導體記憶裝置之方法)
接下來，將參考圖4解釋根據第一實施例之用於製造半導體記憶裝置1之一方法。圖4係例示根據第一實施例之用於製造半導體記憶裝置1之方法之程序之一部分之一流程圖。
如圖4中所繪示，在一基板SB(諸如一矽基板)上形成週邊電路CUA、下部佈線等(步驟S101)。週邊電路CUA、下部佈線等覆蓋有絕緣膜40。在絕緣膜40上形成源極線SL。
接下來，在源極線SL上方交替堆疊複數個犧牲層(諸如氮化矽層)及複數個絕緣層OL，以形成一下部ONO結構，藉此形成一第一層級堆疊主體(步驟S111)。此外，在第一層級堆疊主體中形成一下階梯部分，且將由此產生之凹部填充有絕緣膜50(步驟S112)。
在第一層級堆疊主體中，亦形成作為柱PL之一下部結構之一下部柱LMH及作為柱狀部分HR之一下部結構之下部柱狀部分LHR(步驟S113)。注意，此階段中之下部柱LMH及下部柱狀部分LHR填充有一犧牲層(諸如一非晶矽層)。
接下來，在第一層級堆疊主體上方交替堆疊複數個犧牲層(諸如氮化矽層)及複數個絕緣層OL，以形成一上部ONO結構，藉此形成一第二層級堆疊主體(步驟S121)。此外，在第二層級堆疊主體中形成一上 部階梯部分，且將由此產生之凹部填充有絕緣膜50(步驟S122)。
此外，在第二層級堆疊主體中分別形成記憶孔及孔，其稍後被轉換為作為柱PL之一上部結構之上部柱UMH及作為柱狀部分HR之一上部結構之上部柱狀部分UHR(步驟S123)。通過此等記憶孔及孔，已填充在下部柱LMH及下部柱狀部分LHR中之犧牲層被移除。
接下來，在下部柱LMH及上部柱UMH中以及在選擇閘極接觸件區域SGR之下部柱狀部分LHR及上部柱狀部分UHR中形成MANOS結構，藉此形成柱PL及柱狀部分HR(步驟S131)。另一方面，在階梯區域SR中，形成具有填充有絕緣層之下部柱狀部分LHR及上部柱狀部分UHR之柱狀部分HR。
接下來，形成穿透具有雙層級結構之堆疊主體之狹縫ST及稍後轉換成貫通接觸件C4之通孔(步驟S132)。在Y方向上相鄰之狹縫ST之間，形成一阻擋層，以自Y方向上兩側夾置其中稍後將形成貫通接觸件C4之一區域，藉此保留稍後將用作貫通接觸件區域TP之一區域(步驟S133)。
接下來，通過狹縫ST注入一移除液體(諸如熱磷酸)以移除堆疊主體中之犧牲層(步驟S134)。通過狹縫ST將一源氣體(諸如鎢)引入至其中已移除犧牲層之一部分，以形成複數個字線WL等(步驟S135)。
作為此等替換之一結果，可獲得具有雙層級結構之堆疊主體LM，其中複數個字線WL及複數個絕緣層OL交替堆疊。同時，防止被阻擋層夾置之區域滲透用於犧牲層之移除液體及鎢等之源氣體。因此，具有堆疊在其中之複數個犧牲層及複數個絕緣層OL之堆疊主體可保持完整，且稍後將用作貫通接觸件區域TP。
在替換期間，可壓縮在Y方向上劃分階梯區域SR之狹縫ST之上端部分，使得含有在狹縫ST之Y方向上之兩側上屬於指狀物FGR之柱PL及柱狀部分HR之一結構可在受到應力影響之同時朝向狹縫ST傾斜。
接下來，在狹縫ST及通孔中形成一襯墊層(諸如一絕緣層)，並進一步填充一導電層，以分別形成板狀接觸件LI及貫通接觸件C4(步驟S136)。此外，形成在記憶區域MR中在沿著X方向之一方向上延伸並到達階梯區域SR之隔離層SHE(步驟S137)。因此，在堆疊主體LM之上部部分中形成一個或複數個選擇閘極線SGD。
接下來，在堆疊主體LM上方之一上層中形成其中稍後轉換成連接至柱PL之上端之插頭CH之孔(步驟S141)。此外，在階梯區域SR及選擇閘極接觸件區域SGR中形成稍後將用作接觸件CC之複數個接觸件孔(步驟S142)。在此程序中，接觸件孔可在與已未對準之柱狀部分HR對準之同時形成。
接下來，在此等孔及接觸件孔中形成一襯墊層(諸如一絕緣層)，並進一步填充一導電層(諸如鎢)。因此，形成個別地連接至複數個柱PL之插頭CH以及個別地連接至複數個字線WL以及選擇閘極線SGD及SGS之接觸件CC(步驟S143)。此等接觸件CC可包含經配置以避免與未對準之柱狀部分HR干涉之接觸件CCc。
接下來，在插頭CH更上方之一層中形成分別連接至插頭CH及接觸件CC之插頭VY及V0(步驟S144)。此外，在插頭VY更上方之一層中形成連接至插頭VY之位元元線BL(步驟S145)。此外，在插頭V0更上方之一層中形成連接至插頭V0之上部佈線(步驟S146)。
因此製造第一實施例之半導體記憶裝置1。
注意，圖4中所繪示之程序之順序僅為一例示性之一者，其可適當修改。例如，步驟S112之程序及步驟S113之程序之順序係可互換的，且步驟S122之程序以及步驟S123及S131之程序之順序亦係可互換的。此外，步驟S141之程序及步驟S142之程序之順序可互換。
在製造一半導體記憶裝置(諸如三維非易失性記憶體)之一些程序中，可通過用導電層替換堆疊主體中之犧牲層來形成具有堆疊在其中之導電層及絕緣層之堆疊主體。在此情況中，在用於形成堆疊主體之替換期間，填充在階梯區域中之絕緣層與環繞之堆疊主體之間可能出現應力差。
因此，包含在替換期間通常在階梯區域中形成以支撐堆疊主體之柱狀部分之結構將在受應力影響之同時在沿著Y方向之一方向上移動，且此將導致通常與之後形成之字線接觸件接觸。
例如，若柱狀部分之下端與字線接觸件接觸，則接觸件將經由柱狀部分之下端穿透待連接之字線，且將進一步到達下層中之字線。此將導致不同層中之字線之間的短路或洩漏電流。
根據第一實施例之半導體記憶裝置1，複數個接觸件CC沿著板狀接觸件LI配置，該板狀接觸件LI在Y方向上劃分階梯區域SR，在板狀接觸件LI之Y方向上之一側上，以及在Y方向上與板狀接觸件LI之不同位置處，取決於X方向上之位置。同時在板狀接觸件LI之Y方向上之另一側上，複數個接觸件CC沿著板狀接觸件LI配置，在與複數個接觸件CC之各自位置在Y方向上反向之位置上相對於板狀接觸件LI配置在板狀接觸件LI之一側上。
通過如此配置不太可能受填充在階梯區域SR中之絕緣膜50 與環繞之堆疊主體LM之間的應力差影響之接觸件CC，同時避免可能受應力影響之柱狀部分HR之干涉，現抑制接觸件CC與柱狀部分HR之間的接觸變為可能的。此成功地抑制接觸件CC穿透，例如，待連接之字線WL，並抑制字線WL處之短路及洩漏電流。
根據第一實施例之半導體記憶裝置1，沿著板狀接觸件LI配置之複數個柱狀部分HR之Y方向上之放置位置在階梯部分SP之X方向上自一端朝向另一端逐步變化，且沿著板狀接觸件LI配置之複數個接觸件CC之放置位置根據複數個柱狀部分HR之放置位置而變化。
因此，即使在用於形成堆疊主體LM之替換期間由於應力導致複數個柱狀部分HR之放置位置偏離，複數個接觸件CC之放置位置亦與之對準，使正確維持此等結構之間的位置關係成為可能。
(修改實例)
接下來，將參考圖5及圖6解釋根據第一實施例之一修改實例之一半導體記憶裝置。修改實例之半導體記憶裝置與第一實施例之不同之處在於，配置在選擇閘極接觸件區域SGR1中之接觸件CC之放置位置亦根據偏離之柱狀部分HR來校正。
圖5係繪示根據第一實施例之半導體記憶裝置之選擇閘極接觸件區域SGR之一例示性結構之一示意圖，其中未調整接觸件CC之一配置。圖6係繪示根據第一實施例之修改實例之半導體記憶裝置之選擇閘極接觸件區域SGR1之一例示性結構之一示意圖，其中調整接觸件CC之一配置。
更明確來說，圖5及圖6係含有記憶區域MR以及選擇閘極接觸件區域SGR及SGR1之一部分之俯視圖，與階梯區域SR相鄰，具有或 不具有配置在其間之貫通接觸件區域TP。由於一些應力作用於選擇閘極接觸件區域SGR，而不管貫通接觸件區域TP係否配置在選擇閘極接觸件區域SGR與階梯區域SR之間，使得可對選擇閘極接觸件區域SGRs及SGRt中之任何接觸件CC進行下文之位置校正。
注意，圖5及圖6未繪示含有通常連接至柱PL及板狀接觸件LI之插頭CH及VY之一上部結構，以及連接至接觸件CC上方之插頭V0之一上部結構。亦應注意，雖然上述圖3已繪示半導體記憶裝置1之一簡化俯視圖，然圖5及圖6將繪示更詳細之俯視圖。
亦應注意，類似於上述第一實施例中之結構，圖5及圖6中之所有結構將具有相同之參考符號，以跳過解釋。
如圖5中更詳細地繪示，例示性結構含有在沿著X方向之一方向上配置之24列柱PL，位於在Y方向上相鄰之板狀接觸件LI之間的一區域中。同樣，在Y方向上相鄰之板狀接觸件LI之間的區域中，包含堆疊主體LM之最上導電層之一個或複數個導電層被四個隔離層SHE隔離成選擇閘極線SGD之五個區段。
在記憶區域MR中在沿著X方向之一方向上延伸並將記憶區域MR中之導電層幾乎以規則之間隔隔離成五層之四個隔離層SHE在選擇閘極接觸件區域SGR中朝向在Y方向上相鄰之板狀接觸件LI之間的中心會聚，且根據此，複數個接觸件CC配置在隔離層SHE之間的一區域中，以例如在堆疊主體LM之堆疊方向上觀察時形成一柵格圖案。
在此等接觸件CC之頂面上，配置有將接觸件CC與未繪示之上部佈線連接之插頭V0。當自堆疊主體LM之堆疊方向觀察時，接觸件CC之中心位置與連接至接觸件CC之插頭V0之中心位置實質上對準。
如圖6中所繪示，在選擇閘極接觸件區域SGR1中，根據在X方向上配置之複數個柱狀部分HR之放置位置來調整在X方向上配置之複數個接觸件CCc之放置位置。如上文所描述，在選擇閘極接觸件區域SGR1中，沿著中心接觸件LIc配置之柱狀部分HR亦隨著位置更靠近階梯區域SR而更大程度地接近中心接觸件LIc。沿著中心接觸件LIc配置之複數個接觸件CCc之放置位置根據柱狀部分HR之放置位置而變化。
即，在選擇閘極接觸件區域SGR1中，配置在X方向上之複數個接觸件CCc在Y方向上之放置位置隨著位置更靠近階梯區域SR而接近中心接觸件LIc。因此，當在堆疊主體LM之堆疊方向上觀察時，插頭V0之中心位置在遠離中心接觸件LIc之方向上與插頭V0所連接至之接觸件CCc之中心位置未對準。
此外，在選擇閘極接觸件區域SGR1中，複數個接觸件CCc在Y方向上之中心接觸件LIc之兩側上遵循一相互反向之配置。即，複數個接觸件CCc之此等配置相對於中心接觸件LIc係實質上線對稱的。
根據修改實例之半導體記憶裝置，在用於形成堆疊主體LM之替換期間不太可能受到應力影響之接觸件CCc亦被配置在選擇閘極接觸件區域SGR1中，同時避免與可能受到應力影響之柱狀部分HR干涉。此成功地維持此等結構之間的適當位置關係。
根據修改實例之半導體記憶裝置，可獲得與第一實施例之半導體記憶裝置1之效應相同之任何其他效應。
[第二實施例]
在下文中，將參考附圖詳細描述第二實施例。第二實施例之半導體記憶裝置與第一實施例之不同之處在於，根據記憶區域中之柱之位置偏離 來調整隔離層之放置位置。
(半導體記憶裝置之例示性結構)
圖7係繪示根據第二實施例之一半導體記憶裝置2之一記憶區域MR2之一例示性結構之一示意圖。更明確來說，圖7係含有記憶區域MR2之一部分、選擇閘極接觸件區域SGR、一階梯區域SR2之一部分及貫通接觸件區域TP之一部分之一俯視圖。
注意，圖7未繪示含有通常連接至柱PL、板狀接觸件LI及接觸件CC之插頭CH、VY及V0之一上部結構。此時，在第二實施例之半導體記憶裝置2中，與第一實施例不同，不根據柱狀部分HR來調整階梯區域SR2中之接觸件CC之放置位置，而係通常如所設計之那樣保持未調整。
亦應注意，圖7中與第一實施例中之結構相同之所有結構將具有相同之參考符號，以跳過解釋。
如圖7中所繪示，同樣在第二實施例之半導體記憶裝置2之記憶區域MR2中，與上述第一實施例中一樣，在沿著X方向之一方向上配置之柱PL之Y方向上之放置位置隨著位置更靠近階梯區域SR2而更大程度地接近中心接觸件LIc。
此外，在半導體記憶裝置2之選擇閘極接觸件區域SGR及階梯區域SR2中，與上述第一實施例中一樣，在沿著X方向之一方向上配置之柱狀部分HR在Y方向上之放置位置取決於此等柱狀部分HR之在X方向上之放置位置而變化。
另一方面，在第二實施例之半導體記憶裝置2之記憶區域MR2中，隔離層SHEc具有一預定部分，其根據在用於形成堆疊主體LM之 替換期間受到應力影響之柱PL沿著中心接觸件LIc延伸，其中在Y方向上距中心接觸件LIc之距離取決於隔離層SHEc在X方向上之位置而連續變化。即，更靠近階梯區域SR2之隔離層SHEc之部分隨著位置更靠近階梯區域SR2而更大程度地接近中心接觸件LIc。
更明確來說，在與階梯區域SR2相鄰之記憶區域MR2中，而沒有在其間放置貫通接觸件區域TP，柱PL更大程度地受到應力之影響，且更大程度地偏離。因此，隔離層SHEc之放置位置經判定使得隔離層SHEc之偏離量亦根據柱PL而增加。
與此對比，在與階梯區域SR2相鄰之記憶區域MR2中，同時將貫通接觸件區域TP置於其間，應力之影響相對較小，僅導致柱PL之一相對較小之偏離。因此，隔離層SHEc之放置位置經判定使得隔離層SHEc之偏離量亦根據柱PL而減小。
在相對於柱PL調整位置之情況中，隔離層SHEc與在堆疊主體LM之堆疊方向上與隔離層SHEc重疊之柱PL之間的一位置關係在圖8中繪示。圖8係繪示根據第二實施例之半導體記憶裝置2中之柱PL與隔離層SHEc之間的一位置關係之一圖式。
如圖8中所繪示，在沿著X方向之一方向上配置之柱PLa至PLg隨著位置更靠近位於圖式之右側上之階梯區域SR2而更大程度地接近位於圖式之下側上之中心接觸件LIc。當根據柱PLa至PLg調整隔離層SHEc之配置時，隔離層SHEc原則上經配置使得當在堆疊主體LM之堆疊方向上觀察時，柱PL之Y方向上之中心位置與隔離層SHEc之Y方向上之中心位置實質上對準。
注意，各柱PL之Y方向上之中心位置由柱PL之頂面之Y方 向上之中心位置界定，而與柱PL之傾斜無關。
此時，隔離層SHEc將僅在Y方向上之一有限可調整寬度內可調整。由於隔離層SHEc亦要與除柱PL之外之一些結構對準，因此可能出現此等限制。在其中柱PL之位置偏離超過隔離層SHEc之Y方向上之可調整寬度之上限之一例示性情況中，諸如由柱PLd及PLe所指示，隔離層SHEc之Y方向上之位置在上限值或低於上限值之範圍內被調整。在此情況中，當在堆疊主體LM之堆疊方向上觀察時，柱PL之Y方向上之中心位置及隔離層SHEc之Y方向之中心位置不一定總係對準的。
在其中柱偏離之同時受到通常在具有如上文所描述之堆疊結構之半導體記憶裝置中之應力之影響之一些情況中，已經設計以與柱重疊之隔離層將在偏離柱之同時形成。
在此情況中，至少在偏離柱之一位置處，隔離層將被形成以不僅穿透堆疊主體中待隔離之導電層，而且穿透其下方之一導電層。此亦可能隔離導電層以用作字線，且可能不利地影響半導體記憶裝置之特性。
根據第二實施例之半導體記憶裝置2，在記憶區域MR2中，隔離層SHEc具有在板狀接觸件LI之Y方向上之一側上延伸之一預定部分，其在Y方向上劃分階梯區域SR2，並沿著板狀接觸件LI延伸，其中在Y方向上與中心接觸件LIc之距離取決於X方向上之位置而連續變化。同時，在Y方向上劃分階梯區域SR2之板狀接觸件LI之Y方向上之另一側上，隔離層SHEc具有沿著板狀接觸件LI延伸之一預定部分，其位置相對於板狀接觸件LI在Y方向上自板狀接觸件LI之一側上之隔離層SHEc反向。
通過根據可能受到應力影響之柱PL來如此配置在用於形成堆疊主體LM之替換之後形成之且在替換期間不太可能受到應力之影響之隔離層SHEc，可將隔離層SHEc定位在經設計以重疊之柱PL上。因此，可使堆疊主體LM中之隔離層SHEc之深度幾乎均勻，使獲得具有所期望特性之半導體記憶裝置2成為可能。
根據第二實施例之半導體記憶裝置2，沿著板狀接觸件LI配置之複數個柱PL在Y方向上之放置位置取決於複數個柱PL與階梯區域SR2之間的距離而逐步變化，且隔離層SHEc之放置位置根據複數個柱PL之放置位置而變化。
因此，即使在用於形成堆疊主體LM之替換期間由於應力而導致複數個柱PL之放置位置偏離，隔離層SHEc之放置位置亦與之對準，使正確維持此等結構之間的位置關係成為可能。
(第一修改實例)
接下來，將參考圖9解釋根據第二實施例之一第一修改實例之一半導體記憶裝置。第一修改實例之半導體記憶裝置與上述第二實施例之不同之處在於，配置在一選擇閘極接觸件區域SGR2中之隔離層SHEc之放置位置亦根據偏離之柱狀部分HR進行校正。
圖9係繪示根據第二實施例之第一修改實例之半導體記憶裝置之選擇閘極接觸件區域SGR2之一例示性結構之一示意圖。更明確來說，圖9係含有記憶區域MR2之一部分及鄰近階梯區域SR之選擇閘極接觸件區域SGR2之一俯視圖，其具有或不具有配置在其間之貫通接觸件區域TP。
注意，圖9未繪示含有通常連接至柱PL及板狀接觸件LI之 插頭CH及VY之一上部結構，以及連接至接觸件CC上方之插頭V0之一上部結構。圖9繪示類似於圖5及圖6之一更詳細之俯視圖。亦應注意，與第二實施例中之結構相同之圖9中之所有結構將具有相同之參考符號，以跳過解釋。
如圖9中所繪示，同樣在第一修改實例之半導體記憶裝置之記憶區域MR2中，與上述第二實施例中一樣，在沿著X方向之一方向上配置之柱PL之Y方向上之放置位置隨著位置更靠近階梯區域SR2而更大程度地接近中心接觸件LIc。根據柱PL調整隔離層SHEc在Y方向上之位置。
此外，在第一修改實例之半導體記憶裝置之選擇閘極接觸件區域SGR2中，與上述第一實施例中一樣，在沿著X方向之一方向上配置之柱狀部分HR在Y方向上之放置位置隨著位置更靠近階梯區域SR2而更大程度地接近中心接觸件LIc。
另一方面，在第一修改實例之半導體記憶裝置之選擇閘極接觸件區域SGR2中，隔離層SHEc具有一預定部分，其根據在用於形成堆疊主體LM之替換期間受到應力影響之柱狀部分HR而沿著中心接觸件LIc延伸，其中在Y方向上距中心接觸件LIc之距離取決於隔離層SHEc在X方向上之位置而連續變化。即，隔離層SHEc隨著位置更靠近階梯區域SR2而更大程度地接近中心接觸件LIc。
根據第一修改實例之半導體記憶裝置，在用於形成堆疊主體LM之替換期間不太可能受到應力影響之隔離層SHEc亦根據可能受到應力影響之柱狀部分HR配置在選擇閘極接觸件區域SGR2中。此成功地維持此等結構之間的適當位置關係。
根據第一修改實例之半導體記憶裝置，可獲得與第二實施 例之半導體記憶裝置2之效應相同之任何其他效應。
(第二修改實例)
存在與第一實施例中一樣之具有根據階梯區域SR中之柱狀部分HR配置之複數個接觸件CCc之結構和與第二實施例中一樣之具有根據記憶區域MR2中之柱PL配置之隔離層SHEc之結構之一可能組合。圖10繪示此等結構之一實例。
圖10係繪示根據第二實施例之一第二修改實例之一半導體記憶裝置之記憶區域MR2及階梯區域SR之一例示性結構之一示意圖。更明確來說，圖10係含有記憶區域MR2之一部分、選擇閘極接觸件區域SGR、階梯區域SR之一部分及貫通接觸件區域TP之一部分之一俯視圖。
注意，圖10未繪示含有通常連接至柱PL、板狀接觸件LI及接觸件CC之插頭CH、VY及V0之一上部結構。亦應注意，圖10中與第二實施例中之結構相同之所有結構將具有相同之參考符號，以跳過解釋。
如圖10中所繪示，第二修改實例之半導體記憶裝置2具有隔離層SHEc，其配置根據柱PL在記憶區域MR2中進行調整。另外，階梯區域SR含有接觸件CCc，其配置根據柱狀部分HR個別地或成組地調整。
注意，第二修改實例之結構可在選擇閘極接觸件區域SGR中含有接觸件CCc，其配置根據柱狀部分HR進行調整，如第一實施例之上述修改實例中那樣。替代地，其配置根據柱狀部分HR調整之隔離層SHEc可含有在選擇閘極接觸件區域SGR中，如上述第二實施例之第一修改實例中那樣。
根據第二修改實例之半導體記憶裝置，可獲得與第一及第二實施例之半導體記憶裝置1及2之效應相同之效應。
[另一實施例]
在下文中，將參考附圖詳細描述另一實施例。根據此等另一實施例之一半導體記憶裝置與第一及第二實施例之不同之處通常在於，週邊電路配置在堆疊主體上方。注意，與第一及第二實施例中之結構相同之以下圖式中之所有結構將具有相同之參考符號，以跳過解釋。
(半導體記憶裝置之例示性結構)
圖11A及圖11B係繪示根據另一實施例之一半導體記憶裝置3之一例示性示意性結構之圖式。圖11A係在X方向上截取之半導體記憶裝置3之一橫截面圖，且圖11B係繪示半導體記憶裝置之一佈局之一示意性平面圖。注意，圖11A被無陰影呈現，以提高可見度。圖11A亦未被呈現上部佈線之一部分。
如圖11A中所繪示，半導體記憶裝置3具有配置在堆疊主體LM上方之一週邊電路CBA。更明確來說，堆疊主體LM配置在源極線SL上方。堆疊主體LM覆蓋有絕緣膜50，在絕緣膜50之上方配置覆蓋有絕緣膜40之週邊電路CBA。其上提供有週邊電路CBA之基板SB配置在週邊電路CBA更上方。
如圖11B中所繪示，一個指狀物FGR具有按自X方向上之一端朝向另一端之順序配置在其中之記憶區域MR、階梯區域SR、階梯區域SR及記憶區域MR。類似於第一及第二實施例，階梯區域SR配置在與一個板狀接觸件LI重疊之一位置處，並在Y方向上被劃分。因此，半導體記憶裝置3遵循其中在Y方向上配置之兩個指狀物FGR形成在Y方向上週期性地重複之一最小單元之一圖案。
此外，在此等另一實施例之半導體記憶裝置3中，階梯區 域SR可類似於上述第一及第二實施例而組態。即，半導體記憶裝置3之階梯區域SR之穀狀形狀經組態以具有其中深度在X方向上之一端與另一端之間的一預定位置處變為最大，且寬度在Y方向上變為最大之一部分。另外，配置在階梯區域SR中之複數個階梯部分具有跨在Y方向上劃分階梯區域SR之中心板狀接觸件LI之一實質上線對稱結構。
因此，同樣在根據此等另一實施例之半導體記憶裝置3中，配置在堆疊主體LM中之柱PL、柱狀部分HR等經受可使其隨著位置更靠近階梯區域SR，且隨著位置更靠近其中階梯區域SR中之階梯部分之Y方向上之階梯長度變為最大之一部分而更大程度地朝向中心板狀接觸件LI傾斜之應力，與根據上述第一及第二實施例之半導體記憶裝置1及2中一樣。因此，第一實施例或其修改實例、或第二實施例或其修改實例1及2之任何結構亦適用於此等另一實施例之半導體記憶裝置3。
圖11A及圖11B中所繪示之半導體記憶裝置3可通過分別形成堆疊主體LM部分及週邊電路CBA部分獲得。
即，源極線SL形成在一支撐基板(諸如一矽基板)上，且堆疊主體LM形成在源極線SL上方。接著，在堆疊主體LM中，通常形成其中字線WL等呈台階狀之階梯部分、柱PL、柱狀部分HR、板狀接觸件LI、隔離層SHE及接觸件CC。
另一方面，通常含有電晶體TR及佈線之週邊電路CBA形成在單獨之基板SB上，且接著形成絕緣膜40以覆蓋該結構。接著，將其上形成有週邊電路CBA之基板SB之面及其上形成有堆疊主體LM之支撐基板之面接合，且通常通過化學機械拋光(CMP)移除支撐基板。
該程序產生半導體記憶裝置3，其中堆疊主體LM及週邊電 路CBA在絕緣膜50及40之部分處接合。在半導體記憶裝置3中，週邊電路CBA配置在堆疊主體LM上方，且結構(諸如堆疊主體LM之柱PL及接觸件CC)通常通過上部佈線電連接至週邊電路CBA。因此，半導體記憶裝置3不必在堆疊主體LM中提供有貫通接觸件區域TP及貫通接觸件C4。
(用於製造半導體記憶裝置之方法)
接下來，將參考圖12解釋根據另一實施例之用於製造半導體記憶裝置3之一方法。圖12係例示根據另一實施例之用於製造半導體記憶裝置之一方法之程序之一部分之一流程圖。
如圖12中所繪示，在其上形成有源極線SL之支撐基板上方，交替堆疊複數個犧牲層(諸如氮化矽層及複數個絕緣層OL)以形成一下部ONO結構，藉此形成一第一層級堆疊主體(步驟S211)。
此外，在第一層級堆疊主體中形成一下部階梯部分，且將由此由階梯部分產生之一凹部填充有絕緣膜50(步驟S212)。此外，在第一層級堆疊主體中形成填充有犧牲層(諸如非晶矽層)之下部柱LMH及下部柱狀部分LHR(步驟S213)。
接下來，在第一層級堆疊主體上交替堆疊複數個犧牲層(諸如氮化矽層)及複數個絕緣層OL，以形成一上部ONO結構，藉此形成一第二層級堆疊主體(步驟S221)。此外，在第二層級堆疊主體中形成一上部階梯部分，且將由此由階梯部分產生之一凹部填充有絕緣膜50(步驟S222)。
此外，在第二層級堆疊主體中個別地形成記憶孔及孔，其稍後用作上部柱UMH及上部柱狀部分UHR(步驟S223)。通過此等記憶孔及孔，已填充在下部柱LMH及下部柱狀部分LHR中之犧牲層被移除。
接下來，在下部柱LMH及上部柱UMH中以及在選擇閘極接觸件區域SGR之下部柱狀部分LHR及上部柱狀部分UHR中形成MANOS結構，藉此形成柱PL及柱狀部分HR(步驟S231)。另一方面，在階梯區域SR中，形成具有填充有絕緣層之下部柱狀部分LHR及上部柱狀部分UHR之柱狀部分HR。
接下來，形成穿透具有雙層級結構之堆疊主體之狹縫ST(步驟S232)。
接下來，通過狹縫ST注入一移除液體(諸如熱磷酸)，以移除堆疊主體之犧牲層(步驟S234)。接著，通過狹縫ST將一源氣體(諸如鎢)引入至其中已移除犧牲層之一部分，以形成複數個字線WL等(步驟S235)。
作為此等替換之一結果，可獲得具有雙層級結構之堆疊主體LM，其中複數個字線WL及複數個絕緣層OL交替堆疊。在替換期間，可壓縮在Y方向上劃分階梯區域SR之狹縫ST之上端部分，使得屬於狹縫ST之Y方向上之兩側上之指狀物FGR之一結構(諸如柱PL及柱狀部分HR)可朝向狹縫ST傾斜。
接下來，在狹縫ST中形成一襯墊層(諸如一絕緣層)，並進一步填充一導電層，以形成板狀接觸件LI(步驟S236)。此外，形成在記憶區域MR中在沿著X方向之一方向上延伸並到達階梯區域SR之隔離層SHE(步驟S237)。在此程序中形成之隔離層SHEc可在根據通常配置在記憶區域MR中之柱PL進行調整之同時配置。因此，在堆疊主體LM之上部部分中形成一個或複數個選擇閘極線SGD。
接下來，在堆疊主體LM上方之一上層中形成稍後用於插 頭CH之孔(步驟S241)。此外，在階梯區域SR及選擇閘極接觸件區域SGR中形成稍後將用作接觸件CC之複數個接觸件孔(步驟S242)。此程序中之接觸件孔可在與通常在階梯區域SR中偏離之柱狀部分HR對準之同時形成。
接下來，在此等孔及接觸件孔中形成一襯墊層(諸如一絕緣層)，並進一步填充一導電層。因此，形成個別地連接至複數個柱PL之插頭CH及個別地連接至字線WL以及選擇閘極線SGD及SGS之接觸件CC(步驟S243)。此等接觸件CC可包含應用第一實施例或修改實例之結構之接觸件CCc。
接下來，在插頭CH上方之一層中形成分別連接至插頭CH及接觸件CC之插頭VY及V0(步驟S244)。
此外，在插頭VY之更上方之一層中形成連接至插頭VY之位元元線BL(步驟S245)。此外，在插頭V0之更上方之一層中形成連接至插頭V0之上部佈線(步驟S246)。
接下來，接合其上形成有週邊電路CBA之基板SB與其上形成有堆疊主體LM之支撐基板(步驟S251)。此後，移除支撐基板。
因此，製造根據此等另一實施例之半導體記憶裝置3。
注意，圖12中所繪示之程序之順序僅為繪示性的，且可適當修改。例如，步驟S212之程序及步驟S213之程序之順序係可互換的，且步驟S222之程序以及S223及S231之程序之順序亦係可互換的。此外，步驟S241之程序及步驟S242之程序之順序可互換。
根據此等另一實施例之半導體記憶裝置3，可獲得與第一實施例之半導體記憶裝置1之效應相同之效應。
另外，上述第一實施例及其修改實例以及第二實施例及其第一及第二修改實例經設計以用導電層填充已經受用於形成堆疊主體LM之替換之狹縫ST，以形成用作源極線接觸件之板狀接觸件LI。替代地，已經受用於形成堆疊主體LM之替換之狹縫ST可僅用一絕緣層等填充，以形成不用作源極線接觸件之一板狀部分。
此外，在第一實施例及其修改實例以及第二實施例及其第一及第二修改實例中，半導體記憶裝置經設計以含有具有雙層級結構之堆疊主體LM。半導體記憶裝置之堆疊主體可替代地具有一一層級結構，或具有三個或更多個層級之一結構。隨著層級數之增加，字線WL之堆疊數量可進一步增加。
雖然已描述某些實施例，然此等實施例僅以實例之方式呈現，且並不意欲限制本發明之範疇。實際上，本文所描述之新穎實施例可以各種其他形式體現；此外，在不脫離本發明之精神之情況下，可進行本文所描述之實施例之形式之各種省略、替換及改變。隨附發明申請專利範圍及其等效物意欲涵蓋落入本發明之範疇及精神內之此等形式或修改。
相關申請案之交叉參考
本申請案係基於並主張2022年6月22日申請之日本專利申請案第2022-100607號之優先權權益，該日本專利申請案之全部內容以引用方式併入本文中。
1:半導體記憶裝置 50:絕緣膜 C4:貫通接觸件 CC, CCc:接觸件 HR:柱狀部分 LI:板狀接觸件 LIc:中心接觸件 MR:記憶區域 PL:柱 SGD:選擇閘極線 SGR:選擇閘極接觸件區域 SHE:隔離層 SP:階梯部分 SR:階梯區域 TP:貫通接觸件區域 WL:字線

Claims (20)

  1. 一種半導體記憶裝置，其包括： 一堆疊主體，其中複數個導電層及複數個絕緣層一個接一個地交替堆疊，該堆疊主體包含配置在與該複數個導電層之一堆疊方向相交之一第一方向上之一記憶區域及一階梯區域； 一板狀部分，其在該堆疊方向上及該第一方向上之該堆疊主體中延伸，且在與該堆疊方向及該第一方向相交之一第二方向上劃分該堆疊主體； 複數個第一柱，其等分散地配置在該記憶區域中並在該堆疊方向上之該堆疊主體中延伸； 一第一階梯部分，其配置在該堆疊方向上與該板狀部分重疊之一位置處之該階梯區域中，其中該複數個導電層在該第一方向上呈台階狀； 一第二階梯部分及一第三階梯部分，其等配置在該板狀部分之該第二方向上之兩側上之該階梯區域中，且具有數個結構，在該等結構之各者中，該複數個導電層呈台階狀，且該等結構相對於該板狀部分在該第二方向上相互反向； 複數個第一接觸件，其等配置在該板狀部分之該第二方向上之一側上之該階梯區域中並沿著該板狀部分，且個別地連接至該第一階梯部分中之該複數個台階狀導電層中之至少下部導電層；及 複數個第二接觸件，其等配置在該板狀部分之該第二方向上之另一側上之該階梯區域中並沿著該板狀部分，且個別地連接至該第一階梯部分中之該至少下部導電層，其中 該複數個第一接觸件取決於該第一方向上之位置而相對於該板狀部分在該第二方向上個別地配置在不同位置處，且 該複數個第二接觸件相對於該板狀部分個別地配置在與該複數個第一接觸件之該等各自位置在該第二方向上反向之位置處。
  2. 如請求項1之半導體記憶裝置，其中 該第二方向上之該複數個第一接觸件之放置位置自該第一階梯部分之該第一方向上之一端朝向另一端逐步變化。
  3. 如請求項2之半導體記憶裝置，其中 隨著該複數個第一接觸件中之一第一接觸件連接至該複數個第一接觸件所連接之該等導電層中之一或多個下層中之一導電層，該複數個第一接觸件之該等放置位置更靠近該板狀部分。
  4. 如請求項1之半導體記憶裝置，其進一步包括： 複數個第二柱，其等配置在該板狀部分之該一側上之該階梯區域中並沿著該板狀部分，且在該堆疊方向上之該堆疊主體中延伸；及 複數個第三柱，其等配置在該板狀部分之該另一側上之該階梯區域中並沿著該板狀部分，且在該堆疊方向上之該堆疊主體中延伸，其中 該複數個第二柱取決於該第一方向上之位置而相對於該板狀部分個別地配置在該第二方向上之不同位置處，且 該複數個第三柱相對於該板狀部分個別地配置在與該複數個第二柱之該等各自位置在該第二方向上反向之位置處。
  5. 如請求項4之半導體記憶裝置，其中 該第二方向上之該複數個第二柱之放置位置自該第一階梯部分之該第一方向上之一端朝向另一端逐步變化，且 該第二方向上之該複數個第一接觸件之放置位置根據該複數個第二柱之該等放置位置而變化。
  6. 如請求項1之半導體記憶裝置，其進一步包括： 一第一隔離層，其穿透該複數個導電層中之一最上導電層及在該堆疊方向上與該最上導電層連續之至少一個導電層，在該板狀部分之該一側上之該記憶區域中並沿著該板狀部分延伸以到達該階梯區域，以在該第二方向上選擇性地隔離包含該最上導電層之兩個或更多個連續導電層； 一第二隔離層，其穿透該最上導電層及該至少一個導電層，在該板狀部分之該另一側上之該記憶區域中並沿著該板狀部分延伸以到達該階梯區域，以在該第二方向上選擇性地隔離該兩個或更多個連續導電層； 複數個第三接觸件，其等沿著該記憶區域與該階梯區域之間的該板狀部分配置在該板狀部分之該一側上，且個別地連接至該兩個或更多個連續導電層；及 複數個第四接觸件，其等沿著該記憶區域與該階梯區域之間的該板狀部分配置在該板狀部分之該另一側上，且個別地連接至該兩個或更多個連續導電層，其中 該複數個第三接觸件取決於該第一方向上之位置而相對於該板狀部分在該第二方向上個別地配置在不同位置處，且 該複數個第四接觸件相對於該板狀部分個別地配置在與該複數個第三接觸件之該等各自位置在該第二方向上反向之位置處。
  7. 如請求項6之半導體記憶裝置，其中 隨著該複數個第三接觸件中之一第三接觸件更靠近該階梯區域，該第二方向上之該複數個第三接觸件之放置位置更靠近該板狀部分。
  8. 如請求項6之半導體記憶裝置，其中 該第一隔離層包含在一第一位置處沿著該板狀部分延伸之一部分，該第一位置與該板狀部分在該第二方向上之一距離取決於該第一方向上之位置而連續變化，且 該第二隔離層包含在一第二位置處沿著該板狀部分延伸之一部分，該第二位置相對於該板狀部分在該第二方向上與該第一隔離層之該第一位置反向。
  9. 如請求項8之半導體記憶裝置，其中 隨著該第一位置更靠近該階梯區域，該第一隔離層之該第一位置更靠近該板狀部分。
  10. 一種半導體記憶裝置，其包括： 一堆疊主體，其中複數個導電層及複數個絕緣層一個接一個地交替堆疊，該堆疊主體包含配置在與該複數個導電層之一堆疊方向相交之一第一方向上之一記憶區域及一階梯區域； 一板狀部分，其在該堆疊方向上及該第一方向上之該堆疊主體中延伸，且在與該堆疊方向及該第一方向相交之一第二方向上劃分該堆疊主體； 複數個第一柱，其等分散地配置在該記憶區域中並在該堆疊方向上之該堆疊主體中延伸； 一第一階梯部分，其配置在該堆疊方向上與該板狀部分重疊之一位置處之該階梯區域中，其中該複數個導電層在該第一方向上呈台階狀； 一第二階梯部分及一第三階梯部分，其等配置在該板狀部分之該第二方向上之兩側上之該階梯區域中，且具有數個結構，在該等結構之各者中，該複數個導電層呈台階狀，且該等結構相對於該板狀部分在該第二方向上相互反向；及 複數個第一接觸件，其等配置在該板狀部分之該第二方向上之一側上之該階梯區域中並沿著該板狀部分，且個別地連接至該第一階梯部分中之該複數個台階狀導電層中之至少下層導電層，其中 隨著該複數個第一接觸件中之一第一接觸件連接至該複數個第一接觸件所連接之該等導電層中之一或多個下層中之一導電層，該第二方向上之該複數個第一接觸件之放置位置更靠近該板狀部分。
  11. 一種半導體記憶裝置，其包括： 一堆疊主體，其中複數個導電層及複數個絕緣層一個接一個地交替堆疊，該堆疊主體包含配置在與該複數個導電層之一堆疊方向相交之一第一方向上之一記憶區域及一階梯區域； 一板狀部分，其在該堆疊方向上及該第一方向上之該堆疊主體中延伸，且在與該堆疊方向及該第一方向相交之一第二方向上劃分該堆疊主體； 複數個第一柱，其等分散地配置在該記憶區域中並在該堆疊方向上之該堆疊主體中延伸； 一第一階梯部分，其配置在該堆疊方向上與該板狀部分重疊之一位置處之該階梯區域中，其中該複數個導電層在該第一方向上呈台階狀； 一第二階梯部分及一第三階梯部分，其等配置在該板狀部分之該第二方向上之兩側上之該階梯區域中，且具有數個結構，在該等結構之各者中，該複數個導電層呈台階狀，且該等結構相對於該板狀部分在該第二方向上相互反向； 一第一隔離層，其穿透該複數個導電層中之一最上導電層，或穿透該最上導電層及在該堆疊方向上與該最上導電層連續之至少一個以上導電層，在該板狀部分之該第二方向上之一側上之該記憶區域中延伸並沿著該板狀部分，以在該第二方向上選擇性地隔離包含該最上導電層之一或多個導電層；及 一第二隔離層，其穿透該最上導電層或穿透該最上導電層及該至少一個以上導電層，在該板狀部分之該第二方向上之另一側上之該記憶區域中延伸並沿著該板狀部分，以在該第二方向上選擇性地隔離該一或多個導電層，其中 該第一隔離層包含在一第一位置處沿著該板狀部分延伸之一部分，該第一位置與該板狀部分在該第二方向上之一距離取決於該第一方向上之位置而連續變化，且 該第二隔離層包含在一第二位置處沿著該板狀部分延伸之一部分，該第二位置相對於該板狀部分在該第二方向上與該第一隔離層之該第一位置反向。
  12. 如請求項11之半導體記憶裝置，其中 隨著該第一位置更靠近該階梯區域，該第一隔離層之該第一位置更靠近該板狀部分。
  13. 如請求項11之半導體記憶裝置，其中 該複數個第一柱包含一第一柱列，其中該複數個第一柱之一部分沿著該板狀部分配置在該板狀部分之該一側上，且 在該第一柱列中，取決於該第一方向上之位置，該複數個第一柱中之該部分相對於該板狀部分在該第二方向上個別地配置在不同位置處。
  14. 如請求項13之半導體記憶裝置，其中 該第二方向上之該複數個第一柱中之該部分之放置位置取決於與該階梯區域之一距離而逐步變化。
  15. 如請求項14之半導體記憶裝置，其中 隨著該複數個第一柱之該部分之一第一柱更靠近該階梯區域，該複數個第一柱之該部分之該等放置位置更靠近該板狀部分。
  16. 如請求項11之半導體記憶裝置，其進一步包括： 一或多個第一接觸件，其等沿著該記憶區域與該階梯區域之間的該板狀部分配置在該板狀部分之該一側上，且個別地連接至該一或多個導電層；及 一或多個第二接觸件，其等沿著該記憶區域與該階梯區域之間的該板狀部分配置在該板狀部分之該另一側上，且個別地連接至該一或多個導電層，其中 該第一隔離層包含在一第三位置處沿著該板狀部分延伸之一部分，該第三位置與該板狀部分在該第二方向上之一距離取決於其中配置該一或多個第一接觸件之一區域中在該第一方向上之位置而連續變化，且 該第二隔離層包含在一第四位置處沿著該板狀部分延伸之一部分，該第四位置在其中配置該一或多個第二接觸件之一區域中相對於該板狀部分與該第一隔離層之該第三位置在該第二方向上反向。
  17. 如請求項16之半導體記憶裝置，其中 隨著該第三位置更靠近該階梯區域，該第一隔離層之該第三位置更靠近該板狀部分。
  18. 如請求項16之半導體記憶裝置，其進一步包括： 複數個第二柱，其等配置在其中在該板狀部分之該一側上並沿著該板狀部分配置該一或多個第一接觸件之該區域中，且在該堆疊方向上之該堆疊主體中延伸；及 複數個第三柱，其等配置其中在該板狀部分之該另一側上並沿著該板狀部分配置該一或多個第二接觸件之該區域中，且在該堆疊方向上之該堆疊主體中延伸，其中 該複數個第二柱取決於該第一方向上之位置而相對於該板狀部分個別地配置在該第二方向上之不同位置處，且 該複數個第三柱相對於該板狀部分個別地配置在與該複數個第二柱之該等各自位置在該第二方向上反向之位置處。
  19. 如請求項18之半導體記憶裝置，其中 該第二方向上之該複數個第二柱之放置位置取決於與該階梯區域之一距離而逐步變化，且 該第一隔離層之該第三位置取決於該複數個第二柱之該等放置位置而變化。
  20. 如請求項19之半導體記憶裝置，其中 隨著該複數個該第二柱中之一第二柱更靠近該階梯區域，該複數個該第二柱之該等放置位置更靠近該板狀部分。
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