TWI838264B

TWI838264B - 電腦系統及其電腦系統除錯資訊處理之方法

Info

Publication number: TWI838264B
Application number: TW112120586A
Authority: TW
Inventors: 蔡廸侖; 張展瑜
Original assignee: 和碩聯合科技股份有限公司
Priority date: 2023-06-01
Filing date: 2023-06-01
Publication date: 2024-04-01

Abstract

本發明為一種電腦系統及其電腦系統除錯資訊處理之方法。方法包括以下步驟：於電腦系統開機時，第一計時器進行計時；判斷是否於第一特定時間內接收第一階段確認訊號；若接收第一階段確認訊號，停止第一計時器且使第二計時器進行計時；判斷是否於第二特定時間內接收第二階段確認訊號；若接收第二階段確認訊號，停止第二計時器；若第一特定時間內沒有接收第一階段確認訊號，或是第二特定時間內沒有接收第二階段確認訊號，使通用輸入輸出模組的輸入腳位為低準位；以及根據低準位而輸出除錯資訊。

Description

電腦系統及其電腦系統除錯資訊處理之方法

本發明係關於一種電腦系統及其電腦系統除錯資訊處理之方法，特別是一種能自動輸出除錯資訊的電腦系統及其電腦系統除錯資訊處理之方法。

現在的科技日新月異，所以也不斷地開發新的電腦系統之硬體或韌體。然而在電腦系統的開發階段中，有可能會遇見電腦系統遇到開機未完成，停在開機某個階段的時候。於先前技術中，電腦系統無法正常開機時是沒有任何輸出的資訊，只能得知大概當機的區間，並沒辦法詳細表列出知道是在哪個驅動元件，或是遇到了什麼狀況。所以於先前技術中若遇見當遇到電腦系統開機不成功，通常需要請系統開發者重新生成一版可以由系統序列埠(Serial port)導出資訊除錯(Debug)模式的基本輸入輸出系統(Basic Input/Output System，BIOS)，重新燒入到機器上，再重新由系統序列埠或基板管理控制器(Baseboard Management Controller，BMC)的SOL(Serial-over-LAN)導出詳細的序列埠資訊。如果基本輸入輸出系統本身已經有開啟除錯模式的韌體，需要系統開發者自行進入基本輸入輸出系統選單裡面選擇開啟除錯資訊序列埠輸出，而後才能得到除錯資訊。另外若基本輸入輸出系統本身已經有開啟除錯模式的韌體，則需要系統開發者經過智慧平臺管理介面(Intelligent Platform Management Interface，IPMI)之命令開啟基本輸入輸出系統除錯資訊序列埠輸出，才能得到除錯資訊。

所以系統開發者遇到電腦系統開機的問題的時候，沒辦法即時的收集詳細的資訊，反而需要透過人工的方式，去重新製作一版新的基本輸入輸出系統，或者是透過人工的方式去基本輸入輸出系統選單或輸入IPMI指令的方式，打開基本輸入輸出系統的除錯資訊序列埠輸出。對系統開發者來說就會多耗費許多時間與成本。另外，也有可能因為以上重新製作基本輸入輸出系統的動作而找不出真正當機的原因。

因此，有必要發明一種新的電腦系統及其電腦系統除錯資訊處理之方法，以解決先前技術的缺失。

本發明之主要目的係在提供一種電腦系統除錯資訊處理之方法，其具有能於開機失敗時自動輸出除錯資訊之特徵。

本發明之另一主要目的係在提供一種適用上述方法的電腦系統。

為達成上述之目的，本發明之電腦系統除錯資訊處理之方法係用於電腦系統。電腦系統包括通用輸入輸出模組、韌體控制模組、基本輸入輸出系統、第一計時器及第二計時器。方法包括以下步驟：於電腦系統開機時，第一計時器進行計時；利用韌體控制模組判斷是否於第一特定時間內接收第一階段確認訊號；若接收第一階段確認訊號，利用韌體控制模組停止第一計時器且使第二計時器進行計時；利用韌體控制模組判斷是否於第二特定時間內接收第二階段確認訊號；若接收第二階段確認訊號，利用韌體控制模組停止第二計時器；若第一特定時間內沒有接收第一階段確認訊號，或是第二特定時間內沒有接收第二階段確認訊號，利用韌體控制模組使通用輸入輸出模組的輸入腳位為低準位；以及使基本輸入輸出系統根據低準位而輸出除錯資訊。

本發明之電腦系統包括通用輸入輸出模組、韌體控制模組、基本輸入輸出系統、第一計時器及第二計時器。通用輸入輸出模組包括輸入腳位及輸出腳位。韌體控制模組係電性連接通用輸入輸出模組的輸出腳位。基本輸入輸出系統係電性連接通用輸入輸出模組的輸入腳位，並能輸出除錯資訊。第一計時器係電性連接韌體控制模組，用以設定第一特定時間。第二計時器係電性連接韌體控制模組，用以設定第二特定時間。於電腦系統進行開機時，第一計時器係進行計時。若韌體控制模組偵測於第一特定時間內接收第一階段確認訊號，係停止第一計時器且第二計時器係進行計時。若韌體控制模組偵測到第一計時器計時到達該第一特定時間時，係控制通用輸入輸出模組的輸入腳位為低準位。若於第二特定時間內接收第二階段確認訊號，韌體控制模組係停止第二計時器。若韌體控制模組偵測到第二計時器計時到達第二特定時間時，係控制通用輸入輸出模組的輸入腳位為低準位；其中基本輸入輸出系統根據輸入腳位之狀態為低準位時，輸出除錯資訊。

1:電腦系統

10:通用輸入輸出模組

11:輸入腳位

12:輸出腳位

20:韌體控制模組

30:基本輸入輸出系統

41:第一計時器

42:第二計時器

圖1係本發明之電腦系統之架構示意圖。

圖2係本發明之電腦系統除錯資訊處理之方法之步驟流程圖。

為能讓貴審查委員能更瞭解本發明之技術內容，特舉較佳具體實施例說明如下。

以下請先參考圖1係本發明之電腦系統之架構示意圖。

本發明之電腦系統1為桌上型電腦、伺服電腦等任何正在開發設計中的系統，讓系統開發者可以輕易地得知電腦系統1於開機失敗下的資訊。電腦系統1包括通用輸入輸出(General-purpose input/output，GPIO)模組10、韌體控制模組20、基本輸入輸出系統(Basic Input/Output System，BIOS)30、第一計時器41及第二計時器42。通用輸入輸出模組10包括一輸入腳位11及一輸出腳位12。韌體控制模組20可以為一基板管理控制器 (Baseboard Management Controller，BMC)、一系統輸入/輸出晶片(System Input/Output chip，SIO)、一複雜可程式邏輯裝置(Complex Programmable Logic Device，CPLD)或一現場可程式化邏輯閘陣列(Field Programmable Gate Array，FPGA)，但本發明並不限於此。韌體控制模組20係電性連接該通用輸入輸出模組10的該輸出腳位12，以執行電腦系統1開機啟動時的必要程序。基本輸入輸出系統30係電性連接該通用輸入輸出模組10的該輸入腳位11，基本輸入輸出系統30亦為執行電腦系統1開機啟動時的必要程序，在基本輸入輸出系統30結束工作後才會轉移給作業系統等軟體去執行。且於本發明之一實施例中，基本輸入輸出系統30可以記錄下電腦系統1開機失敗時的時間、當機區塊等除錯(Debug)資訊，並能夠輸出所記錄的除錯資訊。

第一計時器41及第二計時器42係電性連接該韌體控制模組20。第一計時器41用以設定一第一特定時間，作為電腦系統1開機第一階段的計時功能。此第一階段可以為電腦系統1開始開機到基本輸入輸出系統30開始執行工作之前的階段，例如初始化晶片組、記憶體，開始轉移資料等等的程序。第二計時器42用以設定一第二特定時間，作為電腦系統1開機第二階段的計時功能。此第二階段可以為電腦系統1的基本輸入輸出系統30執行工作的階段。該第一計時器41可為一FRB-3(Fault Resilient Boot 3)模組，該第二計時器42可為一FRB-2(Fault Resilient Boot 2)模組，且第一特定時間可以為1分鐘，第二特定時間可以為6分鐘。但本發明並不限於此數值。並需注意的是，由於電腦系統1開機時利用FRB-3模組或FRB-2模組進行計時以預防開機失敗的技術已經被本發明所屬技術領域中具通常知識者所熟悉，故在此不再贅述其原理。

於該電腦系統1進行開機啟動，到由基本輸入輸出系統30開始執行工作之間的階段，此時韌體控制模組20控制第一計時器41進行計時。在電腦系統1正常開機進入到基本輸入輸出系統30開始執行工作時，基本輸入輸出系統30就會輸出第一階段確認訊號。所以若於該第一特定時間內，韌體控制模組20有經由通用輸入輸出模組10的輸出腳位12接收到基本輸入輸出系統30的第一階段確認訊號時，可以確認電腦系統1的第一階段開機完成。所以韌體控制模組20就停止該第一計時器41且控制第二計時器42進行計時。然而若該韌體控制模組20偵測到該第一計時器41計時到達該第一特定時間時仍然沒有收到第一階段確認訊號，可以確認電腦系統1於第一階段開機過程中有錯誤導致開機失敗，所以韌體控制模組20會控制該通用輸入輸出模組10的該輸入腳位11為低準位。當基本輸入輸出系統30得知輸入腳位11為低準位時，基本輸入輸出系統30係根據此低準位而自動輸出除錯資訊給系統開發者。並且韌體控制模組20也會讓電腦系統1重新開機。上述的除錯資訊可以經由該通用輸入輸出模組10直接輸出或由韌體控制模組20的SOL(Serial-over-LAN)輸出，本發明並不限於此。

另外，若基本輸入輸出系統30的開機工作執行完畢時，基本輸入輸出系統30就會輸出第二階段確認訊號。所以韌體控制模組20於該第二特定時間內，經由通用輸入輸出模組10的輸出腳位12接收基本輸入輸出系統30給的第二階段確認訊號時，韌體控制模組20就停止該第二計時器42。此時即代表基本輸入輸出系統30部分的開機處理流程已經順利完成。若韌體控制模組20偵測到該第二計時器42計時到達該第二特定時間時，仍然沒有收到基本輸入輸出系統30給的第二階段確認訊號，可以確認基本輸入輸出系統30於第二階段開機過程中有錯誤導致開機失敗。韌體控制模組20會控制該通用輸入輸出模組10的該輸入腳位11為低準位，使該基本輸入輸出系統30根據該輸入腳位11之狀態輸出該除錯資訊，並且該韌體控制模組20係控制該電腦系統1重開機。

另一方面，系統開發者也可以執行利用智慧平臺管理介面(Intelligent Platform Management Interface，IPMI)下達命令，韌體控制模組20藉由智慧平臺管理介面命令之執行，以控制該通用輸入輸出模組10的該輸入腳位11為低準位。基本輸入輸出系統30具可以根據該輸入腳位11之狀態輸出該除錯資訊。

需注意的是，電腦系統1具有的各模組可以為硬體裝置、韌體結合硬體裝置等方式架構而成，但本發明並不以上述的方式為限。此外，本實施方式僅例示本發明之較佳實施例，為避免贅述，並未詳加記載所有可能的變化組合。然而，本領域之通常知識者應可理解，上述各模組或元件未必皆為必要。且為實施本發明，亦可能包含其他較細節之習知模組或元件。各模組或元件皆可能視需求加以省略或修改，且任兩模組間未必不存在其他模組或元件。

接著請參考圖2係本發明之電腦系統除錯資訊處理之方法之步驟流程圖。此處需注意的是，以下雖以上電腦系統1為例說明本發明之電腦系統除錯資訊處理之方法，但本發明之電腦系統除錯資訊處理之方法並不以使用在上述相同結構的電腦系統1為限。

首先進行步驟201：於該電腦系統開機時，使該第一計時器進行計時。

首先電腦系統1進行第一階段的開機啟動時，韌體控制模組20控制第一計時器41進行計時。此第一計時器41有設定第一特定時間。

其次進行步驟202：判斷是否於該第一特定時間內接收一第一階段確認訊號。

其次韌體控制模組20判斷於該第一特定時間內，是否有接收到基本輸入輸出系統30的第一階段確認訊號。

若有接收到第一階段確認訊號，代表電腦系統1第一階段的開機已完成，就進行步驟203：停止該第一計時器且使該第二計時器進行計時。

此時可以確認電腦系統1的第一階段開機完成，所以韌體控制模組20就停止該第一計時器41，並且控制第二計時器42進行計時。此第二計時器42有設定第二特定時間。

若步驟202中，第一特定時間內都沒有接收到第一階段確認訊號，就進行步驟204：使該通用輸入輸出模組的該輸入腳位為低準位。

若該韌體控制模組20偵測到該第一計時器41計時到達該第一特定時間時仍然沒有收到基本輸入輸出系統30的第一階段確認訊號，可以確認電腦系統1於第一階段開機過程中有錯誤，所以韌體控制模組20會控制該通用輸入輸出模組10的該輸入腳位11為低準位。

接著進行步驟205：使該基本輸入輸出系統輸出除錯資訊。

當基本輸入輸出系統30得知輸入腳位11為低準位時，基本輸入輸出系統30係自動輸出一除錯資訊給系統開發者。

並且會進行步驟206：使電腦系統重新開機。

並且韌體控制模組20會讓電腦系統1重新開機，亦即再回到步驟201。

另外在步驟203之後，韌體控制模組20會進行步驟207：判斷是否於該第二特定時間內接收一第二階段確認訊號。

此時韌體控制模組20判斷於該第二特定時間內，是否有接收基本輸入輸出系統30給的第二階段確認訊號。

若有接收第二階段確認訊號，則進行步驟208：停止該第二計時器。

此時即代表電腦系統1的第二階段開機，也就是基本輸入輸出系統30的開機處理流程已經順利完成而發出第二階段確認訊號，所以韌體控制模組20此時就停止該第二計時器42。

若步驟207中，韌體控制模組20在第二特定時間內沒有接收第二階段確認訊號，就代表基本輸入輸出系統30的開機處理流程有出錯。韌體控制模組20會執行步驟204：使該通用輸入輸出模組的該輸入腳位為低準位，步驟205：使該基本輸入輸出系統輸出除錯資訊以及步驟206：使電腦系統重新開機。

另外在步驟204之前，韌體控制模組20也可以藉由系統開發者下達的智慧平臺管理介面之命令，以控制該通用輸入輸出模組10的該輸入腳位11為低準位。

此處需注意的是，本發明之電腦系統除錯資訊處理之方法並不以上述之步驟次序為限，只要能達成本發明之目的，上述之步驟次序亦可加以改變。

藉此，本發明的電腦系統1即可於開機不成功時自動得到除錯資料，不須系統開發者下達額外的命令，能有效解決先前技術的缺失。

需注意的是，上述實施方式僅例示本發明之較佳實施例，為避免贅述，並未詳加記載所有可能的變化組合。然而，本領域之通常知識者應可理解，上述各模組或元件未必皆為必要。且為實施本發明，亦可能包含其他較細節之習知模組或元件。各模組或元件皆可能視需求加以省略或修改，且任兩模組間未必不存在其他模組或元件。只要不脫離本發明基本架構者，皆應為本專利所主張之權利範圍，而應以專利申請範圍為準。

Claims

一種電腦系統除錯資訊處理之方法，係用於一電腦系統，該電腦系統包括一通用輸入輸出(General-purpose input/output，GPIO)模組、一韌體控制模組、一基本輸入輸出系統、一第一計時器及一第二計時器；該方法包括以下步驟：於該電腦系統開機時，使該第一計時器進行計時；利用該韌體控制模組判斷是否於一第一特定時間內接收一第一階段確認訊號，以確認該電腦系統之一第一階段開機是否完成；若接收該第一階段確認訊號，利用該韌體控制模組停止該第一計時器且使該第二計時器進行計時；利用該韌體控制模組判斷是否於一第二特定時間內接收一第二階段確認訊號，以確認該電腦系統之一第二階段開機是否完成；若接收該第二階段確認訊號，利用該韌體控制模組停止該第二計時器；若該第一特定時間內沒有接收該第一階段確認訊號，或是該第二特定時間內沒有接收該第二階段確認訊號，利用該韌體控制模組使該通用輸入輸出模組的一輸入腳位為低準位；以及使該基本輸入輸出系統根據低準位而輸出一除錯資訊。
如請求項1所述之電腦系統除錯資訊處理之方法，更包括以下步驟：若該第一計時器計時到達該第一特定時間或該第二計時器計時到達該第二特定時間時，利用該韌體控制模組控制該電腦系統重開機。
如請求項1或2所述之電腦系統除錯資訊處理之方法，更包括以下步驟：若於該第一特定時間內接收該第一階段確認訊號，或於該第二特定時間內接收該第二階段確認訊號時，係持續執行開機程序。
如請求項1所述之電腦系統除錯資訊處理之方法，更包括以下步驟：藉由一智慧平臺管理介面(Intelligent Platform Management Interface，IPMI)命令之執行，以控制該通用輸入輸出模組的該輸入腳位為低準位。
如請求項1所述之電腦系統除錯資訊處理之方法，更包括以下步驟：控制該除錯資訊經由該通用輸入輸出模組或該韌體控制模組之一SOL(Serial-over-LAN)輸出。
一種電腦系統，包括：一通用輸入輸出模組，包括一輸入腳位及一輸出腳位；一韌體控制模組，係電性連接該通用輸入輸出模組的該輸出腳位；一基本輸入輸出系統，係電性連接該通用輸入輸出模組的該輸入腳位，並能輸出一除錯資訊；一第一計時器，係電性連接該韌體控制模組，用以設定一第一特定時間；以及一第二計時器，係電性連接該韌體控制模組，用以設定一第二特定時間；其中於該電腦系統進行開機時，該第一計時器係進行計時；若該韌體控制模組偵測於該第一特定時間內接收一第一階段確認訊號，係確認該電腦系統之一第一階段開機完成，以停止該第一計時器且該第二計時器係進行計時；若該韌體控制模組偵測到該第一計時器計時到達該第一特定時間時，係控制該通用輸入輸出模組的該輸入腳位為低準位；若於該第二特定時間內接收一第二階段確認訊號，該韌體控制模組係確認該電腦系統之一第二階段開機完成，以停止該第二計時器；若該韌體控制模組偵測到該第二計時器計時到達該第二特定時間時，係控制該通用輸入輸出模組的該輸入腳位為低準位；其中該基本輸入輸出系統根據該輸入腳位之狀態為低準位時，輸出該除錯資訊。
如請求項6所述之電腦系統，其中若該第一計時器計時到達該第一特定時間或該第二計時器計時到達該第二特定時間時，該韌體控制模組係控制該電腦系統重開機。
如請求項6或7所述之電腦系統，其中若該韌體控制模組於該第一特定時間內接收該第一階段確認訊號，或於該第二特定時間內接收該第二階段確認訊號時，係持續執行開機程序。
如請求項6所述之電腦系統，進一步藉由一智慧平臺管理介面命令之執行，以控制該通用輸入輸出模組的該輸入腳位為低準位。
如請求項6所述之電腦系統，其中該除錯資訊係經由該通用輸入輸出模組或由該韌體控制模組之一SOL輸出。
如請求項6所述之電腦系統，其中該韌體控制模組係為一基板管理控制器(Baseboard Management Controller，BMC)、一系統輸入/輸出晶片(System Input/Output chip，SIO)、一複雜可程式邏輯裝置(Complex Programmable Logic Device，CPLD)或一現場可程式化邏輯閘陣列(Field Programmable Gate Array，FPGA)。
如請求項6所述之電腦系統，其中該第一計時器係為一FRB-3(Fault Resilient Boot 3)模組，該第二計時器係為一FRB-2(Fault Resilient Boot 2)模組。