TWI824442B - 低溫磊晶成長之化學氣相沉積儀 - Google Patents
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Abstract
一種低溫磊晶成長之化學氣相沉積儀，包括：一陽離子預裂解腔室，提供複數預裂解的陽離子；一陰離子預裂解腔室，提供複數預裂解的陰離子；一氣相沉積室，具有一頂部、一底部以及一中空作用腔，該氣相沉積室更形成有至少一導通上述陽離子預裂解腔室和該中空作用腔的陽離子通道、至少一導通上述陰離子預裂解腔室和該中空作用腔的陰離子通道以及驅使上述陽離子和上述陰離子朝向上述中空作用腔頂部方向移動的驅動裝置；以及至少一設置於上述氣相沉積室接近上述頂部的載台，供至少一片三維半導體晶材基板朝向上述中空作用腔設置於前述載台。
Description
一種氣相沉積儀，尤其是一種低溫磊晶成長之化學氣相沉積儀。
半導體產業的進步，絕大部分仰賴於盡可能微型化晶片的大小，如此便能在單位體積裡容納更多數量的電晶體，使得在裝置維持體積不變甚至更為輕巧的情況下，具備更高的運算效率，也因此人們近年來不斷追求3C產品的輕量化與更好的性能。
半導體製程上常用奈米作為尺度量測單位，例如目前亟欲發展的3奈米甚至2奈米術節點製程，牽涉到更短波長的微影光源如EUV技術；然而，由於上述奈米製程已相當接近原子尺度(埃)，勢必面臨物理極限與大量的量子不確定性，因此為了延續摩爾定律(Moore’s Law)，人們需要從其他方面持續推動製程上的進步，如封裝技術等，這也是一線半導體業者如台積電、三星、英特爾等巨人接下來致力發展的重點。
為了獲得更大的利用效率，晶圓的面積可以說是寸土寸金，因此不難想像3D-IC的技術將成為趨勢。目前正在發展的主要是3D封裝技術，其利用矽通孔技術(TSV)來實現晶粒與晶粒間的上下互聯，使得面積有限的晶圓上產生了縱向發展，如同蓋樓一樣增加了單位晶圓面積的使用效
率。較早的三維IC封裝8的示意圖如圖1所示，底層是一個PCB板80，與上方的IC基板82之間是透過錫球81焊接；而所謂3D-IC的技術，體現在於IC基板82垂直上方再連接更多裸晶84，這主要透過凸塊83與關鍵的矽通孔85達成。上述層與層之間的距離在凸塊83的限制下大約為10微米。
相對的，三維單晶堆疊(3D Monolithic stacking)系為另一種3D-IC技術，其與上述矽通孔技術最大的差別在於，三維單晶堆疊是規劃到單一半導體元件的層級，讓同一晶圓上的每一晶粒都構成立體堆疊，在基礎層的晶圓上布局成型後，利用層與層之間的金屬連線，也就是層間孔(Inter Layer Via,ILV)來實現上層與下層的連接；再於中間層之上，精準在各晶粒位置的基礎層上方增長具有不一樣功能的對應模組，最終構成整片疊層的三維IC。更由於層間孔的間距只有數十奈米左右，相較於矽通孔，性能的優異自不恃言。
雖然三維單晶堆疊充滿未來性，卻也面臨許多挑戰，其中最重要的課題在於熱預算的控制。傳統以矽為基材的半導體製程溫度高達約攝氏1000度，基材上的邏輯線路卻不能超過攝氏500度，這意味著當第二層基材以一般化學氣相沉積(CVD)的方法鍍於底層邏輯結構與電路結構之上後，高溫製程勢必會嚴重影響底層基材上的電路性質，因此底層以上的各層受限於此條件只能是在較低溫條件下(例如攝氏500度以下)製成的元件，上述原因嚴重的阻礙了三維單晶堆疊的發展性。
關於化學氣相沉積法，是一種化學上常用的合成過程，目標是生產高效能且高純度的一些化學材料，以及半導體的薄膜合成。其方法
為將晶圓基底暴露在一種或多種不同的前驅物下，在基底表面發生化學反應和/或化學分解來產生欲沉積的薄膜，反應過程伴隨的副產物則是隨著氣流被帶走。舉例來說，欲將金屬M鍍在基板上，可先將氣態的離子化合物MCl與氫氣H2一同通入反應腔室中，當MCl分子與H2分子接觸基板時，透過適當的反應條件，可以促使以下反應發生：MCl(g)+H2(g)=>M(s)+HCl(g)，使得金屬M均勻鍍在基板表面上，鹽酸氣體則被排出集中處理。
化學氣相沉積法的種類繁多，包含常壓化學氣相沉積、低壓化學氣相沉積以及電漿增強化學氣相沉積(PECVD)等，其中電漿增強化學氣相沉積儀9如圖2所示，是先將反應氣體產生離子態後，經過一離子流向96順著重力方向98吹向基板94上後產生沉積反應，過程中由於離子態相較氣體分子有更高的能量，因此可有效降低加熱載板92的操作溫度。以二氧化矽(SiO2)薄膜來說，一般化學氣相沉積法需要加溫至攝氏650~850度，然而藉由PECVD卻只需要加溫至攝氏300~350度即可，如此便可大幅降低對內部電子元件的影響。儘管如此，PECVD的缺點是成長之薄膜材料結晶度低，且如圖5所示的容易產生微粒的汙染，薄膜中更容易含有大量的氫原子。
為了進一步提高晶圓使用效率進行垂直堆疊，就要考慮採用能帶間隙適當的二維材料。所謂二維材料，指單層原子薄膜與其上、下層物質之間的作用力為微弱的凡德瓦(Van der Waals)力，與上下層非鍵結，因此厚度可以達到奈米尺度的單層材料；傳統的二維材料如石墨稀，其電子能帶結構裡沒有能隙(band gap)，因此相較於半導體更接近金屬特性，恐怕
難以取代矽作為新一代的二維半導體材料。依照目前的材料科學，二硫屬過渡金屬化合物(TMD)例如MoS2、WS2、MoSe2以及WSe2等，被認為是最有可能應用於積體電路的材料，然而此類材料所需的氣相沉積溫度需達攝氏800度以上，若要作為三維單晶堆疊的上層材料，勢必會導致底層的結構損傷，電氣性能劣化，產品良率及可靠度降低。
綜上所述，為了實現三維單晶堆疊以增進晶圓的面積使用效率，同時避免製程上的高溫以及其他缺點對元件所帶來的不良影響，本案提出一種特殊的化學氣相沉積儀，搭配適當選擇的半導體材料，使得低於攝氏500度的半導體製程成為可能，進一步增加三維單晶堆疊的可行性。
本發明一目的在提供一種化學氣相沉積儀，利用前處理製程，預解離而生成陽離子與陰離子通入作用腔，降低作用腔內所需的操作溫度至攝氏500度以下，使得三維立體堆疊的半導體電路得以實現。
本發明的另一目的在提供一種化學氣相沉積儀，透過將二維材料前驅物預解離為陽離子與陰離子，使得奈米等級的二維半導體層得以用化學氣相沉積的方式堆疊在基礎層上方，有效降低成長溫度，實現3D-IC中利於3D系統的集成。
本發明的又一目的在提供一種化學氣相沉積儀，藉由將載板的主動面朝下，降低沉積過程所導致的表面缺陷、損壞等問題，提升製程良率與品質。
本發明的再一目的在提供一種化學氣相沉積儀，透過複數且
彼此分散交錯排列的陽離子通道與陰離子通道，避免載板上的沉積不均勻，提升製程良率。
為達上述目的，本發明揭露一種低溫磊晶成長之化學氣相沉積儀，包括：一陽離子預裂解腔室，提供複數預裂解的陽離子；一陰離子預裂解腔室，提供複數預裂解的陰離子；一氣相沉積室，具有一頂部、一相反於前述頂部的底部、以及介於前述頂部和底部間的中空作用腔，該氣相沉積室更形成有至少一導通上述陽離子預裂解腔室和該中空作用腔的陽離子通道、至少一導通上述陰離子預裂解腔室和該中空作用腔的陰離子通道以及驅使上述陽離子和上述陰離子朝向上述中空作用腔頂部方向移動的驅動裝置；以及至少一設置於上述氣相沉積室接近上述頂部的載台，供至少一片三維半導體晶材基板朝向上述中空作用腔設置於前述載台。
透過本案所揭露之低溫磊晶成長之化學氣相沉積儀，藉由預先將反應氣體加熱和/或電解離形成陽離子與陰離子，有效降低後續化學氣相沉積所需的反應能與活化能；將上述陽離子透過複數陽離子通道，以及陰離子透過複數陰離子通道，被驅動至一氣相沉積室中；其中氣相沉積室具有一頂部與底部，使得上述複數陽離子通道與陰離子通道是被分散設置於氣相沉積室的底部；且具有一載板與其加熱裝置一同設置於氣相沉積室之頂部；使得當上述陽離子與陰離子一同被驅動至上述載板時，陽離子與陰離子得以化合成為一二維半導體材料附著於載板上；其中載板上更可以預先設置一三維半導體晶材基板，使得後續沉積的二維半導體材料在載板上形成三維單晶堆疊；且該二維半導體材料是選自於下列二硫屬過渡金屬
化合物(transition metal dichalcogenides,TMDs)的集合：MoS2、WS2、MoSe2、WSe2以及前述分子的混合物。如此一來，透過實現三維單晶堆疊以及使用二維半導體，將能提升晶圓的使用效率，一舉解決上述操作溫度過高、良率不佳等問題。
1:低溫磊晶成長之化學氣相沉積儀
2:陽離子預裂解腔室
20:陽離子通道
3:陰離子預裂解腔室
30:陰離子通道
4:氣相沉積室
43:頂部
46:中空作用腔
49:底部
5:驅動裝置
6:載台
60:加熱裝置
65:三維半導體晶材基板
7:排氣裝置
8:三維IC封裝
80:PCB板
81:錫球
82:IC基板
83:凸塊
84:裸晶
85:矽通孔
9:電漿增強化學氣相沉積儀
92:加熱載板
94:基板
96:離子流向
98:重力方向
圖1為一種習知晶圓堆疊技術的結構側視示意圖。
圖2為一種習知電漿增強化學氣相沉積儀的結構示意圖。
圖3為本發明的低溫磊晶成長之化學氣相沉積儀的結構示意圖。
圖4為本發明圖3局部結構示意圖。
圖5為圖2習知技術所製造之產品表面顯微照片。
圖6為本發明所製造之產品表面顯微照片。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚呈現。
本發明低溫磊晶成長之化學氣相沉積儀1的較佳實施例，如圖3所示，欲沉積的半導體材料為WS2(硫化鎢)，待沉積的三維半導體晶材基板65則被固定在一載台6的下方，載台6上方則設置有一個加熱裝置60。值得注意的是，本案的載台6是依循一重力方向98使工作表面朝下，其原因於後面詳述；本例的三維半導體晶材基板65是一種單層晶圓半導體電路，在該三維半導體晶材半成品65中已經成形至少一層邏輯結構和一層電路結構，使得透過本案的化學氣相沉積技術，能夠在上述三維半導體晶材基板
65的電路結構上再形成至少一層的邏輯結構，達成三維單晶堆疊效果，實現3D-IC。不過在其他較佳實施例中，三維半導體晶材基板65也可以是一個尚未形成電路層的半導體晶圓，也就是說，本發明可利用在已布局或尚未布局的半導體晶圓上，故此部分不應成為本案限制條件。
依照以往技術，為了於載板上沉積形成釋例為WS2材料的二硫屬過渡金屬化合物層，可將氣態的離子化合物WF6、H2S與H2通入氣相沉積室4進行混合，並將反應腔室整體加溫，使得上述前驅氣體分子在反應腔室內離子化，並產生下列反應：WF6+H2+2H2S=>WS2+6HF，其中WS2可以化合沉積在三維半導體晶材基板65上，也可以是合成分子態而落在三維半導體晶材基板65上，再藉由排氣裝置7將HF氣體分子排出並保持氣相沉積室4的真空度在10-7torr下，以維持鍍膜所需的乾淨真空條件。然而，此化合反應需要提供充分能量才能克服活化反應所需的能障，因此整體反應腔室常需被加熱至例如攝氏800度的高溫才能有效促發此反應。
不過在本例中，為符合待鍍膜之基板(三維半導體晶材半成品)不得加熱超過至攝氏500度的溫度條件，以避免分子的擴散或金屬的熔融，所造成電氣性能劣化的問題；因此會先行將上述兩種前驅物中，WF6在陽離子預裂解腔室2中供給能量預處理、以及H2S在陰離子預裂解腔室3中被致能預處理，藉此分別部分裂解為離子態而形成W+、F-、S-與H+離子。本例的陽離子預裂解腔室2是經由感應耦合電漿裂解腔室形成W+、以及F-，陰離子預裂解腔室3則是透過操作溫度在攝氏500~1200度的熱源裂解腔室形成S-與H+離子，當然悉知此領域者可以理解，其他形成離子的方法如
射頻裂解亦屬於可採用的方式，在此僅屬於一種釋例，不應成為本案限制條件。
待上述陽離子W+以及陰離子S-製備完畢，一驅動裝置5便將本例中的W+、F-、S-與H+離子和尚未完全解離的氣體分子由對應於上述氣相沉積室4底部49的陽離子通道20與陰離子通道30送入上述氣相沉積室4，並且沿著逆反於重力方向的向上方向，朝氣相沉積室4的頂部43移動。在此為便於理解，稱呼此頂部43和底部49之間的中空區域為一中空作用腔46。
如圖4所示，藉由複數彼此分散交錯的陽離子通道20與陰離子通道30，使得進入中空作用腔46的陽離子W+和陰離子S-可在中空作用腔46內混合分布，隨機結合。其中，部分陽離子W+和陰離子S-會在三維半導體晶材基板65向下暴露的電路結構表面結合為WS2分子，由於結合的先後順序，會使得後結合的WS2分子具有依循先結合的分子晶格方向延伸的傾向，使得結合生成的二維二硫屬過渡金屬化合物(TMD)可以製造出晶格排列整齊的二維材料層，供製備上層邏輯結構。
一般氣相沉積都採用向下沉積，不僅讓陰、陽離子在基板表面化合，也可以承接某些陰、陽離子在空中先化合為分子態，再順著重力下落到基板表面，即使需要大面積的單晶結構或簡單的多晶結構，也只需要再將沉積完成的材料加高溫，進行退火(annealing)，就可以讓基板上所沉積的分子晶格規整；然而，正如本發明的先前技術所述，本發明的三維半導體晶材基板65恰好會受限於已經成形的邏輯結構和電路結構，因此不能承受高溫處理的後製程。因此，經過實測，如果是讓氣相沉積過程中，三
維半導體晶材基板65向上承受沉積，將會造出如圖5所示的二維結構。
相反地，沿著相反於重力方向的向上沉積，杜絕已經在半空中由陰離子和陽離子結合為分子態的粒子墜落其上，只容許攜帶充分能量的陰離子和陽離子向上抵達三維半導體晶材基板65的表面進行結合，雖然會使得沉積速度減緩，但可以大幅降低表面粒子(particles)沉積，降低沉積過程所導致的表面缺陷、損壞等問題，並提高二維材料的品質，為凸顯本發明將三維半導體晶材基板65倒置所能達成的絕佳效果，可以藉由圖6，具體呈現一句本發明的氣相沉積儀所製成的產品顯微照片，對比一般置放方式進行化學氣相沉積的產品顯微照片圖5可以發現，利用本案的發明可以達成相當高品質的材料表面，顯示晶格排列的完整性，這對於微型化電子產品的特性與可靠性來說是相當大的進步。
另一方面，在本例所舉的半導體材料WS2，是屬於一種二硫屬過渡金屬化合物(TMD)。上述二硫屬過渡金屬化合物(TMD)具有二維材料的特性，假設過渡金屬為M，二硫屬元素為X，其化合物通常為MX2形式，在晶格排列上，其垂直方向投影與著名二維材料石磨烯同樣屬於平面六邊形，只是從側面看是三層原子的排列；同樣地，MoS2、MoSe2、WSe2都具有相同的二維材料性質，也具備使用本案低溫磊晶成長之化學氣相沉積儀1進行沉積的可能性。當然如熟悉本技術領域人士所能輕易理解，凡是具有二硫屬過渡金屬化合物(TMD)類似性質的化合物，如MoTe2、WTe2、InSe、GaSe、TaS2、TaSe2、PtS2、PtSe2等，均可尋求其前驅物，讓前驅物在進入中空作用腔之前，進行本發明的陽離子預裂解和陰離子預裂解，使得被通
入中空作用腔的氣體大量包括離子態的陽離子和陰離子，不須在作用腔室中吸取能量，藉此降低成長反應之溫度；尤其是採用向上沉積的結構方式，確保沉積的分子不是已經結合並且冷卻後掉落的，而是攜帶有一定能量而在半成品表面結合的，因此可以有效讓沉積的分子規整，晶格排列大幅齊一化，讓結合出高品質單晶的成功率大增，有助於3D-IC的集成化。
綜上所述，本發明低溫磊晶成長之化學氣相沉積儀，有效達成了本發明上述目的。惟以上所述者，僅為本發明之較佳實施例而已，不能以此限定本發明實施之範圍，凡是依本發明申請專利範圍及發明說明書內容所作之簡單的等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。
1:低溫磊晶成長之化學氣相沉積儀
2:陽離子預裂解腔室
20:陽離子通道
3:陰離子預裂解腔室
30:陰離子通道
4:氣相沉積室
43:頂部
46:中空作用腔
49:底部
5:驅動裝置
6:載台
60:加熱裝置
65:三維半導體晶材基板
7:排氣裝置
96:離子流向
98:重力方向
Claims (8)
- 一種低溫磊晶成長之化學氣相沉積儀，包括：一陽離子預裂解腔室，提供複數預裂解的陽離子；一陰離子預裂解腔室，提供複數預裂解的陰離子；一氣相沉積室，具有一頂部、一相反於前述頂部的底部、以及介於前述頂部和底部間的中空作用腔，該氣相沉積室更形成有至少一導通上述陽離子預裂解腔室和該中空作用腔的陽離子通道、至少一導通上述陰離子預裂解腔室和該中空作用腔的陰離子通道以及驅使上述陽離子和上述陰離子朝向上述中空作用腔頂部方向移動的驅動裝置；以及至少一設置於上述氣相沉積室接近上述頂部的載台，供至少一片三維半導體晶材基板朝向上述中空作用腔設置於前述載台。
- 如請求項1所述的低溫磊晶成長之化學氣相沉積儀，其中上述的陽離子通道與上述陰離子通道均為複數，其中至少部份被設置於上述氣相沉積室的底部且彼此分散交錯排列。
- 如請求項1所述的低溫磊晶成長之化學氣相沉積儀，其中上述三維半導體晶材基板是已布局至少一層包括有複數邏輯元件的電路層的半導體晶圓，以及上述陽離子與上述陰離子是供在上述至少一層電路層上方結合形成一層二維半導體材料者。
- 如請求項3所述的低溫磊晶成長之化學氣相沉積儀，其中上述二維半導體材料是選自下列二硫屬過渡金屬化合物(TMD)的集合：MoS2、WS2、MoSe2、WSe2、MoTe2、WTe2、InSe、GaSe、TaS2、TaSe2、PtS2、PtSe2以及前述分子的混合物。
- 如請求項1所述的低溫磊晶成長之化學氣相沉積儀，其中上述的陽離子預裂解腔室和/或上述陰離子預裂解腔室包括至少一電漿裂解裝置。
- 如請求項1所述的低溫磊晶成長之化學氣相沉積儀，其中上述的陽離子預裂解腔室和/或上述陰離子預裂解腔室包括至少一操作溫度在攝氏500~1200度的熱源裂解裝置。
- 如請求項1所述的低溫磊晶成長之化學氣相沉積儀，更包含一個導熱連接於上述載台的加熱裝置，使得上述載台達到一個不高於攝氏500度的操作溫度。
- 如請求項1所述的低溫磊晶成長之化學氣相沉積儀，更包含至少一個排氣裝置，以及前述排氣裝置與上述氣相沉積室間設置有至少一個排放氣體的排氣孔，使得上述氣相沉積室的真空度可操控在1x10-3~10-7torr範圍。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW473830B (en) * | 1999-12-10 | 2002-01-21 | Sony Corp | Single crystal silicon layer, its epitaxial growth method and semiconductor device |
| TW583331B (en) * | 2001-12-06 | 2004-04-11 | Far East College | Method of growing metamorphic lattice structure by organometallic chemical vapor deposition at below 500 DEG C |
-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| TW202338137A (zh) | 2023-10-01 |
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