TWI820125B - 具有二階動態加權演算法之基於電荷之數位轉類比轉換器 - Google Patents

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伊凡 卡利提
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Abstract

一種方法包括接收數位轉類比轉換器(DAC)的樣本；基於對單元DAC之輸入的先前分割將該等樣本分割至該等單元DAC以抵消由該等單元DAC之該等增益失配所導致之該DAC之輸出的積分非線性，包括通過一遞迴n階分割演算法分割對該等單元DAC之DAC輸入之樣本。該演算法包括：針對各DAC輸入，判定該DAC輸入之一第一分割，其將抵消一(n-1)階先前積分非線性；將該第一分割之一等效DAC輸入加至該DAC輸入以獲得一總DAC輸入；使用總DAC輸入之一一階施加至該等單元DAC之該等輸入以產生DAC輸入之一第二分割；加總該第一分割與該第二分割產生一最終分割；及基於該最終分割運算各階積分處的非線性餘項。

Description

具有二階動態加權演算法之基於電荷之數位轉類比轉換器
本揭露係關於用於數位轉類比轉換(digital to analog conversion,DAC)的電路，且更具體地係關於具有二階動態加權平均演算法之基於電荷之數位轉類比轉換器。
現今在消費者、工業應用等的電子器件中廣泛使用類比轉數位轉換器(analog-to-digital converter,ADC)。一般而言，類比轉數位轉換器包括用於接收類比輸入信號且輸出與類比輸入信號成比例之數位值的電路系統。此數位輸出值一般呈並列字或串列數位位元串之形式。有許多類型的類比轉數位轉換方案，諸如電壓轉頻率轉換、電荷重分佈、△調變及其他者。一般而言，這些轉換方案之各者具有其優點及缺點。已看到越來越多使用的一種類型的類比轉換器係基於切換式電容器之Σ△轉換器。
本揭露之實施例包括一種數位轉類比轉換器(digital to analog converter,DAC)。該DAC可包括一加總電路。該加總電路可藉由類比電路系統、數位電路系統、或用於由一處理器執行之指令的任何合適組合來實施。該DAC可包括至少兩個單元DAC，雖然其可包括任何合適數目及種類的單元DAC。一單元DAC可藉由類比電路系統、數位電路系統、或用於由一處理器執行之指令的任何合適組合來實施。一單元DAC可藉由任何合適的級數(諸如五)來實施。各單元DAC可經組態以輸出與其單元DAC輸入成比例的一類比值。該輸出可係以一固有線性方式。可使該輸出與一時脈信號同步。當與該DAC之其他單元DAC相比時，各單元DAC可包括一增益失配。該加總電路可經組態以加總該等單元DAC之輸出，及將該總和輸出以作為該DAC的輸出。該DAC可包括一計算電路。該計算電路可藉由類比電路系統、數位電路系統、或用於由一處理器執行之指令的任何合適組合來實施。該計算電路可經組態以接收DAC輸入之複數個連續樣本。該等樣本可係根據該時脈信號取樣。該計算電路可經組態以針對所接收之各樣本，基於對該等單元DAC之輸入的先前分割而分割對該等單元DAC之DAC輸入之該樣本，使得該等單元DAC輸入之一總和等於該DAC之一輸入。該計算電路可經組態以使用複數個連續DAC輸出的積分抵消由該等單元DAC之該等增益失配所導致之該等DAC輸出之積分非線性。該計算電路可經組態以通過一遞迴n階分割演算法分割對該等單元DAC之DAC輸入之樣本，其中n大於一。在該演算法期間，針對各DAC輸入，該計算電路可經組態以判定該DAC輸入之一第一分割，該第一分割將抵消一(n-1)階先前積分非線性；運算DAC輸入之該第一分割的一等效DAC輸入；將該等效DAC輸入加至該DAC輸入以獲得一總DAC輸入；使用一一階演算法以將該總DAC輸入施加至 該等單元DAC之該等輸入以抵消一n階先前積分非線性及產生DAC輸入之一第二分割；加總DAC輸入之該第一分割與DAC輸入之該第二分割以產生一最終分割(該最終分割係待用作對該等單元DAC的輸入以用於該DAC輸入之一目前樣本)；及基於DAC輸入之該最終分割運算各階積分處的非線性餘項。
本揭露之實施例包括一種將一數位值轉換成一類比值之方法，其包括存取至少兩個並聯連接的單元DAC，其中各單元DAC包括一單元DAC輸入，經組態以與一時脈信號同步之一固有線性方式輸出與其單元DAC輸入成比例之一類比值，及當與該DAC之其他單元DAC相比時包括一增益失配。該方法進一步包括：加總該等單元DAC之輸出，及將該總和輸出以作為該DAC的輸出，接收根據該時脈信號取樣之DAC輸入的複數個連續樣本，基於對該等單元DAC之輸入的先前分割而分割對該等單元DAC之DAC輸入之該樣本，使得該等單元DAC輸入之一總和等於該DAC之一輸入，使用複數個連續DAC輸出的積分以抵消由該等單元DAC之該等增益失配所導致之該DAC之輸出之積分非線性，通過一遞迴n階分割演算法分割對該等單元DAC之DAC輸入之樣本，其中n大於一。該演算法包括：針對各DAC輸入，判定該DAC輸入之一第一分割，該第一分割將抵消一(n-1)階先前積分非線性；運算DAC輸入之該第一分割的一等效DAC輸入；將該等效DAC輸入加至該DAC輸入以獲得一總DAC輸入；使用一一階演算法以將該總DAC輸入施加至該等單元DAC之該等輸入以抵消一n階先前積分非線性及產生DAC輸入之一第二分割；加總DAC輸入之該第一分割與DAC輸入之該第二分割以產生一最終分割(該最終分割係待用作對該等單元DAC的輸入以用於該DAC輸入之一目前樣本)；及基於DAC輸入之該最終分割運算各階積分處的非線性餘項。
100:類比轉數位轉換器(ADC)
102:類比輸入電壓
104:輸出位元流/輸出/類比迴路濾波器
106:類比域
108:數位域
110:類比迴路濾波器
112:回授DAC/DAC
114:量化器
200:DAC
202:電容對
204:表
300:多級DAC
302:單元DAC
302A,302 B,302m:DAC
400:ADC
402:輸入
404:輸出
410:濾波器
412:DAC
414:量化器
416:單元DAC
418:引擎
420:記憶體
422:類比積分器
500:ADC
502:輸入
504:輸出
510:濾波器
512:DAC
514:量化器
516:單元DAC
518:引擎
520:記憶體
522:類比積分器
524:類比積分器
526:記憶體
602:位元流
604:記憶體陣列/記憶體堆疊/堆疊
606:第二堆疊/矩陣
700:演算法
705:步驟
710:步驟
715:步驟
720:步驟
725:步驟
730:步驟
735:步驟
740:步驟
745:步驟
750:步驟
755:步驟
802:步驟
804:步驟
806:步驟
902:步驟
904:步驟
906:步驟
908:步驟
1002:步驟
1004:步驟
1006:步驟
1008:步驟
1102:步驟
1104:步驟
1106:步驟
1108:步驟
1110:步驟
1200:演算法
1205:步驟
1210:步驟
1215:步驟
1220:步驟
1225:步驟
1230:步驟
1235:步驟
1240:步驟
1245:步驟
1250:步驟
1255:步驟
1260:步驟
1300:演算法
1302:步驟
1304:步驟
1306:步驟
1308:步驟
1310:步驟
1312:步驟
1402:步驟
1406:步驟
1408:步驟
1410:步驟
Cdac:電容
S1:開關
S2:開關
S3:開關
U:信號
V:位元流
V’:類比輸出
VDAC+:輸出電壓
VDAC-:輸出電壓
Vref+:輸入電壓
Vref-:輸入電壓
Y:輸出信號
〔圖1〕係根據本揭露之實施例之一實例類比轉數位轉換器的圖示。
〔圖2〕繪示一實例5級單電容對DAC。
〔圖3〕係一多級DAC的圖示。
〔圖4及圖5〕係根據本揭露之實施例之具有演算法以維持線性之ADC的圖示。
〔圖6〕係根據本揭露之實施例之由ADC生成之資料元素的圖示。
〔圖7〕係根據本揭露之實施例之用於一階演算法的流程圖。
〔圖8〕係根據本揭露之實施例之使用正V及空堆疊之堆疊填充實例的圖示。
〔圖9〕係根據本揭露之實施例之使用正V及非空堆疊之堆疊填充實例的圖示。
〔圖10A及圖10B〕係根據本揭露之實施例之使用正V之堆疊填充實例的圖示，其中由於單元DAC最大值而在可放置值之處存在限制。
〔圖11A及圖11B〕係根據本揭露之實施例之使用負V及非空堆疊之堆疊填充實例的圖示。
〔圖12〕根據本揭露之實施例繪示二階演算法。
〔圖13〕根據本揭露之實施例繪示二階演算法的實例操作。
〔圖14A及圖14B〕根據本揭露之實施例繪示二階演算法之進一步實例操作。
本申請案主張2018年4月30日申請之美國臨時專利申請案第62/664,511號之優先權，該案之全部內容特此併入本文中。
本揭露之實施例包括一種數位轉類比轉換器(DAC)。該DAC可包括一加總電路。該加總電路可藉由類比電路系統、數位電路系統、或用於由一處理器執行之指令的任何合適組合來實施。該DAC可包括至少兩個單元DAC，雖然其可包括任何合適數目及種類的單元DAC。一單元DAC可藉由類比電路系統、數位電路系統、或用於由一處理器執行之指令的任何合適組合來實施。一單元DAC可藉由任何合適的級數(諸如五)來實施。各單元DAC可經組態以輸出與其單元DAC輸入成比例的一類比值。該輸出可係以一固有線性方式。可使該輸出與一時脈信號同步。當與該DAC之其他單元DAC相比時，各單元DAC可包括一增益失配。該加總電路可經組態以加總該等單元DAC之輸出，及將該總和輸出以作為該DAC的輸出。該DAC可包括一計算電路。該計算電路可藉由類比電路系統、數位電路系統、或用於由一處理器執行之指令的任何合適組合來實施。該計算電路可經組態以接收DAC輸入之複數個連續樣本。該等樣本可係根據該時脈信號取樣。該計算電路可經組態以針對所接收之各樣本，基於對該等單元DAC之輸入的先前分割而分割對該等單元DAC之DAC輸入之該樣本，使得該等單元DAC輸入之一總和等於該DAC之一輸入。該計算電路可經組態以使用複數個連續DAC輸出的積分抵消由該等單元DAC之該等增益失配所導致之該等DAC輸出之積分非線性。該計算電路可經組態以通過一遞迴n階分割演算法分割對該等單元DAC之DAC輸入之樣本，其中n大於一。在該演算法期間，針對各DAC輸入，該計算電路可經組態以判定該DAC輸入之一第一分割，該第一分割將抵消一(n-1)階先前積分非線性；運算DAC輸入之該第一分割的一等效DAC輸入；將該等效DAC輸入加至該DAC輸入以獲得一總DAC輸入；使用一一階演算法以將該總DAC輸入施加至該等單元DAC之該等輸入以抵 消一n階先前積分非線性及產生DAC輸入之一第二分割；加總DAC輸入之該第一分割與DAC輸入之該第二分割以產生一最終分割(該最終分割係待用作對該等單元DAC的輸入以用於該DAC輸入之一目前樣本)；及基於DAC輸入之該最終分割運算各階積分處的非線性餘項。
結合上述實施例之任一者，該計算電路可進一步經組態以藉由以連續輸入的平均值分割DAC輸入來抵消DAC的非線性，使得各階積分處的各單元DAC輸入針對分割演算法中所定義的各階積分接收一相同的輸入積分值。結合上述實施例之任一者，待由各單元DAC輸出的該等類比值包括與其單元DAC輸入成比例之待轉移的一電荷，且該DAC的該輸出等於由該等單元DAC所轉移之電荷的一總和。結合上述實施例之任一者，該計算電路可進一步經組態以在藉由將非線性積分至一n階來抵消該DAC之非線性之一分割演算法期間，判定結果無法收斂，及在判定結果無法收斂時，執行另一分割演算法以藉由將非線性積分至低於該n階的一階來抵消該DAC之非線性。結合上述實施例之任一者，該計算電路可進一步經組態以在執行該另一演算法以藉由將非線性積分至低於該n階的該階來抵消該DAC之非線性之後，再使用該演算法以藉由將非線性積分至該n階來抵消該DAC之非線性。結合上述實施例之任一者，該計算電路可經組態以定義分割之一順序，其中單元DAC係以根據所定義的該順序之一優先次序從該DAC輸入被指派輸入。該分割順序可係隨機、從左至右(最低索引至最高索引)、從右至左(最高索引至最低索引)、始於任何索引、逐一、逐二，並可在輸入之間變化。結合上述實施例之任一者，該計算電路可進一步經組態以在對該等單元DAC之DAC輸入的連續分割之間混洗所定義的該順序，該混洗經組態以破壞該DAC之輸出的週期性。結合上述實施例之任 一者，該計算電路可進一步經組態以存取待由分割演算法使用之用於各階積分的一記憶體，其中各記憶體包括記憶體位置之一二維陣列，各二維陣列的各行經組態以表示各單元DAC，且在各階積分處，該二維陣列的各列經組態以表示在該階積分處之該等單元DAC輸入的一積分值或在該階積分處所積分之各單元DAC輸出之該非線性餘項的一表示。結合上述實施例之任一者，針對非線性之一一階積分，記憶體位置之該二維陣列可經組態以表示每行具有一單一位元之一給定單元DAC輸入。結合上述實施例之任一者，該計算電路可進一步經組態以判定以一分割演算法針對一給定階積分對各單元DAC輸入提供該相同積分值的嘗試將不成功，及導致一記憶體溢位，及基於該等嘗試將不成功的該判定而重設表示該給定階積分非線性餘項之該二維陣列的一或多個列，使得移除該記憶體溢位。該嘗試可因為無足夠的記憶體位置可用而不成功。結合上述實施例之任一者，該計算電路可經組態以判定以一n階分割演算法針對一給定階積分對各單元DAC輸入提供該相同積分值的嘗試將不成功，及執行一(n-1)階分割演算法以提供在該(n-1)階處之該等非線性餘項的一抵消。結合上述實施例之任一者，用於該DAC之一給定輸入可經組態以一輸入計數表示，其中該輸入計數的個別元素表示待由一給定單元DAC轉換之一值，且該輸入計數的元素係指派至一給定單元DAC。結合上述實施例之任一者，該計算電路可經組態以分割對該等單元DAC之DAC輸入之樣本以藉由下列來指派輸入至單元DAC：根據分割之該所定義順序而以該輸入計數的一元素連續填充該等二維陣列中之一者的記憶體位置直到該輸入計數的所有元素係指派至記憶體位置，其中對該等二維陣列中之該者的該等記憶體位置所進行的該填充係逐行加總至一空的一維陣列以獲得對單元DAC之該DAC輸入之一分割，且其中該填充經組態以抵消該等二維陣 列中的非線性餘項。結合上述實施例之任一者，該計算電路可經組態以一逐一循序順序的方式執行該填充。結合上述實施例之任一者，該計算電路可經組態以藉由基於分割及該等二維陣列的目前狀態加總非線性之餘項來執行後續階積分的填充。結合上述實施例之任一者，該計算電路可進一步經組態以針對一給定的DAC輸入判定用於一個別單元DAC之一最大輸入範圍，判定用於該個別單元DAC的一行是否已以針對該給定DAC輸入之該輸入計數的元素提出以達到該最大輸入範圍，及基於該行已達到用於該給定DAC輸入之該最大輸入範圍的一判定而省略用於該給定DAC輸入之該行的進一步填充。結合上述實施例之任一者，該計算電路可進一步經組態以在填充該等二維陣列之其他列之前填充該等二維陣列之未經填充的底部列。結合上述實施例之任一者，該計算電路可進一步經組態以判定該等二維陣列之一給定行是否在一給定DAC輸入期間經填充至容量，及基於該給定行經填充至容量之該判定而省略用於該給定DAC輸入之該行的進一步填充。結合上述實施例之任一者，該計算電路可進一步經組態以在嘗試填充該等二維陣列之一給定行中之一記憶體位置時，判定該給定行是否已經阻止接受以元素之進一步填充。結合上述實施例之任一者，該計算電路可進一步經組態以在以一給定DAC輸入填充該等二維陣列之該等記憶體位置之後完全清除該等二維陣列的經填充列。結合上述實施例之任一者，該計算電路可進一步經組態以藉由以來自該計數之元素填充記憶體位置至一第一二維陣列的一底部列之空的記憶體位置中而將輸入指派給單元DAC來分割對該等單元DAC之DAC輸入樣本，該第一二維陣列之該底部列在填充時，(A)藉由以來自該輸入計數之元素填充記憶體位置至該第一二維陣列之一下一較高列之空的記憶體位置中而指派輸入至單元DAC，及(B)針對用於該DAC的一後續輸入，保持存在 於該第一二維陣列之該下一較高列中的值並指派該後續輸入之另一輸入計數的元素至該第一二維陣列之該下一較高列之空的記憶體位置中。結合上述實施例之任一者，該計算電路可進一步經組態以判定包括該第一維陣列之一不完整底部列的一餘項計數之該第一維陣列的一初始狀態，將該餘項計數加至該輸入計數以得到一總計數，以來自該總計數的元素填充記憶體位置至該第二二維陣列之該底部列之空的記憶體位置中，且該第二二維陣列之該底部列在填充時，(A)藉由以來自該總計數之元素填充記憶體位置至該第二二維陣列之一下一較高列之空的記憶體位置中而指派輸入至單元DAC，及(B)針對用於該DAC的一後續輸入，保持存在於該第二二維陣列之該下一較高列中的值並指派來自一後續總計數的元素至該第二二維陣列之該下一較高列之空的記憶體位置中。
本揭露之實施例可包括一ADC，其包括上述實施例中任一者之一或多個DAC。
本揭露之實施例可包括由上述實施例之ADC或DAC中任一者執行之一方法。
圖1係根據本揭露之實施例之實例類比轉數位轉換器100的圖示。類比輸入電壓102可經接收以轉換成由輸出位元流104表示之數位值。ADC 100之實施方案可包括類比域106及數位域108之表示。在一實施例中，ADC 100可使用基於切換式電容器之Σ△轉換器來實施。ADC 100可被實作為基於電荷之轉換器。ADC 100可包括類比迴路濾波器110、量化器114、及回授DAC 112。類比迴路濾波器110、量化器114、及回授DAC 112可藉由類比或數位電路系統之任何合適組合、特殊應用積體電路、現場可程式化閘陣列、或其等之組合來實施。
類比輸入電壓102可輸入作為信號U並饋送至類比迴路濾波器110。類比迴路濾波器110之輸出信號Y可轉遞至量化器114，該量化器可經組態以提供表示類比輸入電壓102之數位值的輸出數位位元流V。V可係多位元式位元串流。V可經連接至回授DAC 112之輸入。回授DAC 112之輸出(類比輸出V’，其可係通過DAC之V的類比轉換)可饋回至類比迴路濾波器110。在一實施例中，類比迴路濾波器110可經組態以操作使得由基於電荷之回授DAC 112在整個轉換中取樣之電荷量實質上等於在ADC 100之類比輸入處所取樣的電荷量。
由於回授DAC 112的輸出係饋回至與ADC 100之類比輸入相同的類比節點，ADC 100可能無法比回授DAC 112更線性。因此，ADC 100的線性效能係受限於其回授DAC 112的線性。因此，可需要非常線性的數位轉類比轉換器，以達成更完美線性的類比轉數位轉換。然而，對於回授DAC 112，可不需要高解析度以在一Σ△轉換器(諸如ADC 100)的回饋迴路中扮演其角色。因此，在一實施例中，ADC 100的設計可導致將數位轉類比解析度代換為在較長轉換時間成本下之一過取樣比。回授DAC 112可較佳地以一多級DAC(而非2級(或單位元)DAC)來實施，因為此一選擇可增加轉換器解析度、引起較少量化雜訊、引起較佳的調變器穩定性且因此較佳的動態範圍及對閒置音調(idle tone)之較小敏感度以及較佳的失真行為。量化器114之多級實施方案可係可行的，此係因為此一實施方案不需要如回授DAC 112一樣高的準確度。由於回授DAC 112之輸出駐在ADC 100之輸入處，所以回授DAC 112之不準確度係直接傳輸至輸入信號且可係難以補償的，此係因為類比迴路濾波器110在其處理期間無法過濾DAC輸出及類比輸入信號並解除DAC輸出與類比輸入信號 的相關。因此，本揭露之實施例實踐能夠實現具有盡可能多級的線性DAC之已發現的關鍵需求。
圖2繪示實例5級單電容對DAC 200。DAC 200可包括具有電容Cdac之單一電容對202、開關S1、S2、及S3、輸入電壓Vref+與Vref-、及輸出電壓VDAC+與VDAC-。表204繪示DAC 200的實例操作。在Σ△轉換器中，若調變器由切換式電容器製成，則電容電荷轉移DAC(諸如DAC 200)可用於實現調變器的回授。在兩階段之各者中，可存在一次取樣以及執行一次電荷轉移。在DAC 200中，電荷轉移DAC係單位元(2級)並由一電容對製作(在全差分(fully-differential)實施方案中)。在美國專利第7,102,558號中，若用於2級(每級一次取樣、一次電荷轉移)Σ△調變器系統中，切換式電容器基於電荷之DAC可以至多5級之固有線性來實現。由於在DAC 200中僅使用一電容對，此一DAC的線性係固有的且不取決於失配。電容對內的失配僅引起一增益誤差及共模差，而不是非線性。然而，在不增加所需電容對的數目或階段數的情況下，可能無法擴大級數。
圖3係多級DAC 300的圖示。多級DAC 300可包括m多個獨立的5級DAC，諸如DAC 302A、302B...302m。多級DAC 300可包括m個來自圖2的DAC之配置。具有多於5級的多級DAC(諸如美國專利第7,994,958號中該些者)需要多個電容對(若實施方案係全差分的)，且因此易受潛在地降低其等之線性的電容對失配的影響。取而代之地，具有多於5級之多級DAC可以如圖3所示之並聯實施的多個獨立5級DAC(單元DAC)302來實施。單元DAC 302各僅併入一電容對，且若個別考慮則全部具有固有線性。當並聯處理時，對單元DAC 302之輸入的總和等於多級DAC 300的所欲位元流輸入。在一實施例中， 各個別輸入可藉由內部選擇演算法來選擇。在一進一步的實施例中，該演算法可確保輸入的總和等於所欲的輸入位元流的值。由於失配可存在於單元DAC 302之間(一般係起因於電容對之間的失配)，多級DAC 300的線性可重度取決於選擇演算法以分配各單元DAC 302一特定輸入，使得此等輸入的總和等於輸入位元流的值。
圖4及圖5係根據本揭露之實施例之具有演算法以維持線性之ADC 400、500的圖示。
圖4可繪示ADC 400，其具有一△Σ調變器及包含m個單元DAC元件的多位元DAC，由與一記憶體陣列相關聯之一階DWA引擎控制，該一階DWA引擎基於位元流目前輸入值並基於先前記憶體狀態處理及計算傳入位元流的重分割，使得各單元DAC可在任何樣本k處處理其自身的輸入值，以在Σ△迴路內之一次積分後減少或抵消由單元DAC之可能失配所引起的非線性。
圖5可繪示ADC 500，其具有一△Σ調變器，該△Σ調變器具有包含m個單元DAC元件的一多位元DAC，由與兩個記憶體陣列相關聯之二階DWA引擎控制，該二階DWA引擎基於位元流目前輸入值並基於先前記憶體狀態處理及計算傳入位元流的重分割，使得各單元DAC可在任何樣本k處處理其自身的輸入值，以在Σ△迴路內之一次積分後且亦在兩次積分後減少或抵消由單元DAC之可能失配所引起的非線性。
ADC 400、500可實施圖1之ADC 100。ADC 400可實施具有一階迴路濾波器及演算法之一ADC。ADC 500可實施具有二階迴路濾波器及演算法之一ADC。輸入402、502可實施圖1之輸入102。輸出404、504可實施圖1之輸出104。類比迴路濾波器410、510可實施圖1之類比迴路濾波器104。量化器 414、514可實施圖1之量化器114。DAC 412、512可實施圖1之DAC 112。類比迴路濾波器410可包括類比積分器422。類比迴路濾波器510可包括兩個類比積分器522、524。DAC 412、512各可包括各別的單元DAC 416、516。單元DAC 416、516可實施圖3之單元DAC。DAC 412、512各可包括數量m的各別單元DAC。
在一實施例中，為了在整個轉換程序期間恢復多級DAC的線性，可將動態元素匹配(dynamic element matching,DEM)演算法施加至ADC 400、500之DAC。該演算法可由引擎418、518執行。引擎418、518可藉由類比電路系統、數位電路系統、用於由一處理器執行的指令、數位組合邏輯、或其等之任何合適的組合來實施。引擎418可實施一階演算法。引擎518可實施二階演算法。引擎418可經組態以存取記憶體420。記憶體420可經組態以包括m個元件。引擎518可經組態以存取記憶體520、526，其等各可經組態以包括m個元件。
此DEM演算法的目的可在於在針對於414、514處加總之多個DAC輸出的一階演算法之一次積分(或針對n階演算法串列實施之n次積分)之後維持線性。積分可執行達到Σ△轉換器之超取樣率的持續時間。單元DAC 416、516之輸出的總和或n階總和仍與位元流輸出的總和(或n階總和)成比例。因此，在一次積分(或n次積分)之後維持線性。甚至在考慮各單元DAC 416、516之間的現存失配時仍可達成此線性。若將此類演算法施加至DAC，則在該演算法充分有效率地保持單元DAC 416、516輸出的總和(或n階總和)與總體ADC 400、500之輸出位元流的總和(或n階總和)成比例的條件下，Σ△ADC的線性係維持在所欲的高位準。
只要DAC可分成固有線性的多個單元DAC，DEM演算法可用在任何合適的DAC電路實施方案及任何類型的DAC(電荷轉移，無論電壓或電流)中，其中輸出可係一起加總，且其中輸入的總和將等於所欲的輸入位元流。此類DAC可例如根據圖3所示者或美國專利第7,994,958號中者實施，其中DAC係包含並聯的多個單元5級DAC之一電荷轉移DAC，該等單元DAC本身包含一組五個開關及一電容對，在兩個階段上轉移其等之電荷，在各階段處以及在各電容對處具有一獨立輸入。本揭露之實施例包括新穎的DEM演算法，其可用於針對n階積分序列恢復包含多個失配的單元DAC之多級DAC的線性。
DEM演算法可以不同方式分類，取決於如何執行用於多個單元DAC之輸入的選擇。動態加權平均(dynamic weighted averaging,DWA)類別係演算法之一類別，其包括先前所執行之積分或所積分之餘留的非線性誤差之一全域記憶體。DWA演算法可基於目前的位元流以及基於先前的記憶體狀態選擇用於單元DAC之輸入。因此，無論記憶體的狀態及目前位元流為何，可執行最佳可能選擇以從非線性誤差恢復。本揭露的實施例可包括DWA DEM演算法，其可施加至必要或所用的任何總和的階數(1階、2階等)。一般而言，總和的階數將藉由Σ△類比迴路濾波器的架構來判定，且將等於類比迴路濾波器(諸如濾波器410、510)的階數，其中迴路的階數係由迴路內串列之最大積分數給定。
本揭露之實施例可包括使用一DWA DEM技術之作為5級單元DAC 416、516之並聯配置的多位元DAC 412、512以維持高DAC線性。在各樣本處，可以5個不同位準充電DAC中之各單元電容器，該等位準可正規化為(+2/+1/0/-1/-2)* Cdac*Vref。(+2/+1/0/-1/-2)可對應於五個位準。目標在於，在 各樣本處，由DAC所轉移之電荷的總和與所有單元電容器的總和及輸入位元流的總和兩者成比例，使得總是維持線性。
在圖4中，針對一階操作，對各樣本積分之電荷的簡單總和應收斂至與單元電容器值(各電容器由於失配而具有一不同的值)的總和成比例並與所欲輸入的總和成比例之一值。在圖5中，針對二階操作，所積分之電荷的總和的總和應與單元電容器值(各電容器由於失配而具有一不同的值)的總和成比例並與所欲輸入的總和的總和兩者成比例。
圖6係根據本揭露之實施例之由ADC 400、500生成之資料元素的圖示。圖6繪示對應於各單元DAC之所計算的重分割{V1[k],…,Vm[k]}及圖4及圖5中所描繪之記憶體陣列604、606(S1[k]={S1,1[k],…,S1,m[k]}與S2[k]={S2,1[k],…,S2,m[k]})之在各樣本k處之位元流602 V[k]的可行表示，為了更容易了解以及管理程序，該等記憶體陣列亦可表示為具有多個列的記憶體堆疊。位元流602可表示一輸出陣列。位元流602可定義為位元流V。在各樣本k處，位元流V可採用一新值V[k]，其係已通過Σ△迴路處理類比輸入及先前的DAC輸出後之量化器的結果。
V[k]可具有用於ADC連續樣本的連續值。V[k]可表示轉換程序中的第k個樣本。各單元DAC具有在各樣本處變化之其自身的輸入值Vi[k]，其中(i
Figure 108114894-A0305-02-0018-31
[1,m])，並使得
Figure 108114894-A0305-02-0018-32
。接著由陣列{V1(k),…,Vm(k)}表示位元流的狀態。該演算法包括在各樣本k處判定此陣列以滿足方程式V[k]=
Figure 108114894-A0305-02-0018-33
並維持DAC的適當線性。
在一實施例中，用於DAC(該DAC包含m個元件並具有一5級單元DAC)的輸入值V[k]可係包含在2*m與-2*m之間的一整數。在此情況下， 各Vi[k]係包含在-2與+2之間的一整數。輸入值V[k]表示在下一樣本(k+1)處將需要由DAC轉移的電荷量。若所有單元DAC均匹配且所有電容器具有等於Cdac的電容，則電荷量可等於Cdac*Vref*V[k]。
在非理想電路中，圖3所描繪之單元DAC的電容器可係失配的並可標註為Cdaci，其中針對m個元件的DAC，i處於範圍[1…m]中。可假設在一單元DAC內之一給定電容對的電容器之間沒有失配。此一假設在電路係全差分時可係有效的，此係因為一對電容器內的失配不影響單元DAC的線性。此外，即使一對內的電容器失配，其等之失配將僅導致共模轉移，而差分模式轉移將猶如電容器實際上匹配但具有一額外增益誤差般。因此，電容器的總和滿 足方程式：
Figure 108114894-A0305-02-0019-1
。可作出此假設以從演算法中的計算移除增 益誤差。由於單元DAC電容器的失配，ADC 400、500的DEM演算法在抵消可能的非線性時可能不必然抵消可能的增益誤差。若完美增益誤差均獲得用於每一對之所欲值Cref且若電容器之平均等於另一值(m*Cdac)，則可在系統中引起一增益誤差(Cdac-Cref)/Cref。然而，增益誤差可與非線性誤差解除關聯，並可使用任何合適技術通過校準移除。用於一給定單元DAC之一給定電容對的Cdac(Cdaci)可等於(Cdac+e(i))，其中e(i)係與所有單元電容器之平均Cdac值相比的失 配誤差。由於未考慮增益誤差，方程式
Figure 108114894-A0305-02-0019-2
係由定義滿足，其給出
Figure 108114894-A0305-02-0019-3
的結果。
ADC 400的DEM演算法可經組態以在各樣本處處理V[k]，並基於記憶體堆疊604之先前歷史於所有單元DAC之間給出位元流之一重分割 {V1[k],…,Vm[k]}，使得下列方程式：
Figure 108114894-A0305-02-0019-5
被遵守並使得
Figure 108114894-A0305-02-0019-4
在一階演算法中與Cdac成比例。當實施一階Σ△調變 器時，此條件(若滿足)確保DAC的線性，且因此確保整個轉換程序期間之ADC轉換器的線性。
在一例示性實施例中，所有單元DAC可係5級DAC。因此，用於樣本k之其等的輸入Vi[k]可由介於+2與-2之間的一整數表示。該演算法可經組態以使用值V[k]及過往的歷史以給出包含在-2與+2之間的一組值Vi[k]，使得
Figure 108114894-A0305-02-0020-10
，並使得對k個樣本積分的Vi[k]*Cdaci的全部總和盡可能接近 Cdac*Vref的倍數。由於Cdaci=Cdac+e(i)且
Figure 108114894-A0305-02-0020-40
，為了簡化可改寫條 件以抵消Cdac項。此外，相同條件可藉由要求總和
Figure 108114894-A0305-02-0020-8
盡 可能接近零來說明，以確保DAC在轉換程序期間的最佳線性。在各樣本k處，Vi[k]之個別分量可由包含在-2與+2之間並針對從1至m的i排序之m個整數的陣列表示：{V1[k],…,Vm[k]}。DEM演算法之一目標在於判定何者係{V1[k],…,Vm[k]}的最佳重分割，以確保最佳線性可能以及使總和
Figure 108114894-A0305-02-0020-11
維持盡可能接近0，其中給定的限制係遵守方程式
Figure 108114894-A0305-02-0020-12
。使用不同的單元DAC類型之實施方案將導致不同的整數值 範圍。然而，此一表示仍對m個整數之陣列有效，其中僅整數範圍將變化。因此，無論各單元DAC輸入的允許範圍，均可實施該演算法。
若記憶體儲存用於各樣本k的所有Vi[k]，則先前DAC值的記憶體將會太大。在一實施例中，對於非線性抵消演算法，所儲存者可包括已積分為電荷總和者對若在所有單元DAC均給定相同輸入值所積分者之間的差。此差對應於各樣本k處之非線性餘項，針對各第i行以Cdaci*Vref之單位表示。此差可由堆疊604表示，該堆疊係一整數陣列，其完全表示各行上的單元DAC。在各積分處，新堆疊可代表o次積分後在o階總和處的非線性餘項。例如，堆疊 604在o階處可表示為S、樣本k、及單元DAC識別符i，形成So,i[k]：{So,1[k],…,So,m[k]}之一陣列。雖然堆疊604之單列係以整數之So,i[k]值顯示(陣列中的各整數i可表示一個別單元DAC識別符)，堆疊604可由多個列表示，為了較佳視覺化及較佳地了解填充程序，每堆疊具有1、0、或-1的值。在此表示中，各積分階處之各堆疊可係0/+1/-1整數之一矩陣，使得各So,i[k]係矩陣的一行，並使得在各行內，在行底部處含有1或-1之列數等於So,i[k]的值，且所有其他列係填充零。在此表示中，各單元值s表示單元電荷s*Cdaci*Vref。若所有So,i[k]具有相同的符號，則o階堆疊的列數可等於Max(S o,i [k])。圖6顯示一整數陣列或多列矩陣606中的一例示性表示。此表示繪示填充程序。
單元中的值可表示相關聯的單元DAC電荷(Cdaci*Vref)在過去 的積分次數。呼叫中的值可滿足方程式：
Figure 108114894-A0305-02-0021-14
。然而，值 S1,i[k]可變得太大，且因此需要一機制以使該值保持受侷限，使得將晶片上的記憶體限制在小的大小。演算法的目標在於判定所欲的Vi[k]重分割以最佳化並抵消由於單元DAC失配之非線性，及不記錄有多少總電荷已經積分。由於
Figure 108114894-A0305-02-0021-15
，若所有So,i[k]對於堆疊中的每一個i均相等，則在o階處之樣本k處 的非線性誤差係抵消。更具體地，若針對各第i個位置將S1,i[k]改寫為S0+si[k]，則S0總是可重設為0，使得僅非線性si[k]的餘項係保持在記憶體中。此外，若所有S1,i[k]均相等則可重設記憶體，此係因為堆疊的目標在於僅保留在對應的單元DAC上累積之非線性誤差餘項。因此，若如圖6之元素中所示以列表示堆疊，各列可在每次S1,i[k]之元素經等化或對整個列而言均相同時重設為零、或「清除(cleared)」、或「抵消(cancelled)」。其後，在所有S1,i[k]經填充且因此相等之後，就不需要儲存堆疊的列之內容。因此，不需要維持總積分電荷的追 蹤，而只追蹤在對應的單元DAC上累績的非線性餘項，其使堆疊的記憶體需求良好地減少。據此，S1,i[k]值的陣列將作用為一堆疊，其中值Vi[k]將在各樣本處積分，且其中每次S1,i[k]值將在一列內相等時，對應的堆疊列將經重設並自記憶體中清除。
此操作運作使得堆疊可僅以正整數保持，此係因為將一正整數加至堆疊中的所有元素係基本上等效的。此性質可用以簡化該表示，並能夠將堆疊作為單純位元(0/1整數)之矩陣處理。此技術允許減少記憶體需求，使得對於例示性一階演算法，S1,i[k]可係限制至單一位元(諸如零或一)，且因此堆疊亦係限制在單一列。
圖7係根據本揭露之實施例之用於實例一階演算法700的流程圖。演算法700可係所提出之一階DWA演算法，以抵消或減少由在一階積分後顯示失配之並聯的m個單元DAC組成之DAC中的失配所引起的非線性。
演算法700可表示圖1至圖6之元素中任一者的操作。演算法700可包括任何合適的步驟數。演算法700所示的步驟可省略、重複、彼此並列執行、遞迴地執行、或以任何合適順序路由至演算法700的其他步驟。演算法700可包括比圖7所繪示者更多或更少的步驟。
在步驟705處，於轉換開始時(k=0)，所有堆疊均可重設並填充零。可將V的位元流值及位元流輸入陣列Vi重設為零。此等重設值對判定一起始點可係必要的。可將表示樣本數的值k重設為零。演算法700可繼續進行至710。
在710處，可判定是否待執行類比輸入值之Σ△轉換。此一判定可基於來自電路之數位部分的一起始轉換數位觸發信號。若待執行轉換，演算法700可繼續進行至715。否則，演算法700可返回至705。
在715處，當演算法700的轉換程序在運行時，k值可能增量。k值可表示轉換程序中的樣本數。可判定k是否已達到或超過一指定樣本數。若是，則演算法700可繼續進行至720。否則，演算法700可繼續進行至725。
在720處，轉換程序可結束。演算法700可繼續進行至705。
在725處，於各樣本k處，使用位元流V[k-1]之先前值的DAC輸入及目前的類比輸入信號，Σ△迴路可針對目前樣本k繼續進行電荷傳遞。
在730處，於各樣本時間結束處，新的位元流值V[k]可由量化器產生。
在735處，於一實施例中，在各樣本k開始處，可混洗堆疊S中的行位置。混洗可使用任何合適的程序執行，諸如藉由使用一隨機或偽隨機序列。由於所有單元DAC基本上等效，可在各樣本處修改順序。此混洗可能無法以其他方式影響演算法700的操作，此係因為演算法700仍可抵消DAC之非線性，且各非線性之記憶體不受影響。在就一特定單元DAC與就另一單元DAC積分電荷上可不存在偏好。此性質可允許對具有相同S1,i[k]堆疊值之任何單元DAC充電。此意指在滿足填充優先次序的條件下可改變填充順序。此外，混洗可作用為一抖動(dither)程序及改善裝置的線性，此係因為混洗破壞填充程序與位元流之間的可能圖案及關聯性。混洗亦可簡化填充程序，因為填充程序接著可僅以一獨特順序來定義。在本揭露之實例中，填充可從左至右顯示，其中以 行識別符之從1至m的上升值。此混洗可用以達到高線性效能及可能使輸出處的閒置音調維持盡可能低的振幅。
在740處，於混洗步驟之後且位元流V[k]一旦由量化器判定，可執行通過所有單元DAC之V[k]的重分割。可通過填充一堆疊之操作執行重分 割。此重分割可在填充程序結束處滿足
Figure 108114894-A0305-02-0024-16
的條件。填充程序可包 括分析堆疊S1的目前組態(或1階堆疊)，以判定Vi[k]將於何處散布以及具有何值。填充堆疊可以任何合適方式執行。圖8、圖9、圖10、及圖11描述此填充程序之特定實例，以幫助進一步了解此行為。
圖8係根據本揭露之實施例之使用正V及空堆疊之堆疊填充實例的圖示。圖8係最簡單之填充程序的圖示。圖8之程序可繪示圖7之步驟740的實例實施方案。
該程序可始於一空堆疊(例如在樣本k=0處重設之後的堆疊)。取V[k]等於V，為了簡單起見假設一正數(其可能由於堆疊之前述性質，該性質顯示非線性總是可以堆疊中之一正數表示)，可將其寫成V=a*m+b，其中a及b分別係(V除以m的)歐氏除法的商及餘項。始於一空堆疊，一階演算法可從左至右開始以1填充堆疊(以新月形順序從1至m)，並持續直到達到已填充V數目的1。此填充程序在矩陣中從左至右填充一，並在一旦達到列的末端時返回左邊以及在達到V時結束。因此，堆疊對前b行將具有(a+1)的值，且對最後的m-b行將具有(a)的值。因此，從一空堆疊開始，用於各行的堆疊值係{S1,1[k]),…,S1,b[k],S1,b+1[k],…,S1,m[k]}={a+1,…,a+1,a,…,a}。由於各值可寫成S1,i[k]=a+si[k]，堆疊可經簡化並改寫成一等效狀態：{S1,1[k]),…,S1,b[k],S1,b+1[k],…,S1,m[k]}={1,…,1,0,…,0}，其在表示為矩陣時顯示堆 疊中之「a」個列的抵消。此處的填充程序將第一步驟顯示為從左至右單純填充1，且可在以相同值填充一排時立即進行抵消(以相同值「a」填充之一排等效於一排零並等效於在記憶體中移除此排，其係作用為清除程序以維持受侷限的記憶體大小)。此外，位元流輸入V[k]可導致下列的Vi[k]重分割：{V1[k],…,Vb[k],Vb+1[k],…,Vm[k]}={a+1,…,a+1,a,…,a}。可簡單驗證
Figure 108114894-A0305-02-0025-17
(=V，在此例示性情況下)。
此填充程序係在圖8進一步解釋，其具有在802處之空堆疊及一給定的m及V[k]組合(m=6,V[k]=10)。在此圖中，Vi[k]之重分割係通過在804處填充獲得，且下一記憶體堆疊狀態係在806處藉由抵消相等列來使堆疊適當減少之後所推導出的，使得在處理下一樣本之前，僅非線性餘項係在最終堆疊狀態中留下積分。此處，V[k]=10=1*6+4，所以一排係填充1，且頂部排係填充{1,1,1,1,0,0}。底部排接著經抵消，且填充程序結束處的餘留狀態係S1[k]={1,1,1,1,0,0}。在V5[k]及V6[k]處的零係稱為間隙，且針對下一填充程序將優先填充此等間隙。所獲得之位元流重分割係V[k]={V1[k],…, V6[k]}={2,2,2,2,1,1}，因此其驗證
Figure 108114894-A0305-02-0025-18
。演算法將接著針對下一樣 本放置如在各輸入單元DAC處所計算之輸入位元流重分割，並繼續進行取樣及電荷轉移。
非空堆疊將具有一或多個列，在其中有一及零兩者(當僅採用正表示時)。此等列將不經抵消，此係因為並非所有S1,i[k]在各i處均具有相同值。演算法應優先填充在堆疊之最底部列處的零，直到對應的列整個經填充並接著抵消。間隙按照定義係在此類列中餘留待填充的零。此等間隙對應於待 在下一樣本期間校正之DAC的非線性餘項，且最底部列對應於最舊的非線性誤差餘項，因此其等必須盡可能早地抵消。
始於一非空堆疊，對於一正位元流值V[k]，填充程序基本上與始於一空堆疊的填充相同，除了其優先填充堆疊的底部列以填充間隙及抵消其等的對應列。此優先次序係在圖9中解釋，其中填充係在具有一非空堆疊以及與圖8相同的位元流及m值組合之一實例上實現。
圖9係根據本揭露之實施例之使用正V及非空堆疊之堆疊填充實例的圖示。圖9之程序可繪示圖7之步驟740的實例實施方案。
在圖9中，於902處，堆疊記憶體始於在位置2、5、及6處之待填充的間隙。堆疊狀態係S1[k]={1,0,1,1,0,0}。此堆疊位置係在演算法中的混洗步驟之後的一者，其解釋間隙可如何通過任何堆疊位置鋪展。位元流與圖8中的該者類似：V[k]=10。在此情況下，於904處，重分割首先將在位置2、5、及6處填充S1堆疊中的間隙。此將導致填充1的堆疊底部列(因此等效於空列或無列)。接著當達到不再有列具有任何餘留間隙的狀態時，在906處，填充返回至圖8所述之程序，亦即以餘留的位元流值填充空堆疊。在圖9中，底部列首先在位置2、5、及6處填充三個1，其讓程序留下待填充的V’[k]=V[k]-3=7，猶如堆疊為空一般。此導致堆疊在908處之最終狀態S1[k]={1,0,0,0,0,0}。以及最終的位元流重分割{V1[k],…V6[k]}={2,2,1,1,2,2}，其亦如所欲滿足條件
Figure 108114894-A0305-02-0026-19
圖10A及圖10B係根據本揭露之實施例之使用正V之堆疊填充實例的圖示，其中由於單元DAC最大值而在可放置值之處存在限制。圖10之程序可繪示圖7之步驟740的實例實施方案。
在圖10中，填充程序係以一特定情況詳述，其中重分割的條件在於單元DAC中之一者的位元流已達到其可行的最大值的事實(在實例中，由於所有單元DAC均係5級DAC，各單元DAC之位元流輸入係限制在+/- 2)。當在m個單元DAC之一者上達到此限制時，重分割接著係限制在餘留的m-1個單元DAC，並以猶如單元DAC的數目暫時減少至m-1的相同方式繼續進行。填充順序及首先填充間隙之通則不受此限制的影響。在圖10中，呈現與圖8及圖9相同的情況(m=6,V[k]=10)，但再次以不同堆疊狀態以開始填充程序。在1002處，堆疊狀態係{0,1,1,1,1,1}。在1004處，填充程序首先填充間隙，因此第一列完全填充一，並接著在1006處填充下一列，猶如堆疊為空一般。若此填充程序在各單元DAC處無位元流最大限制的情況下發生，則重分割將給出{V1[k],…,V6[k]}={3,2,2,1,1,1}，且在抵消排之後的堆疊最終狀態將係{S1,1[k],…,S1,6[k]}={1,1,1,0,0,0}。然而，在1006處，於第三列中，單元DAC 1號(在最左行處)已達到其等於2的最大值。在此一狀況下，填充程序在位置1處留下一間隙(其中「X」標記係定位在1006處)並繼續在位置2處的填充。此導致略微不同於若在各單元DAC輸入值上無最大限制時的一最終重分割：{V1[k],…,V6[k]}={2,2,2,2,1,1}，其中所有Vi[k]係在單元DAC的邊界內(在此情 況下係+/-2)，且仍如所欲滿足
Figure 108114894-A0305-02-0027-21
。在此特定情況下，1008處之 最終堆疊狀態亦經修改至{S1,1[k],…,S1,6[k]}={0,1,1,1,0,0}，其中間隙位置係不同的。位元流最大限制基本上不改變填充程序，但引起更多限制，且在某些情況下可導致不同的重分割，此係因為此限制係在填充程序期間(從左至右)經優先處理，並作為無法避免的硬性限制來處理。相較於不將此限制列入考慮之一重分割，該重分割接著可不係最佳的。因此，使用具有較高解析度(可行級 數)之單元DAC可導致較少的限制及將更快地抵消非線性之總體較佳的重分割。
圖11A及圖11B係根據本揭露之實施例之使用負V及非空堆疊之堆疊填充實例的圖示。圖11之程序可繪示圖7之步驟740的實例實施方案。在圖11中，填充可與其他填充技術不同，此係因為位元流V[k]係一負數。填充程序基本上保持相同，但在此情況下，現將待填充間隙考慮為1而非0。填充現如圖9及圖10般優先填充間隙，但現以-1來填充1。填充以與正值位元流相同的方式作用，但以雙重方式(現填充-1直到達到V[k]，且間隙係餘留者)。在圖11之特定實例中，位元流係V[k]=-10，其中在1102處m=6且堆疊狀態係{S1,1[k],…,S1,6[k]}={0,1,1,1,0,0}。在1104處，填充程序首先填充間隙並清除位置2、3、及4中的1。其後，-7仍餘留在1106處待調度。可猶如堆疊為空般使用填充程序。此留下重分割：{V1[k],…,V6[k]}={-2,-2,-2,-2,1,1}，其如所欲滿足
Figure 108114894-A0305-02-0028-22
。堆疊狀態接著在1108處變成{S1,1[k],…,S1,6[k]}={- 1,0,0,0,0,0}。在1110處的最後一步驟接著可擺放就位以在堆疊中僅有正值。將+1加至餘留列，其導致{S1,1[k],…,S1,6[k]}={0,1,1,1,1,1,1}之等效狀態。此最終步驟係保持僅正整數記憶體表示所必需，但並未改變先前所獲得之重分割。
如於圖11中所見者，負數位元流基本上係以雙重方式而非正位元流處理。堆疊的最終狀態在各樣本處可在不改變餘項非線性或給定重分割的情況下經再處理以獲得僅正整數表示。此程序可藉由將相同正值加至堆疊的任何列(至所有行)直到各列的所有元素均係一正整數來執行。此程序可使用模數性質使用組合邏輯。實施方案可使用模數性質以導致較容易的計算以使所有堆疊值總是正的以用於更直觀的處理、了解、及除錯。
返回圖7，當740之填充程序如圖8至圖11所詳述以及其等之上文描述般完成時，在745處，可儲存所獲得之重分割陣列{V1[k]…Vm[k]}以在下一樣本中由單元DAC處理。在750處，可將整個填充程序所獲得之重分割{V1[k],…,Vm[k]}放置在各對應單元DAC之輸入處以針對下一樣本處理。在755處，更新堆疊記憶體，使得針對各(i
Figure 108114894-A0305-02-0029-34
[1,m])，下列方程式經驗證：S1,i[k]=S1,i[k-1]+Vi[k]。接著，排的抵消程序可發生以減少記憶體大小及獲得僅為正的堆疊表示。此最終表示接著就緒用於下一樣本作為新填充程序之基底。演算法700可返回至715，其中樣本數可增加至k+1。
在以逐一從左至右的任何此類堆疊填充之一階操作處，其中填充係藉由填充堆疊中顯示零的位置而開始，且對於任何輸入位元流，若在行填滿時立即發生整行抵消，則可展示堆疊可經限制在最大值1。也就是，每次且在堆疊的一排填滿1、-1、或0時立即抵消該排。此顯示非線性餘項基本上經抵消，且非線性將維持至非常低的位準，此係因為對於各行，總非線性餘項僅侷限至1。此填充演算法亦嘗試盡快跨所有i均勻地填充堆疊。此性質可針對一階演算法將堆疊大小限制在單純m個位元，其中m係單元DAC的數目。
填充演算法可係循序的(例如，在各時脈循環處將發生逐一填充)。然而，此可需要非常快的時脈，此係因為演算法應在對應於轉換器時脈的階段之間所允許之非重疊延遲之一般而言非常短的時間量內於電荷轉移之間處理。填充演算法可係純粹組合式的，使用一邏輯方程式以運算用於堆疊之最佳可行填充以試著基於輸入V及先前堆疊記憶體狀態來使其均勻。輸出結果則係得自於加上S 1 [k]+Vi[k]及抵消整個堆疊排之程序的陣列{V1[k],…,Vm[k]}及記憶體未來狀態S1[k+1]，使得針對堆疊各行，堆疊總值係侷限在0與1之間。演 算法可在各樣本處給出對一階之一適當的非線性抵消。演算法在其實施方案中可不需要任何靜態功率消耗。堆疊及陣列可以暫存器來表示，且針對1階堆疊S1限制在每單元DAC 1個位元，而若nlev係各多位元單元DAC之級數，則針對V陣列限制在每單元DAC log2(nlev)個位元。
亦可進一步簡化演算法，例如，諸如當可以一較簡單的方式管理最小值或最大值位元流時。當此一位元流V[k]發生時，重分割可已經在無經歷填充程序的情況下產生。在此情況下，無論堆疊狀態，各Vi[k]將顯示一最小值或最大值。在此最大或最小位元流值的情況下，重分割僅有一個可行的選擇，其使得演算法易於處理。例如，在單元DAC係5級DAC的情況下，各單元DAC輸入值係侷限在-2與+2之間。若V[k]=2*m，重分割自動將係{V1[k],…,Vm[k]}={2,…,2}。由於重分割對各Vi[k]具有相同值，記憶體堆疊S1將不會被填充程序改變，此係因為將一整數值加至各行等效於保持相同值。因此，在此特定情況下，重分割及記憶體堆疊新值兩者均可輕易預定：S1[k+1]=S1[k]={S1,1[k],…,S1,m[k]}。填充演算法可係DEM型演算法，此係因為其隨目前位元流及先前記憶體堆疊而變動，且其在不限制位元流值以及不具有依據位元流值而變動之不同記憶體的情況下試著盡快針對各樣本使堆疊全域均勻。填充演算法可藉由隨機化DAC回應及將其與輸入解除關聯而導致抖動效應。此可改善所得ADC系統之無雜波動態範圍(spurious-free dynamic range,SFDR)。當如先前所解釋般始於空堆疊時，可藉由隨機化填充順序來獲得進一步的抖動效應。
當施加一階演算法至在Σ△迴路中具有兩個串聯的積分器之一轉換器時，此可導致第二積分器之輸出處之未預期的非線性餘項。第一積分器輸出將顯示經適當抵消(或一直維持在一低位準)的非線性，但不保證在一第 二積分之後此將得出非線性之最佳管理及抵消。因此，對二階演算法可存在需求，該二階演算法的目標可在於針對第一積分器及第二積分器處的輸出兩者使非線性餘項維持盡可能小。
在二階演算法(諸如圖5所施加者)處，針對一階定義的陣列表示可保留用於位元流V[k]、其通過單元DAC的重分割{V1[k],…,Vm[k]}、及一階記憶體堆疊S1[k]={S1,1[k],…,S1,m[k]}。此外，二階堆疊S2[k]可表示在各樣本k之二階處的非理想之餘項。此第二堆疊可係轉移至Σ△迴路之非理想餘項的總和的總和。第二堆疊606可表示為m個整數之一陣列，S2[k]={S2,1[k],…,S2,m[k]}，如圖6所示。二階演算法的目標可在於填充單元DAC之中的位元流 (藉由以相同限制
Figure 108114894-A0305-02-0031-25
將V[k]分成重分割陣列{V1[k],…,Vm[k]}來 達成)，使得同時抵消一階堆疊及二階堆疊兩者，同時正確地處理所欲的位元流。在一實施例中，可優先抵消一階堆疊。二階演算法可針對填充值使用與一階演算法中所用的相同原理。由於一階上的填充取決於位元流及一階先前堆疊狀態兩者，除了先前二階堆疊狀態以外，二階亦取決於此兩元素。
圖12根據本揭露之實施例繪示二階演算法1200。圖12繪示二階DWA演算法，以抵消或減少由在一階積分及二階積分兩者之後顯示失配之並聯的m個單元DAC組成之DAC中的失配所引起的非線性。演算法1200可表示圖1至圖6之元素中之任一者的操作。演算法1200可包括任何合適的步驟數。演算法1200所示的步驟可省略、重複、彼此並列執行、遞迴地執行、或以任何合適順序路由至演算法1200的其他步驟。演算法1200可包括比圖12所繪示者更多或更少的步驟。
在1205處，所有堆疊及位元流值可重設為零，就如同在圖7所示之一階演算法700中所執行者。可將表示樣本數的值k重設為零。演算法1200可繼續進行至1210。
在1210處，可判定是否待執行類比輸入值之Σ△轉換。此一判定可基於來自電路之數位部分的一起始轉換數位觸發信號。若待執行轉換，演算法1200可繼續進行至1215。否則，演算法1200可返回1205。
在1215處，當演算法700的轉換程序在運行時，k值或樣本計數可能增量。可判定k是否已達到或超過一指定樣本數。若是，則演算法1200可繼續進行至1220。否則，演算法1200可繼續進行至1225。
在1220處，轉換程序可結束。演算法1200可繼續進行至1205。
在1225處，於各樣本k處，使用位元流V[k-1]之先前值的DAC輸入及目前的類比輸入信號，Σ△迴路可針對目前樣本k繼續進行電荷傳遞。轉換發生，且在1230處，類比域中的△Σ電荷轉移導致在樣本k之結束處具有量化器之新輸出V[k]。在1235處，類似於一階演算法，在各填充程序發生之前，堆疊的行可以在樣本計數上經時控的隨機或偽隨機序列混洗以作用為一抖動，並可能改善SFDR及減少裝置輸出處的閒置音調。此堆疊行之重混洗應以類似方式在各堆疊S1及S2上執行。由於行表示經定義的單元DAC，堆疊S1之各行對應於堆疊S2上表示相同單元DAC的相同行。S1表示一積分器之輸出處的非線性餘項。S2表示均在相同單元DAC中的兩積分器之輸出處的非線性餘項。偽隨機序列應以相同效應同時施加至堆疊兩者。
二階演算法1200可不同於一階演算法700，但可共享填充堆疊值的相同原理，諸如針對正積分以上升順序填充槽。第二堆疊的值可以所有正整數等效地表示。亦可使用以負位元流之填充原理。在重分割中之用於各單元DAC的最大可行值之限制亦可適用，此係因為其對各單元DAC之結構係固有的。
二階演算法1200之填充可包括兩個階段。在1240的第一填充階段中，可經由填充組合之計算及使用該填充組合清空堆疊S1。不管位元流值為何，填充組合可清空或完全抵消第一堆疊。此可導致一重分割之一給定填充 {VA1[k],…,VAm[k]}。然而，可能無法達到必要條件
Figure 108114894-A0305-02-0033-27
，此係 因為此填充隨一階堆疊狀態而非位元流而變動。若一階堆疊狀態使用僅為正的 表示，則VAi(k)=-S1,i(k)對各i而言可為真。按定義，
Figure 108114894-A0305-02-0033-26
，且 VB[k]經定義為VB[k]=V[k]-VA[k]。在第一階段之後，獲得重分割{VA1(k)…VAm(k)}，但尚未正確地處理位元流。此外，存在待在不同單元DAC之中分布的餘項VB[k]。取決於相對的第一堆疊狀態填充及位元流目前值，VB[k]的值可大於或小於V[k]。步驟1240促進丟棄一階積分，以猶如其僅係一階堆疊般處置二階堆疊，且因此同樣藉由對其施加一階演算法來進行處理。
在1245中，在第二階段中，可將二階堆疊猶如其係一階堆疊般以一階填充演算法進行填充。一階填充演算法可係與1240中所用的相同的演算法，但取而代之地，將二階堆疊設定為待填充的堆疊，並將位元流設定為從1240獲得的VB[k]。來自步驟1240的所有其他一階機制可施加至步驟1245。在計算此填充後，可獲得相關聯的重分割陣列{VB1[k],…,VBm[k]}。關於每單元DAC之位元流最大限制而言，諸如，位元流限制應施加至兩值VBi[k]+VAi[k]的 總和而非僅用於各i的VBi[k]。此限制正確地侷限各單元DAC之輸入處的位元流。接著，所得之用於二階演算法的總體填充可係{V1[k],…,Vm[k]}，其中對 各i而言，方程式Vi[k]=VAi[k]+VBi[k]經驗證。此外，
Figure 108114894-A0305-02-0034-28
仍適用 於1245的情境內。
因此，在1240中，可抵消一階堆疊，並可修改位元流。接著，在1245中，二階堆疊之填充恰可如演算法700中之一階填充，但使用經修改的位元流。兩填充的總和可相加以得到在不同單元DAC中之位元流的最終重分割。
在一實施例中，可在相同的運算引擎內合併兩階段並導致純粹的組合邏輯方程式及計算，重分割將基於兩堆疊狀態及在任何給定的樣本k處之位元流立即計算。兩階段係分開描述以完整說明演算法1200，但兩階段可在無任何限制的情況下合併成由一單一計算引擎執行的單一階段。在另一實施例中，兩階段可保持為分開的階段，其中該等階段係串列或並列地定址及計算。兩階段不必然需要兩個時序階段，且因此在新的位元流輸入可得時可在相同事件或邊緣內並列地處理。取決於各設計的時序限制並取決於相關聯的晶粒大小限制，演算法1200可串列地或以組合邏輯實施。
在1250處，在第二階段結束處，可將所獲得之重分割陣列放置在各單元DAC之輸入處，使得重分割可在下一樣本處進行處理。在1255處，可執行堆疊之最終處理。可使用描述一階及二階處之標準積分的方程式來重計算堆疊值。對一階而言，下列方程式仍適用：S1,i[k]=S1,i[k-1]+Vi[k]。對二階而言，下列方程式適用：S2,i[k]=S2,i[k-1]+S1,i[k]。此等方程式可適用於每一i以獲得最終堆疊狀態S1[k]={S1,1[k]…S1,m[k]}及S2[k]={S2,1[k]…S2,m[k]}。僅在那時， 抵消全部填充排的程序可在一階及二階處發生於兩堆疊中。此定義堆疊之最終狀態，其將用以在k將增量時判定下一重分割。
在1260處，若必要，可處置二階堆疊之過載或溢位。當沒有足夠記憶體以成功積分值時，可發生溢位。若演算法無法收斂以用於抵消非線性的結果，則可發生溢位。取決於位元流及任何給定的樣本k處之一階及二階堆疊的狀態，二階堆疊之填充可導致不受侷限的堆疊值。此可對照堆疊記憶體的列數在其中總是可保持侷限在1之一階演算法700中之總是受侷限的操作。在一實施例中，未受侷限的堆疊值可藉由在發生溢位時重設二階堆疊來處置。在另一實施例中，未受侷限的堆疊值可藉由將堆疊值限制在一最大值來處置，近似於將堆疊如先進先出資料結構使用。接著可捨棄一堆疊的底部列以由頂部列置換，即使底部列未針對各i以相同值適當填充。因此，可引起未經補償的非線性，其將不會被記錄且在未來樣本中將不會被抵消。此可限制二階演算法的線性效能，且應最佳化晶粒大小(或記憶體大小)與非線性性能之間的權衡。可採用堆疊最大之大小，使得非理想餘項不超過非線性限制規格。
當二階堆疊之溢位將要發生時，演算法1200可返回至使用一較簡單的第一堆疊填充，代替1240至1245的兩階段程序。因此，1260可指定1240至1245的後續操作可由較簡單的一階填充替代執行，並僅考慮待填充的一階堆疊。若限制循環似乎頻繁發生或者若關鍵時序使一循序程序無法達成，則一階填充(諸如演算法700中所述者)可與演算法1200中之二階填充並列運行以致能從一者至另一者的簡單切換。將填充限制在單一階可更易於較快使第二堆疊過載。然而，當輸入類比值接近△Σ調變器之輸入處所允許的全規模最大值時，可需要將填充限制在單一階。在此等情況下，二階填充可強加太多限制而 不能計算適當的重分割。因此，在1260處，演算法1200可調整後續填充操作的優先次序以確保所欲的結果。此等可包括介入演算法1200之以其他方式定義的操作。例如，可進行介入以維持一階堆疊之執行之邊界。若重分割計算在一階堆疊中產生未受侷限的操作，則演算法1200可自動切換以使用較簡單的一階重分割操作。在藉由最後的特定策略(重設、FIFO、或任何其他溢位管理程序)來管理溢位之前，將填充限制在一階填充不會移除計算由所計算之重分割{V1[k],…,Vm[k]}產生之適當的二階堆疊積分結果的必要步驟。然而，可使一階堆疊受侷限在一列。取決於所分配之晶粒大小及記憶體元素，二階堆疊可侷限在一較大列數。
二階堆疊溢位在其中更易於發生之限制循環可對應於大絕對值位元流，其中單元DAC重分割具有有限的選擇數。此可藉由增加級數或階段數或者藉由限制ADC的類比輸入範圍使得位元流不顯示高值來改善。溢位事件之適當管理可導致擴大一階堆疊上之堆疊值的最大值(在一階演算法中限制在1個位元)。
圖13根據本揭露之實施例繪示二階演算法1200的實例操作。圖13繪示具有實例值的操作，其中m=6、V[k]=2，且堆疊記憶體狀態分別係S1[k]={S1,1[k],…,S1,6[k]}={0,0,1,1,1,0}及S2[k]={S2,1[k],…,S2,6[k]}={1,1,1,1,1,0}。在此實例中，單元DAC之混洗未圖示，但可已在先前執行。
在1302處，S1[k]及S2[k]可具有來自先前樣本的餘項及間隙，如圖13所示。
在1304處，可執行第一階段。一階堆疊可藉由施加-1填充來清空。第一階段抵消一階堆疊，並導致{VA1[k],…VA6[k]}={0,0,-1,-1,-1,0}之待 施加的重分割或填充。VA[k]可係-3，遵循規則
Figure 108114894-A0305-02-0037-29
。 VB[k]=V[k]-VA[k]=5在第二階段中將用於二階堆疊之位元流及一階填充。S2[k]在1304處可係未改變的。
在1306處，於第二階段中，二階堆疊係以一階填充演算法及位元流VB[k]填充。此導致施加以一階演算法判定的規則之重分割{VB1[k],…,VB6[k]}={1,1,1,1,0,1}。在1308處，最終重分割係計算為VA及VB重分割的總和：{V1[k],…,V6[k]}={1,1,0,0,-1,1}。此重分割滿足方程式：
Figure 108114894-A0305-02-0037-35
。一旦獲得此重分割，在1310處，可發生最終一階及二階堆疊的運算，且在1312處，亦可發生全部排的抵消。此導致最終堆疊狀態：S1[k+1]={S1,1[k+1],…,S1,6[k+1]}={1,1,1,1,0,1}及S2[k+1]={S2,1[k+1],…,S2,6[k+1]}={1,1,1,1,0,0}。位元流重分割可接著針對下一樣本放置在各單元DAC的輸入處以繼續進行，並可更新堆疊記憶體使得將處理下一樣本。
圖14A及圖14B根據本揭露之實施例繪示二階演算法1200之進一步實例操作。圖14繪示在二階堆疊上偵測到過載的情況。描繪兩種可行的過載管理策略。圖14中之實例係一特定情況，其中m=6、V[k]=V[k+1]=12。如先前所述，若位元流值V[k]等於所允許的最大值(V[k]=2m)，則重分割等於用於各單元DAC之最大值輸入。此外，無論一階與二階堆疊的狀態，{V1[k],…,V6[k]}={2,2,2,2,2,2}。在此情況下，可藉由單純堆疊先前狀態的S1及S2列來獲得堆疊S2，此係因為位元流積分將導致非線性餘項無變化。所有加上的排均已滿，因此此等均被抵消。在圖14之實例中，在1402處，堆疊之起始點係：S1[k]={S1,1[k],…,S1,6[k]}={0,0,1,1,1,0}及S2[k]={S2,1[k],…, S2,6[k]}={1,1,1,1,1,0}。接著可施加二階演算法1300，其中在1402處，樣本k+1處之下一狀態經計算等於：S1[k+1]={S1,1[k+1],…,S1,6[k+1]}={0,0,1,1,1,0}及S2[k+1]={S2,1[k+1],…,S2,6[k+1]}={1,1,2,2,2,0}。堆疊S2現表示在兩列上，此係因為此等列中無任何一者可被抵消。
在圖14之實例中，V[k+1]=12。據此，在1406處，相同的重分割{2,2,2,2,2,2}經判定，且因此用於k+2樣本的堆疊值經計算等於S1[k+2]={S1,1[k+2],…,S1,6[k+2]}={0,0,1,1,1,0}及S2[k+2]={S2,1[k+2],…,S2,6[k+2]}={1,1,3,3,3,0}。然而，在此實例中，二階堆疊係侷限在等於2列之一值，因此堆疊之任何整數元素的最大值係2。行3、4、及5顯示過載。此過載偵測需要適當管理，此係因為堆疊S2的記憶體無法保持大於其預先定義之最大值的值(在此情況下，最大值等於+2)。
在圖14中，描繪用於過載管理之兩個可行策略。在1408處之第一策略係移除堆疊的最底部列並在記憶體中僅記錄及保持頂部列。此導致堆疊S2記憶體狀態之修改現減少為：S2[k+2]={S2,1[k+2],…,S2,6[k+2]}={0,0,2,2,2,0}。結果，第二階段處之積分非線性將永不被最終化且因此永不被抵消。可藉由在未由演算法抵消或以其他方式處置的情況下出現的一非線性餘項表現一過載。此條件可藉由將堆疊記憶體定大小為較大來管理，如先前所解釋者。
在1410處之策略係完全重設堆疊，並在重設後僅保持新的堆疊狀態。此導致新的記憶體狀態：在所描繪的實例中係S2[k+2]={S2,1[k+2],…,S2,6[k+2]}={0,0,1,1,1,0}。此策略導致較不準確的非線性移除，但較容易實施。 可實施其他策略以管理過載情況，但其等在任何情況中都將導致無法進一步管理並移除的非線性積分，此係因為記憶體在第二堆疊上受到限制。
可藉由加上與總和階一樣多的堆疊來將演算法擴充至大於二階。可藉由實施具有下列類型之類似的兩階段程序來建構n階演算法：(1)抵消N-1個第一堆疊的堆疊；(2)獲得一第一重分割，調整位元流；(3)填充最後的第N個堆疊以獲得第二重分割；(4)加總兩個所獲得之重分割；及(5)藉由在過載發生時於各堆疊上實施完全重設或FIFO來管理最後的過載。堆疊的大小可由於積分程序而隨著階數以指數方式增長，因此根據類比△Σ迴路中的積分數，有限的階數係較佳的。可優先完成N-1個堆疊的抵消，此係因為隨著積分數升高，其可越來越難以抵消堆疊以及將非線性維持在一小值。
已就一或多個實施例而論描述本揭露，且應理解，除了明確陳述者外，許多同等案、替代案、變化案及修改案係可行的且在本揭露之範疇內。雖然本揭露易受各種修改及替代形式，其特定實例實施例已顯示在圖式中且在本文中詳細描述。然而，應當理解，本文描述之具體實例性實施例非意欲將本揭露限制於本文所揭露的具體形式。
100‧‧‧類比轉數位轉換器(ADC)
102‧‧‧類比輸入電壓
104‧‧‧輸出位元流/輸出/類比迴路濾波器
106‧‧‧類比域
108‧‧‧數位域
110‧‧‧類比迴路濾波器
112‧‧‧回授DAC/DAC
114‧‧‧量化器
U‧‧‧信號
V‧‧‧位元流
V’‧‧‧類比輸出
Y‧‧‧輸出信號

Claims (20)

  1. 一種數位轉類比轉換器(digital to analog converter,DAC)，其包含：一加總電路；至少兩個並聯連接之單元DAC，其中：各單元DAC：包括一單元DAC輸入；經組態以與一時脈信號同步之一固有線性方式輸出與其單元DAC輸入成比例之一類比值；當與該DAC之其他單元DAC相比時包括一增益失配；該加總電路經組態以加總該等單元DAC之輸出，及將該總和輸出以作為該DAC的輸出；及一計算電路，其經組態以：接收根據該時脈信號取樣之DAC輸入的複數個連續樣本；針對所接收之各樣本，基於對該等單元DAC之輸入的先前分割而分割對該等單元DAC之DAC輸入之該樣本，使得該等單元DAC輸入之一總和等於該DAC之一輸入；使用複數個連續DAC輸出的積分抵消由該等單元DAC之該等增益失配所導致之該DAC之輸出之積分非線性；及通過一遞迴n階分割演算法分割對該等單元DAC之DAC輸入之樣本，其中n大於一，針對各DAC輸入，包括組態該計算電路以： 判定該DAC輸入之一第一分割，該第一分割將抵消一(n-1)階先前積分非線性；運算DAC輸入之該第一分割之一等效DAC輸入；將該等效DAC輸入加至該DAC輸入以獲得一總DAC輸入；使用一一階演算法以將該總DAC輸入施加至該等單元DAC之該等輸入以抵消一n階先前積分非線性及產生DAC輸入之一第二分割；加總DAC輸入之該第一分割與DAC輸入之該第二分割以產生一最終分割，該最終分割係待用作對該等單元DAC的輸入以用於該DAC輸入之一目前樣本；及基於DAC輸入之該最終分割運算各階積分處的非線性餘項。
  2. 如請求項1之DAC，其中該計算電路進一步經組態以藉由以連續輸入的平均值分割DAC輸入來抵消該DAC的非線性，使得各階積分處的各單元DAC輸入針對該分割演算法中所定義的各階積分接收一相同的輸入積分值。
  3. 如請求項1之DAC，其中：待由各單元DAC輸出的該等類比值包括與其單元DAC輸入成比例之待轉移的一電荷；且該DAC的該輸出等於由該等單元DAC所轉移之電荷的一總和。
  4. 如請求項1之DAC，其中該計算電路進一步經組態以：在藉由將非線性積分至一n階來抵消該DAC之非線性之一分割演算法期間，判定結果無法收斂；在判定結果無法收斂時，執行另一分割演算法以藉由將非線性積分至低於該n階的一階來抵消該DAC之非線性。
  5. 如請求項4之DAC，其中該計算電路進一步經組態以在執行該另一演算法以藉由將非線性積分至低於該n階的該階來抵消該DAC之非線性之後，再使用該演算法以藉由將非線性積分至該n階來抵消該DAC之非線性。
  6. 如請求項1之DAC，其中該計算電路進一步經組態以定義分割之一順序，其中單元DAC係以根據所定義的該順序之一優先次序從該DAC輸入被指派輸入。
  7. 如請求項6之DAC，其中該計算電路進一步經組態以在對該等單元DAC之DAC輸入的連續分割之間混洗所定義的該順序，該混洗經組態以破壞該DAC之輸出的週期性。
  8. 如請求項6之DAC，其中：該計算電路進一步經組態以存取待由分割演算法使用之用於各階積分的一記憶體；各記憶體包括記憶體位置之一二維陣列；各二維陣列的各行經組態以表示各單元DAC；且在各階積分處，該二維陣列的各列經組態以表示在該階積分處之該等單元DAC輸入的一積分值或在該階積分處所積分之各單元DAC輸出之該非線性餘項的一表示。
  9. 如請求項8之DAC，其中針對非線性之一一階積分，記憶體位置之該二維陣列可經組態以表示每行具有一單一位元之一給定單元DAC輸入。
  10. 如請求項8之DAC，其中該計算電路進一步經組態以：判定以一分割演算法針對一給定階積分對各單元DAC輸入提供該相同積分值的嘗試將不成功，及導致一記憶體溢位； 基於該等嘗試將不成功的該判定而重設表示該給定階積分非線性餘項之該二維陣列的一或多個列，使得移除該記憶體溢位。
  11. 如請求項10之DAC，其中該計算電路進一步經組態以：判定以一n階分割演算法針對一給定階積分對各單元DAC輸入提供該相同積分值的嘗試將不成功；及執行一(n-1)階分割演算法以提供在該(n-1)階處之該等非線性餘項的一抵消。
  12. 如請求項8之DAC，其中：用於該DAC之一給定輸入經組態以一輸入計數表示，其中該輸入計數的個別元素表示待由一給定單元DAC轉換之一值，且該輸入計數的元素係指派至一給定單元DAC；且該計算電路經組態以分割對該等單元DAC之DAC輸入之樣本以藉由下列來指派輸入至單元DAC：根據分割之該所定義順序而以該輸入計數的一元素連續填充該等二維陣列中之一者的記憶體位置直到該輸入計數的所有元素係指派至記憶體位置；其中對該等二維陣列中之該者的該等記憶體位置所進行的該填充係逐行加總至一空的一維陣列以獲得對單元DAC之該DAC輸入之一分割；其中該填充經組態以抵消該等二維陣列中的非線性餘項。
  13. 如請求項12之DAC，其中該計算電路經組態以一逐一循序順序的方式執行該填充。
  14. 如請求項12之DAC，其中該計算電路係經組態以藉由基於分割及該等二維陣列的目前狀態加總非線性之餘項來執行後續階積分的填充。
  15. 如請求項12之DAC，其中該計算電路進一步經組態以：針對一給定DAC輸入判定用於一個別單元DAC之一最大輸入範圍；判定用於該個別單元DAC的一行是否已以針對該給定DAC輸入之該輸入計數的元素提出以達到該最大輸入範圍；及基於該行已達到用於該給定DAC輸入之該最大輸入範圍的一判定而省略用於該給定DAC輸入之該行的進一步填充。
  16. 如請求項12之DAC，其中該計算電路進一步經組態以在填充該等二維陣列之其他列之前填充該等二維陣列之未經填充的底部列。
  17. 如請求項12之DAC，其中該計算電路進一步經組態以：判定該等二維陣列之一給定行是否在一給定DAC輸入期間經填充至容量；及基於該給定行經填充至容量之該判定而省略用於該給定DAC輸入之該行的進一步填充。
  18. 如請求項12之DAC，其中該計算電路進一步經組態以在嘗試填充該等二維陣列之一給定行中之一記憶體位置時，判定該給定行是否已經阻止接受以元素之進一步填充。
  19. 如請求項12之DAC，其中該計算電路進一步經組態以在以一給定DAC輸入填充該等二維陣列之該等記憶體位置之後完全清除該等二維陣列的經填充列。
  20. 一種具有二階動態加權平均演算法(second order dynamic weighted averaging algorithm)之數位轉類比轉換方法，其包含：存取至少兩個並聯連接之單元DAC，其中各單元DAC：包括一單元DAC輸入；經組態以與一時脈信號同步之一固有線性方式輸出與其單元DAC輸入成比例之一類比值；及當與該DAC之其他單元DAC相比時包括一增益失配；加總該等單元DAC之輸出，及將該總和輸出以作為該DAC的輸出；接收根據該時脈信號取樣之DAC輸入的複數個連續樣本；針對所接收之各樣本，基於對該等單元DAC之輸入的先前分割而分割對該等單元DAC之DAC輸入之該樣本，使得該等單元DAC輸入之一總和等於該DAC之一輸入；使用複數個連續DAC輸出的積分抵消由該等單元DAC之該等增益失配所導致之該DAC之輸出之積分非線性；及通過一遞迴n階分割演算法分割對該等單元DAC之DAC輸入之樣本，其中n大於一，針對各DAC輸入，包括：判定該DAC輸入之一第一分割，該第一分割將抵消一(n-1)階先前積分非線性；運算DAC輸入之該第一分割之一等效DAC輸入；將該等效DAC輸入加至該DAC輸入以獲得一總DAC輸入；使用一一階演算法以將該總DAC輸入施加至該等單元DAC之該等輸入以抵消一n階先前積分非線性及產生DAC輸入之一第二分割； 加總DAC輸入之該第一分割與DAC輸入之該第二分割以產生一最終分割，該最終分割係待用作對該等單元DAC的輸入以用於該DAC輸入之一目前樣本；及基於DAC輸入之該最終分割運算各階積分處的非線性餘項。
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