TWI819692B

TWI819692B - 電子裝置

Info

Publication number: TWI819692B
Application number: TW111125688A
Authority: TW
Inventors: 楊家麟; 陳勝男; 樊光明; 李冠鋒; 樂瑞仁; 黃進明
Original assignee: 群創光電股份有限公司
Priority date: 2022-07-08
Filing date: 2022-07-08
Publication date: 2023-10-21
Also published as: TW202404055A

Abstract

本揭露提供了一種電子裝置，其包括一電子單元、一電路層以及一接合墊。電子單元包括一晶片、一絕緣層以及一第一導體層。絕緣層設置在晶片上，絕緣層具有一第一開孔，且第一導體層設置在第一開孔內。電路層與電子單元對應設置，電路層包括一第二開孔以及設置在第二開孔內的一第二導體層，且接合墊接觸第二導體層並電性連接電子單元。第一導體層具有第一高度，第二導體層具有第二高度，且第一高度對第二高度的比值是大於或等於0.1並小於或等於0.9。

Description

電子裝置

本揭露涉及一種電子裝置，且特別係有關於一種包括半導體封裝結構的電子裝置。

近年來，隨著電子裝置變得越來越小，同時需要將更多元件整合至電子裝置中，元件間的電路層設計與品質將影響電子裝置的效能。在電路層的結構中，散熱的效果影響了電子裝置的效能。因此，如何同時具有好的訊號傳遞效果以及好的散熱效果為亟需進一步研究的議題。

本揭露的一個實施例提供了一種電子裝置，其包括一電子單元、一電路層以及一接合墊。電子單元包括一晶片、一絕緣層以及一第一導體層。絕緣層設置在晶片上，絕緣層具有一第一開孔，且第一導體層設置在第一開孔內。電路層與電子單元對應設置，電路層包括一第二開孔以及設置在第二開孔內的一第二導體層，且接合墊接觸第二導體層並電性連接電子單元。第一導體層具有一第一高度，第二導體層具有一第二高度，且第一高度對第二高度的一比值大於或等於0.1並小於或等於0.9。

1:電子裝置

10,10A,10B:電子單元

100:封裝層

1020,1022,1024,1100,1102,1104,1106,1108:接合墊

104:晶片

1002,1004,1040,1064:表面

106,114:絕緣層

1060,1140:側壁

1062:底面

1080,1082,1084,1086,1088,1200,1202,1204,1300,1302,1304,1306,1400,1402:開孔

1120,1122,1124,1126,1128,1160,1162,1164,1166,1168,1180,1182,1184,1320,1322,1324,1326,1340,1342,1344,1420,1422,1440,1442,1444,1446:導體層

1142:頂面

122,126:黏著層

124,128:載板

1360,1362,1364,1380,1382,1384:導體結構

146C:半導體層

146D:汲極

146G:閘極

146S:源極

20:電路層

30:電子組件

DR1,DR2:方向

DT1:距離

DT2:厚度

R:凹陷

RX:區域

T1-T3:高度

W1,W3:底部寬度

W2,W4:頂部寬度

θ1,θ2:夾角

圖1所示為第一實施例的電子裝置的剖面示意圖。

圖2所示為圖1中區域RX的放大示意圖。

圖3至圖7所示為第二實施例的電子裝置的製作方法的剖面示意圖。

圖8所示為第三實施例的電子裝置的剖面示意圖。

圖9所示為第四實施例的電子裝置的剖面示意圖。

通過參考以下的詳細描述並同時結合附圖可以理解本揭露，須注意的是，為了使讀者能容易瞭解及圖式的簡潔，本揭露中的多張圖式只繪出電子裝置或電子裝置的一部分，且圖式中的特定元件並非依照實際比例繪圖。此外，圖中各元件的數量及尺寸僅作為示意，並非用來限制本揭露的範圍。

本揭露通篇說明書與後附的請求項中會使用某些詞彙來指稱特定元件。本領域技術人員應理解，電子設備製造商可能會以不同的名稱來指稱相同的元件。本文並不意在區分那些功能相同但名稱不同的元件。在下文說明書與請求項中，「含有」與「包括」等詞為開放式詞語，因此其應被解釋為「含有但不限定為...」之意。

應了解到，當元件或膜層被稱為在另一個元件或膜層「上」、「設置」在另一個元件或膜層「上」或「連接到」另一個元件或膜層時，它可以直接在此另一元件或膜層上或直接連接到此另一元件或層，或者兩者之間存在有插入的元件或膜層(非直接情況)。相反地，當元件被稱為「直接」在另一個元件或膜層「上」、「直接設置」在另一個元件或膜層「上」或「直接連接到」另一個元件或膜層時，兩者之間不存在有插入的元件或膜層。此外，不同元件之間的設置關係可依圖式的內容來解釋。

電性連接可以是直接連接或是間接連接。兩元件的電性連接可以是直接接觸以傳輸電訊號，兩者之間未有其他元件。兩元件的電性連接亦可透過兩者之間的元件中介橋接以傳輸電訊號。電性連接亦可稱為耦接。

雖然術語第一、第二、第三...可用以描述多種組成元件，但組成元件並不以此術語為限。此術語僅用於區別說明書內單一組成元件與其他組成元件。請求項中可不使用相同術語，而依照請求項中元件宣告的順序以第一、第二、第三...取代。因此，在下文說明書中，第一組成元件在請求項中可能為第二組成元件。

根據本揭露實施例，可使用光學顯微鏡(optical microscopy，OM)、掃描式電子顯微鏡(scanning electron microscope，SEM)、薄膜厚度輪廓測量儀(α-step)、橢圓測厚儀、或其它合適的方式量測各元件的寬度、厚度、高度或面積、或元件之間的距離或間距。詳細而言，根據一些實施例，可使用掃描式電子顯微鏡取得包含欲量測的元件的剖面結構影像，並量測各元件的寬度、厚度、高度或面積、或元件之間的距離或間距，並透過合適的方法(例如：積分)獲得元件體積。

術語「大約」、「等於」、「相等」或「相同」、「實質上」或「大致上」一般解釋為在所給定的值20%以內的範圍，或解釋為在所給定的值的10%、5%、3%、2%、1%或0.5%以內的範圍。

須知悉的是，以下所舉實施例可以在不脫離本揭露的精神下，將數個不同實施例中的技術特徵進行替換、重組、混合以完成其他實施例。

本揭露的電子裝置可包括半導體封裝元件、顯示裝置、天線裝置、觸控顯示裝置(touch display)、曲面顯示裝置(curved display)或非矩形顯示裝置(free shape display)，但不以此為限。電子裝置可為可彎折或可撓式電子裝置。電子裝置可包括拼接電子裝置，但不以此為限。電子裝置可例如包括發光二極體、液晶(liquid crystal)、螢光(fluorescence)、磷光(phosphor)、其它合適的顯示介質或前述之組合，但不以此為限。發光二極體可例如包括有機發光二極體(organic light-emitting diode，OLED)、無機發光二極體(inorganic light-emitting diode，LED)、次毫米發光二極體(mini-light-emitting diode，mini LED)、微發光二極體(micro-light-emitting diode，micro-LED)、量子點(quantum dots，QDs)發光二極體(可例如為QLED、QDLED)、其他適合之發光二極體或上述的任意排列組合，但不以此為限。

電子裝置中的電子單元可包括被動元件與主動元件，例如包括積體電路(integrated circuit)、電容(capacitor)、電阻(resistor)、電感(inductor)、二極體 (diode)、電晶體(transistor)等。二極體可例如包括發光二極體(light-emitting diode)或光電二極體(photodiode)。感測裝置可例如為用於偵測電容變化、光線、熱能或超聲波的感測裝置，但不以此為限。

天線(antenna)裝置可例如是液晶天線或其他種類的天線類型，但不以此為限。天線裝置可例如包括拼接天線裝置，但不以此為限。需注意的是，電子裝置可為前述之任意排列組合，但不以此為限。此外，電子裝置的外型可為矩形、圓形、多邊形、具有彎曲邊緣的形狀或其他適合的形狀。電子裝置可以具有驅動系統、控制系統、光源系統、層架系統...等週邊系統以支援顯示裝置、天線裝置或拼接裝置。本揭露的電子裝置可例如是半導體封裝元件，但不以此為限。

以下圖式中標出了一方向DR1和一方向DR2。方向DR2可為電子裝置1中的法線方向，但不以此為限。方向DR1可垂直於方向DR2。以下圖式可依據方向DR1和方向DR2來描述結構的空間關係。

請參考圖1，其所示為第一實施例的電子裝置的剖面示意圖。電子裝置1可包括一封裝層100、一電子單元10、一電路層20、一接合墊1020以及一接合墊1022，但不以此為限。電子單元10可設置在封裝層100內，且電子單元10的一上表面可以是被暴露的或是未被封裝層100覆蓋，使得電子單元10可和電路層20相連接。

封裝層100可包括絕緣材料，絕緣材料可包括有機絕緣材料，而有機絕緣材料可包括環氧樹脂(epoxy)、環氧樹脂模製化合物(epoxy molding compound，EMC)、增層膜(Ajinomoto Build-up Film，ABF)、聚醯亞胺(polyimide，PI)或其他適合的有機絕緣材料，但不以此為限。

封裝層100圍繞電子單元10，舉例而言，在一剖視圖中，封裝層100至少接觸電子單元10的側表面，封裝層100可減少環境中水氧對電子單元10的影響，但不以此為限。

電子單元10可包括一晶片104、一絕緣層106、一導體層1120、一導體層1122以及一導體層1124，但不以此為限。晶片104可包括電容、電阻、電感、二極體晶片(chip)或半導體晶粒(die)，而二極體晶片可包括有機發光二極體(OLED)、次毫米發光二極體(mini LED)、微發光二極體(micro-LED)或量子點發光二極體(QLED或QDLED)，但不以此為限。晶片104可包括一接合墊1100、一接合墊1102和一接合墊1104，但晶片104的接合墊的數量並不以此為限。

絕緣層106可設置在晶片104上。例如，絕緣層106可設置在晶片104的表面1040上並暴露出接合墊1100、接合墊1102和接合墊1104。絕緣層106可具有一開孔1080、一開孔1082及一開孔1084，但絕緣層106的開孔的數量並不以此為限。開孔1080可設置在接合墊1100上並可暴露出接合墊1100的一部分的表面，開孔1082可設置在接合墊1102上並可暴露出接合墊1102的一部分的表面，而開孔1084可設置在接合墊1104上並可暴露出接合墊1104的一部分的表面。

導體層1120可設置在開孔1080內，且導體層1120可電性連接接合墊1100。導體層1122可設置在開孔1082內，且導體層1122可電性連接接合墊1102。導體層1124可設置在開孔1084內，且導體層1124可電性連接接合墊1104。在一些實施例中，導體層1120可和接合墊1100直接接觸，導體層1122可和接合墊1102直接接觸，且導體層1124可和接合墊1104直接接觸，但不以此為限。

設置在絕緣層106中的開孔內的導體層也可稱作插塞或接觸件。在一些實施例中，導體層1120與接合墊1100可提供接地電位(ground)或浮動電位(floating)，但不以此為限。

以導體層1124為例，導體層1124包括一頂部寬度W2和一底部寬度W1，頂部寬度W2可大於底部寬度W1，且底部寬度W1對頂部寬度W2的比值可以是大於0.3並小於0.8(即0.3<W1/W2<0.8)。導體層1124的底部寬度W1可以是與接合墊1104接觸的導體層1124的一底面的寬度，而導體層1124的頂部寬度W2可以是與上方的一導體層1164接觸的導體層1124的一頂面的寬度。

在本揭露中，寬度可以是透過沿方向DR1量測所得到，但不以此為限。在一些實施例中，底部寬度W1可為約12微米(micrometer，μm)，但不以此為限。

此外，導體層1124具有一高度T1，且高度T1對底部寬度W1的比值可以是大於或等於1並小於或等於4.5(即1

T1/W1

4.5)。導體層1124的高度T1可以是導體層1124的底面和頂面在方向DR2上的距離。在本揭露中，高度可以是透過沿方向DR2量測所得到，但不以此為限。導體層1120和導體層1122也可具有和導體層1124相同的特徵。

電路層20可與電子單元10對應設置並可設置在電子單元10上。電路層20可例如是重佈層(redistribution layer，RDL)，但不以此為限。電路層20可包括一絕緣層114、一導體層1160、一導體層1162、導體層1164、一導體層1180以及一導體層1182，但不以此為限。電路層20可進一步包括電晶體、電容、電阻、天線單元或其他電子元件。

根據一些實施例，電子元件可透過導體層電性連接晶片104，但不以此為限。電子元件可進一步包括基板與形成在基板上的電路層，其中基板可包括聚醯亞胺、玻璃或矽基板，但不以此為限。電路層可包括主動元件與被動元件，但不以此為限。

導體層1160、導體層1162和導體層1164可設置在絕緣層114內。導體層1160可設置在導體層1120上並可電性連接導體層1120，導體層1162可設置在導體層1122上並可電性連接導體層1122，且導體層1164可設置在導體層1124上並可電性連接導體層1124。在一些實施例中，導體層1160可和導體層1120直接接觸，導體層1162可和導體層1122直接接觸，且導體層1164可和導體層1124直接接觸，但不以此為限。

導體層1160、導體層1162和導體層1164可沿著垂直於方向DR2的一方向(如方向DR1)延伸，但不以此為限。設置在絕緣層106中的水平延伸的導體層也可稱作導體線路，但不以此為限。

以導體層1164為例，導體層1164具有一高度T3，且高度T3可大於或等於高度T1(即T1

T3)。導體層1164的高度T3可以是導體層1164的一底面和一頂面在方向DR2上的距離。舉例而言，導體層1164的底面可和絕緣層106接觸，而導體層1164的頂面可和絕緣層114接觸。導體層1160和導體層1162也可具有和導體層1164相同的特徵。

電路層20可包括一開孔1200及一開孔1202設置在絕緣層114內。開孔1200可設置在導體層1160上並可暴露出導體層1160的一部分的表面，且開孔1202可設置在導體層1164上並可暴露出導體層1164的一部分的表面。

導體層1180可設置在開孔1200內，且導體層1180可電性連接導體層1160。導體層1182可設置在開孔1202內，且導體層1182可電性連接導體層1164。在一些實施例中，導體層1180可和導體層1160直接接觸，且導體層1182可和導體層1164直接接觸，但不以此為限。根據一些實施例，導體層1180和導體層1182可例如為金屬接合墊(under bump metallization，UBM)。

以導體層1182為例，導體層1182包括一頂部寬度W4和一底部寬度W3，頂部寬度W4和底部寬度W3可大約相等，且底部寬度W3對頂部寬度W4的比值可以是大於0.7並小於1.2(即0.7<W3/W4<1.2)。在一些實施例中，由於導體層1182會用來電性連接接合墊1022，因此導體層1182可具有較大的頂部寬度W4。

導體層1182的底部寬度W3可以是與下方導體層(如導體層1164)接觸的導體層1182的一底面的寬度，而導體層1182的頂部寬度W4可以是與上方的接合墊1022接觸的導體層1182的一頂面的寬度。

根據一些實施例(如圖1、圖2)，導體層1180的上表面和導體層1182的上表面可具有凹陷(recess)R，使得部分導體層1180的上表面和導體層1182的上表面低於絕緣層114的上表面。透過導體層1180的上表面和導體層1182的上表面具有凹陷R的設計，可提升接合墊的設置於導體層時的精準度，但不限於此。

另根據一些實施例(如圖5至圖9)，導體層1180的上表面和導體層1182的上表面可為平面而不具有凹陷，使得絕緣層114的上表面可與導體層1180的上表面和導體層1182的上表面大致齊平，但不限於此。

在一些實施例中，頂部寬度W4可大於底部寬度W3，底部寬度W3可大於頂部寬度W2，且頂部寬度W2可大於底部寬度W1，但不以此為限。此外，導體層1124的底部寬度W1對頂部寬度W2的比值可小於導體層1182的底部寬度W3對頂部寬度W4的比值(即(W1/W2)<(W3/W4))。

導體層1182具有一高度T2，且高度T2對頂部寬度W4的比值可以是大於或等於0.2並小於或等於0.5(即0.2

T2/W4

0.5)。導體層1182的高度T2可以是導體層1182的底面和頂面在方向DR2上的最大距離。導體層1180也可具有和導體層1182相同的特徵。

導體層1124的高度T1可小於導體層1182的高度T2，且導體層1124的高度T1對導體層1182的高度T2的比值可以是大於或等於0.1並小於或等於0.9(即0.1

T1/T2

0.9)。

在一些實施例中，晶片104可包括微控制器(microcontroller，MCU)、中央處理器(central processing unit，CPU)、圖形處理器(graphics processing unit)、特定應用積體電路(application specific integrated circuit，ASIC)、現場可程式化邏輯閘陣列(field programmable gate array，FPGA)或上述的組合，但不以此為限。

當此類晶片包括高密度的接合墊時，高度T1可大於或等於2微米並小於或等於4.5微米，高度T2可大於或等於5微米並小於或等於20微米，高度T3可大於或等於2微米並小於或等於10微米，但不以此為限。

在一些實施例中，晶片104可包括電源管理積體電路(power management integrated circuit，PMIC)、類比積體電路(analog integrated circuit)或上述的組合，但不以此為限。當此類晶片包括低密度的接合墊時，高度T1可大於或等於5微米並小於或等於20微米，高度T2可大於或等於25微米並小於或等於60微米，高度T3可大於或等於10微米並小於或等於30微米，但不以此為限。

此外，導體層1124可包括一側壁1060，絕緣層106可包括一底面1062，側壁1060可與底面1062連接，且側壁1060和底面1062之間可具有一夾角θ1。導體層1182可包括一側壁1140，導體層1164可包括一頂面1142，側壁1140可與頂面1142連接，且側壁1140和頂面1142之間可具有一夾角θ2，且夾角θ1可小於夾角θ2。導體層1120、導體層1122和導體層1180也可具有相同的特徵。

接合墊1020可設置在導體層1180上，且接合墊1020可電性連接導體層1180。接合墊1022可設置在導體層1182上，且接合墊1022可電性連接導體層1182。在一些實施例中，接合墊1020可接觸(如直接接觸)導體層1180，且接合墊1022可接觸(如直接接觸)導體層1182，但不以此為限。

在本實施例中，導體層1120、導體層1122和導體層1124的高度T1可小於導體層1180和導體層1182的高度T2，由於高度T1較小，可使得晶片104產生的熱可透過短距離並可在短時間內傳導到外部的導體層(如導體層1182)，並可減少熱聚集在最靠近晶片104的導體層(如導體層1124)。藉此，可提升電子裝置1的散熱效果，進而可減少電子裝置1因高溫而降低效能的機率。

導體層1160、導體層1162和導體層1164的高度T3可大於導體層1120、導體層1122和導體層1124的高度T1，因此導體層1160、導體層1162和導體層1164可具有較低的阻抗(resistance)。由於導體層1160、導體層1162和導體層1164可用作橫向延伸的導體線路，因此較低的阻抗可提升訊號傳送的效率。

由於導體層1180和導體層1182可作為電路層20中的最外部導電層，並可用於電性連接接合墊1020和接合墊1022，因此導體層1180和導體層1182需要較佳的電性連接能力。當導體層1182的底部寬度W3對頂部寬度W4的比值可大於0.7並小於1.2時，所述比值可大於導體層1124的底部寬度W1對頂部寬度W2的比值且夾角θ1可小於夾角θ2。此時，導體層1182可具有接近直筒的形狀並可具有較佳的訊號傳送的效率。

在一些實施例中，絕緣層106和絕緣層114可包括有機絕緣材料、無機絕緣材料或上述的組合，但不以此為限。有機絕緣材料可包括聚醯亞胺(polyimide，PI)、感光聚醯亞胺(photosensitive polyimide，PSPI)、環氧樹脂(epoxy)、其他適合的有機絕緣材料或上述的組合，但不以此為限。無機絕緣材料可包括氧化鋁(aluminum oxide)、氧化矽(silicon dioxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、其他適合的無機絕緣材料或上述的組合，但不以此為限。

在一些實施例中，絕緣層106或絕緣層114可包括填充材(filler)，填充材的材料可包括氧化鋁、氧化矽或碳化矽(silicon carbide)、其他適合的材料或上述的組合，但不以此為限。其中，填充材的粒徑大於等於0.5微米且小於等於20微米，但不以此為限。

在一些實施例中，接合墊1100、接合墊1102和接合墊1104的材料可包括鋁或其他適合的金屬材料，但不以此為限。接合墊1020和接合墊1022的材料可包括錫(tin)、銅(copper)、鎳(nickel)、銀(silver)、其他適合的金屬或上述的組合，但不以此為限。

請參考圖2，其所示為圖1中區域RX的放大示意圖。在一些實施例中，導體層可包括多層結構，但不以此為限。以導體層1180為例，導體層1180可包括一導體結構1360、一導體結構1362及一導體結構1364，但導體結構的數量並不以此為限。導體結構1362可設置於導體結構1360上，而導體結構1364可設置於導體結構1362與接合墊1020之間。

導體結構1362沿方向DR2在一水平面上的投影長度可大於導體結構1360沿方向DR2在水平面上的投影長度。導體結構1364沿方向DR2在一水平面上的投影長度可大於導體結構1360沿方向DR2在水平面上的投影長度。

導體層1160可包括一導體結構1380、一導體結構1382及一導體結構1384，但不以此為限。導體結構1382可設置於導體結構1380上，而導體結構1384可設置於導體結構1382與導體層1180之間。導體結構1384沿方向DR2在水平面上的投影長度可大於導體結構1380沿方向DR2在水平面上的投影長度。

導體結構1364和導體結構1384的電阻率(resistivity，Ω*m)可不同於導體結構1362和導體結構1382的電阻率，且導體結構1362和導體結構1382的電阻率可不同於導體結構1360和導體結構1380的電阻率。舉例而言，導體結構1364的電阻率可小於導體結構1360的電阻率。導體結構1384的電阻率可大於導體結構1380的電阻率。

舉例而言，導體結構1360和導體結構1380可包括晶種層，其材料可包括鈦，但不以此為限。導體結構1362和導體結構1382可包括晶種層，其材料可包括銅，但不以此為限。導體結構1364和導體結構1384可包括電鍍層，其材料可包括銅，但不以此為限。

在一些實施例中，絕緣層106的一表面1064和封裝層100的一表面1002可不共平面，但不以此為限。舉例而言，在方向DR2上，絕緣層106可具有一厚度DT2，表面1064和表面1002之間可具有一距離DT1，且距離DT1可約為厚度DT2的十分之一，但不以此為限。

由於表面1064和表面1002可不共平面，因此可形成一階梯結構。當其他膜層形成在絕緣層106和封裝層100上時，此設計可提供錨定(anchor)的效果，例如可提高結構中的連接強度。

如圖1和圖2，在本實施例中，導體層1160和導體層1164可自絕緣層106的表面1064延伸到封裝層100的表面1002上，但不以此為限。當距離DT1約為厚度DT2的十分之一時，可減少導體層1160和導體層1164因表面1064和表面1002之間的落差過大而導致斷裂的機會。在一些實施例中，導體層1160和導體層1164可未延伸到封裝層100的表面1002上。

在一些實施例中，導體層1160和導體層1164重疊絕緣層106與封裝層100，舉例而言，導體層1160和導體層1164可沿著方向DR1自絕緣層106的表面1064延伸到封裝層100的表面1002，其中絕緣層106表面1064可具有弧角設計，但不以此為限。透過絕緣層表面具有弧角，可降低導體層破裂風險，進一步並增加接觸表面積，提升電子裝置接著力，但不以此為限。

本揭露的電子裝置並不以上述實施例為限。下文將繼續揭示本揭露之其他實施例，然而為了簡化說明並突顯各實施例之間的差異，下文中使用相同標號標注相同元件，並不再對重覆部分作贅述。此外，以上所介紹的電子裝置的特徵和功效可應用於其他實施例中。

請參考圖3至圖7，其所示為第二實施例的電子裝置的製作方法的剖面示意圖。在圖3的步驟中，一電子單元10A和一電子單元10B的開孔1080和開孔1084內可尚未形成導體層，且本實施例的電子單元10A和電子單元10B可不具有圖1中的接合墊1102和開孔1082，但不以此為限。電子單元10A和電子單元10B的絕緣層106可透過一黏著層122和一載板124黏接。

接著，可透過熱壓模塑(thermal compression molding)製程、熱注模塑(thermal injection molding)製程、真空貼附(vacuum lamination)、沉積(deposition)製程或其他合適的製程在黏著層122、電子單元10A和電子單元10B上形成封裝層100，且封裝層100可覆蓋電子單元10A和電子單元10B。

電子單元10A和電子單元10B可以高溫高壓的方式與黏著層122黏接，且絕緣層106的材料可能會比黏著層122的材料硬，因此受電子單元10A和電子單元10B擠壓的黏著層122的部分的厚度可能會變小，進而使得絕緣層106的表面1064和封裝層100的表面1002可不共平面。

在圖4的步驟中，可翻轉電子單元10A和電子單元10B，可移除圖3中的黏著層122和載板124，以及可將封裝層100的一表面1004透過一黏著層126和一載板128黏接。封裝層100的表面1004和表面1002可以是在方向DR2上相對的兩表面。黏著層122和黏著層126的材料可包括壓克力膠(acrylate adhesive)、聚氨酯膠(polyurethane，PU)、矽膠(silicon adhesive)或其他合適的材料，載板124和載板128的材料可包括玻璃、不鏽鋼(stainless steel)、碳纖維樹脂(carbon fiber resin)、玻璃纖維樹脂(glass fiber resin)或其他合適的材料，但不以此為限。

在圖5的步驟中，可在開孔1080和開孔1084內形成導體層1120和導體層1124，可在導體層1120和導體層1124上形成導體層1160和導體層1164，以及可在導體層1160和導體層1164上形成導體層1180和導體層1182。

舉例而言，可透過一微影暨蝕刻製程形成導體層1120和導體層1124，可透過另一微影暨蝕刻製程形成導體層1160和導體層1164，以及可透過再另一微影暨蝕刻製程形成導體層1180和導體層1182，但不以此為限。換言之，位在同一水平面上的導體層可透過同一微影暨蝕刻製程形成，但不以此為限。

在一些實施例(如圖5至圖9)中，導體層1180的上表面和導體層1182的上表面在製作完成後可為平面而不具有凹陷，但不以此為限。另在一些實施例(如圖1、圖2)中，導體層1180的上表面和導體層1182的上表面在製作完成後可具有凹陷R，但不以此為限。

此外，本揭露的電路層20中的導體層的數量可依不同設計而調整，並可透過重複進行微影暨蝕刻製程來形成多層堆疊的導體層，如圖8和圖9。

在圖6的步驟中，可在電子單元10A、電子單元10B和封裝層100上形成絕緣層114。舉例而言，可透過一沉積製程形成絕緣層114，絕緣層114可填充導體層之間的空間並可覆蓋導體層1180和導體層1182，並可透過一研磨製程移除多餘的絕緣層114以暴露出導體層1180和導體層1182的頂面，但不以此為限。

此外，可在電路層20的導體層1180和導體層1182上形成接合墊1020和接合墊1022。接著，可進行一切割製程將電子單元10A和電子單元10B分離，以及可移除黏著層126和載板128以得到圖7的電子裝置1。

請參考圖8，其所示為第三實施例的電子裝置的剖面示意圖。與第一實施例不同的地方在於，本實施例的電子裝置1可包括彼此電性連接的電子單元10A和電子單元10B。電子單元10A可包括導體層1120、導體層1122和導體層1124，電子單元10A的絕緣層106可包括開孔1080、開孔1082和開孔1084，且導體層1120、導體層1122和導體層1124可分別設置在開孔1080、開孔1082和開孔 1084內。

電子單元10B可包括一導體層1126和一導體層1128，電子單元10B的絕緣層106可包括一開孔1086和一開孔1088，導體層1126可設置在開孔1086內並可和一接合墊1106電性連接，且導體層1128可設置在開孔1088內並可和一接合墊1108電性連接。

電路層20可包括導體層1160、導體層1162、導體層1164、一導體層1166和一導體層1168，上述導體層可分別設置在導體層1120、導體層1122、導體層1124、導體層1126和導體層1128上，且導體層1160、導體層1162、導體層1164、導體層1166和導體層1168可分別電性連接導體層1120、導體層1122、導體層1124、導體層1126和導體層1128。此外，導體層1160、導體層1164、導體層1166和導體層1168可未延伸到封裝層100的表面1002上。

在本實施例中，電路層20可包括一開孔1300、一開孔1302、一開孔1304、一開孔1306、一導體層1320、一導體層1322、一導體層1324和一導體層1326。開孔1300、開孔1302、開孔1304、開孔1306可設置在絕緣層114內。開孔1300可設置在導體層1160上並可暴露出導體層1160的一部分的表面，開孔1302可設置在導體層1164上並可暴露出導體層1164的一部分的表面，開孔1304可設置在導體層1166上並可暴露出導體層1166的一部分的表面，開孔1306可設置在導體層1168上並可暴露出導體層1168的一部分的表面。

導體層1320、導體層1322、導體層1324和導體層1326可分別設置在開孔1300、開孔1302、開孔1304、開孔1306內，且導體層1320、導體層1322、導體層1324和導體層1326可分別電性連接導體層1160、導體層1164、導體層1166和導體層1168。

在本實施例中，電路層20可包括一導體層1340、一導體層1342和一導體層1344。導體層1340和導體層1344可分別設置在導體層1320和導體層1326上並可分別電性連接導體層1320和導體層1326。

導體層1342可設置在導體層1322和導體層1324上，導體層1342的一端可和導體層1322連接，導體層1342的另一端可和導體層1324連接，導體層1342可電性連接導體層1322和導體層1324，進而使得電子單元10A和電子單元10B可互相電性連接。

開孔1200和導體層1180可設置在導體層1340和接合墊1020之間，開孔1200可暴露出導體層1340的一部分的表面，接合墊1020、導體層1180和導體層1340可互相電性連接，進而使得接合墊1020可電性連接電子單元10A。

開孔1202和導體層1182可設置在導體層1344和接合墊1022之間，開孔1202可暴露出導體層1344的一部分的表面，接合墊1022、導體層1182和導體層1344可互相電性連接，進而使得接合墊1022可電性連接電子單元10B。

此外，在本實施例中，夾角θ2可為導體層1180的一側壁和導體層1340的一頂面之間的夾角或者是導體層1182的一側壁和導體層1344的一頂面之間的夾角，但不以此為限。

請參考圖9，其所示為第四實施例的電子裝置的剖面示意圖。在本實施例中，電子單元10可包括導體層1120和導體層1124，電子單元10的絕緣層106可包括開孔1080和開孔1084，且導體層1120和導體層1124可分別設置在開孔1080和開孔1084內。

電路層20可包括導體層1160和導體層1164分別設置在導體層1120和導體層1124上，且導體層1160和導體層1164可分別電性連接導體層1120和導體層1124。此外，導體層1160和導體層1164可未延伸到封裝層100的表面1002上。

在本實施例中，電路層20可包括一開孔1400、一開孔1402、一導體層1420和一導體層1422。開孔1400和開孔1402可設置在絕緣層114內並分別設置在導體層1160和導體層1164上。開孔1400可設置在導體層1160上並可暴露出導體層1160的一部分的表面，且開孔1402可設置在導體層1164上並可暴露出導體層1164的一部分的表面。

導體層1420和導體層1422可分別設置在開孔1400和開孔1402內，且導體層1420和導體層1422可分別電性連接導體層1160和導體層1164。導體層1420可和導體層1160直接接觸，且導體層1422可和導體層1164直接接觸，但不以此為限。

在本實施例中，電路層20可包括一導體層1440、一導體層1442、一導體層1444和一導體層1446。導體層1442和導體層1446可分別設置在導體層1420和導體層1422上並可分別電性連接導體層1420和導體層1422。導體層1442可和導體層1420直接接觸，且導體層1446可和導體層1422直接接觸，但不以此為限。

開孔1200和導體層1180可設置在導體層1440和接合墊1020之間，開孔1200可暴露出導體層1440的一部分的表面，接合墊1020、導體層1180和導體層1440可互相電性連接。開孔1202和導體層1182可設置在導體層1446和接合墊1022之間，開孔1202可暴露出導體層1446的一部分的表面，接合墊1022、導體層1182和導體層1446可互相電性連接。

在本實施例中，電路層20還可包括一開孔1204和一導體層1184，而電子裝置1還可包括一接合墊1024。開孔1204可設置在絕緣層114內並設置在導體層1444上，開孔1204可暴露出導體層1444的一部分的表面，導體層1184可設置在開孔1204內，且接合墊1024可設置在導體層1184上。接合墊1024、導體層1184和導體層1444可互相電性連接。

此外，在本實施例中，夾角θ2可為導體層1182的一側壁和導體層1446的一頂面之間的夾角、導體層1180的一側壁和導體層1440的一頂面之間的夾角或者是導體層1184的一側壁和導體層1444的一頂面之間的夾角，但不以此為限。

與第一實施例不同的地方在於，本實施例的電子裝置1可包括一電子組件30設置在電路層20之中。電子組件30可包括主動元件(active component)、被動元件(passive component)或上述的組合。舉例而言，圖9中的電子組件30可為一薄膜電晶體，但不以此為限。

電子組件30可包括一閘極146G、一源極146S、一汲極146D和一半導體層146C，但不以此為限。源極146S可電性連接導體層1440和半導體層146C，因此接合墊1020可電性連接電子組件30的源極146S。汲極146D可電性連接導體層1442和半導體層146C，因此電子組件30可電性連接電子單元10。此外，閘極146G可電性連接導體層1444(圖未示)，因此接合墊1024可電性連接電子組件30的閘極146G。然而，本揭露的電子組件30的設計並不以上述為限。

綜上所述，在本揭露的電子裝置中，電子單元的絕緣層內的第一導體層的高度可小於電路層中用於連接接合墊的最外部的第二導體層的高度。使得晶片產生的熱可透過短距離並可在短時間內傳導到外部的導體層，並可減少熱聚集在最靠近晶片的導體層。藉此，可提升電子裝置的散熱效果，進而可減少電子裝置因高溫而降低效能的機率。當第二導體層的底部寬度對頂部寬度的比值可大於0.7並小於1.2時，所述比值可大於第一導體層的底部寬度對頂部寬度的比值。此時，第二導體層可具有接近直筒的形狀並可提高訊號傳送的效率。

以上所述僅為本揭露之實施例，凡依本揭露申請專利範圍所做之均等變化與修飾，皆應屬本揭露之涵蓋範圍。