TWI817675B - 電子裝置的製造方法 - Google Patents
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Abstract
本揭露提供一種電子裝置的製造方法，包括：提供基底層，其中基底層包括多個第一晶片及多個第二晶片，且多個第一晶片的數量大於多個第二晶片的數量；形成電路層在基底層上；以及執行電性測試以確認電路層是否電性連接多個第二晶片的其中一個。
Description
本揭露涉及一種電子裝置的製造方法，特別是一種對晶片執行電性測試的電子裝置的製造方法。
現今技術中，對於一些電子裝置的製造與生產，往往包括對電子元件進行封裝的製程。然而，電子元件的電路設計較為複雜多變，如何在製造過程中監控製程狀況，確認產品的品質為亟須討論的議題。此外，若直接對電子元件進行相關測試，可能會對電子元件造成損害，從而影響產品的品質。
本揭露的目的之一在於提供一種電子裝置的製造方法，以解決現有電子裝置的製造方法所遭遇的間題，於製造過程中監控製程狀況，進而提升產品的品質及/或可靠度。
本揭露的一實施例提供一種電子裝置的製造方法，所述方法包括：提供基底層，其中基底層包括多個第一晶片及多個第二晶片，且多個第一晶片的數量大於多個第二晶片的數量；形成電路層在基底層上；以及執行電性測試以確認電路層是否電性連接多個第二晶片的其中一個。
100:基底層
102:載板
104:離型層
110:第一晶片
110a,120a:主動面
110b,120b:背面
112:第一導電墊
120:第二晶片
122:第二導電墊
124:對位記號
130:保護層
200:電路層
202:導電元件
210,210’:絕緣層
220:導電層
300:電路結構
A1,A2:晶片面積
CL:切割線
DE:電子裝置
PR:探針
R1,R2,R3,R4:區域
S100,S200,S300,S400,S500:步驟
TE:測試電子裝置
T1,T2:厚度
W1,W2:寬度
X,Y,Z:方向
圖1為本揭露一實施例的電子裝置的製造方法的流程示意圖。
圖2為本揭露一實施例的第一晶片與第二晶片在載板上的俯視示意圖。
圖3至圖6為本揭露一實施例的電子裝置的製造方法的製程示意圖。
圖7為本揭露一實施例的電子裝置的剖面示意圖。
圖8為本揭露一實施例的第一晶片與第二晶片的俯視示意圖。
圖9為本揭露另一實施例的第一晶片與第二晶片的俯視示意圖。
圖10為本揭露一實施例的電子裝置的製造方法的部分製程示意圖。
下文結合具體實施例和附圖對本揭露的內容進行詳細描述，須注意的是，為了使讀者能容易瞭解及圖式的簡潔，本揭露中的多張圖式只繪出裝置的一部分，且圖式中的特定元件並非依照實際比例繪圖。此外，圖中各元件的數量及尺寸僅作為示意，並非用來限制本揭露的範圍。
本揭露通篇說明書與申請專利範圍中會使用某些詞彙來指稱特定元件。本領域技術人員應理解，電子設備製造商可能會以不同的名稱來指稱相同的元件。本文並不意在區分那些功能相同但名稱不同的元件。在下文說明書與申請專利範圍中，「含有」與「包括」等詞為開放式詞語，因此其應被解釋為「含有但不限定為…」之意。當在本說明書中使用術語「包含」、「包括」和/或「具有」時，其指定了所述特徵、區域、步驟、操作和/或元件的存在，但並不排除
一個或多個其他特徵、區域、步驟、操作、元件和/或其組合的存在或增加。
當元件或膜層被稱為在另一個元件或膜層「上」或「連接到」另一個元件或膜層時，它可以直接在此另一元件或膜層上或直接連接到此另一元件或膜層，或者兩者之間存在有插入的元件或膜層。相反地，當元件被稱為「直接」在另一個元件或膜層「上」或「直接連接到」另一個元件或膜層時，兩者之間不存在有插入的元件或膜層。
本文中所提到的方向用語，例如：「上」、「下」、「前」、「後」、「左」、「右」等，僅是參考附圖的方向。因此，使用的方向用語是用來說明，而並非用來限制本揭露。
術語「大約」、「等於」、「相等」或「相同」、「實質上」或「大致上」一般解釋為在所給定的值或範圍的20%以內，或解釋為在所給定的值或範圍的10%、5%、3%、2%、1%或0.5%以內。
說明書與申請專利範圍中所使用的序數例如「第一」、「第二」等之用詞用以修飾元件，其本身並不意含及代表該(或該些)元件有任何之前的序數，也不代表某一元件與另一元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的元件得以和另一具有相同命名的元件能作出清楚區分。申請專利範圍與說明書中可不使用相同用詞，據此，說明書中的第一構件在申請專利範圍中可能為第二構件。
本揭露所述的電子裝置可包括半導體封裝、發光裝置、顯示裝置、
背光裝置、天線裝置、感測裝置、雷達裝置或拼接裝置，但不以此為限。電子裝置可為可彎折或可撓式電子裝置。顯示裝置可為非自發光型顯示裝置或自發光型顯示裝置。天線裝置可為液晶型態的天線裝置或非液晶型態的天線裝置，感測裝置可為感測電容、光線、熱能X射線、微波或超聲波的感測裝置，但不以此為限。電子裝置可例如包括被動元件與主動元件等電子元件，例如電容、電阻、電感、二極體、電晶體等。拼接裝置可例如是顯示器拼接裝置或天線拼接裝置，但不以此為限。需注意的是，電子裝置可為前述之任意排列組合，但不以此為限。
須知悉的是，在不脫離本揭露的精神下，可將數個不同實施例中的特徵進行替換、重組、混合以完成其他實施例。
請參考圖1、圖2與圖3至圖6。圖1為本揭露一實施例的電子裝置的製造方法的流程示意圖。圖2為本揭露一實施例的電子裝置的製造方法中第一晶片與第二晶片設置在載板上的俯視示意圖。圖3至圖6為本揭露一實施例的電子裝置的製造方法的製程示意圖，其中圖3至圖6例如為沿著圖2的剖線A-A’的製程示意圖。如圖1、圖2與圖3至圖6所示，本揭露一實施例的電子裝置的製造方法可包括步驟S100至步驟S300，且還可選擇性地包括步驟S400及步驟S500，詳細說明如下。如步驟S100與圖2至圖4所示，首先提供基底層100，其中基底層100可包括多個第一晶片110及多個第二晶片120，且多個第一晶片110的數量大於多個第二晶片120的數量。本揭露中電子裝置的製程可例如應用在面板級封裝(panel-level package,FOPLP)製程，且可為先晶片(chip-first)的製程，但不以此為限。第一晶片110及/或第二晶片120可例如包括二極體(diode)或半導體晶片(semiconductor die)，但不以此為限。二極體例如可包括發光二極體或光電二極
體，舉例而言，發光二極體可包括有機發光二極體(organic light emitting diode，OLED)、次毫米發光二極體(mini LED)、微發光二極體(micro LED)或量子點發光二極體(quantum dot LED)，但不以此為限。晶片可包括良品晶片(known good die，KGD)，其中可包括各種電子元件，例如(但不限於)導線、電晶體等。在本揭露的實施例中，第一晶片110可為主要晶片(main die)或產品晶片(product die)，而第二晶片120可為虛設晶片(dummy die)，但不以此為限。
在一些實施例中，基底層100還可包括保護層130(示於圖4)，保護層130可圍繞多個第一晶片110與多個第二晶片120，以隔絕水氣、空氣及/或減少晶片損傷。其中，所指“圍繞”可表示，於一剖視示意圖中，保護層130至少接觸第一晶片110與第二晶片120的其中一個表面，例如覆蓋晶片的側表面及/或頂表面。保護層130可例如包括環氧樹脂、聚甲基丙烯酸甲酯(poly(methyl methacrylate)，PMMA)、聚二甲基矽氧烷(polydimethylsiloxane，PDMS)、陶瓷、其他合適的材料或上述材料的組合，但不以此為限。
具體而言，形成基底層100的步驟可例如包括：首先，如圖2與圖3所示，將多個第一晶片110及多個第二晶片120設置在載板102上，例如可透過設置在載板102上的離型層(release layer)104將多個第一晶片110及多個第二晶片120貼附於載板102上，且設置在載板102上的第一晶片110的數量大於第二晶片120的數量。載板102可包括透明材料、不透明材料或半透明材料，例如包括玻璃、陶瓷、不鏽鋼、複合材料或其他合適的材料，但不以此為限。離型層104可包括黏著材料，例如包括可透過雷射、光或熱裂解而分離的膠材，但不以此為限。接著，如圖4所示，形成保護層130以圍繞多個第一晶片110與多個第二晶片120，其中保護層130可覆蓋第一晶片110與第二晶片120表面。然後，在形成保護層130
之後，可移除離型層104與載板102，從而形成步驟S100所提供的基底層100。
如圖2至圖4所示，多個第二晶片120可分別設置在基底層100中的特定位置，例如在製程中基底層100較容易發生翹曲(warpage)的位置，而第一晶片110可大致上呈陣列方式設置，例如排列成沿著方向X延伸的多個橫排，而這些橫排沿著方向Y並排，其中方向X與方向Y可彼此垂直並同時垂直電子裝置的法線方向，亦即方向Z，方向X可平行於水平方向，而方向Y可垂直於方向X，但不以此為限。在一些實施例中，多個第二晶片120可分別設置在基底層100的至少兩個角落以及基底層100的中心，上述至少兩個角落可分別位於基底層100的對角線的兩端。以圖2所示的俯視圖作為示例，多個第二晶片120中的四個可分別設置在基底層100的四個角落(例如基底層100的左上、右上、左下及右下的角落)，且多個第二晶片120中的一個可設置在基底層100的中心或是中心區域，亦即接近基底層100的中心的位置，但不以此為限，第二晶片120的數量與設置位置可依實際需求進行調整。在另一些實施例中，多個第二晶片120中的兩個可分別設置在基底層100的對角線兩端的兩個角落(例如基底層100的左上與右下的角落或者基底層100的右上與左下的角落)，且多個第二晶片120中的一個可設置在基底層100的中心或是中心區域。在又一些實施例中，多個第二晶片120中的兩個可分別設置在基底層100的對角線兩端的兩個角落，且多個第二晶片120中的兩個可設置在基底層100的中心區域。第二晶片120的設置可以與第一晶片110的陣列結合，亦即各第二晶片120的設置位置可以分別位於前述第一晶片110的陣列的橫排中，但不以此為限。在又一些實施例中，多個第二晶片120可設置在第一晶片110未設置的區域以平衡應力，但不以此為限。
請再參考圖3。第一晶片110可包括多個第一導電墊112，而第一晶片
110設有第一導電墊112的表面可例如稱為主動面110a，且第一晶片110還可包括相對於主動面110a的背面110b，也就是說，主動面110a與背面110b位在第一晶片110的相對兩側，且多個第一導電墊112設置在主動面110a上。第二晶片120可包括多個第二導電墊122，而第二晶片120設有第二導電墊122的表面可例如稱為主動面120a，且第二晶片120還可包括相對於主動面120a的背面120b，也就是說，主動面120a與背面120b位在第二晶片120的相對兩側，且多個第二導電墊122設置在主動面120a上。在一些實施例中，第一晶片110的主動面110a與第二晶片120的主動面120a可朝下(face-down)設置，即第一晶片110的主動面110a與第二晶片120的主動面120a可朝向載板102設置，但不以此為限。在另一些實施例中，第一晶片110的主動面110a與第二晶片120的主動面120a可朝上(face-up)設置，即第一晶片110的背面110b與第二晶片120的背面120b可朝向載板102設置。
請再參考圖4。在一些實施例中，如圖4所示，保護層130可覆蓋第一晶片110的背面110b與第二晶片120的背面120b。在另外一些實施例中，第一晶片110的背面110b與第二晶片120的背面120b沒有被保護層130所覆蓋，例如可透過研磨(grinding)製程使保護層130暴露出第一晶片110的背面110b與第二晶片120的背面120b，並進一步提升晶片的散熱，但不以此為限。
在一些實施例中，在如圖3所示的電子裝置的剖視圖中，各第一晶片110沿著方向X可具有寬度W1，各第二晶片120沿著方向X可具有寬度W2，且各第二晶片120沿著方向X的寬度W2小於各第一晶片110沿著方向X的寬度W1(即W2<W1)，以減少第二晶片120在基底層100中所占用的空間，但不以此為限。在一些實施例中，在如圖2所示的電子裝置的俯視圖中，各第一晶片110可具有晶片面積A1，各第二晶片120可具有晶片面積A2，且各第二晶片120的晶片面積A2
可小於或等於各第一晶片110的晶片面積A1(即A2
A1)，以減少第二晶片120在基底層100中所占用的空間。其中，所指“晶片面積”可表示在如圖2所示的俯視圖中個別晶片的面積。在一些實施例中，多個第一晶片110可具有不同晶片面積，取其中最大的晶片面積作為晶片面積A1，且第二晶片120的晶片面積A2可小於或等於晶片面積A1，但不以此為限。
在一些實施例中，在如圖3所示的方向Z(即電子裝置的法線方向)上，各第一晶片110可具有厚度T1，各第二晶片120可具有厚度T2，且各第二晶片120的厚度T2小於或等於各第一晶片110的厚度T1(即T2
T1)，以使後續在形成保護層130時，不會因第二晶片120的厚度T2過大而需要將保護層130增厚，或者在研磨保護層130時，不會因第二晶片120的厚度T2過大而損傷第二晶片120。在一些實施例中，多個第一晶片110在方向Z上可具有不同厚度，取其中最大的厚度作為厚度T1，且第二晶片120的厚度T2可小於或等於厚度T1，但不以此為限。
在步驟S100之後，可進行步驟S200。如步驟S200與圖5及圖6所示，形成電路層200在基底層100上，其中圖5與圖6示出了在移除離型層104與載板102之後基底層100進一步被上、下翻轉後的結構，以使第一晶片110的主動面110a及第二晶片120的主動面120a朝上，有利於在其表面接續製作電路層200。具體而言，電路層200可形成在第一晶片110的主動面110a及第二晶片120的主動面120a所在的一側。電路層200可包括在方向Z上堆疊的至少一層絕緣層及至少一層導電層，以形成重佈線層(redistribution layer，RDL)，從而使線路重佈或進一步提升線路扇出面積，其中電路層200中的至少一層絕緣層的整體以絕緣層210表示，至少一層導電層的整體以導電層220表示。例如，可在基底層100上形成一層絕緣層210’(如圖5所示)，接著圖案化此絕緣層210’，例如在絕緣層210’中形
成穿孔(未繪示)，再於絕緣層210’上形成一層導電層，接著圖案化此導電層，其中導電層可填入圖案化的絕緣層210’的穿孔中，然後可重複上述形成圖案化絕緣層與圖案化導電層的步驟，依序交替形成至少一層圖案化的絕緣層及至少一層圖案化的導電層，以製作包括絕緣層210及導電層220的電路層200，但不以此為限。絕緣層210可包括有機材料、無機材料或介電材料，例如包括聚醯亞胺(polyimide，PI)、環氧樹脂及/或二氧化矽，或其他合適的材料，但不以此為限。導電層220可例如包括銅或其他合適的導電材料，其中導電層220可包括種子層(seed layer)及金屬層，種子層與金屬層可包括單層材料或多層材料，材料例如為鈦、銅、鉬、鋁、鎳、銀、錫或上述組合，但不以此為限，其中，種子層有助於金屬層的形成或提升附著力，但不以此為限。電路層200還可包括主動元件或被動元件，例如薄膜電晶體(thin film transistor，TFT)、靜電保護元件(electrostatic discharge protection device，ESD)及/或電容，但不以此為限。
在步驟S200之後，可進行步驟S300。如步驟S300所示，透過執行電性測試以確認電路層200是否電性連接多個第二晶片120的其中一個。例如可利用圖6所示的探針PR對第二晶片120進行電性測試，以確認此電路層200是否電性連接第二晶片120，從而可監控製程狀況是否正常，並進一步得知與所測試的第二晶片120相鄰的部分第一晶片110或全部的第一晶片110是否符合標準，例如電訊號是否沒有發生短路、斷路或訊號丟失率過大等異常情況，但不以此為限。在一些實施例中，還可透過其他接觸式測試、非接觸式測試或其他合適的測試實現本揭露中所述的電性測試，以確認第二晶片120與其所對應的電路層200的元件、結構及/或電性連接是否符合正常情況，從而監控製程狀況，並據此確認第一晶片110及所對應的電路層200的元件、結構及/或電性連接是否符合標準。
在步驟S300之後，可進行步驟S400。如步驟S400與圖6所示，切割電路層200以形成多個電路結構300。具體而言，可將包括絕緣層210及導電層220的電路層200切割成多個電路結構300，使各電路結構300可分別對應於多個第一晶片110及多個第二晶片120的其中一個，即各電路結構300可一對一地對應第一晶片110或第二晶片120設置，又或者各電路結構300可一對一地電性連接第一晶片110或第二晶片120。各電路結構300可包括電路層200中一部分的絕緣層210與一部分的導電層220，且電路結構300可例如為重佈線結構(redistribution structure)，但不以此為限。
在一些實施例中，切割後所形成的多個電路結構300可彼此電性隔離，即多個電路結構300為分開的結構且彼此之間不電性連接。在另一些實施例中，在切割之後，多個電路結構300中的一部分可彼此電性連接，例如但不限於透過虛設導線(dummy line)以電性連接，而此部分的電路結構300與其他部分的電路結構300電性隔離。舉例而言，其中一個第二晶片120所對應的電路結構300可與相鄰的至少其中一個第一晶片110所對應的電路結構300電性連接，但此些電路結構300與其他部分的電路結構300電性隔離。以圖2中虛線框所標示的區域R1與區域R2作為示例進行說明，區域R1內的多個第一晶片110與一個第二晶片120所對應的電路結構300可彼此電性連接，區域R2內的多個第一晶片110與一個第二晶片120所對應的電路結構300可彼此電性連接，而區域R1內的第一晶片110與第二晶片120所對應的電路結構300與區域R2內的第一晶片110與第二晶片120所對應的電路結構300電性隔離，但多個電路結構300彼此之間的電性連接關係並不以此為限，可依據實際需求進行調整。
在步驟S400之後，可進行步驟S500。如步驟S500與圖6所示，執行電
性測試以確認多個電路結構300的其中一個是否電性連接多個第二晶片120的其中一個。具體而言，可對於其中一個第二晶片120所對應的電路結構300進行電性測試，例如但不限於以圖6所示的探針PR對第二晶片120所對應的電路結構300進行電性測試，以確認此電路結構300是否電性連接對應的第二晶片120，從而可監控製程狀況是否正常，並進一步得知與所測試的第二晶片120相鄰的部分第一晶片110或全部的第一晶片110及所對應的電路結構300是否符合標準，例如電訊號是否沒有發生短路、斷路或訊號丟失率過大等異常情況，但不以此為限。在一些實施例中，還可透過其他接觸式測試、非接觸式測試或其他合適的測試實現本揭露中所述的電性測試，以確認第二晶片120與其所對應的電路結構300的元件、結構及/或電性連接是否符合正常情況，從而監控製程狀況，並據此確認第一晶片110及所對應的電路結構300的元件、結構及/或電性連接是否符合標準。在一些實施例中，還可進一步比較多個第二晶片120與其所對應的電路結構300的元件、結構及/或電性連接是否符合正常情況或電氣特性是否相同，例如其中一個第二晶片120的阻值與另一個第二晶片120的阻值之間的差值落在20%以內，則為符合正常情況。透過虛設晶片(即第二晶片120)的電氣特性監控製程狀況，並據此確認第一晶片110及所對應的電路結構300的元件、結構及/或電性連接是否符合標準，可提升製程穩定性並達到即時監控。
以圖2中的區域R1作為示例進行說明，可對區域R1內的第二晶片120所對應的電路結構300進行電性測試，以確認此電路結構300是否電性連接對應的第二晶片120或是有符合要求的電性表現。當所測試的電路結構300電性連接對應的第二晶片120或是測試結果良好時，表示區域R1內的製程狀況正常，則可確認區域R1內的第一晶片110及所對應的電路結構300為良品。當所測試的電路結構300並未電性連接對應的第二晶片120或是電性表現不良時，表示區域R1內
的製程狀況出現異常，則需要對區域R1內的第一晶片110及所對應的電路結構300進一步檢測或進行其他相應程序以解決問題。類似地，可對區域R2、區域R3及區域R4進行相應的電性測試，以監控製程狀況是否正常，並確認各區域中的第一晶片110及所對應的電路結構300是否為良品。其中，區域R1、區域R2、區域R3及區域R4中的第二晶片120可設置在角落或設置在製程中較容易發生翹曲的位置，而對應中心區域設置的第二晶片120則可用於監控製程的均勻性(uniformity)。透過對第二晶片120(例如為虛設晶片)及其所對應的電路結構300進行電性測試，而非直接對第一晶片110(例如為產品晶片)進行測試，可於製造過程中監控製程狀況，還可減少第一晶片110受損，例如減少第一晶片110所對應的電路結構300被探針刮傷等風險，進而提升產品的品質及/或可靠度。
在一些實施例中，執行電性測試的步驟可包括提供一電壓到多個電路結構300的其中一個(即其中一個第二晶片120所對應的電路結構300)，以得到多個第二晶片120的其中一個的電阻值。當所得到的電阻值在一預設範圍內時，表示此第二晶片120與所對應的電路結構300符合正常情況，則可確認與此第二晶片120相鄰的至少一個第一晶片110及所對應的電路結構300為良品。當所得到的電阻值超出預設範圍時，表示此第二晶片120與所對應的電路結構300有異常情況，需要對與此第二晶片120相鄰的至少一個第一晶片110及所對應的電路結構300進一步檢測或進行其他相應程序。
在一些實施例中，當執行電性測試時，所測試的多個第二晶片120的其中一個可與多個第一晶片110電性隔離。具體而言，執行電性測試時，所提供的訊號僅透過電路結構300傳送到對應的第二晶片120，而此第二晶片120與多個第一晶片110電性隔離，例如此第二晶片120所對應的電路結構300與多個第一晶
片110所對應的電路結構300彼此電性隔離，使得訊號不會傳送到第一晶片110。也就是說，可僅對第二晶片120與其所對應的電路結構300進行電性測試，透過確認第二晶片120與其所對應的電路結構300是否符合預定的標準，以作為對照樣本監控並確認與所測試的第二晶片120相鄰的部分第一晶片110或全部的第一晶片110及所對應的電路結構300是否符合標準。
在另一些實施例中，當執行電性測試時，所測試的多個第二晶片120的其中一個可與多個第一晶片110的其中一個電性連接，例如所測試的第二晶片120可與相鄰的一個或多個第一晶片110電性連接。具體而言，執行電性測試時，所提供的訊號透過電路結構300傳送到對應的第二晶片120，而此第二晶片120可與一個或是多個第一晶片110電性連接，例如此第二晶片120所對應的電路結構300與相鄰的一個或多個第一晶片110所對應的電路結構300彼此電性連接，使得訊號會傳送到電連接的第一晶片110。也就是說，對第二晶片120與其所對應的電路結構300進行電性測試時，訊號可透過彼此電性連接的電路結構300傳送到第一晶片110，但不以此為限。
根據本揭露電子裝置的製造方法，在步驟S500之後，若電性測試結果符合預定的標準而確認製程狀況正常，即確認第二晶片120與其所對應的電路結構300符合標準或沒有異常情況，還可選擇性地在多個電路結構300上形成保護層(未繪示)以圍繞多個電路結構300，且保護層可暴露出電路結構300中位在最上層的部分導電層220。接著，可形成多個導電元件(例如圖7、圖8或圖9所示的導電元件202)在電路結構300中暴露的導電層220上。而後，可沿著切割線CL切割基底層100，從而得到包括第一晶片110的電子裝置DE，如圖7所示，其為本揭露一實施例的製造方法所製造的電子裝置DE的剖面示意圖。舉例而言，電子裝
置DE可包括第一晶片110、圍繞第一晶片110的保護層130、電路結構300以及選擇性的多個導電元件202，其中導電元件202設置在電路結構300中暴露的導電層220上並與導電層220電性連接，以作為電子裝置DE的接合元件。導電元件202例如為凸塊(bump)、焊墊(pad)、焊球(solder ball)或其他適合的接合元件，例如可包括銅、錫、鎳、金、鉛、其他適合的導電材料或上述材料的組合，但不以上述為限。此外，還可進一步將電子裝置DE的導電元件202與電路板(未繪示)電性連接，但不以此為限。
請參考圖8與圖9，並配合圖6。圖8為本揭露一實施例的第一晶片與第二晶片的俯視示意圖，圖9為本揭露另一實施例的第一晶片與第二晶片的俯視示意圖，其中圖8與圖9例如為圖6所示元件的局部放大示意圖。如圖8與圖9所示，在一些實施例中，多個第一晶片110的其中一個可包括多個第一導電墊112，且第一晶片110可透過多個第一導電墊112電性連接多個電路結構300的其中一個，亦即一個第一晶片110透過第一導電墊112電連接其所對應且位在其上側的電路結構300。在如圖8所示的實施例中，多個第一導電墊112可例如呈兩列設置在主動面110a的相對兩側；而在如圖9所示的實施例中，多個第一導電墊112可例如呈環狀分布設置在主動面110a上，或是說，在主動面110a的四個側邊(包括長邊與短邊)都可設置第一導電墊112。然而，第一導電墊112的設置方式並不以上述為限，即第一晶片110中的第一導電墊112依實際所需設計可能會以不同方式設置在主動面110a上。根據本揭露，為了使第二晶片120的第二導電墊122可適用並對應於各種第一晶片110的第一導電墊112的設計，多個第二晶片120的其中一個可包括多個第二導電墊122，且多個第二導電墊122的數量可不同於多個第一導電墊112的數量，或者多個第二導電墊122的數量可大於多個第一導電墊112的數量。
也就是說，透過使一個第二晶片120的第二導電墊122的數量大於一個第一晶片110的第一導電墊112的數量，因此可挑選適合的第二導電墊122使其電連接於對應的電路結構300，從而增加第二晶片120應用於不同產品製程中的彈性。例如，第二導電墊122可以如圖8與圖9所示的分布方式設置在主動面120a上，使得第二晶片120能夠適用於監控如圖8所示的第一晶片110的製程狀況，也能夠適用於監控如圖9所示的第一晶片110的製程狀況。在一些實施例中，第二晶片120可透過至少一部分的第二導電墊122電性連接所對應的電路結構300，即這些部分的第二導電墊122可對應於欲監控的第一晶片110的第一導電墊112的設計，而另一部分的第二導電墊122則未用於電性連接，但不以此為限。藉由上述一部份的第二導電墊122與對應的電路結構300的電性連接，使得第二晶片120與對應的電路結構300構成可供測試的測試電子裝置(或稱虛設電子裝置)TE，因此在前述步驟S500中可對包括第二晶片120的測試電子裝置TE進行電性測試，以監控其他包括第一晶片110的電子裝置DE的電性表現。
如圖8與圖9所示，電子裝置DE與測試電子裝置TE表面還可包括導電元件202，導電元件202例如形成在電路層200或電路結構300的表面上，且可與電路結構300中暴露的導電層220電連接。導電元件202可用來作為電子裝置DE的接合元件，如圖7所示，但不以此為限。
請參考圖10。圖10為本揭露一實施例的電子裝置的製造方法的部分製程示意圖。如圖10所示，在一些實施例中，各第二晶片120可包括對位記號124，在設置第一晶片110時可根據至少一個第二晶片120的對位記號124進行對位，以提升製程中對位的精準度，進而提升載板102的利用率。具體而言，形成
基底層100的步驟可例如包括：首先，將多個第二晶片120設置在載板102上，例如但不限於設置在載板102的四個角落。接著，根據多個第二晶片120的對位記號124，將多個第一晶片110設置在載板102上。例如在圖10中，設置在載板102左上的第一晶片110可根據左上的第二晶片120的對位記號124進行對位，設置在載板102右上的第一晶片110可根據右上的第二晶片120的對位記號124進行對位，依此沿著方向X與方向Y大致上呈陣列方式設置多個第一晶片110(排列方式可例如圖2)。在設置多個第一晶片110之後，可形成保護層130(如圖4)以圍繞多個第一晶片110與多個第二晶片120。然後，可移除載板102，從而形成基底層100。
在一些實施例中，當第二晶片120的主動面120a朝向載板102設置時(如圖3)，對位記號124可形成在各第二晶片120的背面120b上，例如可透過蝕刻製程或其他合適的製程將對位記號124形成在第二晶片120的背面120b上，以供後續第一晶片110設置時進行對位，但不以此為限。在另一些實施例中，當第二晶片120的背面120b朝向載板102設置時，對位記號124可形成在各第二晶片120的主動面120a上，例如可透過蝕刻製程或其他合適的製程將對位記號124形成在第二晶片120的主動面120a上。
綜上所述，根據本揭露實施例的電子裝置的製造方法，透過設置第二晶片，可於製造過程中監控第一晶片的製程狀況，進而提升產品的品質及/或可靠度。在本揭露中，第一晶片為欲製造的電子裝置所包含的元件，而第二晶片可視為虛設晶片，用來提供電性測試之使用，因此在進行測試時，可以對包含第二晶片的測試電子裝置進行測試，而不需直接對產品電子裝置中的電路結構或第一晶片進行測試，降低因電性測試而破壞產品電子裝置的機率。此外，透過設置包括對位記號的第二晶片，可提升製程中第一晶片對位的精準度。
以上所述僅為本揭露的實施例而已，並不用於限制本揭露，對於本領域的技術人員來說，本揭露可以有各種更改和變化。凡在本揭露的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本揭露的保護範圍之內。
S100,S200,S300,S400,S500:步驟
Claims (6)
- 一種電子裝置的製造方法，包括：提供一基底層，其中該基底層包括多個第一晶片及多個第二晶片，該多個第一晶片的數量大於該多個第二晶片的數量；形成一電路層在該基底層上；以及執行電性測試以確認該電路層是否電性連接該多個第二晶片的其中一個；其中，該多個第一晶片的其中一個具有一第一厚度，該多個第二晶片的其中一個具有一第二厚度，該第二厚度小於該第一厚度，該多個第二晶片分別包括一對位記號，且形成該基底層的步驟包括：將該多個第二晶片設置在一載板上；將該多個第一晶片設置在該載板上；形成一保護層以圍繞該多個第一晶片與該多個第二晶片；以及移除該載板。
- 如請求項1所述的電子裝置的製造方法，其中在該電子裝置的一剖視圖中，各該第二晶片沿著一方向的寬度小於各該第一晶片沿著該方向的寬度。
- 如請求項1所述的電子裝置的製造方法，還包括切割該電路層以形成多個電路結構，並執行電性測試以確認該多個電路結構的其中一個是否電性連接該多個第二晶片的該其中一個。
- 如請求項1所述的電子裝置的製造方法，其中該多個第一晶片的其中一個包括多個第一導電墊，該多個第二晶片的該其中一個包括多個第二導電墊，且該多個第二導電墊的數量不同於該多個第一導電墊的數量。
- 如請求項1所述的電子裝置的製造方法，其中各該第二晶片包括多個導電墊設置在一主動面上以及相對於該主動面的一背面，其中該多個第二晶片的該些主動面朝向該載板設置，且各該對位記號分別形成在各該第二晶片的該背面上。
- 如請求項1所述的電子裝置的製造方法，其中各該第二晶片包括多個導電墊設置在一主動面上以及相對於該主動面的一背面，其中該多個第二晶片的該些背面朝向該載板設置，且各該對位記號分別形成在各該第二晶片的該主動面上。
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| TW202109776A (zh) * | 2019-08-15 | 2021-03-01 | 力成科技股份有限公司 | 扇出型半導體封裝結構及其封裝方法 |
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