TWI817549B - 具有氣腔之半導體元件的製備方法 - Google Patents

Abstract

本揭露提供一種半導體元件的製備方法。該製備方法包括提供一互連結構。該製備方法亦包括形成一第一介電層在該互連結構上。該製備方法還包括形成一犧牲圖案在該第一介電層上。該製備方法亦包括形成一重分布層在該第一介電層與該犧牲圖案上。該製備方法還包括移除該犧牲圖案以形成一氣腔在該重分布層內。

Description

具有氣腔之半導體元件的製備方法

本申請案主張美國第17/715,215及17/715,272號專利申請案之優先權(即優先權日為「2022年4月7日」)，其內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件的製備方法。特別是有關於一種具有一氣腔之半導體元件的製備方法。

隨著電子產業的快速發展，半導體元件的發展已達到高效能以及小型化。當例如半導體元件的尺寸縮小時，在半導體元件內的寄生電容對操作效能是十分重要的。為了解決這個問題，可以縮短多個金屬佈線以減少寄生電容。

然而，雖然可減少寄生電容，但該等金屬佈線的變化可能會對半導體元件的操作效能產生不利影響。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件。該半導體元件包括一基底、一第一圖案化導電層、一第一介電層以及一第二圖案化導電層。該第一圖案化導電層設置在該基底上。該第一介電層設置在該第一圖案化導電層上。該第二圖案化導電層設置在該第一介電層上。該該半導體元件在該第一圖案化導電層與該第二圖案化導電層之間具有一氣腔。

本揭露之另一實施例提供一種半導體元件。該半導體元件包括一互連結構、一第一介電層以及一重分布層(RDL)。該互連結構包括一上圖案化導電層。該第一介電層設置在該上圖案化導電層上。該重分布層設置在該第一介電層上。該半導體元件在該重分布層與該互連結構之間具有一氣腔。

本揭露之再另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一互連結構。該製備方法亦包括形成一第一介電層在該互連結構上。該製備方法還包括形成一犧牲圖案在該第一介電層上。該製備方法亦包括形成一重分布層在該第一介電層與該犧牲圖案上。該製備方法還包括移除該犧牲圖案以形成一氣腔在該重分布層內。

在該半導體元件中，由於該氣腔的設計，可以顯著地降低由該互連結構、該介電層以及該圖案化導電層(或RDL)所產生的寄生電容，也因此改善半導體元件的工作效能。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域 中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

1:半導體元件

10:基底

2A:半導體元件

2B:半導體元件

3:半導體元件

20:互連結構

30:介電層

40:圖案化導電層

402:表面

50:氣腔

51:空氣通道

52:空氣通道

53:空氣通道

54:空氣通道

60:接觸結構

60A:開口

70:接觸結構

70A:開口

80:介電層

80a:部分

90:圖案化導電層

101:表面

110:導電墊

210:圖案化導電層

210a:連接部

210b:佈線部

220:圖案化導電層

230:導電通孔

240:導電通孔

250:介電層

301:表面

301a:部分

410:晶種層

410a:表面

410A:晶種層材料

420:導電層

420a:表面

500:犧牲層

500A:犧牲材料

501:表面

502:表面

510:圖案

510a:端

510b:端

510T:厚度

520:圖案

520a:端

520b:端

520c:部分

520T:厚度

521:上表面

522:側表面

523:側表面

530a:端

530b:端

540a:端

540b:端

600:光遮罩

601:阻斷區

602:不透明區

603:清楚區

610:晶種層

620:導電層

700:製備方法

800:製備方法

910:晶種層

920:導電層

H1:高度

R1:預定區

S71:步驟

S72:步驟

S73:步驟

S74:步驟

S75:步驟

S81:步驟

S82:步驟

S83:步驟

S84:步驟

T1:厚度

藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。

圖1是剖視示意圖，例示本揭露一些實施例的半導體元件。

圖2A是剖視示意圖，例示本揭露一些實施例的半導體元件。

圖2B是剖視示意圖，例示本揭露一些實施例的半導體元件。

圖3是頂視示意圖，例示本揭露一些實施例的半導體元件。

圖4A是剖視示意圖，例示本揭露一些實施例的半導體元件。

圖4B是剖視示意圖，例示本揭露一些實施例的半導體元件。

圖4C是剖視示意圖，例示本揭露一些實施例的半導體元件。

圖5A是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的其中一階段。

圖5B是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的其中一階段。

圖5C是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的其中一階段。

圖5D是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的其中一階段。

圖5E是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的其中一階段。

圖5F是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的其中一階段。

圖5G是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的其中一階段。

圖6A是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的其中一階段。

圖6B是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的其中一階段。

圖6C是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的其中一階段。

圖6D是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的其中一階段。

圖7是流程示意圖，例示本揭露一些實施例半導體元件的製備方法。

圖8是流程示意圖，例示本揭露一些實施例半導體元件的製備方法。

現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。

應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部 分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。

本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。

圖1是剖視示意圖，例示本揭露一些實施例的半導體元件1。半導體元件1包括一基底10、一互連結構20、一介電層30、一圖案化導電層40、一氣腔50以及一接觸結構60。

舉例來說，半導體基底10可包含矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵或任何其他IV-IV族、III-V族或是I-VI族半導體材料。

在一些實施例中，半導體基底10可具有一或多個積體電路。積體電路可包括一或多個MOS元件、一或多個快閃記憶體胞或是其任意組合。在一些實施例中，基底10具有一表面101(亦表示成「一上表面」)。在一些實施例中，基底10包括多個導電墊110，該等導電墊110鄰 近表面101設置。該等導電墊110可設置在基底10的表面101上。在一些實施例中，該等導電墊110用於將基底10的該等積體電路電性連接到互連結構20。舉例來說，該等導電墊110可包含銅、鎳、鈷、鋁、鎢或其任意組合。

互連結構20可設置或形成在基底10上。在一些實施例中，互連結構20包括一圖案化導電層210(亦表示成「一上圖案化導電層」)、一圖案化導電層220、導電通孔230與240以及一介電層250。在一些實施例中，圖案化導電層210與220以及導電通孔230與240形成在介電層250內或是嵌設在介電層250中。

在一些實施例中，圖案化導電層210是互連結構20的最上面圖案化導電層。圖案化導電層210可用於電性連接到一重分布層(RDL)(意即圖案化導電層40)。在一些實施例中，圖案化導電層210包括一連接部210a以及一佈線部210b。在一些實施例中，連接部210a直接連接或直接接觸佈線部210b。在一些實施例中，圖案化導電層210的連接部210a用於電性連接到一重分布層(意即圖案化導電層40)。

在一些實施例中，圖案化導電層210經由導電通孔230而電性連接到圖案化導電層220。在一些實施例中，圖案化導電層220經由導電通孔240而電性連接到導電墊110。在一些實施例中，圖案化導電層210與220以及導電通孔230與240可包含或包括鋁、銅、鎢、鈷或其合金。互連結構20之該等圖案化導電層以及該等導電通孔的數量可依據實際應用而改變，且並不以此為限。

介電層30可設置或形成在互連結構20上。在一些實施例中，介電層30設置或形成在圖案化導電層210上。在一些實施例中，介電 層30直接接觸圖案化導電層210。在一些實施例中，介電層30可包含或包括一隔離材料，例如氧化矽、氮化矽、氮氧化矽或其組合。

圖案化導電層40可設置或形成在介電層30上。在一些實施例中，圖案化導電層40設置或形成在介電層30的一表面301(亦表示成「一上表面」)上。在一些實施例中，圖案化導電層40可為一重分布層。在一些實施例中，圖案化導電層40的一厚度T1可等於或大於大約0.8μm。在一些實施例中，圖案化導電層40的厚度T1可從大約0.8μm到大約1μm。在一些實施例中，圖案化導電層40可包含或包括鋁、銅、鎢、鈷、鎳、金或其合金。

氣腔50(亦表示成「一氣隙」)可形成或位在互連結構20與圖案化導電層40之間。在一些實施例中，氣腔50位在圖案化導電層210與圖案化導電層40之間。在一些實施例中，氣腔50位在圖案化導電層40與介電層30之間。

在一些實施例中，氣腔50位在圖案化導電層40內。在一些實施例中，介電層30的一部分(意即表面301)暴露在氣腔50。在一些實施例中，介電層30之表面301的一部分301a是由圖案化導電層40與介電層30的表面301所界定的。在一些實施例中，氣腔50是由圖案化導電層40與介電層30之表面301的部分301a所界定的。在一些實施例中，氣腔50的一表面501(亦表示成「一上表面」)是由圖案化導電層40所界定的。在一些實施例中，氣腔50的一表面502(亦表示成「一下表面」)以及圖案化導電層40的一表面402(亦表示成「一下表面」)是大致位在相同高度。

在一些實施例中，氣腔50的一高度H1等於或大於大約2000Å。在一些實施例中，氣腔50的高度H1是從大約2000Å到大約 2500Å。在一些實施例中，氣腔50的高度H1對圖案化導電層40的厚度T1的一比率是等於或大於大約0.25。在一些實施例中，氣腔50的高度H1對圖案化導電層40的厚度T1的一比率是從大約0.25到大約0.5。

接觸結構60可電性連接互連結構20與圖案化導電層40。在一些實施例中，接觸結構60電性連接圖案化導電層210與圖案化導電層40。在一些實施例中，接觸結構60穿經或穿過介電層30。在一些實施例中，在一頂視圖中，接觸結構60並不與氣腔50重疊。在一些實施例中，接觸結構60可包含或包括鋁、銅、鎢、鈷、鎳、金或其合金。

依據本揭露的一些實施例，由於氣腔50的設計，所以可顯著地減少由互連結構20、介電層30以及圖案化導電層40(或是重分布層)所造成的寄生電容，也因此可改善半導體元件1的操作效能。

此外，依據本揭露的一些實施例，氣腔50形成在圖案化導電層40(或是重分布層)內，因此可藉由依據實際需求改變氣腔50的體積及/或位置而減少寄生電容，不用改變或改良半導體元件1的佈線圖案(意即圖案化導電層210與接觸結構60的配置)。因此，不管氣腔50的設計如何，該佈線圖案可遵循原來的佈線設計規則，因此不用改變或調整佈線設計規則即可減少寄生電容。因此，可以避免半導體元件1的操作效能受到不利的影響。

再者，依據本揭露的一些實施例，由於氣腔50之高度H1對圖案化導電層40之厚度T1的比率之設計，用於形成氣腔50之一犧牲圖案(意即將在文後詳細描述的一圖案520)的厚度(對應或大致等於氣腔50的高度H1)是足夠厚，以避免其剝離。此外，形成的圖案化導電層40亦可在氣腔50上具有一足夠的厚度，以提供令人滿意的電性連接效能。

圖2A是剖視示意圖，例示本揭露一些實施例的半導體元件2A。半導體元件2A包括一基底10、一互連結構20、介電層30與80、一圖案化導電層40、一氣腔50以及一接觸結構60。

舉例來說，半導體基底10可包含矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵或任何其他IV-IV族、III-V族或是I-VI族半導體材料。

在一些實施例中，半導體基底10可具有一或多個積體電路。積體電路可包括一或多個MOS元件、一或多個快閃記憶體胞或是其任意組合。在一些實施例中，基底10具有一表面101(亦表示成「一上表面」)。在一些實施例中，基底10包括多個導電墊110，該等導電墊110鄰近表面101設置。該等導電墊110可設置在基底10的表面101上。在一些實施例中，該等導電墊110用於將基底10的該等積體電路電性連接到互連結構20。舉例來說，該等導電墊110可包含銅、鎳、鈷、鋁、鎢或其任意組合。

互連結構20可設置或形成在基底10上。在一些實施例中，互連結構20包括一圖案化導電層210(亦表示成「一上圖案化導電層」)、一圖案化導電層220、導電通孔230與240以及一介電層250。在一些實施例中，圖案化導電層210與220以及導電通孔230與240形成在介電層250內或是嵌設在介電層250中。

在一些實施例中，圖案化導電層210是互連結構20的最上面圖案化導電層。圖案化導電層210可用於電性連接到一重分布層(RDL)(意即圖案化導電層40)。在一些實施例中，圖案化導電層210包括 一連接部210a以及一佈線部210b。在一些實施例中，連接部210a直接連接或直接接觸佈線部210b。在一些實施例中，圖案化導電層210的連接部210a用於電性連接到一重分布層(意即圖案化導電層40)。

在一些實施例中，圖案化導電層210經由導電通孔230而電性連接到圖案化導電層220。在一些實施例中，圖案化導電層220經由導電通孔240而電性連接到導電墊110。在一些實施例中，圖案化導電層210與220以及導電通孔230與240可包含或包括鋁、銅、鎢、鈷或其合金。互連結構20之該等圖案化導電層以及該等導電通孔的數量可依據實際應用而改變，且並不以此為限。

介電層30可設置或形成在互連結構20上。在一些實施例中，介電層30設置或形成在圖案化導電層210上。在一些實施例中，介電層30直接接觸圖案化導電層210。在一些實施例中，介電層30可包含或包括一隔離材料，例如氧化矽、氮化矽、氮氧化矽或其組合。

圖案化導電層40可設置或形成在介電層30上。在一些實施例中，圖案化導電層40設置或形成在介電層30的一表面301(亦表示成「一上表面」)上。在一些實施例中，圖案化導電層40可為一重分布層。在一些實施例中，圖案化導電層40的一厚度T1可等於或大於大約0.8μm。在一些實施例中，圖案化導電層40的厚度T1可從大約0.8μm到大約1μm。

在一些實施例中，圖案化導電層40包括一晶種層410以及一導電層420。在一些實施例中，晶種層410設置或形成在介電層30的表面301上，且導電層420形成在晶種層410上。在一些實施例中，晶種層410可包含或包括鈦、銅、或其合金或其任意組合。在一些實施例中，導電層420可包含或包括鋁、銅、鎢、鈷、鎳、金或其合金。

氣腔50(亦表示成「一氣隙」)可形成或位在互連結構20與圖案化導電層40之間。在一些實施例中，氣腔50位在圖案化導電層210與圖案化導電層40之間。在一些實施例中，氣腔50位在圖案化導電層40與介電層30之間。

在一些實施例中，氣腔50位在圖案化導電層40內。在一些實施例中，介電層30的一部分(意即表面301)暴露在氣腔50。在一些實施例中，介電層30之表面301的一部分301a是由圖案化導電層40與介電層30的表面301所界定的。在一些實施例中，氣腔50是由圖案化導電層40與介電層30之表面301的部分301a所界定的。在一些實施例中，氣腔50的一表面501(亦表示成「一上表面」)是由圖案化導電層40所界定的。在一些實施例中，氣腔50的一表面502(亦表示成「一下表面」)以及圖案化導電層40的一表面402(亦表示成「一下表面」)是大致位在相同高度。

在一些實施例中，晶種層410的一部分暴露在氣腔50。在一些實施例中，晶種層410的一表面410a暴露在氣腔50。在一些實施例中，導電層420的一部分暴露在氣腔50。在一些實施例中，導電層420的一表面420a暴露在氣腔50。在一些實施例中，氣腔50是由晶種層410、導電層420以及介電層30的表面301所界定。在一些實施例中，氣腔50是由晶種層410的表面410a、導電層420的表面420a以及介電層30之表面301的一部分301a所界定。

在一些實施例中，氣腔50的一高度H1等於或大於大約2000Å。在一些實施例中，氣腔50的高度H1是從大約2000Å到大約2500Å。在一些實施例中，氣腔50的高度H1對圖案化導電層40的厚度T1(意即晶種層410的厚度與導電層450的厚度之總和)的一比率等於或大於 大約0.25。在一些實施例中，氣腔50的高度對圖案化導電層40的厚度T1之比率是從大約0.25到大約0.5。

接觸結構60可電性連接互連結構20與圖案化導電層40。在一些實施例中，接觸結構60電性連接圖案化導電層210與圖案化導電層40。在一些實施例中，接觸結構60穿經或穿過介電層30。在一些實施例中，在一頂視圖中，接觸結構60並不與氣腔50重疊。

在一些實施例中，接觸結構60包括一晶種層610以及一導電層620。在一些實施例中，晶種層610設置或形成在圖案化導電層210上，且導電層620形成在晶種層610上。在一些實施例中，晶種層610包含或包括鈦、銅、或其合金或其任意組合。在一些實施例中，導電層620可包含或包括鋁、銅、鎢、鈷、鎳、金或其合金。在一些實施例中，圖案化導電層40的晶種層410以及接觸結構60的晶種層610包含或包括相同材料。在一些實施例中，圖案化導電層40的導電層420以及接觸結構60的導電層620包含或包括相同材料。

介電層80可設置或形成在圖案化導電層40上。在一些實施例中，介電層80設置或形成在圖案化導電層40上。在一些實施例中，介電層80覆蓋圖案化導電層40。在一些實施例中，介電層80直接接觸圖案化導電層40。在一些實施例中，介電層80具有一開口70A(亦表示成「一貫穿通孔」)，以暴露圖案化導電層40的一部分。在一些實施例中，在一頂視圖中，開口70A並不與氣腔50重疊。在一些實施例中，介電層80可包含或包括一隔離材料，例如氧化矽、氮化矽、氮氧化矽或其組合。

圖2B是剖視示意圖，例示本揭露一些實施例的半導體元件2B。半導體元件2B包括一基底10、一互連結構20、介電層30與80、圖案 化導電層40與90、一氣腔50以及接觸結構60與70。

舉例來說，半導體基底10可包含矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵或任何其他IV-IV族、III-V族或是I-VI族半導體材料。

在一些實施例中，半導體基底10可具有一或多個積體電路。積體電路可包括一或多個MOS元件、一或多個快閃記憶體胞或是其任意組合。在一些實施例中，基底10具有一表面101(亦表示成「一上表面」)。在一些實施例中，基底10包括多個導電墊110，該等導電墊110鄰近表面101設置。該等導電墊110可設置在基底10的表面101上。在一些實施例中，該等導電墊110用於將基底10的該等積體電路電性連接到互連結構20。舉例來說，該等導電墊110可包含銅、鎳、鈷、鋁、鎢或其任意組合。

互連結構20可設置或形成在基底10上。在一些實施例中，互連結構20包括一圖案化導電層210(亦表示成「一上圖案化導電層」)、一圖案化導電層220、導電通孔230與240以及一介電層250。在一些實施例中，圖案化導電層210與220以及導電通孔230與240形成在介電層250內或是嵌設在介電層250中。

在一些實施例中，圖案化導電層210是互連結構20的最上面圖案化導電層。圖案化導電層210可用於電性連接到一重分布層(RDL)(意即圖案化導電層40)。在一些實施例中，圖案化導電層210包括一連接部210a以及一佈線部210b。在一些實施例中，連接部210a直接連接或直接接觸佈線部210b。在一些實施例中，圖案化導電層210的連接部 210a用於電性連接到一重分布層(意即圖案化導電層40)。

在一些實施例中，圖案化導電層210經由導電通孔230而電性連接到圖案化導電層220。在一些實施例中，圖案化導電層220經由導電通孔240而電性連接到導電墊110。在一些實施例中，圖案化導電層210與220以及導電通孔230與240可包含或包括鋁、銅、鎢、鈷或其合金。互連結構20之該等圖案化導電層以及該等導電通孔的數量可依據實際應用而改變，且並不以此為限。

介電層30可設置或形成在互連結構20上。在一些實施例中，介電層30設置或形成在圖案化導電層210上。在一些實施例中，介電層30直接接觸圖案化導電層210。在一些實施例中，介電層30可包含或包括一隔離材料，例如氧化矽、氮化矽、氮氧化矽或其組合。

圖案化導電層40可設置或形成在介電層30上。在一些實施例中，圖案化導電層40設置或形成在介電層30的一表面301(亦表示成「一上表面」)上。在一些實施例中，圖案化導電層40可為一重分布層。在一些實施例中，圖案化導電層40的一厚度T1可等於或大於大約0.8μm。在一些實施例中，圖案化導電層40的厚度T1可從大約0.8μm到大約1μm。

在一些實施例中，圖案化導電層40包括一晶種層410以及一導電層420。在一些實施例中，晶種層410設置或形成在介電層30的表面301上，且導電層420形成在晶種層410上。在一些實施例中，晶種層410可包含或包括鈦、銅、或其合金或其任意組合。在一些實施例中，導電層420可包含或包括鋁、銅、鎢、鈷、鎳、金或其合金。

氣腔50(亦表示成「一氣隙」)可形成或位在互連結構20與圖案化導電層40之間。在一些實施例中，氣腔50位在圖案化導電層210與 圖案化導電層40之間。在一些實施例中，氣腔50位在圖案化導電層40與介電層30之間。

在一些實施例中，氣腔50位在圖案化導電層40內。在一些實施例中，介電層30的一部分(意即表面301)暴露在氣腔50。在一些實施例中，介電層30之表面301的一部分301a是由圖案化導電層40與介電層30的表面301所界定的。在一些實施例中，氣腔50是由圖案化導電層40與介電層30之表面301的部分301a所界定的。在一些實施例中，氣腔50的一表面501(亦表示成「一上表面」)是由圖案化導電層40所界定的。在一些實施例中，氣腔50的一表面502(亦表示成「一下表面」)以及圖案化導電層40的一表面402(亦表示成「一下表面」)是大致位在相同高度。

在一些實施例中，晶種層410的一部分暴露在氣腔50。在一些實施例中，晶種層410的一表面410a暴露在氣腔50。在一些實施例中，導電層420的一部分暴露在氣腔50。在一些實施例中，導電層420的一表面420a暴露在氣腔50。在一些實施例中，氣腔50是由晶種層410、導電層420以及介電層30的表面301所界定。在一些實施例中，氣腔50是由晶種層410的表面410a、導電層420的表面420a以及介電層30之表面301的一部分301a所界定。

在一些實施例中，氣腔50的一高度H1等於或大於大約2000Å。在一些實施例中，氣腔50的高度H1是從大約2000Å到大約2500Å。在一些實施例中，氣腔50的高度H1對圖案化導電層40的厚度T1(意即晶種層410的厚度與導電層450的厚度之總和)的一比率等於或大於大約0.25。在一些實施例中，氣腔50的高度對圖案化導電層40的厚度T1之比率是從大約0.25到大約0.5。

接觸結構60可電性連接互連結構20與圖案化導電層40。在一些實施例中，接觸結構60電性連接圖案化導電層210與圖案化導電層40。在一些實施例中，接觸結構60穿經或穿過介電層30。在一些實施例中，在一頂視圖中，接觸結構60並不與氣腔50重疊。

在一些實施例中，接觸結構60包括一晶種層610以及一導電層620。在一些實施例中，晶種層610設置或形成在圖案化導電層210上，且導電層620形成在晶種層610上。在一些實施例中，晶種層610包含或包括鈦、銅、或其合金或其任意組合。在一些實施例中，導電層620可包含或包括鋁、銅、鎢、鈷、鎳、金或其合金。在一些實施例中，圖案化導電層40的晶種層410以及接觸結構60的晶種層610包含或包括相同材料。在一些實施例中，圖案化導電層40的導電層420以及接觸結構60的導電層620包含或包括相同材料。

接觸結構70可設置或形成在圖案化導電層40上。在一些實施例中，在一頂視圖中，接觸結構70並不與氣腔50重疊。在一些實施例中，接觸結構70電性連接到圖案化導電層40。

介電層80可設置或形成在圖案化導電層40上。在一些實施例中，介電層80設置或形成在圖案化導電層40上。在一些實施例中，介電層80覆蓋圖案化導電層40。在一些實施例中，介電層80直接接觸圖案化導電層40。在一些實施例中，接觸結構70穿經或穿過介電層80。在一些實施例中，介電層80可包含或包括一隔離材料，例如氧化矽、氮化矽、氮氧化矽或其組合。

圖案化導電層90可設置或形成在介電層80上。在一些實施例中，圖案化導電層90經由接觸結構70而電性連接到圖案化導電層40。 在一些實施例中，圖案化導電層90可為一重分布層。

在一些實施例中，圖案化導電層90包括一晶種層910以及一導電層920。在一些實施例中，晶種層910設置或形成在介電層80上，而導電層920形成在晶種層910上。在一些實施例中，晶種層910可包含或包括鈦、銅、或其合金或其任意組合。在一些實施例中，導電層920可包含或包括鋁、銅、鎢、鈷、鎳、金或其合金。在一些實施例中，圖案化導電層90的晶種層910以及接觸結構70的晶種層710包含或包括相同材料。在一些實施例中，圖案化導電層90的導電層920以及接觸結構70的導電層720包含或包括相同材料。

圖3是頂視示意圖，例示本揭露一些實施例的半導體元件3。半導體元件3包括一基底(在圖3中未示)、一互連結構20、一圖案化導電層40、一氣腔50、一接觸結構60以及一介電層80。應當理解，為了清楚，省略一些元件或結構。舉例來說，為了清楚，在圖3中省略互連結構20之圖案化導電層210的佈線部210b。

在一些實施例中，在一頂視圖中，互連結構20之圖案化導電層210的連接部210a並不與氣腔50重疊。在一頂視圖中，接觸結構60並不與氣腔50重疊。在一些實施例中，在一頂視圖中，介電層80的開口70A並不與氣腔50重疊。

在一些實施例中，氣腔50包括一或多個空氣通道(意即空氣通道51、52、53、54)。在一些實施例中，空氣通道51、52、53、54在圖案化導電層40內延伸。

在一些實施例中，空氣通道51在圖案化導電層40內延伸。在一些實施例中，空氣通道51具有一端510a，終止在介電層80處。在一 些實施例中，空氣通道51的該端510a是由介電層80的一部分所界定。在一些實施例中，空氣通道51還具有一端510b，相對該端510a設置並終止在圖案化導電層40處。在一些實施例中，空氣通道51的該端510b是由圖案化導電層40的一部分所界定。

在一些實施例中，空氣通道52在圖案化導電層40內延伸。在一些實施例中，空氣通道52具有一端520a，終止在介電層80處。在一些實施例中，空氣通道52的該端520a是由介電層80的一部分所界定。在一些實施例中，空氣通道52還具有一端520b，相對該端520a設置並連接到空氣通道53。

在一些實施例中，空氣通道53連接到空氣通道52。在一些實施例中，空氣通道53在圖案化導電層40內延伸。在一些實施例中，空氣通道53具有一端530a，終止在介電層80處。在一些實施例中，空氣通道53的該端530a是由介電層80的一部分所界定。在一些實施例中，空氣通道53還具有一端530b，相對該端530a設置並終止在介電層80處。在一些實施例中，空氣通道53的該端530b是由介電層80的一部分所界定。在一些實施例中，空氣通道52對準空氣通道53。

在一些實施例中，空氣通道54在圖案化導電層40內延伸。在一些實施例中，空氣通道54具有一端540a，終止在介電層80處。在一些實施例中，空氣通道54的該端540a是由介電層80的一部分所界定。在一些實施例中，空氣通道54還具有一端540b，相對該端540a設置並終止在介電層80處。在一些實施例中，空氣通道54的該端540b是由介電層80的一部分所界定。

在一些實施例中，在沿著剖線B-B'的一方向上之空氣通道 (意即空氣通道51、52、53、54)的一寬度等於或大於大約3μm。在一些實施例中，圖案化導電層40在沿著剖線B-B'的一方向上之空氣通道的相對兩側上之每一個部分(亦表示成「支撐腳」)的一寬度等於或大於大約1μm。兩個支撐腳的寬度與在沿著剖線B-B'的一方向上之空氣通道的寬度之總和可為在沿著剖線B-B'的一方向上之圖案化導電層40的一寬度。在一些實施例中，空氣通道之一寬度對在沿著剖線B-B'的一方向上之圖案化導電層40的一寬度之一比率等於或小於大約0.6。依據本揭露的一些實施例，由於前述的設計，圖案化導電層40的該等支撐腳可提供足夠的結構支撐，因此具有形成在其內之氣腔50的圖案化導電層40可提供足夠的穩定性而不會塌陷。

圖4A是剖視示意圖，例示本揭露一些實施例的半導體元件。在一些實施例中，圖4A是沿著圖3之剖線A-A'的剖視示意圖。

在一些實施例中，在一頂視圖中，接觸結構60並不與空氣通道54重疊。在一些實施例中，在一頂視圖中，開口70A並不與空氣通道54重疊。

圖4B是剖視示意圖，例示本揭露一些實施例的半導體元件。在一些實施例中，圖4B是沿著圖3之剖線B-B'的剖視示意圖。

在一些實施例中，空氣通道51的表面501(或上表面)是由圖案化導電層40所界定。在一些實施例中，空氣通道51的表面502(或下表面)是由介電層30之表面301的該部分所界定。

圖4C是剖視示意圖，例示本揭露一些實施例的半導體元件。在一些實施例中，圖4C是沿著圖3之剖線C-C'的剖視示意圖。

在一些實施例中，介電層80的一部分暴露在氣腔50。在一 些實施例中，介電層80的一部分暴露在空氣通道51。

在一些實施例中，空氣通道51的該端510a是由介電層80的一部分所界定。在一些實施例中，空氣通道51的該端510a是由介電層80之一表面的一部分80a所界定。在一些實施例中，空氣通道51的該端510b是由圖案化導電層40的晶種層410與導電層420所界定。

圖5A、圖5B、圖5C、圖5D、圖5E、圖5F、圖5G是剖視示意圖，例示本揭露一些實施例製備半導體元件2A之方法的不同階段。

請參考圖5A，可提供一互連結構20，且一介電層30可形成在互連結構20上。在一些實施例中，互連結構20形成在一基底10上。在一些實施例中，介電層30具有一或多個開口60A(或表示成「貫穿通孔」)，以暴露圖案化導電層210的一部分。在一些實施例中，一介電材料可形成在互連結構20上，並可執行一微影製程以形成穿過介電材料的開口60A，以便形成介電層30。

請參考圖5B，一犧牲材料500A可形成在介電層30上。在一些實施例中，一晶種層材料410A形成在介電層30上以及在開口60A中，且犧牲材料500A形成在晶種層材料410A上。在一些實施例中，晶種層材料410A的製作技術可包含鍍覆。在一些實施例中，晶種層材料410A是或包括鈦或銅。在一些實施例中，犧牲材料500A是或包括一光阻材料。在一些實施例中，犧牲材料500A是一正型光阻。

請參考圖5C，一圖案520(亦表示成「一犧牲圖案」)可形成在介電層30上。在一些實施例中，包括圖案510與520的一犧牲層500形成在介電層30上。在一些實施例中，圖案510具有一厚度510T，圖案520(或是犧牲圖案)具有一厚度520T，且厚度520T小於厚度510T。

在一些實施例中，犧牲層500的圖案510界定在介電層30上的一預定區R1，而預定區R1是針對一圖案化導電層40進行預定，以在接下來的步驟中而形成在其中。在一些實施例中，圖案520完全與由圖案510所界定的預定區R1重疊。在一些實施例中，圖案520是在由圖案510所界定的預定區R1內。

在一些實施例中，犧牲層500的製作技術可包含下列步驟。在一些實施例中，一光遮罩600設置在犧牲材料500A上，且光遮罩600具有一阻斷區601、一不透明區602以及一清楚區603。在一些實施例中，阻斷區601經配置以阻斷曝光輻射穿經，不透明區602經配置以允許曝光雷射部分穿經，清楚區603經配置以允許曝光輻射穿經。在一些實施例中，阻斷區601包含或包括一光阻斷材料或是一光吸收材料。在一些實施例中，不透明區602包含或包括一材料，該材料是由對用於曝光之一預定波長的輻射大致上不透明的材料。在一些實施例中，舉例來說，不透明區602的材料包括鉻或氧化鉻。在一些實施例中，清楚區603包含或包括一材料，該材料由對用於曝光之一預定波長的輻射大致上透明的材料。

在一些實施例中，依據光遮罩600而在犧牲材料500A上執行一微影製程，以形成包括圖案510與520的犧牲層500。在一些實施例中，圖案510藉由執行微影製程而直接形成在光遮罩600的阻斷區601下方。在一些實施例中，直接在光遮罩600之不透明區602下方的犧牲材料500A之一部分藉由執行微影製程而進行部分移除，以便將圖案520直接形成在光遮罩600的不透明區602下方。在一些實施例中，犧牲材料500A直接在光遮罩600之清楚區603下方的一部分藉由執行微影製程而進行完全移除。在一些實施例中，晶種層材料410A的一部分藉由犧牲層500而暴 露，且直接在光遮罩600的清楚區603下方。在一些實施例中，晶種層材料410A在預定區R1中的一部分藉由犧牲層500而暴露。在一些實施例中，圖案510直接連接到圖案520。

請參考圖5D，一圖案化導電層可形成在介電層30與犧牲層500的圖案520上。在一些實施例中，一導電層420形成在晶種層材料410A上。在一些實施例中，導電層420形成在預定區R1內。圖案化導電層可包括導電層420以及晶種層材料410A。在一些實施例中，導電層420的製作技術包含鍍覆。在一些實施例中，導電層420並非形成在犧牲層500的圖案510上。

在一些實施例中，在導電層420(或圖案化導電層)形成在圖案520上之後，圖案520的一部分520c從導電層420(或圖案化導電層)暴露出來。在一些實施例中，部分520c是圖案520的一側表面，其大致垂直於圖案520的一上表面521以及側表面522、523。

請參考圖5E，可移除犧牲層500的圖案520以形成一氣腔50在導電層420內。在一些實施例中，移除犧牲層500的圖案520以形成一氣腔50在圖案化導電層(意即包括導電層420與晶種層材料410A)內。在一些實施例中，亦移除犧牲層500的圖案510。在一些實施例中，在相同步驟中移除犧牲層500的圖案510與圖案520。在一些實施例中，導電層420暴露在氣腔50。在一些實施例中，藉由一光阻剝除製程而移除犧牲層500的圖案510與圖案520。在一些實施例中，藉由一移除溶液而移除犧牲層500的圖案510與圖案520。

請參考圖5F，移除晶種層材料410A從導電層420暴露的一部分，以便形成包括晶種層410與導電層420的一圖案化導電層40。在一 些實施例中，圖案化導電層40形成在預定區R1內。

請參考圖5G，一介電層80可形成在圖案化導電層40上。在一些實施例中，介電層80具有一或多個開口70A(亦表示成「貫穿通孔」)，以暴露圖案化導電層40的一部分。在一些實施例中，一介電材料可形成在圖案化導電層40上，並可執行一微影製程以形成穿過介電材料的多個開口70A，以便形成介電層80。因此，形成半導體元件2A。

依據本揭露的一些實施例，藉由使用光遮罩600而形成犧牲層500以形成圖案化導電層40與氣腔50在圖案化導電層40內，可降低所形成之半導體元件2A的寄生電容，而無須執行額外步驟或改良現有步驟，例如無須改良圖案化導電層210的配置、圖案化導電層40的配置、接觸結構60的配置等等。因此，藉由一相對簡化的製造程序而可減少所形成之半導體元件2A的寄生電容，亦降低成本。

圖6A、圖6B、圖6C是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的不同階段。

圖6A顯示依據本揭露一些實施例沿著圖3之剖線C-C'製備半導體元件之方法的一或多個階段。

請參考圖3及圖6A，一互連結構20可設置或形成在一基底10上，且一介電層30可形成在互連結構20上。

在一些實施例中，一晶種層材料410A形成在介電層30上，且包括圖案510與520的一犧牲層500形成在介電層30上。在一些實施例中，圖案510具有一厚度510T，圖案520(或犧牲圖案)具有一厚度520T，而厚度520T小於厚度510T。

在一些實施例中，犧牲層500的圖案510在介電層30上界定 一預定區R1，而預定區R1是針對一圖案化導電層40進行預定，以在接下來的步驟中而形成在其中。在一些實施例中，圖案520完全與由圖案510所界定的預定區R1重疊。在一些實施例中，圖案520是在由圖案510所界定的預定區R1內。

在一些實施例中，犧牲層500的製作技術可包含下列步驟。在一些實施例中，一犧牲材料形成在介電層30與晶種層材料410A上。在一些實施例中，一光遮罩600設置在犧牲材料上，且光遮罩600具有一阻斷區601、一不透明區602以及一清楚區603。在一些實施例中，阻斷區601經配置以阻斷曝光輻射穿經，不透明區602經配置以允許曝光雷射部分穿經，清楚區603經配置以允許曝光輻射穿經。在一些實施例中，阻斷區601包含或包括一光阻斷材料或是一光吸收材料。在一些實施例中，不透明區602包含或包括一材料，該材料是由對用於曝光之一預定波長的輻射大致上不透明的材料。在一些實施例中，舉例來說，不透明區602的材料包括鉻或氧化鉻。在一些實施例中，清楚區603包含或包括一材料，該材料由對用於曝光之一預定波長的輻射大致上透明的材料。

在一些實施例中，依據光遮罩600而在犧牲材料上執行一微影製程，以形成包括圖案510與520的犧牲層500。在一些實施例中，圖案510藉由執行微影製程而直接形成在光遮罩600的阻斷區601下方。在一些實施例中，直接在光遮罩600之不透明區602下方的犧牲材料500A之一部分藉由執行微影製程而進行部分移除，以便將圖案520直接形成在光遮罩600的不透明區602下方。在一些實施例中，犧牲材料直接在光遮罩600之清楚區603下方的一部分藉由執行微影製程而進行完全移除。在一些實施例中，晶種層材料410A的一部分藉由犧牲層500而暴露，且直接在光遮 罩600的清楚區603下方。在一些實施例中，晶種層材料410A在預定區R1中的一部分藉由犧牲層500而暴露。在一些實施例中，圖案510直接連接到圖案520。

圖6B顯示依據本揭露一些實施例沿著圖3之剖線C-C'製備半導體元件之方法的一或多個階段。

請參考圖3及圖6B，一導電層420可形成在晶種層材料410A與犧牲層500的圖案520上。在一些實施例中，導電層420形成在預定區R1內。在一些實施例中，導電層420的製作技術包含鍍覆。在一些實施例中，導電層420並未形成在犧牲層500的圖案510上。

在一些實施例中，在導電層420形成在圖案520上之後，圖案520的一部分520從導電層420暴露出來。在一些實施例中，該部分520c直接連接到圖案510。

圖6C顯示依據本揭露一些實施例沿著圖3之剖線C-C'製備半導體元件之方法的一或多個階段。

請參考圖3及圖6C，可移除犧牲層500的圖案520以形成一氣腔50在導電層420內。在一些實施例中，亦移除犧牲層500的圖案510。在一些實施例中，在相同的步驟中移除犧牲層500的圖案510與圖案520。在一些實施例中，導電層420暴露在氣腔50。在一些實施例中，藉由一光阻剝除製程而移除犧牲層500的圖案510與圖案520。藉由一移除溶液而移除犧牲層500的圖案510與圖案520。

在一些實施例中，可移除晶種層材料410A從導電層420暴露的一部分，以便形成包括晶種層410與導電層420的一圖案化導電層40。在一些實施例中，圖案化導電層40形成在預定區R1內。在一些實施 例中，氣腔50形成在圖案化導電層40內。

接著，請參考圖3及圖4C，一介電層80可形成在圖案化導電層40上。因此，形成如圖4C所繪示的半導體元件3。

圖7是流程示意圖，例示本揭露一些實施例半導體元件的製備方法700。

製備方法700以步驟S71開始，其為提供一互連結構。

製備方法700以步驟S72繼續，其為一第一介電層形成在該互連結構上。

製備方法700以步驟S73繼續，其為一犧牲圖案形成在該第一介電層上。

製備方法700以步驟S74繼續，其為一重分布層形成在該第一介電層與該犧牲圖案上。

製備方法700以步驟S75繼續，其為移除該犧牲圖案以形成一氣腔在該重分布層內。

製備方法700是僅為一例子，且並不意指將本揭露限制在申請專利範圍中所明確記載的內容之外。可在製備方法700的每個步驟之前、期間或之後提供額外的步驟，並且對於該製備方法的該等額外實施例，可以替換、消除或移動所描述的一些步驟。在一些實施例中，製備方法700還可包括並未在圖7所描述的一些步驟。在一些實施例中，製備方法700可包括在圖7所描述的一或多個步驟。

圖8是流程示意圖，例示本揭露一些實施例半導體元件的製備方法800。

製備方法800以步驟S81開始，其為一第一圖案化導電層形 成在一基底上。

製備方法800以步驟S82繼續，其為一第一介電層形成在該第一圖案化導電層上。

製備方法800以步驟S83繼續，其為一第二圖案化導電層形成在該第一介電層上。

製備方法800以步驟S84繼續，其為一氣腔形成在該第一圖案化導電層與該第二圖案化導電層之間。

製備方法800是僅為一例子，且並不意指將本揭露限制在申請專利範圍中所明確記載的內容之外。可在製備方法800的每個步驟之前、期間或之後提供額外的步驟，並且對於該製備方法的該等額外實施例，可以替換、消除或移動所描述的一些步驟。在一些實施例中，製備方法800還可包括並未在圖8所描述的一些步驟。在一些實施例中，製備方法800可包括在圖8所描述的一或多個步驟。

本揭露之一實施例提供一種半導體元件。該半導體元件包括一基底、一第一圖案化導電層、一第一介電層以及一第二圖案化導電層。該第一圖案化導電層設置在該基底上。該第一介電層設置在該第一圖案化導電層上。該第二圖案化導電層設置在該第一介電層上。該該半導體元件在該第一圖案化導電層與該第二圖案化導電層之間具有一氣腔。

本揭露之另一實施例提供一種半導體元件。該半導體元件包括一互連結構、一第一介電層以及一重分布層(RDL)。該互連結構包括一上圖案化導電層。該第一介電層設置在該上圖案化導電層上。該重分布層設置在該第一介電層上。該半導體元件在該重分布層與該互連結構之間具有一氣腔。

本揭露之再另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一互連結構。該製備方法亦包括形成一第一介電層在該互連結構上。該製備方法還包括形成一犧牲圖案在該第一介電層上。該製備方法亦包括形成一重分布層在該第一介電層與該犧牲圖案上。該製備方法還包括移除該犧牲圖案以形成一氣腔在該重分布層內。

在該半導體元件中，由於該氣腔的設計，可以顯著地降低由該互連結構、該介電層以及該圖案化導電層(或RDL)所產生的寄生電容，也因此改善半導體元件的工作效能。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

1:半導體元件

10:基底

20:互連結構

30:介電層

40:圖案化導電層

50:氣腔

60:接觸結構

101:表面

110:導電墊

210:圖案化導電層

210a:連接部

210b:佈線部

220:圖案化導電層

230:導電通孔

240:導電通孔

250:介電層

301:表面

301a:部分

402:表面

501:表面

502:表面

H1:高度

T1:厚度

Claims (18)

1. 一種半導體元件的製備方法，包括：形成一互連結構在一基底上；形成一第一介電層在該互連結構上；形成一犧牲圖案在該第一介電層上；形成一重分布層在該第一介電層與該犧牲圖案上；以及移除該犧牲圖案以形成一氣腔在該重分布層內。
2. 如請求項1所述之半導體元件的製備方法，其中形成該犧牲圖案包括：形成一犧牲層在該第一介電層上，該犧牲層包括一第一圖案，該第一圖案具有一第一厚度，該犧牲圖案具有一第二厚度，該第二厚度小於該第一厚度。
3. 如請求項2所述之半導體元件的製備方法，其中該犧牲層的該第一圖案在該第一介電層上界定一預定區，且該重分布層形成在該預定區內。
4. 如請求項3所述之半導體元件的製備方法，其中該犧牲圖案與由該第一圖案所界定的該預定區完全重疊。
5. 如請求項2所述之半導體元件的製備方法，還包括移除該犧牲層的該第一圖案，其中在相同步驟中移除該第一圖案與該犧牲圖案。
6. 如請求項1所述之半導體元件的製備方法，其中形成該犧牲圖案包括：形成一犧牲材料在該第一介電層上；提供一光遮罩在該犧牲材料上，該光遮罩具有一阻斷區以及一不透明區；以及依據該光遮罩在該犧牲材料上執行一微影製程，以直接在該光遮罩的該不透明區下方形成該犧牲圖案。
7. 如請求項6所述之半導體元件的製備方法，其中在該重分布層形成在該犧牲圖案上之後，該犧牲圖案的一部分從該重分布層暴露出來。
8. 如請求項7所述之半導體元件的製備方法，其中執行該微影製程還直接在該光遮罩的該阻斷區下方形成一第一圖案，其中該第一圖案直接連接到該犧牲圖案。
9. 如請求項1所述之半導體元件的製備方法，其中該犧牲圖案包括一光阻材料。
10. 如請求項6所述之半導體元件的製備方法，其中形成該重分布層包括：形成一晶種層在該第一介電層上；以及形成一導電層在該晶種層上，其中該導電層暴露在該氣腔。
11. 一種半導體元件的製備方法，包括：提供一基底；形成一第一圖案化導電層在該基底上；形成一第一介電層在該第一圖案化導電層上；以及形成一第二圖案化導電層在該第一介電層上；形成一第一接觸結構以電性連接該第一圖案化導電層與該第二圖案化導電層，其中在一頂視圖中，該第一接觸結構並不與該氣腔重疊；形成一第二接觸結構在該第二圖案化導電層上，其中在一頂視圖中，該第二接觸結構並不與該氣腔重疊；其中該半導體元件在該第一圖案化導電層與該第二圖案化導電層之間具有一氣腔。
12. 如請求項11所述之半導體元件的製備方法，其中該氣腔形成在該第二圖案化導電層與該第一介電層之間。
13. 如請求項11所述之半導體元件的製備方法，其中該氣腔形成在該第二圖案化導電層內。
14. 如請求項13所述之半導體元件的製備方法，其中該第一介電層的一部份暴露在該氣腔。
15. 如請求項11所述之半導體元件的製備方法，其中該第二圖案化導電 層包括一晶種層，且該晶種層的一部分暴露在該氣腔。
16. 如請求項11所述之半導體元件的製備方法，還包括形成一第二介電層在該第二圖案化導電層上，其中該第二介電層的一部分暴露在該氣腔。
17. 如請求項11所述之半導體元件的製備方法，其中該氣腔包括一空氣通道，在該第二圖案化導電層內延伸。
18. 如請求項11所述之半導體元件的製備方法，其中：該氣腔包括一第一空氣通道以及一第二空氣通道，該第二空氣通道對準該第一空氣通道；以及該第一空氣通道與該第二空氣通道相互連接且在該第二圖案化導電層內延伸。