TWI812346B - 半導體儲存裝置及讀出方法 - Google Patents

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Abstract

本發明提供一種半導體儲存裝置及讀出方法，可實現錯誤檢測及糾正的處理的高速化且達成小型化。本發明的快閃記憶體（100）具有NAND晶片（200）及ECC晶片（300）。NAND晶片（200）包括記憶體陣列、以及包含鎖存器（L1）及鎖存器（L2）的頁緩衝/感測電路。ECC晶片（300）包含RAM_E、RAM_O，此RAM_E、RAM_O保持從NAND晶片（200）的鎖存器（L1、L2）輸出的讀出資料，RAM_E保持第偶數個扇區的資料，RAM_O保持第奇數個扇區的資料，可藉由使RAM_E或RAM_O交替保持扇區的資料從而削減RAM_E、RAM_O的資料尺寸。

Description

半導體儲存裝置及讀出方法
本發明涉及一種反及（Not AND，NAND）型快閃記憶體（flash memory）等半導體儲存裝置，特別涉及錯誤檢測糾正。
NAND型快閃記憶體中，有時反復進行資料的編程或刪除，導致穿隧絕緣膜劣化等以致電荷保持特性變差，或因穿隧絕緣膜所捕獲的電荷而產生閾值變動，引起位元錯誤（bit error）。作為此種位元錯誤的對策，可在快閃記憶體中使用錯誤檢測糾正電路（以下稱為ECC電路）。
圖1為表示以往的片外（off-chip）ECC的快閃記憶體的結構的圖。快閃記憶體10是包含NAND晶片20而構成，所述NAND晶片20包含NAND型的記憶體陣列或其周邊電路，NAND晶片20連接於搭載有ECC功能40的控制器晶片30。NAND晶片20與控制器晶片30分別收容於不同的封裝體，各封裝體例如封裝於印刷基板上。
NAND晶片20與控制器晶片30例如搭載可與時脈訊號同步傳輸資料的序列周邊介面（SPI），在兩晶片分別設有#CS、CLK、DI、DO、#WP、#HOLD的輸入輸出端子。控制器晶片30經由SPI的輸入輸出端子向NAND晶片20發送命令、位址、資料。
ECC功能40包含：編碼器，將資料編碼並生成同位資料（parity data）；以及解碼器，基於同位資料將資料解碼。ECC功能40例如藉由BCH（Bose Chaudhuri Hocquenghem）碼進行多位元（例如2位元、4位元、8位元等）的錯誤檢測、糾正，此時，BCH解碼器包含：校正子計算部，評估資料的校正子（syndrome）；輾轉相除（Euclidean algorithm）計算部，計算錯誤位置多項式（ELP）；錯誤位置查找部，計算錯誤位置多項式的根，查找錯誤位置；以及錯誤糾正部，基於所查找到的錯誤位置來糾正錯誤。
NAND晶片20的頁緩衝/感測電路包含兩個鎖存器，一個鎖存器包含兩個快取（cache），一個快取保存多個扇區（例如2扇區、4扇區等）的資料。NAND晶片20與控制器晶片30之間的資料傳輸是以快取為單位進行。而且，ECC功能40以扇區為單位生成同位資料，或者進行錯誤檢測、糾正。經ECC功能40編碼的一個扇區包含主資料和同位資料。
控制器晶片30在使NAND晶片20進行編程動作時，藉由ECC功能40根據應編程的資料來生成同位資料，將所生成的同位資料和主資料經由SPI的DO端子傳輸至NAND晶片20。NAND晶片20將所接收的主資料和同位資料保持於鎖存器，將保持於鎖存器的資料編程至記憶體陣列的選擇頁。
另一方面，NAND晶片20中從記憶體陣列讀出的資料經由SPI的DO端子傳輸至控制器晶片30。ECC功能40基於同位資料來檢測錯誤，根據其檢測結果來糾正主資料或同位資料。
圖2為表示控制器晶片30的ECC功能的各部動作的時序圖。NAND晶片20根據從控制器晶片30傳輸的讀出命令進行讀出動作，將所讀出的資料輸出至控制器晶片30。在時刻t0，控制器晶片30的NAND_IF開始從NAND晶片20接收扇區S0的主資料和同位資料Pt，在時刻t1開始接收扇區S1的主資料和同位資料Pt，在時刻t2、時刻t3開始接收扇區S2、扇區S3的主資料和同位資料Pt。ECC功能40在進行扇區S1的資料接收的期間中，與此同時以管線（pipeline）處理的形式進行扇區S0的主資料的校正子的計算、錯誤位置多項式的計算、錯誤位置的查找，基於所查找到的錯誤位置來糾正扇區S0的主資料的錯誤。然後，控制器晶片30的CPU_IF將扇區S0的經錯誤糾正的資料傳輸至主機裝置。關於扇區S1、扇區S2、扇區S3的ECC處理，也同樣地進行管線處理，將各扇區的經錯誤糾正的資料在扇區的接收中輸出。
在從NAND晶片20向控制器晶片30傳輸讀出資料的情況下，校正子計算必須在傳輸扇區的同位資料之後進行。因此，存在下述問題，即：若SPI的DO端子的位元寬度窄，則資料傳輸耗費時間，所述期間中控制器晶片30的閒置狀態變長，無法充分發揮管線處理的效能等。而且，若伴隨記憶體陣列的積集度增加而一頁的尺寸變大，則頁緩衝/感測電路或ECC功能的佔有面積變大，由此導致晶片變大。因此，期望頁緩衝/感測電路或ECC功能的省空間化。
本發明的半導體儲存裝置包括：NAND晶片，包括NAND型的記憶體陣列、控制部件及輸出部件，所述控制部件控制記憶體陣列的讀出動作，所述輸出部件將從所述記憶體陣列讀出的資料輸出至ECC晶片；以及ECC晶片，包括第一保持部及第二保持部、以及ECC部件，所述ECC部件進行保持於所述第一保持部及第二保持部的資料的錯誤檢測及糾正，當一頁包含n個扇區時，所述輸出部件以扇區為單位將資料輸出至所述ECC晶片，所述第一保持部保持第偶數個扇區的資料，所述第二保持部保持第奇數個扇區的資料，所述ECC部件進行從第一保持部或第二保持部讀出的資料的錯誤檢測及糾正。
本發明的讀出方法為半導體儲存裝置的讀出方法，所述半導體儲存裝置包括：NAND晶片，包括NAND型的記憶體陣列、控制部件及輸出部件，所述控制部件控制記憶體陣列的讀出動作，所述輸出部件將從所述記憶體陣列讀出的資料輸出至ECC晶片；以及ECC晶片，包括第一保持部及第二保持部、以及ECC部件，所述ECC部件進行保持於所述第一保持部及第二保持部的資料的錯誤檢測及糾正，並且所述輸出部件以扇區為單位將資料輸出至所述ECC晶片，所述第一保持部保持第偶數個扇區的資料，所述第二保持部保持第奇數個扇區的資料，所述ECC部件進行從所述第一保持部或所述第二保持部讀出的資料的錯誤檢測及糾正，將經糾正的資料輸出至外部。
根據本發明，可藉由使ECC晶片的第一保持部及第二保持部交替保持第偶數個與第奇數個扇區的資料，從而削減第一保持部及第二保持部的資料尺寸，由此可縮小ECC晶片的晶片面積並降低成本。而且，藉由與NAND晶片分立地設置ECC晶片，可實現錯誤檢測及糾正的處理的高速化。
圖3為表示本發明的第一實施例的快閃記憶體的概略結構的圖。本實施例的快閃記憶體100是包含NAND晶片200、及電連接於NAND晶片200的ECC晶片300而構成。
此處雖未繪示，但NAND晶片200典型而言包含NAND型的記憶體陣列及周邊電路。周邊電路包含列解碼器、行解碼器、頁緩衝/感測電路、介面電路、控制器、內部電壓生成電路等，控制器根據所輸入的命令來控制讀出、編程、刪除等動作。記憶體陣列包含多個塊（block），在各塊形成有多個NAND串（string）。NAND串可在基板表面二維地形成或在基板表面上三維地形成。記憶體單元可為儲存一位元（二值資料）的單層單元（Single-Level Cell ，SLC）型，也可為儲存多位元的類型。
NAND晶片200包含SPI用的輸入輸出端子210（#CS、CLK、DI、DO、#WP、#HOLD）及ECC專用的輸入輸出端子220（VALID、CK、DATA）作為與ECC晶片300的介面。“#”表示低準位有效（low active）。#CS為接收用於使能（enable）或禁能（disable）晶片的晶片選擇訊號的端子，CLK為接收序列時脈訊號的端子，DI為輸入序列資料的端子，DO為輸出序列資料的端子，#WP為接收用於保護狀態暫存器以不被寫入的訊號的端子，#HOLD為接收用於保持晶片的訊號的端子。NAND晶片200經由SPI用的輸入輸出端子210，與序列時脈訊號CLK同步地接收命令、位址、資料，或者與序列時脈訊號CLK同步地輸出資料。
作為ECC專用的輸入輸出端子220，VALID為輸入輸出VALID訊號的端子，所述VALID訊號表示NAND晶片200與ECC晶片300間的資料傳輸是否有效，CK為輸出資料傳輸及ECC處理所使用的時脈訊號CK的端子，DATA為輸入輸出NAND晶片200與ECC晶片300間的資料的端子。此處需注意的是，SPI用的DO端子/DI端子的位元寬度m（資料傳輸寬度）例如為×1、×4或×8，但ECC專用的DATA端子的位元寬度n構成為較SPI用的DO端子/DI端子的位元寬度m更大（n＞m），例如位元寬度n為×32。因此，若時脈訊號CK與時脈訊號CLK的頻率相同，則NAND晶片200與ECC晶片300間的資料傳輸時間較SPI的資料傳輸時間快n/m倍。
此外，此處雖未圖示，但NAND晶片200也可除了SPI用的輸入輸出端子210以外還包括ONFi的介面。ONFi的介面包括指令鎖存使能（Command Latch Enable，CLE）、位址鎖存使能（Address Latch Enable，ALE）、寫入使能（Write Enable，#WE）等外部控制端子和I/O等輸入輸出端子。
ECC晶片300包含SPI用的輸入輸出端子310（#CS、CLK、DI、DO、#WP、#HOLD）及ECC專用的輸入輸出端子320（VALID、CK、DATA）作為與NAND晶片200的介面。ECC晶片300的SPI用的輸入輸出端子310分別電耦合於NAND晶片200的SPI用的輸入輸出端子210的對應端子，ECC專用的輸入輸出端子320分別電耦合於NAND晶片200的ECC專用的輸入輸出端子220的對應端子。
ECC晶片300還包含SPI用的輸入輸出端子330（#CS、CLK、DI、DO、#WP、#HOLD）作為與控制器晶片400的介面。輸入輸出端子330電耦合於控制器晶片400的SPI用的輸入輸出端子410的對應端子。輸入輸出端子310（#CS、CLK、DI、DO、#WP、#HOLD）的各端子藉由內部佈線等而分別電耦合於輸入輸出端子330（#CS、CLK、DI、DO、#WP、#HOLD）的各端子。即，輸入輸出端子310及輸入輸出端子330雖然為了實現NAND晶片200與控制器晶片400的連接而在物理上遠離配置，但在電性方面，輸入輸出端子310與輸入輸出端子330對於NAND晶片200及控制器晶片400而言共通，此種連接等同於NAND晶片200的SPI用的輸入輸出端子210連接於控制器晶片400的SPI用的輸入輸出端子410。
圖4的（A）為表示本實施例的快閃記憶體的要部結構的圖，圖4的（B）為表示作為比較例的快閃記憶體的要部結構的圖。NAND晶片200、NAND晶片200_X包含頁緩衝/感測電路，所述頁緩衝/感測電路保持從記憶體陣列讀出的資料，或保持用於在記憶體陣列進行編程的資料，頁緩衝/感測電路包括二段的鎖存器L1、鎖存器L2。鎖存器L1包含快取C0、快取C1，鎖存器L2包含快取C1，鎖存器L1的快取C1與鎖存器L2的快取C1可進行雙向的資料傳輸。鎖存器L1保持一頁資料（例如4KB），快取C0、快取C1保持1/2頁資料（例如2KB），快取C0保持扇區S0～扇區S3這四個扇區的資料（例如一個扇區為512位元組），快取C1保持扇區S4～扇區S7這四個扇區的資料。
在比較例中，在NAND晶片200_X中進行頁的連續讀出動作時，從記憶體陣列讀出的頁的資料保持於鎖存器L1的快取C0、快取C1，保持於鎖存器L1的快取C1的資料傳輸至鎖存器L2的快取C1，然後，NAND晶片200_X將保持於鎖存器L1的快取C0的、扇區S0～扇區S3的資料傳輸至ECC晶片300_X後，將保持於鎖存器L2的快取C1的、扇區S4～扇區S7的資料傳輸至ECC晶片300_X。從NAND晶片200_X向ECC晶片300_X的資料傳輸是以快取為單位（四個扇區單位）進行，NAND晶片300_X若1/2頁的資料傳輸結束，則傳輸接著的1/2頁的資料。
ECC晶片300_X包含用於保持從NAND晶片200_X傳輸的資料的、二段結構的隨機存取記憶體RAM1、RAM2。RAM1、RAM2分別保持1/2頁資料（例如2KB），RAM1保存從鎖存器L1讀出的扇區S0～扇區S3的資料，RAM2保存從鎖存器L2讀出的扇區S4～扇區S7的資料。ECC晶片300_X在從NAND晶片200_X接收資料的同時，以扇區為單位進行錯誤檢測及糾正。
另一方面，本實施例中，NAND晶片200中，頁緩衝/感測電路包含與比較例同樣地構成的鎖存器L1、鎖存器L2，但ECC晶片300包含將比較例的RAM0、RAM1的資料尺寸設為一半的RAM_E、RAM_O。即，RAM_E、RAM_O可保存1/4頁資料、也就是兩個扇區的資料。
NAND晶片200以扇區為單位控制資料傳輸，首先將保持於鎖存器L1的快取C0的、扇區S0～扇區S3的1/2頁資料傳輸至ECC晶片300，回應所述傳輸，ECC晶片300將第偶數個扇區S0、S2保存於RAM_E，將第奇數個扇區S1、S3保存於RAM_O。ECC晶片300在開始傳輸扇區S4～扇區S7的接著的1/2頁資料前，進行保存於RAM_E、RAM_O的扇區S0～扇區S3的資料的錯誤檢測及糾正，然後NAND晶片200將保持於鎖存器L2的快取C1的、扇區S4～扇區S7的1/2頁資料傳輸至ECC晶片300，ECC晶片300將第偶數個扇區S4、S6保存於RAM_E，將第奇數個扇區S5、S7保存於RAM_O。
回應ECC晶片300向控制器晶片400輸出扇區S0的開頭位址的資料，NAND晶片從記憶體陣列進行下一頁的讀出，將所讀出的資料保持於鎖存器L1。在向控制器晶片400輸出扇區S0的開頭位址的資料的時間點，鎖存器L1的快取C1的資料傳輸至鎖存器L2，因而可在鎖存器L1進行下一頁資料的覆寫。
本實施例中，可藉由削減ECC晶片300的RAM_E、RAM_O的資料尺寸（儲存容量），從而縮小ECC晶片300的晶片面積並降低成本。而且，藉由經由專用埠來進行從NAND晶片200向ECC晶片300的資料傳輸，可實現讀出資料的輸出的高速化。
圖5為表示NAND晶片200及ECC晶片300的內部結構的方塊圖。但是，需注意的是，在NAND晶片200中示出與ECC動作有關的結構，並未示出所有結構。
NAND晶片200包含：頁緩衝/感測電路230，包含鎖存器L1、鎖存器L2；振盪器OSC，生成時脈訊號CK；介面電路（以下記作ECC_IF）240，經由ECC專用的輸入輸出端子220來控制與ECC晶片300之間的資料傳輸；介面電路（以下記作CTL_IF）250，經由SPI用的輸入輸出端子210來控制與控制器晶片400之間的資料傳輸；ECC控制部260；控制器270，接收從輸入輸出端子210輸入的命令及位址，包含解讀命令的解碼器或進行位址的保持、計數的位址計數器，基於命令的解碼結果來控制各部；以及位址控制部280，控制頁緩衝/感測電路230的行位址。
鎖存器L1包含快取C0、快取C1，鎖存器L2僅包含快取C1，在鎖存器L1與鎖存器L2之間可雙向傳輸快取C1的資料。鎖存器L1保持一頁資料（例如4KB），快取C0、快取C1保持1/2頁資料（例如2KB）。鎖存器L2的快取C1保持1/2頁資料（例如2KB）。快取C0保持扇區S0～扇區S3的資料（例如一個扇區為512位元組），快取C1保持扇區S4～扇區S7的資料。
振盪器OSC生成時脈訊號CK，此時脈訊號CK為最適於資料傳輸時間及ECC動作的各部的處理時間的、頻率。NAND晶片200與ECC晶片300之間的利用DATA端子進行的資料傳輸是與時脈訊號CK同步地進行，ECC晶片300的ECC核360與時脈訊號CK同步地執行ECC處理。時脈訊號CK的頻率與SPI的時脈訊號CLK的頻率無關，可設定為較時脈訊號CLK的頻率更高。
ECC_IF240接收振盪器OSC所生成的時脈訊號CK，將所述時脈訊號CK經由CK端子供給於ECC晶片300的CK端子。ECC_IF240在讀出動作時，將保持於鎖存器L2的讀出資料以與時脈訊號CK同步的時機從DATA端子輸出至ECC晶片300的DATA端子，而且，在編程動作時，以與時脈訊號CK同步的時機從DATA端子接收由ECC晶片300生成的同位資料。
ECC控制部260在讀出動作時，將VALID訊號供給於ECC_IF240。VALID訊號規定ECC專用的輸入輸出端子220、輸入輸出端子320間的資料傳輸變得有效的期間，所述期間可進行扇區單位的資料傳輸。ECC_IF240在由VALID訊號所規定的期間中，例如在VALID訊號為高準位的期間中，從NAND晶片200的DATA端子向ECC晶片的DATA端子傳輸資料。而且，ECC_IF240從VALID端子向ECC晶片300的VALID端子輸出VALID訊號，以使ECC晶片300的NAND_IF340可接收來自NAND晶片200的資料。
CTL_IF250控制經由輸入輸出端子210的、資料的輸入輸出。CTL_IF250接收從控制器晶片400輸出的命令、位址、資料，將命令及位址提供給控制器270，將資料保持於鎖存器L2或鎖存器L1。
控制器270將所輸入的命令解碼，基於解碼結果來控制讀出、編程、刪除等動作。而且，控制器270基於解碼結果將辨識讀出或編程的控制旗標（control flag）提供給ECC控制部260，或將表示NAND晶片200為忙碌還是待機狀態的狀態訊號提供給CTL_IF250。控制器270包含對從CTL_IF250輸入的行位址進行計數的位址計數器，將位址計數器的位址提供給位址控制部280。
ECC控制部260包含用於控制ECC處理的邏輯（logic）、以及進行用於ECC處理的位址的保持及計數的位址計數器。ECC控制部260與ECC晶片300的ECC控制部370同樣地構成，即，包含與ECC控制部370同步的ECC控制部260，以可識別ECC晶片300進行何種ECC動作。此外，控制旗標用於ECC核360進行的、編碼器或解碼器的切換。
位址控制部280接收從控制器270輸出的行位址及從ECC控制部260輸出的ECC用的行位址，將根據NAND晶片200的動作所選擇的行位址提供給頁緩衝/感測電路230。從鎖存器L2讀出的資料的位置或寫入鎖存器L2的資料的位置是藉由行位址來控制。
ECC晶片300包含：RAM_E、RAM_O；介面電路（以下記作NAND_IF）340，經由ECC專用的輸入輸出端子320來控制與NAND晶片200之間的資料傳輸；介面電路（以下記作CTL_IF）350，經由SPI用的輸入輸出端子330、輸入輸出端子310來控制與NAND晶片200及控制器晶片400之間的資料的輸入輸出；ECC核360，進行錯誤檢測、糾正；ECC控制部370，包含用於控制ECC核360的邏輯以及進行用於ECC處理的位址的保持、計數的位址計數器；以及控制器380，接收從輸入輸出端子310、輸入輸出端子330輸入的命令、位址、資料。
此處需注意的是，在ECC晶片300，搭載有控制器380以可識別NAND晶片200進行何種動作，所述控制器380與NAND晶片200的控制器270同樣地，接收所輸入的命令及位址，包含解讀命令的解碼器或進行位址的保持、計數的位址計數器。而且，SPI用的輸入輸出端子330電耦合於SPI用的輸入輸出端子310的對應端子，來自控制器400的命令、位址、資料供給於ECC晶片300及NAND晶片200兩者。
RAM_E、RAM_O分別保持1/4頁資料（兩個扇區的資料）。RAM_E可保持從鎖存器L1的快取C0讀出的扇區S0、扇區S2、扇區S4、扇區S6的資料，RAM_O可保持從鎖存器L2的快取C1讀出的扇區S1、扇區S3、扇區S5、扇區S7的資料。RAM_E、RAM_O與鎖存器L1、鎖存器L2不同，作為雙埠記憶體（dual-port memory）發揮功能，而且相對於鎖存器L1、鎖存器L2包含非同步電路，RAM_E與RAM_O包含同步電路。
在NAND晶片200中進行讀出動作時，NAND_IF340在VALID訊號為高準位有效（high active）的期間中，經由ECC專用的輸入輸出端子220及輸入輸出端子320，從NAND晶片200以扇區為單位依次接收一頁資料。ECC控制部370經由選擇器SEL1來選擇保存於RAM_E或RAM_O的資料_E（扇區S0、扇區S2、扇區S4、扇區S6）或資料_O（扇區S1、扇區S3、扇區S5、扇區S7），並經由選擇器SEL3來選擇通往RAM_E或RAM_O的位址_E或位址_O。
ECC控制部370在ECC核360進行讀出資料的錯誤檢測及糾正時，經由選擇器SEL3來選擇RAM_E或RAM_O的位址，經由選擇器SEL2將與寫入RAM_E或RAM_O的資料相同的資料提供給ECC核360。ECC核360在ECC控制部370的控制下，以管線處理的形式進行校正子計算、輾轉相除計算、錯誤位置查找，為了根據所查找的錯誤位置來糾正錯誤，而將從選擇器SEL4所選擇的RAM_E或RAM_O讀出的資料的錯誤位元反轉，藉由CTL_IF350將經糾正的資料經由輸入輸出端子330輸出至控制器晶片400。
而且，在進行編程動作時，來自控制器晶片400的命令、位址、資料除了輸入至NAND晶片200以外，也輸入至ECC晶片300。控制器380基於命令的解碼結果而識別為編程動作，將從SPI用的輸入輸出端子330輸入的資料保存於RAM_E及RAM_O。ECC控制部370藉由來自控制器380的控制旗標而識別編程動作，使ECC核360的編碼器運行。
ECC核360在ECC控制部370的控制下，讀出保持於RAM_E或RAM_O的輸入資料，將所讀出的資料以扇區單位編碼，生成各扇區的同位資料。所生成的同位資料經由NAND_IF340從DATA端子傳輸至NAND晶片200的DATA端子。NAND晶片200將從控制器晶片400接收的資料保持於鎖存器L1，將經由ECC_IF240從ECC晶片300接收的各扇區的同位資料按照ECC控制部260所指定的行位址保持於鎖存器L1，然後，控制器270將保持於鎖存器L1的資料編程至記憶體陣列。
接著，對本實施例的快閃記憶體100的ECC動作的詳細進行說明。圖6為表示藉由ECC核360將讀出資料解碼時的時序圖。當NAND晶片200根據讀出命令進行讀出動作時，在時刻t0，NAND晶片200的ECC_IF240將保持於鎖存器L1的扇區S0的主資料和同位資料Pt與時脈訊號CK同步地從DATA端子發送，ECC晶片300的NAND_IF340開始從DATA端子接收扇區S0的主資料和同位資料Pt，在時刻t1扇區S0的主資料和同位資料Pt的接收結束。所接收的扇區S0的資料保存於RAM_E，與此同時，ECC核360進行扇區S0的校正子計算。關於時刻t0與時刻t1的傳輸時間，由於ECC專用的DATA端子的資料寬度及時脈訊號CK的頻率已為了ECC處理而最優化，因而可較經由SPI用的輸入輸出端子210傳輸資料的時間更短。
同樣地，在時刻t2扇區S1的主資料和同位資料Pt的傳輸結束，扇區S1的資料保存於RAM_O，在時刻t3扇區S2的主資料和同位資料Pt的傳輸結束，扇區S2的資料保存於RAM_E，在時刻t4扇區S3的主資料和同位資料Pt的傳輸結束，扇區S3的資料保存於RAM_O。
在向RAM_E保存扇區S0的資料的同時，ECC核360開始計算扇區S0的校正子，但某實施例中，以扇區S0的校正子計算在時刻t1結束的方式，設定DATA端子的位元寬度或時脈訊號CK的頻率。ECC核360在計算校正子後，在扇區S1的資料的接收中，進行扇區S0的錯誤位置多項式計算、錯誤位置查找。
在時刻t5，ECC核360與時脈訊號CLK同步地從由選擇器SEL4、選擇器SEL5選擇的RAM_E讀出扇區S0的主資料，以ExOR將扇區S0的主資料的位元錯誤反轉，將經錯誤糾正的扇區S0的主資料與SPI用的時脈訊號CLK同步地從輸入輸出端子330的DO端子輸出至控制器晶片400。ECC核360在時刻t6、時刻t7、時刻t8，進行扇區S1、扇區S2、扇區S3的錯誤糾正，將經錯誤糾正的扇區S1、扇區S2、扇區S3的主資料經由輸入輸出端子330向控制器晶片400依次輸出。控制器晶片400的CPU_IF將在時刻t6、時刻t7、時刻t8、時刻t9接收的扇區S0、扇區S1、扇區S2、扇區S3的主資料向主機裝置傳輸。
在ECC核360進行扇區S0～扇區S3的錯誤位置多項式計算以後的處理的期間中，NAND晶片200將扇區S4～扇區S7的主資料及同位資料經由ECC專用的輸入輸出端子220傳輸至ECC晶片300。扇區S4～扇區S7的資料傳輸是回應向外部輸出扇區S0～扇區S3的時機而進行。即，RAM_E、RAM_O分別僅可保持1/4頁（兩個扇區）的資料，因而在輸出所保持的資料後，可進行對RAM_E、RAM_O的資料的覆寫。
接著，對本實施例的快閃記憶體的頁的連續讀出動作進行說明。圖7為圖4的（B）所示的比較例的快閃記憶體（RAM0、RAM1分別具備儲存1/2頁資料的尺寸（2KB））的連續讀出動作的時序圖，圖8為本實施例的快閃記憶體（RAM_E、RAM_O分別具備儲存1/4頁資料的尺寸（1KB））的連續讀出動作的時序圖。
圖7、圖8中，上半部表示NAND晶片200的動作，下半部表示ECC晶片300的時機。比較例的快閃記憶體中，如圖7所示，記憶體陣列的陣列讀出是回應從ECC晶片300的DO端子輸出頁的開頭位址的資料而進行。例如，若從端子DO輸出頁P0的扇區S0的開頭位址的資料，則NAND晶片200開始讀出頁P1的陣列。
NAND晶片200將從記憶體陣列讀出的頁的資料保持於鎖存器L1的快取C0、快取C1，接著，將鎖存器L1的快取C1的扇區S4～扇區S7的資料傳輸至鎖存器L2的快取C1，在VALID訊號為高準位的期間中，將保持於鎖存器L1的快取C0的扇區S0～扇區S3的資料、與保持於鎖存器L2的快取C1的扇區S4～扇區S7的資料作為一頁資料，以快取為單位傳輸至ECC晶片300。從NAND晶片200向ECC晶片300傳輸資料的時機成為ECC晶片300向控制器晶片400輸出快取單位的最終位址的資料的時機。例如，NAND晶片200回應ECC晶片300將頁P0的扇區S3的最終位址的資料輸出至外部，而開始傳輸頁P1的扇區S0～扇區S3的資料。
ECC晶片300以扇區為單位進行錯誤檢測及糾正，從DO端子輸出經糾正的資料。若ECC晶片300輸出頁的開頭位址的資料，則NAND晶片200開始進行下一頁的陣列讀出，並將所讀出的資料保持於鎖存器L1。當開始進行下一頁的陣列讀出時，鎖存器L1的快取C1的資料傳輸至鎖存器L2，因而即便在鎖存器L1覆寫下一頁的資料也不成問題。
NAND晶片200的控制器270的位址計數器與ECC晶片300的控制器380的位址計數器同步，NAND晶片200的控制器270可藉由以所述位址計數器所計數的行位址，獲知從ECC晶片300的DO端子輸出的頁的開頭位址或快取的最終位址。位址計數器藉由對時脈訊號CK的切換（toggle）次數進行計數從而將行位址遞增（increment）。
本實施例的快閃記憶體中，如圖8所示，記憶體陣列的讀出時機與比較例相同，即，是回應從ECC晶片300的DO端子輸出頁的開頭位址的資料而進行。而且，關於NAND晶片200與ECC晶片300間的資料傳輸，比較例是以快取為單位進行，相對於此，本實施例是以扇區為單位進行。若傳輸一個扇區的資料，則VALID訊號在一個扇區的資料傳輸期間中遷移至高準位。NAND晶片200回應ECC晶片300完成扇區的資料輸出，而從所述扇區將第1/2頁的扇區的資料傳輸至ECC晶片300。例如，若ECC晶片300完成扇區S0的資料的輸出，則NAND晶片200將同頁的扇區S4的資料傳輸至ECC晶片300，若ECC晶片完成扇區S1的資料的輸出，則將同頁的扇區S5的資料傳輸至ECC晶片300。扇區S0的資料輸出完成後，可在RAM_E覆寫下一扇區S4，扇區S1的資料輸出完成後，可在RAM_O覆寫下一扇區S5。
接著，對進行本實施例的快閃記憶體的連續讀出時的限制進行說明。此處，將NAND晶片200輸出一扇區的資料的時間設為tDOUT1，將ECC晶片300輸出一扇區的資料的時間設為tDOUT2，將NAND晶片200輸出一扇區的資料後直到所述扇區的錯誤檢測及糾正結束為止的延遲（latency）設為tLTCY。
比較例中，式（1）成為限制。 tDOUT1＋tLTCY＜tDOUT2×4···（1） 相對於此，本實施例中，式（2）成為限制。 tDOUT1＋tLTCY＜tDOUT2×3···（2）
NAND晶片200與ECC晶片300之間由ECC專用的輸入輸出端子連接。若一扇區為512位元組，將專用的DATA端子的位元寬度設為16位元，將時脈訊號CK的頻率設為80MHz，則成為tDOUT1＝4 μs、tLTCY＝4 μs。此時，成為tDOUT2＞（4＋4）/3＝2.7 μs。
圖9為在比較例的快閃記憶體的頁的連續讀出中發生中斷的情況下的時序圖，圖10為在本實施例的快閃記憶體的頁的連續讀出中發生中斷的情況下的時序圖。例如，有時ECC晶片300的時脈訊號CLK停止等導致連續讀出中自DO端子的資料輸出中斷（在DO端子示出中斷處）。在發生此種中斷的情況下，本實施例的快閃記憶體中，ECC晶片300的RAM_E、RAM_O保持從NAND晶片200傳輸的資料，而且，在ECC晶片300輸出頁的開頭位址的資料之前，不進行下一頁的陣列讀出，因而在鎖存器L1、鎖存器L2中保持其前一頁的資料。因此，資料不會因中斷而消失，而且，NAND晶片200與ECC晶片300共用正進行讀出的頁的位址，因而可在中斷後再次開始連續讀出。
圖11為表示本發明的變形例的快閃記憶體的要部結構的圖。上文的實施例中，如圖4的（A）所示，NAND晶片200包括包含快取C0、快取C1的鎖存器L1及包含快取C1的鎖存器L2，但本變形例中，如圖11所示，NAND晶片200A包括包含快取C0、快取C1的鎖存器L1及包含快取C0、快取C1的鎖存器L2。鎖存器L1、鎖存器L2分別可保持一頁資料。
讀出動作時，NAND晶片200A將鎖存器L2的快取C0的扇區S0～扇區S3的資料傳輸至ECC晶片300後，將保持於鎖存器L1的快取C0的、下一頁的扇區S0～扇區S3的資料傳輸至鎖存器L2的快取C0，將鎖存器L2的快取C1的扇區S4～扇區S7的資料傳輸至ECC晶片300後，將保持於鎖存器L1的快取C1的、下一頁的扇區S4～扇區S7的資料傳輸至鎖存器L2的快取C1，然後將從記憶體陣列讀出的下一頁的資料保持於鎖存器L1。ECC晶片300進行與上文的實施例同樣的動作。
如上所述，根據本實施例，可藉由使ECC晶片300的RAM_E與RAM_O交替保持第偶數個扇區的資料與第奇數個扇區的資料，從而削減RAM_E、RAM_O的資料尺寸（儲存容量），由此可縮小ECC晶片300的面積並降低成本。進而，藉由在NAND晶片200與ECC晶片300之間經由ECC專用的DATA端子傳輸讀出資料，從而可縮短ECC處理所需要的時間。
此外，所述實施例中，表示了一個頁包含八個扇區（一個快取包含四個扇區）的示例，但其為一例，例如當一個頁為4 KB（一個快取為2 KB）時，若一個扇區為512位元組，則一個頁包含八個扇區，若一頁為2 KB，則一個頁也可包含四個扇區。此時，ECC晶片300也能以為扇區單位或以多個扇區為單位進行ECC處理（在編程動作時，針對每個扇區生成同位資料，在讀出動作時，基於同位資料進行扇區的錯誤檢測及糾正）。
對本發明的優選實施方式進行了詳述，但本發明不限定於特定的實施方式，可在申請專利範圍所記載的本發明的主旨的範圍內進行各種變形、變更。
10、100、:快閃記憶體 20、200、200A、200_X:NAND晶片 30、400:控制器晶片 40:ECC功能 210、310、330、410:SPI用的輸入輸出端子 220、320:ECC專用的輸入輸出端子 230:頁緩衝/感測電路 240:介面電路（ECC_IF） 250、350:介面電路（CTL_IF） 260、370:ECC控制部 270、380:控制器 280:位址控制部 300、300_X:ECC晶片 340:介面電路（NAND_IF） 360:ECC核 C0、C1:快取 CK:時脈訊號 L1、L2:鎖存器 OSC:振盪器 P0、P1:頁 Pt:同位資料 S0～S7:扇區 SEL1～SEL5:選擇器
圖1為表示以往的快閃記憶體的概略結構的圖。 圖2為表示以往的快閃記憶體的ECC功能的動作的時序圖。 圖3為表示本發明的實施例的快閃記憶體的概略結構的圖。 圖4的（A）為表示本實施例的快閃記憶體的要部結構的圖，圖4的（B）為表示作為比較例的快閃記憶體的要部結構的圖。 圖5為表示本發明的實施例的NAND晶片和ECC晶片的內部結構的方塊圖。 圖6為表示本發明的實施例的快閃記憶體的ECC動作的時序圖。 圖7為表示比較例的快閃記憶體的連續讀出動作的時序圖的圖。 圖8為表示本發明的實施例的快閃記憶體的連續讀出動作的時序圖的圖。 圖9為表示比較例的快閃記憶體中在連續讀出動作中發生中斷時的時序圖的圖。 圖10為表示本實施例的快閃記憶體中在連續讀出動作中發生中斷時的時序圖的圖。 圖11為表示本發明的變形例的快閃記憶體的要部結構的圖。
200、200_X:NAND晶片
400:控制器晶片
300、300_X:ECC晶片
360:ECC核
C0、C1:快取
L1、L2:鎖存器

Claims (13)

  1. 一種半導體儲存裝置，包括：反及晶片，包括反及型的記憶體陣列、控制部件及輸出部件，所述控制部件控制記憶體陣列的讀出動作，所述輸出部件將從所述記憶體陣列讀出的資料輸出至錯誤檢測糾正晶片；錯誤檢測糾正晶片，包括第一保持部及第二保持部、以及錯誤檢測糾正部件，所述錯誤檢測糾正部件進行保持於所述第一保持部及第二保持部的資料的錯誤檢測及糾正，且其中所述記憶體陣列中的一頁包含n個扇區，所述輸出部件以扇區為單位將資料輸出至所述錯誤檢測糾正晶片，所述第一保持部保持第偶數個扇區的資料，所述第二保持部保持第奇數個扇區的資料，所述錯誤檢測糾正部件進行從第一保持部或第二保持部讀出的資料的錯誤檢測及糾正，其中n為正整數。
  2. 如請求項1所述的半導體儲存裝置，其中，所述第一保持部及第二保持部分別能夠保持n/4個扇區的資料，所述輸出部件回應所述錯誤檢測糾正晶片將扇區的資料輸出至外部，而從所述扇區將第n/2個扇區的資料輸出至所述錯誤檢測糾正晶片。
  3. 如請求項1所述的半導體儲存裝置，其中，所述控制部件回應所述錯誤檢測糾正晶片向外部輸出頁的開頭的扇區的資料的時機，而從所述記憶體陣列讀出下一頁。
  4. 如請求項1至3中任一項所述的半導體儲存裝置，其中，所述輸出部件包含：第一專用端子，用於向所述錯誤檢測糾正晶片輸出資料，所述錯誤檢測糾正晶片包含：第二專用端子，接收從所述第一專用端子輸出的資料。
  5. 如請求項4所述的半導體儲存裝置，其中，所述第一專用端子包含輸出時脈訊號的時脈端子、輸出資料的資料端子，所述第二專用端子包含接收所述時脈訊號的時脈端子、輸入資料的資料端子，所述輸出部件與所述時脈訊號同步地從所述資料端子輸出資料，所述錯誤檢測糾正晶片與所述時脈訊號同步地從所述資料端子輸入資料。
  6. 如請求項1至3中任一項所述的半導體儲存裝置，其中，所述控制部件包含：第一鎖存器，保持從記憶體陣列讀出的資料；以及第二鎖存器，保持從所述第一鎖存器傳輸的資料，所述第一鎖存器保持一頁資料，所述第二鎖存器保持1/2頁資料，所述輸出部件將保持於所述第一鎖存器的1/2頁的前半資料、與保持於所述第二鎖存器的1/2頁的後半資料輸出至所述錯誤檢測糾正晶片。
  7. 如請求項1至3中任一項所述的半導體儲存裝置，其中，在一個頁包含八個扇區，所述錯誤檢測糾正部件以扇區為單位進行資料的錯誤檢測及糾正的情況下，在將所述輸出部件輸出一扇區的資料的時間設為tDOUT1，將所述錯誤檢測糾正晶片向外部輸出一扇區的資料的時間設為tDOUT2，將所述反及晶片輸出一扇區的資料後直到所述扇區的錯誤檢測及糾正結束為止的延遲設為tLTCY時，有tDOUT1+tLTCY<tDOUT2×3的限制。
  8. 如請求項1至3中任一項所述的半導體儲存裝置，其中，所述反及晶片與所述錯誤檢測糾正晶片收容於一個封裝體內。
  9. 一種讀出方法，為半導體儲存裝置的讀出方法，所述半導體儲存裝置包括：反及晶片，包括反及型的記憶體陣列、控制部件及輸出部件，所述控制部件控制記憶體陣列的讀出動作，所述輸出部件將從所述記憶體陣列讀出的資料輸出至錯誤檢測糾正晶片；以及錯誤檢測糾正晶片，包括第一保持部及第二保持部、以及錯誤檢測糾正部件，所述錯誤檢測糾正部件進行保持於所述第一保持部及第二保持部的資料的錯誤檢測及糾正，並且所述輸出部件以其中所述記憶體陣列中的扇區為單位將資料輸出至所述錯誤檢測糾正晶片， 所述第一保持部保持第偶數個扇區的資料，所述第二保持部保持第奇數個扇區的資料，所述錯誤檢測糾正部件進行從所述第一保持部或所述第二保持部讀出的資料的錯誤檢測及糾正，將經糾正的資料輸出至外部。
  10. 如請求項9所述的讀出方法，其中，所述輸出部件與時脈訊號同步地從第一專用端子向所述錯誤檢測糾正晶片輸出資料，所述錯誤檢測糾正晶片與所述時脈訊號同步地從連接於所述第一專用端子的第二專用端子接收資料。
  11. 如請求項9或10所述的讀出方法，其中，所述第一保持部及第二保持部分別能夠保持n/4個扇區的資料，所述輸出部件回應所述錯誤檢測糾正晶片將扇區的資料輸出至外部，而從所述扇區將第n/2個扇區的資料輸出至所述錯誤檢測糾正晶片。
  12. 如請求項9所述的讀出方法，其中，所述控制部件回應所述錯誤檢測糾正晶片向外部輸出頁的開頭的扇區的資料的時機，而從所述記憶體陣列讀出下一頁。
  13. 如請求項9或10中任一項所述的讀出方法，其中，在一個頁包含八個扇區，所述錯誤檢測糾正部件以扇區為單位進行資料的錯誤檢測及糾正的情況下，在將所述輸出部件輸出一扇區的資料的時間設為tDOUT1，將所述錯誤檢測糾正晶片向外 部輸出一扇區的資料的時間設為tDOUT2，將所述反及晶片輸出一扇區的資料後直到所述扇區的錯誤檢測及糾正結束為止的延遲設為tLTCY時，有tDOUT1+tLTCY<tDOUT2×3的限制。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110727398A (zh) * 2018-07-16 2020-01-24 爱思开海力士有限公司 存储器系统及其操作方法
TWI685113B (zh) * 2015-02-11 2020-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US10621091B2 (en) * 2018-05-04 2020-04-14 Micron Technology, Inc. Apparatuses and methods to perform continuous read operations
US20200133874A1 (en) * 2017-08-30 2020-04-30 Micron Technology, Inc. Managed nvm adaptive cache management
CN107527647B (zh) * 2016-06-22 2021-04-20 三星电子株式会社 半导体存储器件的延迟电路和半导体存储器件

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0796938B2 (ja) * 1990-03-13 1995-10-18 日立プラント建設株式会社 ガス吸収装置を備えたクリーンルーム及びガス吸収装置
KR100287018B1 (ko) * 1998-08-07 2001-04-16 윤종용 에러 정정 회로를 구비한 반도체 메모리 장치
JP2002074862A (ja) * 2000-08-25 2002-03-15 Toshiba Corp データ処理方法及び装置及び記録媒体及び再生方法及び装置
US7529992B1 (en) * 2006-03-27 2009-05-05 Tabula, Inc. Configurable integrated circuit with error correcting circuitry
JP2010009141A (ja) * 2008-06-24 2010-01-14 Toshiba Corp データ転送方法
JP2011197819A (ja) * 2010-03-17 2011-10-06 Toshiba Corp 半導体装置
CN103578535B (zh) 2012-07-23 2016-06-15 华邦电子股份有限公司 用于读取nand快闪存储器的方法和设备
US9417945B2 (en) 2014-03-05 2016-08-16 International Business Machines Corporation Error checking and correction for NAND flash devices
US9442798B2 (en) * 2014-07-31 2016-09-13 Winbond Electronics Corporation NAND flash memory having an enhanced buffer read capability and method of operation thereof
US10067825B2 (en) * 2015-09-14 2018-09-04 Samsung Electronics Co., Ltd. Memory device and method of controlling ECC operation in the same
US10268541B2 (en) * 2016-08-15 2019-04-23 Samsung Electronics Co., Ltd. DRAM assist error correction mechanism for DDR SDRAM interface
JP6164712B1 (ja) * 2016-08-18 2017-07-19 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリ
JP6178909B1 (ja) * 2016-09-15 2017-08-09 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
JP6274589B1 (ja) * 2016-09-28 2018-02-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および連続読出し方法
US10579471B2 (en) * 2017-03-02 2020-03-03 Toshiba Memory Corporation Storage device and error correction method for storage device
CN111433754B (zh) 2017-09-30 2024-03-29 美光科技公司 先占式闲置时间读取扫描
JP6612392B1 (ja) * 2018-06-08 2019-11-27 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6744950B1 (ja) * 2019-05-21 2020-08-19 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
JP6744951B1 (ja) * 2019-05-24 2020-08-19 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
KR20210089804A (ko) * 2020-01-08 2021-07-19 삼성전자주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
JP7096938B1 (ja) 2021-08-27 2022-07-06 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685113B (zh) * 2015-02-11 2020-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN107527647B (zh) * 2016-06-22 2021-04-20 三星电子株式会社 半导体存储器件的延迟电路和半导体存储器件
US20200133874A1 (en) * 2017-08-30 2020-04-30 Micron Technology, Inc. Managed nvm adaptive cache management
US10621091B2 (en) * 2018-05-04 2020-04-14 Micron Technology, Inc. Apparatuses and methods to perform continuous read operations
CN110727398A (zh) * 2018-07-16 2020-01-24 爱思开海力士有限公司 存储器系统及其操作方法

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