TWI809506B - 具有測試墊的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件以及該半導體元件的製備方法。該半導體元件具有一基底；一電路層，設置在該基底上且具有一功能方塊以及一測試墊，該功能方塊設置在該基底上，該測試墊設置在基底上並遠離該功能方塊；一重分布結構，設置在該電路層上並具有一第一導電部以及一第二導電部，該第一導電部設置在該功能方塊上且電性耦接到該功能方塊，該第二導電部設置在該測試墊上且電性耦接到該測試墊；以及一半導體穿孔，實體且電性耦接到該測試墊。

Description

具有測試墊的半導體元件及其製備方法
本申請案主張2021年4月12日申請之美國正式申請案第17/228,131號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件及該半導體元件的製備方法。特別是有關於一種具有一測試墊的半導體元件以及具有該測試墊之該半導體元件的製備方法。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一基底；一電路層，設置在該基底上並包括一功能方塊以及一測試墊，該功能方塊設置在該基底上，該測試墊設置在該基底上並遠離該功能方塊；一重分布結構，設置在該電路層上並包括一第一導電部以及一第二導電部，該第一導電部設置在該功能方塊上且電性耦接到該功能方塊，該第二導電部設置在該測試墊上且電性耦接到該測試墊；以及一半導體穿孔，實體且電性耦接到該測試墊。
在一些實施例中，該功能方塊與該重分布結構的該第一導電部經由該電路層的一多層互連結構而電性耦接。
在一些實施例中，該重分布結構的該第一導電部與該重分布結構的該第二導電部為電性耦接。
在一些實施例中，該半導體元件還包括一第一鈍化層，設置在該電路層與該重分布結構之間。該第一鈍化層包含聚苯並惡唑(polybenzoxazole)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene)、味之素積層膜(ajinomoto buildup film)、阻焊膜(solder resist film)、氮氧化矽、氧化氮化矽(silicon nitride oxide)、磷矽酸鹽玻璃(phosphosilicate glass)、硼矽酸鹽玻璃(borosilicate glass)或摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass)。
在一些實施例中，該半導體穿孔包括一填充層，沿著該第一鈍化層設置並延伸到該電路層；以及二隔離層，設置在該填充層的兩側邊上，其中該二隔離層包含氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷、聚對二甲苯(parylene)、環氧樹脂(epoxy)或聚對茬(poly(p-xylene))。
在一些實施例中，該半導體穿孔包括一晶種層，設置在該二隔離層與該填充層之間以及在該填充層與該測試墊之間，且電性耦接到該填充層與該測試墊。
在一些實施例中，該半導體穿孔包括一黏著層，設置在該晶種層與該二隔離層之間以及在該晶種層與該測試墊之間，且電性耦接到該晶種層與該測試墊，其中該黏著層包含鈦、鉭、鈦鎢或氮化錳。
在一些實施例中，該半導體穿孔包括一阻障層，設置在該黏著層與該二隔離層之間以及在該黏著層與該測試墊之間，且電性耦接到該黏著層與該測試墊，其中該阻障層包含鉭、氮化鉭、鈦、氮化鈦、錸、硼化鎳或氮化鉭/鉭雙層。
在一些實施例中，該半導體穿孔的各側壁呈錐形。
在一些實施例中，該功能方塊包括一互補式金屬氧化物半導體(complementary metal-oxide-semiconductor transistor)、一金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor)或一鰭式場效電晶體(fin field-effect-transistor)或類似物。
在一些實施例中，該重分布結構包括一第一隔離層，設置在該第一鈍化層上，且該第一導電部與該第二導電部設置在該第一隔離層中，其中該第一隔離層包含聚苯並惡唑、聚醯亞胺、苯並環丁烯、阻焊膜、氮氧化矽、氧化氮化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃或摻雜硼的磷矽酸鹽玻璃。
在一些實施例中，該重分布結構的該第二導電部包括一導體層，設置在該第一隔離層中且電性耦接到該半導體穿孔；以及一阻障層，設置在該第一隔離層與該導體層之間、在該電路層與該導體層之間，以及在該半導體穿孔與該導體層之間。
在一些實施例中，該重分布結構的該第二導電部包括一晶種層，設置在該導體層與該阻障層之間。
在一些實施例中，半導體元件，還包括一散熱層，設置在該基底下，其中該散熱層包含垂直定向的石墨(graphite)與多個奈米碳管。
在一些實施例中，該半導體元件還包括一附接層(attachment layer)，設置在該散熱層與該基底之間。該附接層包含晶粒附接膜(die attach film)、銀膠(silver paste)或類似物。
在一些實施例中，該半導體元件還包括複數個第一連接件，設置在該重分布結構上且分別對應電性耦接到該重分布結構的該第一導電部與重分布結構的該第二導電部。該複數個第一連接件包含多個焊料接頭(solder joints)、多個凸塊(bumps)、多個柱狀凸塊(pillar bumps)或類似物。
在一些實施例中，該半導體元件還包括複數個凸塊下金屬層，分別對應設置在該複數個第一連接件與該重分布結構之間。
在一些實施例中，該半導體穿孔包括二輔助層(assistance layers)，分別對應設置在該二隔離層與該填充層之間，其中該二輔助層的各最低點設置在一垂直位面，該垂直位面低於該第一鈍化層之一下表面的一垂直位面。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底；形成一電路層在該基底上並包括一功能方塊在該基底上；以及一測試墊再挨基底上並遠離該功能方塊；形成一半導體穿孔以實體且電性連接到該測試墊；以及形成一重分布結構在該電路層上並包括一第一導電部在該功能方塊上且電性耦接到該功能方塊；以及一第二導電部在該測試墊上且經由該半導體穿孔而電性耦接到該測試墊。
在一些實施例中，該製備方法還包括形成複數個第一連接件在該重分布結構上且分別對應電性耦接到該重分布結構的該第一導電部以及該重分布結構的該第二導電部，其中該複數個第一連接件包含多個銲錫(solders)、多個凸塊、多個柱狀凸塊或類似物。
由於本揭露該半導體元件的設計，該半導體元件可與合併習知多個良品晶粒之中間及/或最終驗證的測試方法進行結合。因此，可改善製造該半導體元件的良率，並可降低製造該半導體元件的成本。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。
應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一元件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。
應當理解，在本揭露的描述中，文中所提到的功能或步驟可發生不同於各圖式中之順序。舉例來說，連續顯示的兩個圖式實際上可以大致同時執行，或者是有時可以相反順序執行，其取決於所包含的功能或步驟。
圖1是流程示意圖，例示本揭露一實施例之半導體元件SD1A的製備方法10。圖2及圖3是剖視示意圖，例示本揭露一實施例製備半導體元件SD1A的部分流程。圖4是放大剖視示意圖，例示本揭露一實施例之半導體元件SD1A的一半導體穿孔。
請參考圖1，在步驟S11，可提供一基底101，且一電路層103可形成在基底101上。
請參考圖2，基底101可包括一塊狀(bulk)半導體基底，該塊狀半導體基底由至少一半導體材料所組成。舉例來說，該塊狀半導體可包含一元素半導體、一化合物半導體，該元素半導體例如矽或鍺，該化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他III-V族化合物半導體或II-VI族化合物半導體
在一些實施例中，基底101可包括一半導體上覆絕緣體，其從下到上由一處置基底(handle substrate)、一絕緣體層(insulator layer)以及一最上面半導體材料層所組成。該處置基底與該最上面半導體材料層包含與前述塊狀半導體基底相同的材料。該絕緣體層可為一單晶(crystalline)或非單晶(non-crystalline)介電材料，例如一氧化物及/或氮化物。舉例來說，絕緣體層可為一介電氧化物，例如氧化矽。舉另外的例子，絕緣體層可為一介電氮化物，例如氮化矽或氮化硼。再舉另一個例子，絕緣體層可包括一介電氧化物與一介電氮化物的一堆疊，例如氧化矽以及氮化矽或氮化硼以任何順序的一堆疊。絕緣體層可具有一厚度，介於大約10nm到大約200nm之間。該絕緣體層可消除漏電流並降低半導體元件SD1A的寄生電容。
應當理解，術語「大約(about)」修飾成分(ingredient)、部件的一數量(quantity)，或是本揭露的反應物(reactant)，其表示可發生的數值數量上的變異(variation)，舉例來說，其經由典型的測量以及液體處理程序(liquid handling procedures)，而該液體處理程序用於製造濃縮(concentrates)或溶液(solutions)。再者，變異的發生可源自於應用在製造組成成分(compositions)或實施該等方法或其類似方式在測量程序中的非故意錯誤(inadvertent error)、在製造中的差異(differences)、來源(source)、或成分的純度(purity)。在一方面，術語「大約(about)」意指報告數值的10%以內。在另一方面，術語「大約(about)」意指報告數值的5%以內。在再另一方面，術語「大約(about)」意指報告數值的10、9、8、7、6、5、4、3、2或1%以內。
請參考圖2，電路層103可形成在基底101上。電路層103可包括多個層間介電層及/或多個層間金屬介電層，其包含複數個功能方塊105、一多層互連結構(multi-level interconnect structure)109以及複數個測試墊107。複數個功能方塊105可為多個電晶體，例如互補式金屬氧化物半導體(complementary metal-oxide-semiconductor transistors)、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistors)或鰭式場效電晶體(fin field-effect-transistors)、類似物或其組合。複數個功能方塊105可一起配合作動，並提供多個不同功能，例如邏輯、輸入/輸出、類比電路及類似物。
多層互連結構109可包括複數個導電栓塞109-1、複數個導電線109-3、複數個導電通孔109-5以及複數個導電墊109-7，或其他適合的導電元件。複數個導電栓塞109-1可實體且電性耦接到複數個功能方塊105。複數個導電線109-3可相互分開設置，並可沿著方向Z而水平設置在該等層間介電層及/或該等層間金屬介電層中。在本揭露的描述中，該等最上面的導電線109-3可被指定為複數個導電墊109-7。複數個導電墊109-7的各上表面可與電路層103的上表面大致為共面。複數個導電通孔109-5可沿著方向Z連接相鄰的導電線109-3。在一些實施例中，複數個導電線109-5可改善在電路層103中的散熱並可提供在電路層103中的結構支撐。
應當理解，在本揭露的描述中，該等導電栓塞109-1、該等導電線109-3、該等導電通孔109-5以及該等導電墊109-7的數量僅為例示說明目的。前述導電特徵的數量可多於或是少於如圖2所示的數量。
舉例來說，該等層間介電層及/或該等層間金屬介電層可包含氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟矽酸鹽玻璃、低介電常數(low-k)介電材料、類似物或其組合。該等低介電常數介電材料可具有一介電常數，該介電常數小於3.0或甚至小於2.5。在一些實施例中，該等低介電常數介電材料可具有一介電常數，該介電常數小於2.0。該等層間介電層及/或該等層間金屬介電層的製作技術可包含多個沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積或類似製程。在該等沉積製程之後，可執行多個平坦化製程，以移除多餘材料，並提供一大致平坦表面給接下來的處理步驟。在該等層間介電層及/或該等層間金屬介電層形成期間，可形成複數個功能方塊105與多層互連結構109。
應當理解，在本揭露的描述中，若是存在一個水平面，一表面與該水平面的偏離不會超過該表面的均方根粗糙度之三倍的話，則該表面為「大致平坦(substantially flat)」。
舉例來說，多層互連結構109可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。
複數個測試墊107可形成在基底101上並遠離複數個功能方塊105設置。在一些實施例中，在頂視圖中，複數個功能方塊105可設置在基底101的一中心區處，而複數個測試墊107可設置在基底101的一周圍區處。複數個測試墊107可允許半導體元件SD1A的測試、多個探針及/或多個探針卡的使用以及類似物。可在多個中間結構以及最終結構上執行驗證測試。此外，在本揭露的描述中之該等結構與該等方法可與合併習知良品晶粒的中間及/或最終驗證的測試方法進行結合使用，以提升良率且降低成本。
請參考圖1、圖3及圖4，在步驟S13，可形成一半導體穿孔201以電性耦接到複數個測試墊107。
請參考圖3，一第一鈍化層111可形成在電路層103上。第一鈍化層111可為一單層結構或是一多層結構。在一些實施例中，第一鈍化層111可包含聚苯并噁唑(polybenzoxazole)、聚醯亞胺(polyimide)、苯并環丁烯(benzocyclobutene)、阻焊膜(solder resist film)、或類似物、或其組合。在一些其他實施例中，第一鈍化層111可為一介電層。該介電層可包含一氮化物、一氧化物、一氮氧化物或其組合，該氮化物例如氮化矽，該氧化物例如氧化矽，該氮氧化物例如氮氧化矽、氧化氮化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、類似物。舉例來說，第一鈍化層111的製作技術可包含旋轉塗佈、層壓(lamination)、沉積或類似方法。沉積可包括化學氣相沉積。在一些實施例中，第一鈍化層111可被指定為電路層103之該等層間介電層及/或該等層間金屬介電層的一部分。
應當理解，在本揭露的描述中，氮氧化矽表示一物質(substance)，該物質包含矽、氮及氧，且氧的一比率大於氮的比率。氧化氮化矽則表示一物質，該物質包含矽、氧及氮，且氮的一比率大於氧的比率。
一上導電通孔113可沿著第一鈍化層111形成，且實體與電性耦接到多層互連結構109的一對應導電墊109-7。換言之，上導電通孔113可經由多層互連結構109而電性耦接到複數個功能方塊105。舉例來說，上導電通孔113可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物，或其組合。
請參考圖3，半導體穿孔201可沿著第一鈍化層111形成，延伸到電路層103，且實體及電性耦接到一對應的測試墊107。在一些實施例中，半導體穿孔201的各側壁201SW可大致呈垂直。在一些實施例中，半導體穿孔201的各側壁201SW可呈錐形。舉例來說，半導體穿孔201的各側壁201SW與第一鈍化層111的上表面之間的一角度，可介於大約85度到大約88度之間。
請參考圖4，半導體穿孔201可製作技術可包含形成一第一開孔OP1以至少部分暴露對應的測試墊107，且接續填滿第一開孔OP1。在一些實施例中，半導體穿孔201可包括一填充層FL、一晶種層SL、一黏著層AL、一阻障層BL以及二隔離層IL。
請參考圖4，一隔離材料可共形地形成在第一開孔OP1的兩側比以及一下表面上。可執行一猛擊蝕刻(punch etch)製程以移除形成在第一開孔OP1之下表面上的隔離材料。在第一開孔OP1之兩側上餘留的隔離材料可視為二隔離層IL。在一些實施例中，舉例來說，二隔離層IL可包含氧化矽、氮化矽、氮氧化矽或四乙氧基矽烷(tetra-ethyl ortho-silicate)。二隔離層IL可具有一厚度，介於大約50nm到大約200nm之間。或者是，在一些實施例中，舉例來說，二隔離層IL可包含聚對二甲苯(parylene)、環氧樹脂(epoxy)或聚對茬(poly(p-xylene))。二隔離層IL可具有一厚度，介於大約1μm到大約5μm之間。二隔離層IL可確保填充層FL在電路層1032中與第一鈍化層111為電性絕緣。
請參考圖4，阻障層BL可共形地形成在二隔離層IL上以及在第一開孔OP1的下表面上。阻障層BL可具有一U形剖面輪廓。阻障層BL可電性耦接到對應的測試墊107。舉例來說，阻障層BL可包含鉭、氮化鉭、鈦、氮化鈦、錸、硼化鎳或氮化鉭/鉭之雙層。阻擋層BL可抑制填充層FL的導電材料擴散進入到二絕緣層IL、電路層103或第一鈍化層111中。阻障層BL的製作技術可包含沉積製程，例如物理氣相沉積、原子層沉積、化學氣相沉積或噴濺。
請參考圖4，黏著層AL可共形地形成在阻障層BL上，並可具有一U形剖面輪廓。黏著層AL可電性耦接到阻障層BL。舉例來說，黏著層AL可包含鈦、鉭、鈦鎢或氮化錳。黏著層AL可改善晶種層SL與阻障層BL之間的一黏性。黏著層AL可具有一厚度，介於大約5nm到大約50nm之間。黏著層AL的製作技術可包含沉積製程，例如物理氣相沉積、原子層沉積、化學氣相沉積或噴濺。
請參考圖4，晶種層SL可共形地形成在黏著層AL上，並可具有一U形剖面輪廓。晶種層SL可電性耦接到黏著層AL。晶種層SL可具有一厚度，介於大約10nm到大約40nm之間。舉例來說，晶種層SL可包含銅或釕。晶種層SL的製作技術可包含沉積製程，例如物理氣相沉積、原子層沉積、化學氣相沉積或噴濺。在藉由一電鍍製程形成填充層FL期間，晶種層SL可降低第一開孔OP1的電阻率(resistivity)。
請參考圖4，填充層FL可形成在晶種層SL上，且完全填滿第一開孔OP1。舉例來說，填充層FL可為銅。填充層FL的製作技術可包含使用一鍍覆溶液(plating solution)的一電鍍製程。鍍覆溶液可包括硫酸銅(copper sulfate)、甲烷磺酸銅(copper methane sulfonate)、葡萄糖酸鹽銅(copper gluconate)、氨基磺酸鹽銅(copper sulfamate)、硝酸銅(copper nitrate)、磷酸銅(copper phosphate)或氯化銅(copper chloride)。鍍覆溶液的pH值可介於大約2到大約6之間，或是介於大約3到大約5之間。電鍍製程的製程溫度可維持在大約40℃到大約75℃之間，或是在大約50℃到大約70℃之間。
在一些實施例中，電鍍溶液可包括加速劑(accelerators)、抑制劑(suppressors)和均勻劑(levelers)。加速劑可包括一極性硫、氧或氮功能群，以幫助提升沉積率，並可促進密集成核。加速劑可以一低濃度程度存在，舉例來說，該低濃度程度介於大約0到大約200ppm之間。抑製劑是降低鍍覆速率的添加劑，且通常以更高的濃度存在於電鍍槽(plating bath)中，例如在約5ppm和約1000ppm之間。抑制劑可為具有高分子量(molecular weight)的聚合界面活性劑(polymeric surfactant)，例如聚乙二醇(polyethylene glycol)。
抑制劑可藉由吸附在表面以及形成一阻障層的銅離子以減慢沉積率。因為其大尺寸與低擴散率，抑制劑不太可能到達第一開孔OP1的下部。因此，大部分的抑制效果可發生在第一開孔OP1的上部處，以幫助減少填充材料(例如銅)的過載並避免第一開孔OP1關閉(closing)。
均勻劑可用於改善填充效能，降低表面粗糙度，並避免在第一開孔OP1之上部處的銅沉積。均勻劑可以一小濃度存在，舉例來說，該小濃度介於大約1ppm到大約100ppm之間。舉例來說，均勻劑可為3-mercapto-1-propanesulfonate、 (3-sulfopropyl) disulfide或是3,3-thiobis (1-propanesulfonate)。
圖5是剖視示意圖，例示本揭露一實施例製備半導體元件SD1A的部分流程。圖6是放大剖視示意圖，例示本揭露一實施例之半導體元件SD1A的一第二導電部309。
請參考圖1、圖5及圖6，在步驟S15，一重分布結構301可形成在電路層103上，並包括一第一導電部307以及一第二導電部309，其中第一導電部307可形成在複數個功能方塊105上並電性耦接到覆述個功能方塊105，且第二導電部309可形成在複數個測試墊107上並電性耦接到複數個測試墊107。
請參考圖5，重分布結構301可包括一第一隔離層303、一第二隔離層305、第一導電部307、第二導電部309、複數個連接通孔311、一第一上導電層313以及一第二上導電層315。
一般而言，重分布結構301的形成可包括使用任何適當的方法(例如一旋轉塗佈技術、噴濺或類似方法)形成一或多個隔離層(例如第一隔離層303以及第二隔離層305)以及形成多個導電特徵(例如第一導電部307、第二導電部309、複數個連接通孔311、第一上導電層313以及第二上導電層315)在該等隔離層中。該等導電特徵的形成可包括圖案化該等隔離層(例如使用微影製程及/或蝕刻製程)並形成該等導電特徵在該等圖案化隔離層中(例如藉由沉積一晶種層，使用一遮罩層以界定該等導電特徵的形狀，以及使用一無電/電化學鍍覆製程)。
請參考圖5，第一隔離層303可形成在第一鈍化層111上。在一些實施例中，第一隔離層303可包含聚苯并噁唑(polybenzoxazole)、聚醯亞胺(polyimide)、苯并環丁烯(benzocyclobutene)、阻焊膜(solder resist film)、或類似物、或其組合。在一些其他實施例中，第一隔離層303可為一介電層。該介電層可包含一氮化物、一氧化物、一氮氧化物或其組合，該氮化物例如氮化矽，該氧化物例如氧化矽，該氮氧化物例如氮氧化矽、氧化氮化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、類似物。舉例來說，第一隔離層303的製作技術可包含旋轉塗佈、層壓(lamination)、沉積或類似方法。該沉積製程可包括化學氣相沉積。
請參考圖5，第二隔離層305可形成在第一隔離層303上。在一些實施例中，第二隔離層305可包含聚苯并噁唑(polybenzoxazole)、聚醯亞胺(polyimide)、苯并環丁烯(benzocyclobutene)、阻焊膜(solder resist film)、或類似物、或其組合。在一些其他實施例中，第二隔離層305可為一介電層。該介電層可包含一氮化物、一氧化物、一氮氧化物或其組合，該氮化物例如氮化矽，該氧化物例如氧化矽，該氮氧化物例如氮氧化矽、氧化氮化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、類似物。舉例來說，第二隔離層305的製作技術可包含旋轉塗佈、層壓(lamination)、沉積或類似方法。該沉積製程可包括化學氣相沉積。第一隔離層303與第二隔離層305可包含相同材料，但並不以此為限。
請參考圖5，第一導電部307可沿著第一隔離層303形成，並形成在複數個功能方塊105上。第一導電部307可實體及電性耦接到上導電通孔113。第一導電部307與複數個功能方塊105可經由上導電通孔113與多層互連結構109而電性耦接。第二導電部309可沿著第一隔離層303形成，並形成在複數個測試墊107上。第二導電部309可實體及電性耦接到半導體穿孔201。第二導電部309與複數個測試墊107可經由半導體穿孔201而電性耦接。
請參考圖5，複數個連接通孔311可形成在第二隔離層305中。複數個連接通孔311可分別對應形成在第一導電部307與第二導電部309上。複數個連接通孔311可分別對應電性耦接到第一導電部307與第二導電部309。第一上導電層313可形成在第二隔離層305中，且在第一導電部307上。第一上導電層313可經由對應的連接通孔311而電性耦接到第一導電部307。第二上導電層315可形成在第二隔離層305中且在第二導電部309上。第二上導電層315可經由對應的連接通孔311而電性耦接到第二導電部309。
舉例來說，第一導電部307、第二導電部309、複數個連接通孔311、第一上導電層313以及第二上導電層315可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。
請參考圖6，在一些實施例中，第二導電部309可包括一晶種層309-3以及一導體層309-5，導體層309-5形成在晶種層309-3上。晶種層309-3可共形地形成在第一隔離層303中之一第二開孔OP2的兩側壁以及一下表面上。晶種層309-3可為一金屬晶種層，例如一銅晶種層。在一些實施例中，第二導電部309可包括一阻障層309-1，例如一鈦層。晶種層309-3可共形地形成在阻障層309-1上。導體層309-5可包含銅或其他適合的金屬。在一些實施例中，第一導電部307可具有類似於第二導電部309的一結構。
圖7到圖10是剖視示意圖，例示本揭露一些實施例的半導體元件SD1B、SD1C、SD1D、SD1E。
請參考圖7，半導體元件SD1B可具有類似於如圖5所描述的一結構。在圖7中相同或類似於圖5中的元件已標示成類似的元件編號，並已省略其重複描述。半導體元件SD1B可包括一第三上導電層317，以取代第一上導電層313與第二上導電層315(如圖5所示)。第三上導電層317可設置在第二隔離層305中以及在複數個連接通孔311上。第三上導電層317可經由複數個連接通孔311而同時電性耦接到第一導電部307與第二導電部309。舉例來說，第三上導電層317可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。
請參考圖8，半導體元件SD1C可具有類似於如圖5所描述的一結構。在圖8中相同或類似於圖5中的元件已標示成類似的元件編號，並已省略其重複描述。半導體元件SD1C可具有一散熱層401以及一附接層(attachment layer)403。
請參考圖8，散熱層401可設置在基底101下方。附接層403可用於將散熱層401附接到基底101。在一些實施例中，附接層403可包括一晶粒附接膜(die attach film)、銀膠(silver paste)或類似物。在一些實施例中，舉例來說，散熱層401可包含一複合材料，該複合材料選自碳化矽、碳化鋁、石墨(graphite)及類似物的化學族類。散熱層401可具有一良好的導熱性(good thermal conductivity)，可大於大約2W/m．K。在一些實施例中，散熱層401可具有高的導熱性，大於大約100W/m．K，並可包含一金屬、一金屬合金或類似物。舉例來說，散熱層401可包含金屬及/或金屬合金，選自鋁、銅、鎳、鈷及類似物的化學族類。
在一些實施例中，散熱層401可包含一碳材料，該碳材料填充有一軟質材料(flexible material)，例如聚合物基質(polymer matrix)。舉例來說，散熱層401通常可包括垂直定向的石墨以及多個奈米碳管，其填充有一含氟聚合物橡膠基質(fluoropolymer rubber matrix)。該等奈米碳管的深寬比可介於大約1：1到大約1：100之間。舉其他例子，散熱層401可包含石墨碳。再舉另一個例子，散熱層401可包含熱分解石墨片(pyrolytic graphite sheet)。在一些實施例中，散熱層401在一厚度的熱阻可小於0.2℃ cm 2/Watt，該厚度介於大約250μm到大約450μm之間。散熱層401可對半導體元件SD1C提供額外的散熱能力。
請參考圖9，半導體元件SD1D可具有類似於如圖5所描述的一結構。在圖9中相同或類似於圖5中的元件已標示成類似的元件編號，並已省略其重複描述。半導體元件SD1D可包括複數個第一連接件405。複數個第一連接件405可分別對應設置在第一上導電層131與第二上導電層315上。在一些實施例中，複數個第一連接件405可包含一導電材料，該導電材料具有低電阻率，例如錫(tin)、鉛(lead)、銀、銅、鎳、鉍(bismuth)或其合金，且複數個第一連接件405的製作技術可包含一適合的製程，例如蒸鍍(evaporation)、鍍覆、落球(ball drop)或是網印(screen printing)。在一些實施例中，複數個第一連接件405可藉由一C4製程而形成可控塌陷晶片連接凸塊(controlled collapse chip connection bumps)(意即C4)。
在一些實施例中，複數個第一連接件405可為焊料接頭(solder joints)。該等焊料接頭可包含一材料，例如錫或其他適合的材料，例如銀或銅。在該等焊料接頭為錫焊料接頭的一實施例中，該等焊料接頭的製作技術可包含初始經由蒸鍍、電鍍、印刷(printing)、焊料轉移(solder transfer)或植球(ball placement)而形成一層錫到一厚度，大約10μm到大約100μm之間。一旦該層錫已經形成在重分布結構301上，則可執行一回焊製程(reflow process)以將該等焊料接頭成形為期望的形狀。
在一些實施例中，舉例來說，複數個第一連接件405可為包含銅的柱狀凸塊(pillar bumps)。該等柱狀凸塊可直接形成在第一上導電層313與第二上導電層315上，而不需要接觸墊、凸塊下金屬或類似物，因此還降低半導體元件SD1D的成本與製程複雜度，其可允許提升該等柱狀凸塊的密度。舉例來說，在一些實施例中，一柱狀凸塊的一關鍵尺寸(例如節距(pitch))可小於大約5μm，且該柱狀凸塊可具有一高度，小於大約10μm。該等柱狀凸塊的製作技術可使用任何適合的方法，例如沉積一晶種層，選擇地形成一凸塊下金屬(under bump metallurgy)，使用一遮罩以界定該等柱狀凸塊的一形狀，在該遮罩中電化學鍍覆該等柱狀凸塊，以及接續移除該遮罩與該晶種層的任何不期望的部分。該等柱狀凸塊可用於將半導體元件SD1D電性連接到其他封裝元件，例如一扇出(fan-out)重分布層、封裝基底、中介層(interposers)、印刷電路板及類似物。
請參考圖10，半導體元件SD1E可具有類似於如圖9所描述的一結構。在圖10中相同或類似於圖9中的元件已標示成類似的元件編號，並已省略其重複描述。半導體元件SD1E可包括一第二鈍化層407以及複數個凸塊下金屬層409。
請參考圖10，第二鈍化層407可設置在第二隔離層305上。在一些實施例中，第二鈍化層407可包含聚苯并噁唑、聚醯亞胺、苯并環丁烯、阻焊膜、類似物、或其組合。在一些其他實施例中，第二鈍化層407可為一介電層。該介電層可包含一氮化物、一氧化物、一氮氧化物或其組合，該氮化物例如氮化矽，該氧化物例如氧化矽，該氮氧化物例如氮氧化矽、氧化氮化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、類似物。舉例來說，第二鈍化層407的製作技術可包含旋轉塗佈、層壓(lamination)、沉積或類似方法。該沉積製程可包括化學氣相沉積。
請參考圖10，可分別對應設置多個第三開孔OP3以暴露第一上導電層313的上表面以及第二上導電層315的上表面。複數個凸塊下金屬層409可共形地分別對應設置在該等第三開孔OP3中。複數個凸塊下金屬層409可分別對應電性耦接到第一上導電層131以及第二上導電層315。複數個第一連接件405可分別對應設置在複數個凸塊下金屬層409上。
凸塊下金屬層409可為一單層結構或是多層的一堆疊結構。舉例來說，凸塊下金屬層409可包括依序堆疊的一第一導電層、一第二導電層以及一第三導電層。該第一導電層可當作一黏著層以穩定地將第一連接件405附接到第一上導電層313或第二上導電層315。舉例來說，該第一導電層可包含以下至少其一：鈦、鈦鎢、鉻以及鋁。該第二導電層可當作一阻障層，以避免包含在複數個第一連接件405中的一導電材料擴散進入第二鈍化層407中。該第二導電層可包括以下至少其一：銅、鎳、鉻銅以及鎳釩。該第三導電層可當作一晶種層，以形成複數個第一連接件405，或是當作一濕潤層，以改善複數個第一連接件405的濕潤特性。該第三導電層可包括以下至少其一：鎳、銅及鋁。
圖11到圖13是放大剖視示意圖，例示本揭露一實施例製備半導體元件之一半導體穿孔的流程。
請參考圖11，第一開孔OP1可沿著第一鈍化層111形成並延伸到電路層103。測試墊107的上表面經由第一開孔OP1而暴露。第一開孔OP1的各內壁可稍微呈錐形，例如介於大約85度到大約88度之間，且平順的保形及無空隙材料填充，稍後將說明。第一開孔OP1的該等錐形內壁亦可改善在第一開孔OP1內之多個金屬離子的擴散，並可降低填滿第一開孔OP1的時間。此外，第一開孔OP1之該等平順的內壁可有益於減少應立集中。應當理解，在本揭露的描述中，術語「側壁(sidewalls)」以及術語「內壁(inner walls)」可交叉使用。
在一些實施例中，第一開孔OP1的寬度可介於大約1μm到大約22μm之間，或是介於大約5μm到大約15μm之間。在一些實施例中，第一開孔OP1的深度可介於大約20μm到大約160μm之間，或是介於大約50μm到大約130μm之間。舉例來說，第一開孔OP1的製作技術可包含雷射鑽孔、噴粉微加工(powder blast micromaching)、深反應離子蝕刻(deep reactive ion etching)或是使用氫氧化物的濕蝕刻，該氫氧化物例如氫氧化鉀(potassium hydroxide)、氫氧化鈉(sodium hydroxide)、氫氧化銣(rubidium hydroxid)、氫氧化銨(ammonium hydroxide)或是四甲基氫氧化銨(tetra methyl ammonium hydroxide)。
請參考圖11，二隔離層IL的製作技術可類似於如圖4所描述的一程序。二輔助層415可共形地形成在第一開孔OP1的上部上，分別對應附接在二隔離層IL上，以及形成在第一鈍化層111的上表面上。二輔助層415的最低點415BP可設置在一垂直位面，該垂直位面低於第一鈍化層111之下表面的一垂直位面。
原子層沉積方法是一種基於表面反應的自限性、依序單獨的薄膜生長技術，其可以提供原子層控制並將多個前驅物提供的材料的共形薄膜沉積到不同成分的基底上。在原子層沉積方法中，在反應期間，該等前驅物是分開的。該第一前驅物通過該基底上，而該基底在其上產生一單層。任何多餘的未反應前驅物被清除掉。然後，一第二前驅物通過該基底上並與該第一前驅物產生反應，形成一單層膜在該基底表面上。重複此循環以產生期望厚度的一層膜。
二輔助層415的製作技術可包含一沉積製程，例如一原子層沉積方法，精確地控制該原子層沉積方法之一第一前驅物的數量。舉例來說，二輔助層415可包含氧化鋁、氧化鉿、氧化鋯、氧化鈦、氮化鈦、氮化鎢、氮化矽或氧化矽。
在一些實施例中，當二輔助層415包含氧化鋁時，該原子層沉積方法的該第一前驅物可為三甲基鋁(trimethylaluminum)，而該原子層沉積方法的該第二前驅物可為水或臭氧。
在一些實施例中，當二輔助層415包含氧化鉿時，則該原子層沉積方法的該第一前驅物可為四氯化鉿(hafnium tetrachloride)、三級丁氧化鉿(hafnium tert-butoxide)、二甲基醯胺鉿(hafnium dimethylamide)、甲基乙基醯胺鉿(hafnium ethylmethylamide)、二乙基醯胺鉿(hafnium diethylamide)或甲氧基-三級丁氧化鉿(hafnium methoxy-t-butoxide)，而該原子層沉積方法的該第二前驅物可為水或臭氧。
在一些實施例中，當二輔助層415包含氧化鋯時，則該原子層沉積方法的該第一前驅物可為四氯化鋯(zirconium tetrachloride)，而該原子層沉積方法的該第二前驅物可為水或臭氧。
在一些實施例中，當二輔助層415包含氧化鈦時，則該原子層沉積方法的該第一前驅物可為四氯化鈦(titanium tetrachloride)、鈦酸四乙酯(tetraethyl titanate)、或異丙醇鈦(titanium isopropoxide)，而該原子層沉積方法的該第二前驅物可為水或臭氧。
在一些實施例中，當二輔助層415包含氮化鈦時，則該原子層沉積方法的該第一前驅物可為四氯化鈦(titanium tetrachloride)及氨水(ammonia)。
在一些實施例中，當二輔助層415包含氮化鎢時，則該原子層沉積方法的該第一前驅物可為六氟化鎢(tungsten hexafluoride)及氨水(ammonia)。
在一些實施例中，當二輔助層415包含氮化矽時，則該原子層沉積方法的該第一前驅物可為矽烯(silylene)、氯、氨水和四氫化二氮(dinitrogen tetrahydride)。
在一些實施例中，當二輔助層415包含氧化矽時，則該原子層沉積方法的該第一前驅物可為矽四異氰酸酯(silicon tetraisocyanate)或CH3OSi(NCO)3，而該原子層沉積方法的該第二前驅物可為氫或臭氧。
請參考圖12，可沉積填充層FL以完全填滿第一開孔OP1，並覆蓋二輔助層415。由於二輔助層415的存在，所以可降低填充層FL在第一開孔OP1之各內壁上的填充材料之沉積率。因此，填充層FL在第一開孔OP1之各內壁上的填充材料之沉積率以及填充層FL在第一開孔OP1之下表面上的填充材料之沉積率可變成相互接近。結果，第一開孔OP1無須任何鄰近第一開孔OP1之下表面的空隙形成即可被填滿。
請參考圖13，可執行一平坦化製程，例如化學機械研磨，直到第一鈍化層111的上表面暴露為止，以移除多餘材料，並提供一大致平坦表面接下來的處理步驟。
圖14及圖15是放大剖視示意圖，例示本揭露一些實施例之各半導體元件的各半導體穿孔。
請參考圖14，半導體穿孔201可具有類似於如圖13所描述的一結構。在圖14中相同或類似於圖13中的元件已標示成類似的元件編號，並已省略其重複描述。在圖14中的主要差異在於可省略二隔離層IL(如圖13所示)。二輔助層415可直接附接在第一開孔OP1的各內壁上。該等最低點415BP可取代二隔離層IL，以確保半導體穿孔201的電性絕緣。在一些實施例中，該等最低點415BP可不接觸測試墊107的上表面。
請參考圖15，半導體穿孔201可具有類似於如圖4所描述的一結構。在圖15中相同或類似於圖4中的元件已標示成類似的元件編號，並已省略其重複描述。二輔助層415可分別對應附接在二隔離層IL的各上部上。意即，二輔助層415可設置在阻障層BL與二隔離層IL之間。
本揭露之一實施例提供一種半導體元件，包括一基底；一電路層，設置在該基底上並包括一功能方塊以及一測試墊，該功能方塊設置在該基底上，該測試墊設置在該基底上並遠離該功能方塊；一重分布結構，設置在該電路層上並包括一第一導電部以及一第二導電部，該第一導電部設置在該功能方塊上且電性耦接到該功能方塊，該第二導電部設置在該測試墊上且電性耦接到該測試墊；以及一半導體穿孔，實體且電性耦接到該測試墊。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底；形成一電路層在該基底上並包括一功能方塊在該基底上；以及一測試墊再挨基底上並遠離該功能方塊；形成一半導體穿孔以實體且電性連接到該測試墊；以及形成一重分布結構在該電路層上並包括一第一導電部在該功能方塊上且電性耦接到該功能方塊；以及一第二導電部在該測試墊上且經由該半導體穿孔而電性耦接到該測試墊。
由於本揭露該半導體元件的設計，半導體元件SD1A可與合併習知多個良品晶粒之中間及/或最終驗證的測試方法進行結合。因此，可改善製造半導體元件SD1A的良率，並可降低製造半導體元件SD1A的成本。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
10:製備方法 101:基底 103:電路層 105:功能方塊 107:測試墊 109:多層互連結構 109-1:導電栓塞 109-3:導電線 109-5:導電通孔 109-7:導電墊 111:第一鈍化層 113:上導電通孔 201:半導體穿孔 201SW:側壁 301:重分布結構 303:第一隔離層 305:第二隔離層 307:第一導電部 309:第二導電部 309-1:阻障層 309-3:晶種層 309-5:導體層 311:連接通孔 313:第一上導電層 315:第二上導電層 317:第三上導電層 401:散熱層 403:附接層 405:第一連接件 407:第二鈍化層 409:凸塊下金屬層 415:輔助層 415BP:最低點 AL:黏著層 BL:阻障層 FL:填充層 IL:隔離層 OP1:第一開孔 OP2:第二開孔 OP3:第三開孔 S11:步驟 S13:步驟 S15:步驟 SD1A:半導體元件 SD1B:半導體元件 SD1C:半導體元件 SD1D:半導體元件 SD1E:半導體元件 SL:晶種層 Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。 圖1是流程示意圖，例示本揭露一實施例之半導體元件的製備方法。 圖2及圖3是剖視示意圖，例示本揭露一實施例製備半導體元件的部分流程。 圖4是放大剖視示意圖，例示本揭露一實施例之半導體元件的一半導體穿孔。 圖5是剖視示意圖，例示本揭露一實施例製備半導體元件的部分流程。 圖6是放大剖視示意圖，例示本揭露一實施例之半導體元件的一第二導電部。 圖7到圖10是剖視示意圖，例示本揭露一些實施例的半導體元件。 圖11到圖13是放大剖視示意圖，例示本揭露一實施例製備半導體元件之一半導體穿孔的流程。 圖14及圖15是放大剖視示意圖，例示本揭露一些實施例之各半導體元件的各半導體穿孔。
101:基底
103:電路層
105:功能方塊
107:測試墊
109:多層互連結構
109-1:導電栓塞
109-3:導電線
109-5:導電通孔
109-7:導電墊
111:第一鈍化層
113:上導電通孔
201:半導體穿孔
301:重分布結構
303:第一隔離層
305:第二隔離層
307:第一導電部
309:第二導電部
311:連接通孔
313:第一上導電層
315:第二上導電層
SD1A:半導體元件
Z:方向

Claims (20)

  1. 一種半導體元件，包括： 一基底； 一電路層，設置在該基底上並包括： 一功能方塊，設置在該基底上；以及 一測試墊，設置在該基底上並遠離該功能方塊； 一重分布結構，設置在該電路層上並包括： 一第一導電部，設置在該功能方塊上且電性耦接到該功能方塊；以及 一第二導電部，設置在該測試墊上且電性耦接到該測試墊；以及 一半導體穿孔，實體且電性耦接到該測試墊。
  2. 如請求項1所述之半導體元件，其中該功能方塊與該重分布結構的該第一導電部經由該電路層的一多層互連結構而電性耦接。
  3. 如請求項2所述之半導體元件，其中該重分布結構的該第一導電部與該重分布結構的該第二導電部為電性耦接。
  4. 如請求項2所述之半導體元件，還包括一第一鈍化層，設置在該電路層與該重分布結構之間，其中該第一鈍化層包含聚苯並惡唑、聚醯亞胺、苯並環丁烯、味之素積層膜、阻焊膜、氮氧化矽、氧化氮化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃或摻雜硼的磷矽酸鹽玻璃。
  5. 如請求項4所述之半導體元件，其中該半導體穿孔包括： 一填充層，沿著該第一鈍化層設置並延伸到該電路層；以及 二隔離層，設置在該填充層的兩側邊上，其中該二隔離層包含氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷、聚對二甲苯、環氧樹脂或聚對茬。
  6. 如請求項5所述之半導體元件，其中該半導體穿孔包括一晶種層，設置在該二隔離層與該填充層之間以及在該填充層與該測試墊之間，且電性耦接到該填充層與該測試墊。
  7. 如請求項6所述之半導體元件，其中該半導體穿孔包括一黏著層，設置在該晶種層與該二隔離層之間以及在該晶種層與該測試墊之間，且電性耦接到該晶種層與該測試墊，其中該黏著層包含鈦、鉭、鈦鎢或氮化錳。
  8. 如請求項7所述之半導體元件，其中該半導體穿孔包括一阻障層，設置在該黏著層與該二隔離層之間以及在該黏著層與該測試墊之間，且電性耦接到該黏著層與該測試墊，其中該阻障層包含鉭、氮化鉭、鈦、氮化鈦、錸、硼化鎳或氮化鉭/鉭雙層。
  9. 如請求項4所述之半導體元件，其中該半導體穿孔的各側壁呈錐形。
  10. 如請求項4所述之半導體元件，其中該功能方塊包括一互補式金屬氧化物半導體、一金屬氧化物半導體場效電晶體或一鰭式場效電晶體或類似物。
  11. 如請求項4所述之半導體元件，其中該重分布結構包括一第一隔離層，設置在該第一鈍化層上，且該第一導電部與該第二導電部設置在該第一隔離層中，其中該第一隔離層包含聚苯並惡唑、聚醯亞胺、苯並環丁烯、阻焊膜、氮氧化矽、氧化氮化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃或摻雜硼的磷矽酸鹽玻璃。
  12. 如請求項11所述之半導體元件，其中該重分布結構的該第二導電部包括： 一導體層，設置在該第一隔離層中且電性耦接到該半導體穿孔；以及 一阻障層，設置在該第一隔離層與該導體層之間、在該電路層與該導體層之間，以及在該半導體穿孔與該導體層之間。
  13. 如請求項12所述之半導體元件，其中該重分布結構的該第二導電部包括一晶種層，設置在該導體層與該阻障層之間。
  14. 如請求項4所述之半導體元件，還包括一散熱層，設置在該基底下，其中該散熱層包含垂直定向的石墨與多個奈米碳管。
  15. 如請求項14所述之半導體元件，還包括一附接層，設置在該散熱層與該基底之間，其中該附接層包含晶粒附接膜、銀膠或類似物。
  16. 如請求項4所述之半導體元件，還包括複數個第一連接件，設置在該重分布結構上且分別對應電性耦接到該重分布結構的該第一導電部與重分布結構的該第二導電部，其中該複數個第一連接件包含多個焊料接頭、多個凸塊、多個柱狀凸塊或類似物。
  17. 如請求項16所述之半導體元件，還包括複數個凸塊下金屬層，分別對應設置在該複數個第一連接件與該重分布結構之間。
  18. 如請求項5所述之半導體元件，其中該半導體穿孔包括二輔助層，分別對應設置在該二隔離層與該填充層之間，其中該二輔助層的各最低點設置在一垂直位面，該垂直位面低於該第一鈍化層之一下表面的一垂直位面。
  19. 一種半導體元件的製備方法，包括： 提供一基底； 形成一電路層在該基底上並包括： 一功能方塊在該基底上；以及 一測試墊再挨基底上並遠離該功能方塊； 形成一半導體穿孔以實體且電性連接到該測試墊；以及 形成一重分布結構在該電路層上並包括： 一第一導電部在該功能方塊上且電性耦接到該功能方塊；以及 一第二導電部在該測試墊上且經由該半導體穿孔而電性耦接到該測試墊。
  20. 如請求項19所述之半導體元件的製備方法，還包括形成複數個第一連接件在該重分布結構上且分別對應電性耦接到該重分布結構的該第一導電部以及該重分布結構的該第二導電部，其中該複數個第一連接件包含多個銲錫、多個凸塊、多個柱狀凸塊或類似物。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11495534B2 (en) * 2021-04-12 2022-11-08 Nanya Technology Corporation Semiconductor device with test pad and method for fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9595454B2 (en) * 2012-04-26 2017-03-14 Sandisk Information Technology (Shanghai) Co., Ltd. Semiconductor device including electromagnetic absorption and shielding
TWI613770B (zh) * 2015-10-21 2018-02-01 台灣積體電路製造股份有限公司 晶片封裝體

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5554940A (en) * 1994-07-05 1996-09-10 Motorola, Inc. Bumped semiconductor device and method for probing the same
TWI240082B (en) * 2003-07-10 2005-09-21 Siliconware Precision Industries Co Ltd Wafer test method
US8033012B2 (en) * 2008-03-07 2011-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a semiconductor test probe card space transformer
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US9128123B2 (en) * 2011-06-03 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer test structures and methods
US8552567B2 (en) * 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8704529B2 (en) * 2011-10-04 2014-04-22 Nanya Technology Corporation Circuit test interface and test method thereof
US8704541B2 (en) * 2011-12-01 2014-04-22 Nanya Technology Corporation Test method of driving apparatus and circuit testing interface thereof
US8593197B1 (en) * 2012-09-07 2013-11-26 Nanya Technology Corporation Delay line circuit, delay locked loop and tester system including the same
KR102398663B1 (ko) * 2015-07-09 2022-05-16 삼성전자주식회사 칩 패드, 재배선 테스트 패드 및 재배선 접속 패드를 포함하는 반도체 칩
US10586746B2 (en) * 2016-01-14 2020-03-10 Chip Solutions, LLC Semiconductor device and method
US10741537B2 (en) * 2017-01-18 2020-08-11 Taiwan Semiconductor Manufacturing Coompany Ltd. Semiconductor structure and manufacturing method thereof
US10276481B2 (en) * 2017-06-26 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having a plurality of conductive balls having narrow width for the ball waist
US10157871B1 (en) * 2017-10-12 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and manufacturing method thereof
WO2020026387A1 (ja) * 2018-08-01 2020-02-06 オリンパス株式会社 撮像素子および内視鏡
US11088095B2 (en) * 2018-12-07 2021-08-10 Nanya Technology Corporation Package structure
US11101240B2 (en) * 2019-06-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation bonding film for semiconductor packages and methods of forming the same
CN112701100A (zh) * 2019-10-07 2021-04-23 三星电子株式会社 晶片至晶圆结合结构以及使用其的半导体封装件
US11309254B2 (en) * 2020-02-18 2022-04-19 Nanya Technology Corporation Semiconductor device having through silicon vias and method of manufacturing the same
CN113838760A (zh) * 2020-06-23 2021-12-24 群创光电股份有限公司 电路架构及其制作方法
US11387207B2 (en) * 2020-11-13 2022-07-12 Nanya Technology Corporation Method for fabricating semiconductor device including etching an edge portion of a bonding layer by using an etching mask
US11574891B2 (en) * 2021-01-26 2023-02-07 Nanya Technology Corporation Semiconductor device with heat dissipation unit and method for fabricating the same
US12057423B2 (en) * 2021-02-04 2024-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Bump integration with redistribution layer
US11495534B2 (en) * 2021-04-12 2022-11-08 Nanya Technology Corporation Semiconductor device with test pad and method for fabricating the same
US11545453B2 (en) * 2021-04-19 2023-01-03 Nanya Technology Corporation Semiconductor device with barrier layer and method for fabricating the same
US11621238B2 (en) * 2021-04-20 2023-04-04 Nanya Technology Corporation Semiconductor device with redistribution pattern and method for fabricating the same
US11557572B2 (en) * 2021-05-13 2023-01-17 Nanya Technology Corporation Semiconductor device with stacked dies and method for fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9595454B2 (en) * 2012-04-26 2017-03-14 Sandisk Information Technology (Shanghai) Co., Ltd. Semiconductor device including electromagnetic absorption and shielding
TWI613770B (zh) * 2015-10-21 2018-02-01 台灣積體電路製造股份有限公司 晶片封裝體

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