TWI802992B - 半導體結構 - Google Patents

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Abstract

本發明公開一種半導體結構，包括：第一基板，包括佈線結構；第一半導體晶粒和第二半導體晶粒；以及多端子多電容結構，該多端子多電容結構包括：第二基板；絕緣層，設置於該第二基板上方；第一多端子電容器，設置在該絕緣層上方並透過該佈線結構電耦接到該第一半導體晶粒；以及第二多端子電容器，設置在該絕緣層上方並透過該佈線結構電耦接到該第二半導體晶粒，其中該第一多端子電容器和該第二多端子電容器與該第二基板電隔離。

Description

半導體結構
本發明半導體技術領域，尤其涉及一種半導體結構。
由於高性能積體電路需要在較高頻率下以較低電源電壓提供較大電流，因此電源系統的設計日益成為一項挑戰。可以採用去耦電容器作為臨時電荷儲存器，以防止電源電壓的暫態波動。去耦電容器對於降低數位電路（例如微處理器）中的電源雜訊越來越重要，該數位電路包括許多在開和關狀態之間交替的電晶體。
儘管現有的半導體結構通常是足夠的，但是它們在各個方面都不是令人滿意的。例如，因為必須將複數個電容器用於不同的電源域（power domain），整合去耦電容器具有挑戰性。例如，中央處理單元 (central processing unit，CPU) 可能需要一個去耦電容器，而高性能系統單晶片 (system-on-chip，SOC) 晶粒可能需要 5 到 10 個去耦電容器。因此，需要進一步改進半導體結構以提供設計靈活性。
有鑑於此，本發明提供一種半導體結構，以解決上述問題。
根據本發明的第一方面，公開一種半導體結構，包括：
第一基板，包括佈線結構；
第一半導體晶粒和第二半導體晶粒，設置在該第一基板上；以及
多端子多電容結構，設置於該第一基板上，該多端子多電容結構包括：
第二基板；絕緣層，設置於該第二基板上方；第一多端子電容器，設置在該絕緣層上方並透過該佈線結構電耦接到該第一半導體晶粒；以及第二多端子電容器，設置在該絕緣層上方並透過該佈線結構電耦接到該第二半導體晶粒，其中該第一多端子電容器和該第二多端子電容器與該第二基板電隔離。
根據本發明的第二方面，公開一種半導體結構，包括：
多端子多電容結構，包括：絕緣層；第一多端子電容器，設置在該絕緣層上並包括第一正極端子和第一接地端子；以及第二多端子電容器，設置在該絕緣層上並包括第二正極端子和第二接地端子，其中該第二多端子電容器與該第一多端子電容器電隔離；以及
封裝結構，設置在該多端子多電​​容器結構之上，包括：第一半導體晶粒，電耦接到該第一多端子電容器；以及第二半導體晶粒，電耦接到該第二多端子電容器。
本發明的半導體結構由於包括：第一基板，包括佈線結構；第一半導體晶粒和第二半導體晶粒，設置在該第一基板上；以及多端子多電容結構，設置於該第一基板上，該多端子多電容結構包括：第二基板；絕緣層，設置於該第二基板上方；第一多端子電容器，設置在該絕緣層上方並透過該佈線結構電耦接到該第一半導體晶粒；以及第二多端子電容器，設置在該絕緣層上方並透過該佈線結構電耦接到該第二半導體晶粒，其中該第一多端子電容器和該第二多端子電容器與該第二基板電隔離。與針對不同半導體的不同電壓域使用單獨的電容器相比，本發明採用包括複數個電容器和複數個端子的多端子多電容結構。端子包括正極端子和接地端子。因此，本發明可以減少電容器所佔用的空間，並且可以增加基板上保留的導電結構。因此，本發明可以增加設計靈活性，並且可以更容易地設計。本發明還可以提供半導體封裝性能的提升。
以下公開提供了用於實現所提供的主題的不同特徵的許多不同的實施例或示例。下面描述组件和佈置的特定示例以簡化本發明。當然，這些僅是示例，而無意於進行限制。例如，在下面的描述中，在第二特徵之上或之上的第一特徵的形成可以包括其中第一特徵和第二特徵形成為直接接觸實施例，並且還可以包括其中在第一特徵和第二特徵之間形成附加特徵的實施例，使得第一和第二特徵可以不直接接觸。另外，本發明可以在各個示例中重複參考數字和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
另外，在本發明的一些實施例中，關於附接，聯接等的術語，諸如“連接”和“互連”，是指一種關係，其中結構透過彼此直接或間接地固定或彼此附接。除非另有明確說明，否則中間結構以及可行動的或剛性的附件或關係。另外，術語“耦接”包括直接和間接電連接的任何方法。
此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋設備在使用或操作中的不同方位。該裝置可以以其他方式定向（旋轉90度或以其他定向），並且在此使用的空間相對描述語可以同樣地被相應地解釋。
術語“大約”、“大致”和“約”通常表示規定值的±20％、或所述規定值的±10％、或所述規定值的±5％、或所述規定值的±3％、或規定值的±2％、或規定值的±1％、或規定值的±0.5％的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。
下面描述本發明的一些實施例。可以在這些實施例中描述的階段之前，之中和/或之後提供附加的操作。對於不同的實施例，可以替換或消除所描述的某些階段。可以將附加特徵添加到半導體裝置結構中。對於不同的實施例，下面描述的一些特徵可以被替換或消除。儘管以以特定循序執行的操作討論了一些實施例，但是可以以另一邏輯循序執行這些操作。
根據本發明的一些實施例描述了一種半導體結構。該半導體結構包括多端子（multi-terminal）多電容（multi-capacitor）結構，其具有多於一個的端子以及多於一個的電容，以減少佔用面積，提升設計彈性。
圖1是根據本發明的一些實施例的半導體結構100的俯視圖。可以向半導體結構100添加附加特徵。對於不同的實施例，可以替換或消除下面描述的一些特徵。為了簡化該圖，僅示出了半導體結構100的一部分。
如圖1所示，根據一些實施例，半導體結構100包括基板102。基板102內部可以存在佈線結構。在一些實施例中，基板102中的佈線結構包括導電層、導電過孔、導電柱等，或者它們的組合。基板102中的佈線結構可由金屬形成，例如銅、鋁或其組合。
基板102中的佈線結構可以設置在金屬間介電(inter-metal dielectric，IMD)層中。在一些實施例中，IMD層由有機材料如聚合物基材、非有機材料如氮化矽、氧化矽、氮氧化矽或其組合形成。基板102可具有第一表面和與第一表面相對的第二表面。需要說明的是，圖中所示的基板102的配置僅為示例性的，並不用於限制本發明。可以在基板102中和基板102上形成任何期望的半導體元件。然而，為了簡化圖示，僅示出了平坦的基板102。
如圖1所示，根據一些實施例，半導體結構100包括複數個導電結構104。導電結構104可以設置在基板102的第一表面上並且可以電耦接到基板102的佈線結構。在一些實施例中，導電結構104包括導電材料，例如金屬。導電結構104可以是微凸塊、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、球柵陣列(ball grid array，BGA)球等或其組合。
根據一些實施例，半導體結構100包括第一半導體晶粒106和第二半導體晶粒108。第一半導體晶粒106和第二半導體晶粒108可以設置在基板102的第二表面上，並且僅出於說明目的而示出。例如，導電結構104設置在基板102的第一表面上，其中第一半導體晶粒106、第二半導體晶粒108以及多端子多電容結構110設置在在與基板102的第二表面之上。
第一半導體晶粒106和第二半導體晶粒108可以電耦接到基板102的佈線結構。
根據一些實施例，第一半導體晶粒106和第二半導體晶粒108各自獨立地包括系統單晶片(SoC)晶粒、邏輯器件、記憶體器件、射頻(radio frequency，RF)器件等，或它們的組合。例如，第一半導體晶粒106和第二半導體晶粒108可以各自獨立地包括微控制單元(micro control unit，MCU)晶粒、微處理器單元(microprocessor unit，MPU)晶粒、電源管理積體電路(power management integrated circuit，PMIC)晶粒、全球定位系統(global positioning system，GPS) 設備、中央處理單元 (central processing unit，CPU) 晶片、圖形處理單元 (graphics processing unit，GPU) 晶片、輸入輸出 (input-output，IO) 晶片、動態隨機存取記憶體 (dynamic random access memoryDRAM) 控制器、靜態隨機存取記憶體 (static random-access memory，SRAM) 、高頻寬記憶體 (high bandwidth memory，HBM) 或其組合。
根據一些實施例，半導體結構100包括設置在基板102的第二表面上的第一電容器106C和第二電容器108C。第一電容器106C可以透過基板102的佈線結構電耦接到第一半導體晶粒106，並且第二電容器108C可以透過基板102的佈線結構電耦接到第二半導體晶粒108。可以提供第一電容器106C和第二電容器108C以減少系統電流電阻(current-resistance，IR)降。
第一電容器106C和第二電容器108C各自佔據空間。如圖1所示，第一電容106C與第二電容108C例如分別佔據六片（六個）導電結構104的面積。隨著對更多功能和更小設備的需求不斷增加，為不同的半導體组件整合不同的電容器具有挑戰性。因此，本發明提供另一實施例以解決上述問題。
圖2是根據本發明的一些其他實施例的半導體結構200的俯視圖。需要說明的是，半導體結構200可以包括與圖1所示的半導體結構100相同或相似的部件，為了簡單起見，不再詳細討論這些部件。與圖1的實施例中半導體結構100包括複數個電容相比，以下實施例將這些電容替換為多端子多電容結構，以減少佔用空間。
如圖2所示，根據一些實施例，半導體結構200包括多端子多電容結構（或多埠多電容器結構）110。多端子多電容結構110例如可以佔據六片（六個）導電結構104的面積。也就是說，不同的電源域可以共用一個多端子多電容結構110。因此，無需為每個不同的電壓設計使用單獨的電容器。因此，可以減少佔用面積，可以保留更多的導電結構104，並且可以提供設計靈活性。
多端子多電容結構110可以包括並排佈置的用於第一半導體晶粒106的電容器和用於第二半導體晶粒108的電容器。第一半導體晶粒106和第二半導體晶粒108也可以並排佈置。第一半導體晶粒106的側壁可以與第二半導體晶粒108的側壁對齊。然而，本發明不限於此。例如，第一半導體晶粒106和第二半導體晶粒108可以垂直堆疊。
在一些實施例中，如圖2所示，多端子多電容結構110在與基板102的第一表面基本上垂直的方向上與第一半導體晶粒106和第二半導體晶粒108部分地重疊。或者，多端子多電容結構110可以在基本上垂直於基板102的第一表面的方向上與第一半導體晶粒106或第二半導體晶粒108部分重疊。
如圖2所示，多端子多電容結構110可以由導電結構104包圍。在多端子多電容結構110的每一側上，與多端子多電容結構110相鄰的導電結構104的數量可以相同或不同。多端子多電容結構110和導電結構104的數量和配置僅出於說明的目的而示出。
如圖2所示，兩個半導體晶粒，第一半導體晶粒106和第二半導體晶粒108共用一個多端子多電容結構110，但本發明不限於此。例如，多於兩個半導體晶粒可以在與基板102的第一表面基本垂直的方向上共用多端子多電容結構110，以及在該方向上與多端子多電容結構110部分重疊。或者，多於一個多端子多電容結構可用於複數個半導體晶粒。根據一些實施例，半導體結構200還包括一個或複數個無源元件（未示出），例如電阻器、電容器、電感器或其組合。
圖3是根據本發明的一些實施例的半導體結構300的截面圖。需要說明的是，半導體結構300可以包括與圖2所示的半導體結構200相同或相似的元件，為簡單起見，不再贅述。在以下實施例中，三個半導體晶粒共用多端子多電容結構。
如圖3所示，根據一些實施例，半導體結構300包括第一半導體晶粒122、第二半導體晶粒124和第三半導體晶粒126，它們分別具有第一電壓域Vl、第二電壓域V2和第三電壓域V3。在一些實施例中，第一半導體晶粒122、第二半導體晶粒124和第三半導體晶粒126可以包括在封裝結構（或稱為半導體封裝、半導體封裝結構）120中。在一些其他實施例中，第一半導體晶粒122、第二半導體晶粒124和第三半導體晶粒126可以包括在封裝結構120中。第三半導體晶粒126可以是分開的，例如不在封裝結構120中。
第一半導體晶粒122、第二半導體晶粒124和第三半導體晶粒126可以包括相似或不同的部件。第一半導體晶粒122、第二半導體晶粒124和第三半導體晶粒126可以類似於圖2所示的第一半導體晶粒106和/或第二半導體晶粒108，在此不再贅述。根據一些實施例，封裝結構120還包括一個或複數個無源元件（未示出），例如電阻器、電容器、電感器或其組合。
如圖3所示，根據一些實施例，半導體結構300包括在封裝結構120和基板102之間的複數個導電結構114。第一半導體晶粒122、第二半導體晶粒124和第三半導體晶粒126可以透過導電結構114電耦接到基板102的佈線結構。在一些實施例中，導電結構114包括導電材料，例如金屬。導電結構114可以是微凸塊、受控塌陷晶片連接(C4)凸塊、球柵陣列(BGA)球等或其組合。導電結構114可以類似于或不同於導電結構104。如圖3所示的佈置結構，半導體晶粒與多端子多電容結構分別在基板102的兩個相對的表面，並且導電結構104在多端子多電容結構的週邊，可以節省面積佔用，有利於半導體封裝的尺寸小型化。
如圖3所示，根據一些實施例，半導體結構300包括多端子多電容結構110。多端子多電容結構110可以包括用於第一半導體晶粒122、第二半導體晶粒124和第三半導體晶粒126的複數個多端子電容器(未示出)，可以分別稱為第一多端子電容器、第二多端子電容和第三多端子電容。
在一些實施例中，第一多端子電容器、第二多端子電容器和第三多端子電容器分別包括第一端子112a、第二端子112b和第三端子112c。 第一端子112a、第二端子112b和第三端子112c中的每一個都包括正極端子和接地端（接地端子），從而減小等效串聯電阻(equivalent series resistor，SR)和等效串聯電感(equivalent series inductance，SL)以減小系統IR壓降。
第一半導體晶粒 122 可以透過第一端子 112a、基板 102 的佈線結構和導電結構 114 電耦接到第一多端子電容器。第二半導體晶粒 124 可以電耦接到透過第二端子112b、基板102的佈線結構和導電結構114連接第二多端子電容器。第三半導體晶粒126可以透過第三端子112c、基板102的佈線結構和導電結構 114電耦接到第三多端子電容器。例如第一端子 112a具有兩個端子，分別為電容的兩極的端子；第二端子112b和第三端子112c也是這樣。具體來說，例如，第一半導體晶粒 122 可以透過兩個第一端子 112a、基板 102 的第一組佈線結構和第一組導電結構 114 電耦接到第一多端子電容器。第二半導體晶粒 124可以透過兩個第二端子 112n、基板 102 的第二組佈線結構和第二組導電結構 114 電耦接到第二多端子電容器。第三半導體晶粒 126可以透過兩個第三端子 112c、基板 102 的第三組佈線結構和第三組導電結構 114 電耦接到第三多端子電容器。其中第一組佈線結構、第二組佈線結構、第三組佈線結構相互之間是相互獨立的，相互之間沒有電性連接（例如電隔離）；第一組導電結構、第二組導電結構、第三組導電結構相互之間是相互獨立的，相互之間沒有電性連接（例如電隔離）。這樣每個半導體晶粒都是獨立的連接到相互獨立的多端子電容器（例如第一多端子電容器、第二多端子電容器等），相互之間獨立工作。當然若有需求，各個多端子電容器之間也可以具有電性連接（例如兩個多端子電容器連接到共同的電壓端等等，可以透過佈線結構之間的相互連接實現，或者導電結構 114之間的相互連接實現，或者端子之間的相互連接實現），這取決於具體需要，本發明在此並不做限制。在圖3的實施例中，多端子多電容結構110具有三個電容器，分別與第一半導體晶粒 122 、第二半導體晶粒 124、第三半導體晶粒 126電連接，提供不同的電壓域。多端子多電容結構110中的三個電容器相互之間可以沒有電性連接，也可以各自均具有一個接到共同的接地的端子或接到相同電壓的端子，三個電容器相互獨立工作，整合在多端子多電容結構110。當然多端子多電容結構110可以具有更多數量的電容器，它們都可以獨立工作，以滿足不同的電容需求。此外本發明實施例中半導體晶粒的數量可以是4個、5個或更多，多端子多電容結構中的多端子電容器的數量可以是4個、5個或更多；其中半導體晶粒的數量與多端子電容器的數量無需相同，例如可以是半導體晶粒的數量更多，或者多端子電容器的數量更多。
如圖3所示，根據一些實施例，多端子多電容結構110是連接盤側電容器(land-side capacitor，LSC)。特別地，多端子多電容結構110和半導體晶粒122、124、126（或封裝結構120）可以設置在基板102的相對側上。多端子多電容結構110和導電結構104可以設置在基板102的同一側上。半導體晶粒122、124、126（或封裝結構120）可以部分地與多端子多電容結構110和導電結構104重疊。
或者，根據一些其他實施例，多端子多電容結構110可以是晶粒側電容器(die-side capacitor，DSC)(未示出)。具體而言，多端子多電容結構110與半導體晶粒122、124、126(或封裝結構120)可設置於基板102的同一側。多端子多電容結構110及導電結構104可以設置在基板102的相對側上。多端子多電容結構110可以與半導體晶粒122、124、126(或封裝結構120)中的一個或複數個相鄰。半導體晶粒122、124、126（或封裝結構120）和多端子多電容結構110可以部分地與導電結構104重疊。
如圖3所示，第一半導體晶粒122、第二半導體晶粒124和第三半導體晶粒126佈置成一排，其示出僅用於說明目的。例如，第一半導體晶粒122、第二半導體晶粒124和第三半導體晶粒126可以垂直堆疊。類似地，排列成一排的第一端子112a、第二端子112b和第三端子112c僅用於說明目的。下面描述一些示例性配置。
圖4A是根據一些實施例的多端子多電容結構400a的俯視圖。值得注意的是，多端子多電容結構400a可包括與圖3所示的半導體結構300的多端子多電容結構110相同或相似的组件，並且為了為簡單起見，將不再詳細討論這些组件。
在一些實施例中，第一端子112a包括第一正極端子Vl和第一接地端子GNDl，第二端子112b包括第二正極端子V2和第二接地端子GND2，第三端子112c包括第三正極端子端子V3和第三接地端子GND3。多端子多電容結構110還包括僅出於說明目的而示出的一些其他端子。端子112a、112b、112c中的相鄰兩個可以並排佈置。包括端子112a、112b、112c的多端子電容器中的相鄰兩個也可以並排佈置。
如圖4A所示，第一正極端子Vl、第二接地端子GND2和第三正極端子V3可以沿著第一條線佈置，並且第一接地端子GNDl、第二正極端子V2和第三接地端子GND3可以沿著第二條線佈置。第一條線可以基本上平行於第二條線。圖4A的實施例中，每個多端子電容器的兩個電極連接到的位置均不同，以適應不同的需要。當然也可以是其中至少兩個多端子電容器的兩個電極中具有連接到相同電壓端的方式，這取決於設計需求。
根據一些實施例，圖5A中示出了多端子多電容結構400a的概念圖。第一多端子電容器（包括第一正極V1和第一接地端GND1）、第二多端子電容器（包括第二正極V2和第二接地端GND2）和第三多端子電容器（包括第三正極端子V3和第三接地端子GND3)可以是分開的。特別地，第一多端子電容器、第二多端子電容器和第三多端子電容器可以彼此電隔離。
圖4B是根據一些實施例的多端子多電容結構400b的俯視圖。需要說明的是，多端子多電容結構400b可包括與圖4B所示的多端子多電容結構400a相同或相似的组件，為簡單起見，這些组件不再詳細討論。
在一些實施例中，第一正極端子、第二正極端子、第三正極端子和第四正極端子相等，可以稱為V4。在一些實施例中，第一接地端、第二接地端、第三接地端和第四接地端相等，可稱為GND4。相鄰的兩個端子可以並排佈置。包括這些端子的多端子電容器中的相鄰兩個也可以並排佈置。
如圖4B所示，第一正極端子、第二正極端子、第三正極端子和第四正極端子V4可以沿著第一條線佈置，並且第一接地端子、第二接地端子、第三接地端子，第四接地端子GND4可以沿著第二條線佈置。第一條線可以基本上平行於第二條線。圖4B的實施例中，複數個多端子電容器的兩個電極中一個均連接到同一個參考電壓，而另一個電極均連接到另一個相同的參考電壓。例如其中一個電極均連接到電壓V4，另一個電極均連接到電壓GND4。當然也可以其中至少一個多端子電容器的兩個電極與其他的多端子電容器的兩個電極的連接方式不同（例如將圖4A的實施例與圖4B的實施例結合使用，或者部分結合使用），這取決於設計需求。圖4A-4B示出了多端子多電容結構100中的每個電容器的兩個電極（或端子）不同的連接示例，其中每個電容器的兩個電極（或端子）還可以具有其他的連接方式，並不限於圖4A-4B所示的方式。多端子多電容結構100中的每個電容器的兩個電極（或端子）均可以根據不同的需要自由的進行電性連接。
根據一些實施例，在圖5B中示出了多端子多電容結構400b的六個端子的概念圖。第一正極端子、第二正極端子和第三正極端子V4可以彼此電耦接。第一接地端子、第二接地端子和第三接地端子GND4可以彼此電耦接。即，第一多端子電容器、第二多端子電容器和第三多端子電容器可以彼此電耦接。
圖5C是根據一些實施例的多端子多電容結構的概念圖。在一些實施例中，第一端子包括第一正極端子V1和第一接地端子，第二端子包括第二正極端子V2和第二接地端子，第三端子包括第三正極端子V3和第三接地端子。第一接地端子、第二接地端子和第三接地端子可以電耦接到公共接地端GND5。圖5A-5C示出了多端子多電容結構100中的每個電容器的兩個電極（或端子）不同的連接示例，，其中每個電容器的兩個電極（或端子）還可以具有其他的連接方式，並不限於圖5A-5C所示的方式。多端子多電容結構100中的每個電容器的兩個電極（或端子）均可以根據不同的需要自由的進行電性連接。圖5A-5C所示的三個電容器之間，每個電容器的兩個電極之間均沒有電性連接，因此每個電容器之間是獨立工作的。
圖6是根據一些實施例的半導體結構的多端子多電容結構600的截面圖。需要說明的是，多端子多電容結構600可以包括與圖3所示的多端子多電容結構110相同或相似的组件，為了簡單起見，這些组件不再詳細討論。
如圖6所示，根據一些實施例，多端子多電容結構600包括半導體基板（基板）602。半導體基板602可以由矽、矽鍺、鍺、其他合適的半導體或其組合形成。需要說明的是，圖中所示的半導體基板602的配置僅為示例性的，並不用於限制本發明。可以在半導體基板602之中和之上形成任何期望的半導體元件。然而，為了簡化圖示，僅示出了平坦的半導體基板602。
如圖6所示，根據一些實施例，多端子多電容結構600包括設置在半導體基板602上方的絕緣層604。絕緣層604可以覆蓋半導體基板602的頂面。絕緣層604可以由氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料或其組合形成。
如圖6所示，多端子多電容結構600包括設置在絕緣層604上方的第一多端子電容器610a和第二多端子電容器610b。絕緣層604可以電隔離第一多端子電容器610a和第二多端子電容器610b。多端子電容器610a和第二多端子電容器610b從基板102分離。因此，可以將複數個多端子電容器分組以形成一個電容器(即，多端子多電容結構600)，其為不同的電壓域提供去耦電容功能，從而減少電容的佔用空間。此外，可以提高設計靈活性，還可以提供性能提升。
如圖6所示，根據一些實施例，第一多端子電容器610a和第二多端子電容器610b中的每一個都包括導電層606、608、616。導電層606、608、616可以由金屬形成，例如鎢。根據一些實施例，第一多端子電容器610a和第二多端子電容器610b中的每一個包括導電層606和608之間的電容器單元612，並且包括導電層606和616之間以及導電層608和616之間的複數個通孔614。通孔614可以由金屬形成，例如銅。本發明中電容器單元612的組成方式具體如下，其中導電層606和608可以是電容器單元的兩個電極，而導電層606和608之間具有絕緣層630（例如可以是高k（high-k）材料）。導電層606、608可以包括鎢或其他金屬等，導電層606和608之間還具有導電材料631（例如多晶矽等）和導電材料632（例如多晶矽等）。其中導電層608與導電材料631電性連接，導電層606與導電材料632電性連接，絕緣層630圍繞導電材料631和導電材料632，並且絕緣層630將導電材料631與導電層606間隔開，絕緣層630還將導電材料632與導電層608間隔開，從而形成電容器單元。本發明中第一多端子電容器610a和第二多端子電容器610b每個中均可以具有複數個電容器或電容器單元，圖6中所示僅為示例，並非對本發明的限制（例如數量等限制）。此外本發明多端子多電容結構600除了第一多端子電容器610a和第二多端子電容器610b之外，還可以具有更多的多端子電容器，圖6中所示僅為示例，並非對本發明的限制（例如數量等限制）。
如圖6所示，根據一些實施例，多端子多電容結構600包括設置在絕緣層604上方並圍繞第一多端子電容器610a和第二多端子電容器610b的介電層618。介電層618可由有機材料(例如聚合物基材)、非有機材料(例如氮化矽、氧化矽、氮氧化矽)或其組合形成。
如圖6所示，根據一些實施例，多端子多電容結構600包括設置在導電層616上方的複數個端子620。端子620可以被介電層618暴露。端子620可以由諸如金屬的導電材料形成。
第一多端子電容器610a的端子620可以包括正極端子子和接地端子並且可以電耦接到半導體晶粒(例如圖3中所示的第一半導體晶粒122)。第二多端子電容器610b的端子620可以包括正極端子子和接地端子並且可以電耦接到另一個半導體晶粒（例如圖3中所示的第二半導體晶粒124）。每個多端子電容器（例如第一多端子電容器610a）的兩個端子620可以分別是電容的兩個電極。多端子多電容結構600中的多端子電容器（例如第一多端子電容器610a、第一多端子電容器610b等等）可以並排設置或陣列設置等等，以實現多端子多電容結構中複數個電容的整合，滿足不同的應用需求。
綜上所述，與針對不同半導體的不同電壓域使用單獨的電容器相比，本發明採用包括複數個電容器和複數個端子的多端子多電容結構。端子包括正極端子和接地端子。因此，本發明可以減少電容器所佔用的空間，並且可以增加基板上保留的導電結構（例如導電結構104）。因此，本發明可以增加設計靈活性，並且可以更容易地設計。本發明還可以提供半導體封裝性能的提升。此外，本發明可以減小等效串聯電阻（ESR）和等效串聯電感（ESL），從而降低系統IR壓降。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
100,200,300:半導體結構 102:基板 104:導電結構 106C:第一電容器 108C:第二電容器 110,600:多端子多電容結構 112a:第一端子 112b:第二端子 112c:第三端子 114:導電結構 120:封裝結構 106,122:第一半導體晶粒 108,124:第二半導體晶粒 126:第三半導體晶粒 400a,400b:多端子多電容結構 602:半導體基板 604:絕緣層 606,608,616:導電層 610a:第一多端子電容器 610b:第二多端子電容器 612:電容器單元 614:通孔 618:介電層 620:端子 630:絕緣層 631,632:導電材料
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中： 圖1是根據一些實施例的示例性半導體結構的俯視圖； 圖2是根據一些實施例的示例性半導體結構的俯視圖； 圖3是根據一些實施例的示例性半導體結構的截面圖； 圖4A和4B是根據一些實施例的示例性半導體結構的多端子多電容結構的俯視圖； 圖5A、5B和5C是根據一些實施例的示例性半導體結構的多端子多電容結構的概念圖； 圖6是根據一些實施例的示例性半導體結構的多端子多電容結構的截面圖。
300:半導體結構
102:基板
104:導電結構
110:多端子多電容結構
112a:第一端子
112b:第二端子
112c:第三端子
114:導電結構
120:封裝結構
122:第一半導體晶粒
124:第二半導體晶粒
126:第三半導體晶粒

Claims (16)

  1. 一種半導體結構，包括：第一基板，包括佈線結構；第一半導體晶粒和第二半導體晶粒，設置在該第一基板上；以及多端子多電容結構，設置於該第一基板上，該多端子多電容結構包括：第二基板；絕緣層，設置於該第二基板上方；第一多端子電容器，設置在該絕緣層上方並透過該佈線結構電耦接到該第一半導體晶粒；以及第二多端子電容器，設置在該絕緣層上方並透過該佈線結構電耦接到該第二半導體晶粒，其中該第一多端子電容器和該第二多端子電容器與該第二基板電隔離。
  2. 如請求項1之半導體結構，其中該第一半導體晶粒與該第二半導體晶粒設置在該第一基板的第一表面之上，並且該多端子多電容結構設置在該第一基板的與該第一基板的該第一表面相對的第二表面之上。
  3. 如請求項2之半導體結構，其中，還包括複數個導電結構，設置於該第一基板的該第二表面上且鄰近該多端子多電容結構。
  4. 如請求項1之半導體結構，還包括複數個導電結構，設置在該第一基板的該第一表面上，其中該第一半導體晶粒、該第二半導體晶粒以及該多端子多電容結構設置在在與該第一基板的該第一表面相對的第二表面之上。
  5. 如請求項1之半導體結構，其中該第一多端子電容器包括第一正極端子及第一接地端子，該第二多端子電容器包括第二正極端子及第二接地端子；其中，該第一正極端子、該第一接地端子、該第二正極端子以及該第二接地端子設置在該第一基板與該第二基板之間。
  6. 如請求項5之半導體結構，其中該第一正極端子與該第二正 極端子沿第一條線設置，且該第一接地端子與該第二接地端子沿第二條線設置，其中該第一條線平行於該第二條線；或者，其中該第一正極端子與該第二接地端子沿第一條線設置，且該第一接地端子與該第二正極端子沿第二條線設置，其中該第一條線平行於該第二條線。
  7. 如請求項5之半導體結構，其中該第一接地端子與該第二接地端子電性耦接至共同接地端子。
  8. 如請求項5之半導體結構，其中該第一接地端子電性耦接該第二接地端子。
  9. 如請求項8之半導體結構，其中該第一正極端子電性耦接該該第二正極端子。
  10. 一種半導體結構，包括：多端子多電容結構，包括：絕緣層；第一多端子電容器，設置在該絕緣層上並包括第一正極端子和第一接地端子；以及第二多端子電容器，設置在該絕緣層上並包括第二正極端子和第二接地端子，其中該第二多端子電容器與該第一多端子電容器電隔離；其中該多端子多電容結構還包括設置在該絕緣層上方的第三多端子電容器，其中，該第三多端子電容器包括第三正極端子與第三接地端子，且該第一多端子電容器、該第二多端子電容器與該第三多端子電容器彼此電性隔離；以及封裝結構，設置在該多端子多電容器結構之上，包括：第一半導體晶粒，電耦接到該第一多端子電容器；以及第二半導體晶粒，電耦接到該第二多端子電容器；還包括基板，配置於該封裝結構與該多端子多電容結構之間並具有佈線結構，其中該佈線結構電性耦接該封裝結構與該多端子多電容結構。
  11. 如請求項10之半導體結構，還包括複數個鄰近該多端子多 電容結構的導電結構，其中該封裝結構與該多端子多電容結構和該複數個導電結構至少部分重疊。
  12. 如請求項10之半導體結構，其中該第一正極端子、該第二正極端子和該第三正極端子沿第一條線佈置，並且該第一接地端子、該第二接地端子和該第三接地端子沿第二條線佈置；或者，其中該第一正極端子、該第二接地端子與該第三正極端子沿第一條線設置，且該第一接地端子、該第二正極端子與該第三接地端子沿第二條線佈置。
  13. 如請求項10之半導體結構，其中該封裝結構還包括電耦接到該第三多端子電容器的第三半導體晶粒。
  14. 如請求項10之半導體結構，其中該第一多端子電容器、該第二多端子電容器以及該第三多端子電容器中的兩個是並排設置的。
  15. 如請求項10之半導體結構，其中該第一正極端子、該第一接地端子、該第二正極端子、該第二接地端子、該第三正極端子以及該第三接地端子設置於該封裝結構與該絕緣層之間。
  16. 如請求項10之半導體結構，還包括複數個導電結構，設置於該封裝結構與該基板之間，並將該封裝結構電性耦接至該佈線結構。
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