TWI799202B - 半導體結構的製造與測量系統 - Google Patents
半導體結構的製造與測量系統 Download PDFInfo
- Publication number
- TWI799202B TWI799202B TW111110899A TW111110899A TWI799202B TW I799202 B TWI799202 B TW I799202B TW 111110899 A TW111110899 A TW 111110899A TW 111110899 A TW111110899 A TW 111110899A TW I799202 B TWI799202 B TW I799202B
- Authority
- TW
- Taiwan
- Prior art keywords
- fin
- wafer
- displacement
- fin array
- array
- Prior art date
Links
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Bipolar Transistors (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
本揭露提供一種多個半導體結構的製造與測量系統。該系統包括一處理腔室以及一測量元件。該處理腔室經配置以執行下列操作:形成一第一鰭片陣列在一晶圓之一晶粒的一區塊;以及形成一第二鰭片陣列在該第一鰭式陣列上。該測量元件經配置以在該晶圓上執行一圖案晶圓幾何測量,以獲得該第一鰭片陣列的一第一鰭片以及該第二鰭片陣列的一第一鰭片之間的一位移,且還經配置以依據該位移而確定該晶圓的一狀態。
Description
本申請案主張美國第17/508,961號及第17/510,786號專利申請案之優先權(即優先權日為「2021年10月22日」及「2021年10月26日」),其內容以全文引用之方式併入本文中。
本揭露關於一種多個半導體結構的製造及測量系統。特別是有關於一種在一晶圓上之製造與測量多個半導體結構的系統。
根據摩爾定律(Moore's law),在半導體結構中之多個元素的密度急劇增加,且該等元素的尺寸迅速縮小。因此,由該等縮小之元素所引起的對準問題變得越來越重要。在一些傳統方法中,對準是離線進行檢查的。再者,傳統測量的精確度不能適應該等縮小元件的尺寸。因此,當該等元件在預定位置處的位置進行製造時,該晶圓可能無法正常工作,而上述情況可能在製造完成之後才知道。因此,當該晶圓具有造成該晶圓不能作為產品製造之未對準的多個元件時,浪費所述晶圓的製造資源以及時間成本。再者,降低該等晶圓的生產量。
上文之「先前技術」說明僅提供背景技術,並未承認上文之「先前技術」說明揭示本揭露之標的,不構成本揭露之先前技術,且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種複數個半導體結構的製造及測量方法。該方法包括下列步驟:接收一晶圓,該晶圓具有複數個晶粒;分別形成該複數個半導體結構在每一個晶粒的複數個區塊中,其中每一個半導體結構具有一第一鰭片陣列以及一第二鰭片陣列,該第二鰭片陣列位在該第一鰭片陣列上方;在該晶圓上執行一圖案晶圓幾何測量,以獲得在該第一鰭片陣列的一第一鰭片與該第二鰭片陣列的一第一鰭片之間的一位移;以及依據該位移而確定該晶圓的一狀態。
在一些實施例中,分別形成該複數個半導體結構在每一個晶粒的複數個區塊中的步驟包括:形成該第一鰭片陣列在每一個區塊中;以及形成該第二鰭片陣列在該第一鰭片陣列上。
在一些實施例中,該第一鰭片陣列與該第二鰭片陣列兩者均具有N個鰭片,其中N為一正整數。該第一鰭片陣列的該第一鰭片對應該第二鰭片陣列的該第一鰭片。在該第一鰭片陣列的該第一鰭片與該第二鰭片陣列的該第一鰭片之間的該位移從該半導體結構的一頂視圖所界定。
在一些實施例中,形成該第一鰭片陣列在每一個區塊中的步驟包括:形成一第一層;蝕刻該第一層以形成該第一鰭片陣列;以及平坦化該第一層以暴露該第一鰭片陣列的一上表面。
在一些實施例中,形成該第二鰭片陣列在該第一鰭片陣列上的步驟包括:形成一第二層在該第一鰭片陣列上;蝕刻該第二層以形成該第二鰭片陣列;以及平坦化該第二層以暴露該第二鰭片陣列的一上表面。
在一些實施例中,在該晶圓上執行一圖案晶圓幾何測量,以獲得在該第一鰭片陣列的一第一鰭片與該第二鰭片陣列的一第一鰭片之間的該位移的步驟包括:獲得該第一鰭片陣列的該第一鰭片與該第二鰭片陣列的該第一鰭片的一第一重疊比率;獲得該第一鰭片陣列的一第N個鰭片與該第二鰭片陣列的一第N個鰭片的一第二重疊比率;獲得該第一鰭片陣列的一第A個鰭片與該第二鰭片陣列的一第A個鰭片的一中心重疊比率;以及依據該第一重疊比率、該第二重疊比率以及該中心重疊比率而獲得該位移。當N為一奇數時,則A等於(N+1)2,且當N為一偶數時,則A等於N/2。
在一些實施例中,依據該第一重疊比率、該第二重疊比率以及該中心重疊比率而獲得該位移的步驟包括:該中心重疊比率減去該第一重疊比率以獲得一第一放大率;該中心重疊比率減去該第二重疊比率以獲得一第二放大率;以及依據該第一放大率以及該第二放大率而獲得該位移。
在一些實施例中,該第一放大率大致等於該第二放大率。
在一些實施例中,依據該第一放大率以及該第二放大率而獲得該位移的步驟包括:藉由平均該第一放大率與該第二放大率而獲得一平均放大率;以及在一查找表中獲得該位移,其中該查找表經配置以儲存該位移與該平均放大率的一對應關係。
在一些實施例中,當該位移大於一臨界值時,則確定該晶圓的該狀態為一未通過狀態,而當該位移並未大於該臨界值時,則確定該晶圓的該狀態為一通過狀態。在一些實施例中,該臨界值大約為1.5nm。
在一些實施例中,該方法還包括:當該晶圓的該狀態為該未通過狀態時,則從一批晶圓中移除該晶圓;以及當該晶圓的該狀態為該通過狀態時,則該晶圓保留在該批晶圓中。
在一些實施例中,該臨界值大約為1.5nm。
本揭露之另一實施例提供一種製造及測量系統。該系統包括一處理腔室;以及一測量元件。該處理腔室經配置以執行多個操作,包括:形成一第一鰭片陣列在一晶圓之一晶粒的一區塊中;以及形成一第二鰭片陣列在該第一鰭片陣列上。該測量元件經配置以在該晶圓上執行一圖案晶圓幾何測量,以獲得在該第一鰭片陣列的一第一鰭片與該第二鰭片陣列的一第一鰭片之間的一位移,且還經配置以依據該位移而確定該晶圓的一狀態。
在一些實施例中,該位移是從該晶圓的頂視圖所界定。
在一些實施例中,該第一鰭片陣列與該第二鰭片陣列具有N個鰭片,其中N為一正整數。該測量元件還經配置以:測量該第一鰭片陣列之該第一鰭片與該第二鰭片陣列之該第一鰭片的一第一重疊比率;測量該第一鰭片陣列之一第N個鰭片與該第二鰭片陣列之一第N個鰭片的一第二重疊比率;以及測量該第一鰭片陣列之一第A個鰭片與該第二鰭片陣列之一第A個鰭片的一中心重疊比率。當N為一奇數時,則A等於(N+1)/2,而當N為一偶數時,則A等於N/2。
在一些實施例中,該測量元件還經配置以:藉由該中心重疊比率減去該第一重疊比率以獲得一第一放大率;藉由該中心重疊比率減去該第二重疊比率以獲得一第二放大率;以及依據該第一放大率以及該第二放大率而獲得該位移。
在一些實施例中,該測量元件還經配置以:藉由平均該第一放大率與該第二放大率以獲得一平均放大率。該測量元件包括一查找表,其經配置以儲存該位移與該平均放大率的一對應關係,該測量元件還經配置以依據該查找表而獲得該位移。
在一些實施例中,當該位移大於一臨界值時,則確定該晶粒的該狀態為一未通過(fail)狀態。當該位移並未大於該臨界值時,則確定該晶粒的該狀態為一通過(pass)狀態。
在一些實施例中,當該晶圓的該狀態為未通過狀態時,該處理腔室經配置以從一批晶圓而移除該晶圓。
在一些實施例中,當該晶圓的該狀態為通過狀態時,該處理腔室經配置以將該晶圓保留在一批晶圓中。
上文已相當廣泛地概述本揭露之技術特徵及優點,俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解,可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解,這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
現在使用特定語言描述圖式中所描述之本揭露的多個實施例(或例子)。應當理解,在此並未意味限制本揭露的範圍。所描述之該等實施例的任何改變或修改,以及本文件中所描述之原理的任何進一步應用,都被認為是本揭露內容所屬技術領域中具有通常知識者通常會發生的。元件編號可以在整個實施例中重複,但這並不一定意味著一個實施例的特徵適用於另一實施例,即使它們共用相同的元件編號。
應當理解,儘管這裡可以使用術語第一,第二,第三等來描述各種元件、部件、區域、層或區段(sections),但是這些元件、部件、區域、層或區段不受這些術語的限制。相反,這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此,在不脫離本發明進步性構思的教導的情況下,下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
本文中使用之術語僅是為了實現描述特定實施例之目的,而非意欲限制本發明。如本文中所使用,單數形式「一(a)」、「一(an)」,及「該(the)」意欲亦包括複數形式,除非上下文中另作明確指示。將進一步理解,當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時,該等術語規定所陳述之特徵、整數、步驟、操作、元件,及/或組件之存在,但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件,及/或上述各者之群組。
圖1是結構示意圖,例示本揭露一些實施例的製造系統10。製造系統10經配置以處理一批晶圓B,且還檢驗在該批晶圓B中的每一個晶圓W以確定每一個晶圓W的一狀態。舉例來說,製造系統10在該批晶圓B上執行多個半導體製程,並測量在每一個晶圓W上的一物理特徵(例如一特定結構的一尺寸)以依據該測量結果而確定晶圓W的狀態。
製造系統10包括一處理腔室100以及一測量元件200,而測量元件200耦接到處理腔室100。處理腔室100經配置以在晶圓W上執行多個半導體製程,以形成一半導體結構SS在每一個晶圓W上。測量元件200經配置以在每一個晶圓W上執行一測量,以確定晶圓W的狀態。
在一些實施例中,處理腔室100製造多個鰭片陣列在晶圓W上的兩層中。測量元件200測量晶圓W之頂視圖的兩層中的該等鰭片陣列之間的一重疊比率,進而產生代表在兩層中的該等鰭片陣列之間的位移的一放大率。
在一些實施例中,由測量元件200所執行的測量為一圖案晶圓幾何(PWG)測量。在一些實施例中,測量元件200包括一記憶體,其儲存一查找表210。查找表210儲存放大率與位移的一對應關係。在一些實施例中,儲存在查找表210中的每一個對應關係記錄一位移以及一放大率。舉例來說,測量元件200尋找包括所產生之放大率的對應關係,然後測量元件200能夠依據在查找表210中的對應關係而知道與放大率相關聯的位移。因此,當測量元件200依據重疊比率而獲得放大率時,則可依據查找表210而獲得位移。
在一些實施例中,製造系統10依據晶圓W的狀態以確定晶圓W接下來的製程。舉例來說,晶圓W可確定為從該批晶圓B而移除,或是可確定藉由下一個製程而進行處理。
請參考圖2。圖2是結構示意圖,例示本揭露一些實施例的晶圓W。在一些實施例中,該批晶圓B包括多於一個的晶圓W,且每一個晶圓W經歷相同的半導體製程以及相同的測量。
在圖2中,晶圓W為繪製晶圓W的一頂視圖。繪示一X軸以及一Y軸以代表晶圓W的定向(orientation)。在一些實施例中,晶圓W為一半導體晶圓,舉例來說,為一矽晶圓。晶圓W包括複數個晶粒D。在一些實施例中,那些晶粒D是相同的。提供如圖2所示之晶圓W中的該等晶粒D的數量與位置為用於描述目的。在晶圓W中之該等晶粒D的各種不同數量及位置均在本發明所考慮的範圍內。舉例來說,晶圓W可具有圍繞晶圓W邊緣設置的其他晶粒D。
請參考圖3。圖3是結構方塊示意圖,例示本揭露一些實施例的晶粒D。晶粒D分割成複數個區塊(banks)BA。在一些實施例中,在處理腔室100執行該等半導體製程之後,那些區塊BA具有相同半導體結構SS。在圖3中,有9個區塊顯示在晶粒D中,然而,本揭露並不以此為限。
在一些實施例中,在晶粒D上的半導體結構SS包括複數個鰭片,其配置成多個鰭片陣列。在一些實施例中,該等區塊BA的各邊緣由在半導體結構SS中的鰭片陣列所界定。換言之,在晶粒D上的該等鰭片分組成許多陣列,且每一個陣列表示在晶體D中的一區塊BA。換句話說,每一個區塊BA具有一鰭片陣列,其與在其他區塊BA中的一鰭片陣列分隔開。
請參考圖4及圖5。圖4是結構示意圖,例示本揭露一些實施例從該晶圓W之頂視所視的區塊BA。圖5是結構示意圖,例示本揭露一些實施例從該晶圓W之剖視所視的區塊BA。在圖4中,區塊BA繪示在X-Y平面上。在圖5中,區塊BA繪示在X-Z平面上。
如圖5所示,晶圓W的剖視圖顯示半導體結構SS具有一第一層L1以及一第二層L2,第一層L1設置在晶圓W上,第二層L2設置在第一層L1上。半導體結構SS還包括第一層L1中的一第一鰭片陣列A1以及在第二層L2中的一第二鰭片陣列A2。第一鰭片陣列A1包括複數個鰭片,其標示成F11、F12~F1N,且第二鰭片陣列A2包括複數個鰭片,其標示成F21、F22~F2N。在一些實施例中,在第一鰭片陣列A1中之該等鰭片的數量為N,且在第二鰭片陣列A2中之該等鰭片的數量為N。N為一整數。換句話說,第一鰭片陣列A1與第二鰭片陣列A2包括相同數量的鰭片。
在一些實施例中,第一鰭片陣列A1的一第一鰭片F11對應第二鰭片陣列A2的一第一鰭片F21。類似地,第一鰭片陣列A1的一第二鰭片F12到一第N個鰭片F1N分別對應第二鰭片陣列A2的一第二鰭片F12到一第N個鰭片F2N。在圖5中,第二鰭片陣列A2的第一鰭片F21設置在第一鰭片陣列A1的第一鰭片F11上並接觸第一鰭片陣列A1的第一鰭片F11。類似地,第二鰭片陣列A2的第二鰭片F22到一第N個鰭片F2N分別設置在第一鰭片陣列A1的第二鰭片F12到第N個鰭片上並分別接觸第一鰭片陣列A1的第二鰭片F12到第N個鰭片。
在一些實施例中,第一鰭片陣列A1的第一鰭片F11到第N個鰭片F1N分別相同於第二鰭片陣列A2的第一鰭片F11到第N個鰭片F2N。第一鰭片陣列A1的第一鰭片F11到第N個鰭片F1N分別與第二鰭片陣列A2的第一鰭片F11到第N個鰭片F2N重疊。因此,如圖4所示,從晶圓W的頂視圖中僅能看到第二鰭片陣列A2。
第一層L1與第二層L2依序形成在晶圓W上。在一些實施例中,形成第一層L1以具有一平坦上表面,且第二層L2形成在第一層L1的平坦上表面上。然而,在其他實施例中,當第一鰭片陣列A1形成時,第一層L1與晶圓W經歷該等製程所造成的應力。舉例來說,一熱處理可造成在第一層L1與第一鰭片陣列A1的應力,且應力可使第一鰭片陣列A1與第一層L1變形。因為第一層L1與第一鰭片陣列A1的材料不同於晶圓W,所以一異質接面(heterojunction)形成在第一層L1與晶圓W之間。應力造成在不同材料中的不同應變(strains)。因此,由於異質接面,所以使在第一層L1中的第一鰭片陣列A1變形,且如圖6及圖7所示,第一層L1不能具有一平坦上表面。因此,第二層L2不能形成在第一層L1的平坦上表面。
請參考圖6。圖6是結構示意圖,例示本揭露另外一些實施例從該晶圓W之剖視所視的區塊BA。如圖6所示,在第一層L1中的第一鰭片陣列A1變形。在一些實施例中,相較於如圖5所示的第一鰭片陣列A1,第一鰭片陣列A1的第一鰭片F11、第二鰭片F12、第(N-1)個鰭片F1(N-1)以及第N個鰭片F1N變形。
在一些實施例中,第一鰭片陣列A1是對稱的。第一鰭片F11對稱於第N個鰭片F1N,第二鰭片F12對稱於第(N-1)個鰭片F1(N-1)。因此,接下來的描述將以第一鰭片F11與第二鰭片F12為例,且將不會重複第(N-1)個鰭片與第N個鰭片的描述。
第一鰭片陣列A1的該等鰭片大致沿著Z軸方向而從晶圓W延伸。由於變形,所以應力使第一鰭片陣列A1的邊緣變形。第一鰭片F11與第二鰭片F12的各部分遠離第一鰭片陣列A1(例如朝向負Z軸方向)而傾斜,且第一鰭片F11比第二鰭片F12更加變形。如圖6所示,僅繪示第一鰭片F11與第二鰭片F12變形,但本揭露並不以此為限。在其他實施例中,應力使在第一鰭片陣列A1之便元上的多於兩個鰭片變形。
第一鰭片F21與第二鰭片F22對應第一鰭片F11與第二鰭片F12。在圖6中,應力使第一鰭片F11與第二鰭片F12變形,以使第一鰭片F11與第二鰭片F12的各上表面低於第一鰭片陣列A1在Z軸的其他鰭片。因此,當第二層L2與第二鰭片陣列A2形成在變形的第一鰭片陣列A1時,第一鰭片F21與第二鰭片F22延伸得比第二鰭片陣列的其他鰭片更深(朝向負X軸方向)。再者,因為變形,所以第一鰭片F11與第一鰭片F21的位置並未對準。類似地,因為變形,所以第二鰭片F12與第二鰭片F22的位置並未對準。因此,代表變形的一位移d1、一位移d2、一位移s(N-1)以及一位移dN表示在圖6中。
請參考圖7。圖7是結構示意圖,例示本揭露可替代的一些實施例從該晶圓W之剖視所視的區塊BA。如圖7所示,在一第層L1中的第一鰭片陣列A1變形。在一些實施例中,相較於如圖5所示的第一鰭片F11與第二鰭片F12,第一鰭片陣列A1的第一鰭片F11與第二鰭片F12變形。
第一鰭片陣列A1的該等鰭片大致沿著Z軸而從晶圓W延伸。由於變形,所以應力使第一鰭片陣列A1的邊緣變形。第一鰭片F11與第二鰭片F12的各上部朝向第一鰭片陣列A1(例如朝向X軸方向)傾斜,且第一鰭片F11比第二鰭片F12更加變形。如圖7所示,僅繪示變形的第一鰭片F11與第二鰭片F12,但本揭露並不以此為限。在另一實施例中,應力使在第一鰭片陣列A1之邊緣上的多於兩個的鰭片變形。
類似於圖6中的該等實施例,在圖7中,第一鰭片F11與第二鰭片F12的各上表面低於第一鰭片陣列A1在Z軸的其他鰭片。當第二層L2與第二鰭片陣列A2形成在變形的第一鰭片陣列A1上時,第一鰭片F21與第二鰭片F22延伸得比第二鰭片陣列A2的其他鰭片更深(朝向負Z軸的方向)。再者,因為變形,所以第一鰭片F11與第一鰭片F21的位置並未對準。類似地,因為變形,所以第二鰭片F12與第二鰭片F22的位置並未對準。因此,代表變形的位移d1、位移d2、位移d(N-1)以及位移dN表示在圖7中。
請參考圖8。圖8是結構示意圖,例示本揭露一些實施例從該晶圓W之剖視所視之如圖6所示的區塊BA。如圖6所述,第一鰭片F11與第一鰭片F21的位置並未對準,且第二鰭片F21與第二鰭片F22的位置並未對準。相較於如圖4所示的區塊BA,第一鰭片F11的一側部以及第二鰭片F12的一側部並未分別與第一鰭片F21與第二鰭片F22所重疊。因此,第一鰭片F11與第二鰭片F12之所述的各側部可以從如圖8所示之晶圓W的俯視圖中看到。
位移d1表示第一鰭片F11未與沿著X軸之第一鰭片F21重疊的側部的一長度,而位移d2表示第二鰭片F12未與沿著X軸之第二鰭片F22重疊的側部的一長度。類似地,位移dN表示第N個鰭片F1N未與沿著X軸之第一鰭片F2N重疊的側部的一長度,且位移d(N-1)表示第(N-1)個鰭片F2(N-1)未與沿著X軸之第(N-1)個鰭片F2(N-1)重疊的側部的一長度。此外,一寬度d表示在第一鰭片陣列A1與第二鰭片陣列A2中之該等鰭片的寬度。在一些實施例中,位移d1大於位移d2,且位移dN大於位移D(N-1)。
在一些實施例中,位移d1、位移d2、位移d(N-1)以及位移dN大約為數奈米。然而,在習知的方法中,測量設備不能具有降到奈米程度的測量解析度。因此,位移d1-dN並不能直接由測量元件200所測量。相較於習知方法,本申請案使用測量元件200以執行PWG測量,位移d1-dN可藉由轉換PWG測量之測量結果而獲得。獲得位移d1-dN之各步驟的細節於下列描述。
測量元件200經配置以測量藉由執行PWG測量之第一鰭片陣列A1與第二鰭片陣列A2的重疊比率。在一些實施例中,測量元件200測量第一鰭片F11與第一鰭片F21的重疊比率R1、第N個鰭片F1N與第N個鰭片F2N的重疊比率RN,以及第A個鰭片F1A與第A個鰭片F2A的中心重疊比率RA。當N為一奇數時,A等於(N+1)/2。當N為一偶數時,A等於N/2。重疊比率R1可表示成(d-d1)/d。類似地,重疊比率RN可表示成(d-dN)d。在一些實施例中,第A個鰭片F1A完全與第A個鰭片F2A重疊。因此,中心重疊比率RA大致等於0。在一些實施例中,重疊比率R1等於重疊比率RN。
在獲得重疊比率R1、RN與RA之後,測量元件200獲得與位移d1相關聯的一放大率M1以及與dN相關聯的一放大率MN。放大率M1可藉由中心重疊比率RA減去重疊比率R1所獲得,而放大率MN藉由中心重疊比率RA減去重疊比率RN所獲得。在一些實施例中,放大率M1大致等於放大率MN。
在獲得放大率M1與放大率MN之後,測量元件200能夠藉由尋找在查找表210中與放大率M1及放大率MN相關聯之對應關係而獲得位移d1與位移dN。在一些實施例中,測量元件200還經配置以平均放大率M1與放大率MN而獲得一平均放大率Mavg。測量元件200尋找在查找表210中與平均放大率Mavg相關聯的一對應關係,且還依據該對應關係而獲得一平均位移davg。
測量元件200依據位移d1、位移dN及/或平均位移davg而確定晶圓W的狀態。當位移d1、位移dN及/或平均位移davg大於一臨界值時,則測量元件200確定晶圓W的狀態是一未通過狀態FAIL。在此情況下,未通過狀態FAIL表示在晶圓W之第一層L1中的第一鰭片陣列A1的變形超出製造公差(manufacturing tolerance),以使位移d1、位移dN及/或平均位移davg大於臨界值。因此,晶圓W將從該批晶圓B移除,且晶圓W將不在接下來的製程中進行處理。
反之,當位移d1、位移dN及平均位移davg並未大於臨界值時,則測量元件200確定晶圓W的狀態是一通過狀態PASS。在此情況下,通過狀態PASS表示在晶圓W的第一層L1中之第一鰭片陣列A1的變形成在製造公差內,以使位移d1、位移dN及平均位移davg並未大於臨界值。因此,晶圓W將保留在該批晶圓B中,且晶圓W經在接下來的製程中進行處理。
相較於如圖4所示的該等實施例,在圖6與圖8中,在第一層L1中之第一鰭片F11的位置朝向負X軸方向偏離原始位置,且在第一層L1中之第N個鰭片F1N的位置朝向X軸方向偏離原始位置。在此實施例中,在第一層L1中的第一鰭片陣列A1可經歷一拉伸應力,而第一鰭片陣列A1的邊緣(例如第一鰭片F11與第N個鰭片F1N)從第一鰭片陣列A1而朝外延伸。
請參考圖9。圖9是結構示意圖,例示本揭露一些實施例從該晶圓W之剖視所視之如圖7所示的區塊BA。如圖7所述,第一鰭片F11與第一鰭片F21的位置並未對準,且第二鰭片F12與第二鰭片F22的位置並未對準。相較於如圖4所示的區塊BA,第一鰭片F11的一側部以及第二鰭片F12的一側部並未分別與第一鰭片F21及第二鰭片F22重疊。因此,第一鰭片F11與第二鰭片F12之所述的該等側部可從如圖9所示之晶圓W的頂是圖看出來。
類似於如圖8所示的該等實施例,位移d1表示第一鰭片F11之側部並未與沿X軸的第一鰭片F21重疊之長度,而位移d2表示第二鰭片F12之側部並未與沿X軸的第二鰭片F22重疊之長度。類似地,位移dN表示第N個鰭片F1N之側部並未與沿X軸的第二鰭片F2N重疊之長度,而位移d(N-1)表示第(N-1)個鰭片F1(N-1)之側部並未與沿X軸的第二鰭片F2(N-1)重疊之長度。此外,一寬度d表示在第一鰭片陣列A1與第二鰭片陣列A2中的該等鰭片之寬度。在一些實施例中,位移d1大於位移d2,且位移dN大於位移d(N-1)。
在一些實施例中,位移d1、位移d2、位移d(N-1)以及位移dN大約為數奈米。
相較於如圖4所示的該等實施例,在圖7及圖9中,在第一層L1中之第一鰭片F11的位置朝向X軸方向偏離原始位置,且在第一層L1中之第N個鰭片F1N的位置朝向負X軸方向偏離原始位置。在此時實施例中,在第一層L1中的第一鰭片陣列A1可經歷一壓縮應力,而第一鰭片陣列A1的邊緣(例如第一鰭片F11與第N個鰭片F1N)朝內壓縮到第一鰭片陣列A1的中心。
測量元件200經配置以藉由執行PWG測量所測量之第一鰭片陣列A1與第二鰭片陣列A2的重疊比率R1、RN以及RA。測量元件200還經配置以依據該等重疊比率R1、RN以及RA而獲得放大率M1、MN及/或平均放大率Mavg,以便依據查找表210獲得與放大率M1、MN以及Mavg相關聯的位移d1、位移dN及/或平均位移davg。上述的該等步驟類似於如圖6及圖8所述的步驟。因此,在文中將不再重複位移d1、位移dN以及平均位移davg之該等步驟的細節。
請參考圖10。圖10是流程示意圖,例示本揭露一些實施例製造在晶圓W上之半導體結構SS並執行圖案晶圓幾何(PWG)測量的方法M10。方法M10包括步驟S101、S102、S103、S104、S105、S106、S107。
在步驟S101中,接收晶圓W,而晶圓W具有複數個晶粒D。在步驟S102中,複數個半導體結構SS形成在每一個晶粒D中。每一個半導體結構SS包括一第一鰭片陣列A1以及一第二鰭片陣列A2,而第二鰭片陣列A2設置在第一鰭片陣列A1上方。在步驟S103中,在晶圓W上執行PWG測量,以獲得第一鰭片陣列A1的第一鰭片F11與第二鰭片陣列A2的第一鰭片F21之間的位移d1。在步驟S104中,依據位移d1而確定晶圓W的狀態。在步驟S105中,當晶圓W的狀態是未通過狀態FAIL時,從該批晶圓B移除晶圓W。在步驟S106中,當晶圓W狀態是通過狀態PASS時,晶圓W保留在該批晶圓B中。在步驟S107中,在晶圓W上執行接下來的製程,該晶圓W具有在該批晶圓B中之通過狀態PASS。在一些實施例中,該接下來的製程是一微影製程。在其他實施例中,該接下來的製程是一蝕刻製程。
請參考圖11。圖11是流程示意圖,例示本揭露一些實施例如圖10所示的步驟S102。步驟S102包括步驟S111以及S112。
在步驟S111中,第一鰭片陣列A1形成在每一個區塊BA中。在步驟S112中,第二鰭片陣列A2形成在第一鰭片陣列A1上。
請參考圖12。圖12是流程示意圖,例示本揭露一些實施例如圖11所示的步驟S111。步驟S111包括步驟S121、S122以及S123。請參考圖17、圖18及圖19。圖17到圖19是結構示意圖,例示本揭露一些實施例在不同製造步驟中的半導體結構SS。
在步驟S121中,如圖17所示,第一層L1形成在晶圓W上。第一層L1可藉由執行化學氣相沉積(CVD)、原子層沉積(ALD)或其他適合的沉積而沉積在晶圓W上。在步驟S122中,如圖18所示,蝕刻第一層L1以形成第一鰭片陣列A1。在一些實施例中,第一鰭片陣列A1的製作技術可包含沉積第一鰭片陣列A1的材料到在第一層L1中的多個蝕刻空缺(etched vacancies)中。在步驟S123中,如圖19所示,平坦化第一層L1以暴露第一鰭片陣列A1的上表面。
請參考圖13。圖13是流程示意圖,例示本揭露一些實施例如圖11所示的步驟S112。步驟S112包括步驟S131、S132以及S133。亦請參考圖20、圖21及圖5。圖20及圖21是結構示意圖,例示本揭露一些實施例在不同製造步驟中的半導體結構SS。
在步驟S131中,如圖20所示,第二層L2形成在第一鰭片陣列A1上。第二層L2可藉由執行化學氣相沉積(CVD)、原子層沉積(ALD)或其他適合的沉積而沉積在晶圓W上。在步驟S132中,如圖21所示,蝕刻第二層L2以形成第二鰭片陣列A2。在一些實施例中,第二鰭片陣列A2的製作技術可包含沉積第二鰭片陣列A2的材料進入在第二層L2中的多個蝕刻空缺中。在步驟S133中,如圖5所示,平坦化第二層L2以暴露第二鰭片陣列A2的上表面。
請參考圖14。圖14是流程示意圖,例示本揭露一些實施例如圖11所示的步驟S103。步驟S103包括步驟S141、S142、143以及S144。
在步驟S141中,獲得第一鰭片陣列A1之第一鰭片F11與第二鰭片陣列A2之第N個鰭片F21的重疊比率R1。在步驟S142中,獲得第一鰭片陣列A1之第N個鰭片F1N與第二鰭片陣列A2之第N個鰭片F2N的重疊比率RN。在步驟S143中,獲得第一鰭片陣列A1之鰭片F1A與第二鰭片陣列A2之鰭片F2A的中心重疊比率RA。在步驟S144中,依據重疊比率R1、RN以及RA而獲得位移d1。
請參考圖15。圖15是流程示意圖,例示本揭露一些實施例如圖14所示的步驟S144。步驟S144包括步驟S151、S152以及S153。
在步驟S151中,藉由中心重疊比率RA減去重疊比率R1而獲得放大率M1。在步驟S152中,藉由中心重疊比率RA減去重疊比率RN而獲得放大率MN。在一些實施例中,依據放大率M1與MN而獲得位移d1。
請參考圖16。圖16是流程示意圖,例示本揭露一些實施例如圖15所示的步驟S153。步驟S153包括步驟S161以及S162。
在步驟S161中,藉由平均放大率M1與放大率MN而獲得平均放大率Mavg。在步驟S162中,從查找表210中獲得位移d1及/或位移davg。
在一些實施例中,從方法M10省略步驟S161。藉由使用放大率M1以尋找在查找表210中的對應關係而獲得位移davg。在一些實施例中,放大率M1大致等於平均放大率Mavg,且位移d1大致等於平均位移davg。
本揭露之一實施例提供一種複數個半導體結構的製造及測量方法。該方法包括下列步驟:接收一晶圓,該晶圓具有複數個晶粒;分別形成該複數個半導體結構在每一個晶粒的複數個區塊中,其中每一個半導體結構具有一第一鰭片陣列以及一第二鰭片陣列,該第二鰭片陣列位在該第一鰭片陣列上方;在該晶圓上執行一圖案晶圓幾何測量,以獲得在該第一鰭片陣列的一第一鰭片與該第二鰭片陣列的一第一鰭片之間的一位移;以及依據該位移而確定該晶圓的一狀態。
本揭露之另一實施例提供一種製造及測量系統。該系統包括一處理腔室;以及一測量元件。該處理腔室經配置以執行多個操作,包括:形成一第一鰭片陣列在一晶圓之一晶粒的一區塊中;以及形成一第二鰭片陣列在該第一鰭片陣列上。該測量元件經配置以在該晶圓上執行一圖案晶圓幾何測量,以獲得在該第一鰭片陣列的一第一鰭片與該第二鰭片陣列的一第一鰭片之間的一位移,且還經配置以依據該位移而確定該晶圓的一狀態。
雖然已詳述本揭露及其優點,然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如,可用不同的方法實施上述的許多製程,並且以其他製程或其組合替代上述的許多製程。
再者,本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此,此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
10:製造系統
100:處理腔室
200:測量元件
210:查找表
A1:第一鰭片陣列
A2:第二鰭片陣列
B:一批晶圓
BA:區塊
D:晶粒
d:寬度
d1:位移
d2:位移
d(N-1):位移
dN:位移
F11、F12~F1N:鰭片
F21、F22~F2N:鰭片
FAIL:未通過狀態
L1:第一層
L2:第二層
M10:方法
PASS:通過狀態
S101:步驟
S102:步驟
S103:步驟
S104:步驟
S105:步驟
S106:步驟
S107:步驟
S111:步驟
S112:步驟
S121:步驟
S122:步驟
S123:步驟
S131:步驟
S132:步驟
S133:步驟
S141:步驟
S142:步驟
S143:步驟
S144:步驟
S151:步驟
S152:步驟
S153:步驟
S161:步驟
S162:步驟
SS:半導體結構
W:晶圓
X:方向軸
Y:方向軸
Z:方向軸
參閱實施方式與申請專利範圍合併考量圖式時,可得以更全面了解本申請案之揭示內容,圖式中相同的元件符號指相同的元件。
圖1是結構示意圖,例示本揭露一些實施例的製造系統。
圖2是結構示意圖,例示本揭露一些實施例的晶圓。
圖3是結構方塊示意圖,例示本揭露一些實施例的晶粒。
圖4是結構示意圖,例示本揭露一些實施例從該晶圓之頂視所視的區塊。
圖5是結構示意圖,例示本揭露一些實施例從該晶圓之剖視所視的區塊。
圖6是結構示意圖,例示本揭露另外一些實施例從該晶圓之剖視所視的區塊。
圖7是結構示意圖,例示本揭露可替代的一些實施例從該晶圓之剖視所視的區塊。
圖8是結構示意圖,例示本揭露一些實施例從該晶圓之剖視所視之如圖6所示的區塊。
圖9是結構示意圖,例示本揭露一些實施例從該晶圓之剖視所視之如圖7所示的區塊。
圖10是流程示意圖,例示本揭露一些實施例製造在晶圓上之半導體結構並執行圖案晶圓幾何(PWG)測量的方法。
圖11、圖12、圖13、圖14、圖15、圖16是詳細的流程示意圖,例示本揭露一些實施例之如圖10所示的方法。
圖17、圖18、圖19是結構示意圖,例示本揭露一些實施例在圖12中所述的半導體結構。
圖20及圖21是結構示意圖,例示本揭露一些實施例在圖13中所述的半導體結構。
10:製造系統
100:處理腔室
200:測量元件
210:查找表
B:一批晶圓
FAIL:未通過狀態
PASS:通過狀態
W:晶圓
Claims (8)
- 一種半導體結構的製造及測量系統,包括: 一處理腔室;以及 一測量元件; 其中該處理腔室經配置以執行多個操作,包括: 形成一第一鰭片陣列在一晶圓之一晶粒的一區塊中;以及 形成一第二鰭片陣列在該第一鰭片陣列上; 其中該測量元件經配置以在該晶圓上執行一圖案晶圓幾何測量,以獲得在該第一鰭片陣列的一第一鰭片與該第二鰭片陣列的一第一鰭片之間的一位移,且還經配置以依據該位移而確定該晶圓的一狀態。
- 如請求項1所述的系統,其中該位移是從該晶圓的頂視圖所界定。
- 如請求項1所述的系統,其中該第一鰭片陣列與該第二鰭片陣列具有N個鰭片,其中N為一正整數,其中該測量元件還經配置以: 測量該第一鰭片陣列之該第一鰭片與該第二鰭片陣列之該第一鰭片的一第一重疊比率; 測量該第一鰭片陣列之一第N個鰭片與該第二鰭片陣列之一第N個鰭片的一第二重疊比率;以及 測量該第一鰭片陣列之一第A個鰭片與該第二鰭片陣列之一第A個鰭片的一中心重疊比率; 其中當N為一奇數時,則A等於(N+1)/2,而當N為一偶數時,則A等於N/2。
- 如請求項3所述的系統,其中該測量元件還經配置以: 藉由該中心重疊比率減去該第一重疊比率以獲得一第一放大率; 藉由該中心重疊比率減去該第二重疊比率以獲得一第二放大率;以及 依據該第一放大率以及該第二放大率而獲得該位移。
- 如請求項4所述的系統,其中該測量元件還經配置以: 藉由平均該第一放大率與該第二放大率以獲得一平均放大率; 其中該測量元件包括一查找表,其經配置以儲存該位移與該平均放大率的一對應關係,該測量元件還經配置以依據該查找表而獲得該位移。
- 如請求項1所述的系統,其中當該位移大於一臨界值時,則確定該晶粒的該狀態為一未通過狀態,而當該位移並未大於該臨界值時,則確定該晶粒的該狀態為一通過狀態。
- 如請求項6所述的系統,其中當該晶圓的該狀態為未通過狀態時,該處理腔室經配置以從一批晶圓而移除該晶圓。
- 如請求項6所述的系統,其中當該晶圓的該狀態為通過狀態時,該處理腔室經配置以將該晶圓保留在一批晶圓中。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/508,961 | 2021-10-22 | ||
US17/508,961 US20230128335A1 (en) | 2021-10-22 | 2021-10-22 | Manufacturing and measuring system for semiconductor structures |
US17/510,786 | 2021-10-26 | ||
US17/510,786 US20230125695A1 (en) | 2021-10-26 | 2021-10-26 | Manufacturing method for semiconductor structures |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI799202B true TWI799202B (zh) | 2023-04-11 |
TW202318519A TW202318519A (zh) | 2023-05-01 |
Family
ID=86021764
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW111110899A TWI799202B (zh) | 2021-10-22 | 2022-03-23 | 半導體結構的製造與測量系統 |
TW111110901A TWI809775B (zh) | 2021-10-22 | 2022-03-23 | 半導體結構的製造與測量方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW111110901A TWI809775B (zh) | 2021-10-22 | 2022-03-23 | 半導體結構的製造與測量方法 |
Country Status (2)
Country | Link |
---|---|
CN (2) | CN116013796A (zh) |
TW (2) | TWI799202B (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019048987A1 (ja) * | 2017-09-06 | 2019-03-14 | 株式会社半導体エネルギー研究所 | 半導体装置、および半導体装置の作製方法 |
US20200203355A1 (en) * | 2018-12-21 | 2020-06-25 | Globalfoundries Inc. | Circuits constructed from stacked field-effect transistors |
EP3817050A2 (en) * | 2019-10-31 | 2021-05-05 | Intel Corporation | Transistors with back-side contacts to create three dimensional memory and logic |
TW202139192A (zh) * | 2019-12-23 | 2021-10-16 | 美商英特爾股份有限公司 | 利用具有背側接點的存取電晶體之密集記憶體陣列 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10680109B2 (en) * | 2017-09-28 | 2020-06-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS semiconductor device having fins and method of fabricating the same |
-
2022
- 2022-03-23 TW TW111110899A patent/TWI799202B/zh active
- 2022-03-23 TW TW111110901A patent/TWI809775B/zh active
- 2022-05-30 CN CN202210604098.6A patent/CN116013796A/zh active Pending
- 2022-05-31 CN CN202210610875.8A patent/CN116013797A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019048987A1 (ja) * | 2017-09-06 | 2019-03-14 | 株式会社半導体エネルギー研究所 | 半導体装置、および半導体装置の作製方法 |
US20200203355A1 (en) * | 2018-12-21 | 2020-06-25 | Globalfoundries Inc. | Circuits constructed from stacked field-effect transistors |
EP3817050A2 (en) * | 2019-10-31 | 2021-05-05 | Intel Corporation | Transistors with back-side contacts to create three dimensional memory and logic |
TW202139192A (zh) * | 2019-12-23 | 2021-10-16 | 美商英特爾股份有限公司 | 利用具有背側接點的存取電晶體之密集記憶體陣列 |
Also Published As
Publication number | Publication date |
---|---|
TWI809775B (zh) | 2023-07-21 |
TW202318519A (zh) | 2023-05-01 |
TW202318016A (zh) | 2023-05-01 |
CN116013796A (zh) | 2023-04-25 |
CN116013797A (zh) | 2023-04-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2022008584A (ja) | ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体 | |
US11462546B2 (en) | Dynamic random access device including two-dimensional array of fin structures | |
KR20190142383A (ko) | 실리콘 웨이퍼의 제조 방법 | |
US7258953B2 (en) | Multi-layer registration and dimensional test mark for scatterometrical measurement | |
TWI813595B (zh) | 功能微電子元件之良率提高 | |
TWI799202B (zh) | 半導體結構的製造與測量系統 | |
WO2022000120A1 (zh) | 一种石墨岛滑块阵列的制备方法 | |
US20230128335A1 (en) | Manufacturing and measuring system for semiconductor structures | |
US20230125695A1 (en) | Manufacturing method for semiconductor structures | |
TW202312439A (zh) | 用於3D DRAM的減少應變的Si/SiGe異質磊晶堆疊 | |
CN115524943A (zh) | 光学临界尺寸数据库的建立方法及系统 | |
JP2018041829A (ja) | シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法 | |
US11392023B2 (en) | Method of designing a mask and method of manufacturing a semiconductor device using the same | |
CN115981114B (zh) | 光刻极限应力的确定方法及改善光刻工艺质量的方法 | |
TWI682524B (zh) | 矽晶圓 | |
TWI840771B (zh) | 處理半導體基板之方法及半導體結構 | |
CN112563194B (zh) | 半导体结构及其制造方法 | |
Kushibiki et al. | Fabrication of silicon pillar with 25 nm half pitch using new multiple double patterning technique | |
CN114883189A (zh) | 半导体工艺方法和半导体装置系统 | |
JP2024000019A (ja) | 半導体構造体及び半導体構造体の製造方法 | |
CN116031174A (zh) | 改善晶圆翘曲的方法 | |
TW202335124A (zh) | 製造缺陷原因之識別方法 | |
JPH1041272A (ja) | 半導体装置の製造方法 | |
JP2016533041A (ja) | Cmpによる障壁上に疎に分散された金属特徴のパターニングのためのダミー障壁層特徴 |