TWI795124B - 用於產生參考電壓的參考電壓電路 - Google Patents

用於產生參考電壓的參考電壓電路 Download PDF

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Abstract

本發明提供一種參考電壓電路，包含：第一電路，包含串聯連接於電源節點與第一節點之間的第一PN接面裝置及第一電阻器，以及連接於第一節點與中間節點之間的第二電阻器，以及連接於中間節點與參考電壓輸出節點之間的第三電阻器；以及第二電路，包含連接於電源節點與第二節點之間的第二PN接面裝置以及連接於第二節點與中間節點之間的第四電阻器。回饋電流使得第一電阻器兩端的電壓抵消第一PN接面裝置兩端的電壓變化。施加校正電流以提升及或汲取參考電壓產生器中的電流，以擴展操作溫度範圍。

Description

用於產生參考電壓的參考電壓電路
本發明技術是關於在溫度範圍內維持恆定參考電壓且變化極小的參考電壓產生器，且更特定而言，是關於擴展此類參考電壓產生器的操作溫度範圍。
參考電壓產生器廣泛用於包含積體電路的電子電路中。期望此類電路產生隨溫度變化極小的參考電壓。基於如二極體及電晶體的PN接面裝置中的PN接面的帶隙電壓特性的帶隙參考電路是在產生參考電壓的電路中常被使用的組件。帶隙參考電路可在例如0℃至70℃的操作溫度範圍內維持僅幾mV的參考電壓值變化。期望能提供一種可擴展參考電壓產生器的操作溫度範圍的技術。
可應用本文中所描述的技術來減少包含帶隙參考電路的參考電壓電路中的操作溫度範圍內產生的參考電壓的變化。
10、35:電壓輸出節點
30、50、IB:電流源
90:電流減法器
91:電流衰減器
94:第一電流源
95:第二電流源
101:CTAT參考電路
110、151、152、211、241、242、243、271、291、292、293:電流合成器
800、801:區
A:中間節點
Cc:電容器
C0:PMOS電晶體
GC、GP:控制電壓
I1、Icor:校正電流
IC、Ic1、Ic2、Ic3、Ic4、IcA、IcB、IcC、IN1、IN2、IN3、IN7、IN8、IN9、IN13、IN14、IN19、IN20、IP、IQ1、IQ2、IQ2'、IR0、IR0':電流
IS1、IS2:飽和電流
N、P:節點
N0、N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13、N14、N15、N16、N17、N18、N19、N20、N21、N22、N23、P0、P1、P2、P3、P4、P5、P6、P7、P8、Q1、Q2、Q3、Q4:電晶體
OP1、OP2:運算放大器
R0、r1、R1、r2、R2、r3、R3、R5、RN2、RN9、RN14、RN20:電阻器
VBE:基極-射極電壓
VDD、VSS:電源電位
Vr3、VREF、VREF':電壓
△VBE:電壓差
圖1是帶隙參考電壓產生器的示意圖。
圖2A至圖2C標繪出如圖1的電路中電晶體Q1及電晶體Q2的飽和電流條件不同時參考電壓相對於溫度的曲線。
圖3是包含用以擴展電路的操作溫度範圍的提升校正電流源的帶隙參考電壓產生器的示意圖。
圖4是可將操作溫度範圍擴展至-40℃的合成校正電流的圖。
圖5標繪通過圖3的電路中的電阻器R0的校正電流及未校正電流。
圖6標繪施加圖4的校正電流的校正參考電壓及未校正參考電壓。
圖7是包含用以校正所產生的參考電壓的不平衡的汲取校正電流源的帶隙參考電壓產生器的示意圖。
圖8是可用於使圖2B的參考電壓曲線移位的大小校正電流的圖。
圖9是可用於產生如本文中所描述的校正電流的電流減法器及電流衰減器的示意圖。
圖10是包含類似於圖9的可在較低溫度範圍內校正參考電壓的電流合成器的參考電壓產生器的示意圖。
圖11是在RN2等於零的情況下通過圖10的電路中的電晶體N1的電流在溫度範圍內的曲線。
圖12是在RN2等於零的情況下通過圖10的電路中的電晶體N3的電流在溫度範圍內的曲線。
圖13是基於圖10的電阻器RN2的值的變化而對於圖10的 電晶體N4的電流的變化模擬。
圖14是基於圖10電路中的電晶體N4及電晶體N5的大小的比例的值的變化而產生的參考電壓的模擬曲線。
圖15是包含可在較低溫度範圍內及較高溫度範圍內校正參考電壓的兩個電流合成器的參考電壓產生器的示意圖。
圖16是圖15的電晶體N7中電流相對於溫度的圖。
圖17是圖15的電晶體N9中電流相對於溫度的圖。
圖18是在圖15的電阻器RN9的不同電阻值下圖15的電晶體N10中的電流相對於溫度的圖。
圖19是展示針對圖15的電路中的不同電流衰減條件，在較高溫度範圍內參考電壓相對於溫度的圖。
圖20是使用圖15及圖10的電路在擴展的溫度範圍內的VREF的圖。
圖21是包含用以提供如參考圖7所描述的汲取校正電流的電流合成器的參考電壓產生器的示意圖。
圖22是圖21的電路中具有校正電流及不具有校正電流的情況下電晶體Q2中的電流的圖。
圖23是圖21的電路中具有校正電流及不具有校正電流的情況下的參考電壓的圖。
圖24是包含可在較低溫度範圍內及較高溫度範圍內校正參考電壓的兩個電流合成器以及用以產生汲取校正電流的電流合成器的參考電壓產生器的示意圖。
圖25是使用圖24、圖21以及圖15的電路在擴展的溫度範圍內的參考電壓的圖。
圖26是用以校正圖2C中所展示的偏斜的提升校正電流的圖。
圖27是包含用以提供如參考圖26所描述的提升校正電流的電流合成器的參考電壓產生器的示意圖。
圖28是在具有及不具有圖26的提升校正電流的情況下由圖27的電路產生的參考電壓的圖。
圖29是包含可在較低溫度範圍內及較高溫度範圍內校正參考電壓的兩個電流合成器以及用以產生如圖26所描述的提升校正電流的電流合成器的參考電壓產生器的示意圖。
圖30是使用圖27、圖15以及圖10的電路在擴展的溫度範圍內的參考電壓的圖。
圖31是根據另一實施例的具有提升校正電流的參考電壓產生器的示意圖。
圖32是類似於圖31中具有汲取校正電流的參考電壓產生器的示意圖。
參考圖1至圖32提供本發明的實施例的詳細描述。
已開發出的帶隙參考電路具有兩個PN接面裝置，例如電晶體或二極體，所述PN接面裝置用以使得在電阻器兩端產生兩者之間的接面電壓差(例如，作為帶隙電壓的函數的基極-射極電壓)，且藉由回饋來維持電阻器兩端的電壓降，所述電壓降抵消接面電壓隨溫度的變化。
圖1是基於PNP電晶體的帶隙參考電路的示意圖。電路 包含PNP電晶體Q1及PNP電晶體Q2，其基極及集極連接至接地，或其他參考電源節點。電晶體Q1及電晶體Q2的大小不同。如圖1中所標記，對於電晶體Q2，M=n，對於電晶體Q1，M=1，其中「n」可為電晶體Q1的尺寸大小的倍數。電晶體Q1可由一個電晶體實施，電晶體Q2可例如當「n」為整數時由「n」個相同的並聯電晶體實施。對於給定電流量值，電晶體Q1及電晶體Q2中的電流密度隨著其大小的比例而有差異。電阻器r1連接於節點N與產生參考電壓VREF的參考電壓輸出節點10之間。電阻器r2連接於電晶體Q1的射極與產生參考電壓VREF的參考電壓輸出節點10之間。此外，電晶體Q1的射極在運算放大器OP1的「正」輸入處連接至節點P，使得電晶體Q1的基極-射極電壓施加於節點P處。電阻器r3連接於電晶體Q2的射極與連接至運算放大器OP1的「負」輸入的節點N之間。P通道MOS電晶體P0連接於參考電壓輸出節點10與例如VDD或其他參考電源節點的電源電位之間。運算放大器OP1的輸出以回饋方式連接至P通道MOS電晶體P0的閘極，使得在電阻器r3兩端產生電晶體Q1與電晶體Q2之間的基極-射極電壓差。
類似於電晶體Q1的雙極電晶體的基極-射極電壓VBE以及節點P處的電壓至少在一階近似中具有負溫度係數，且因此具有與絕對溫度成反比(complementary to absolute temperature；CTAT)特性的量值。基極-射極電壓差△VBE，以及在此組態中電阻器r3兩端的電壓Vr3至少在一階近似中具有正溫度係數，且因此具有與絕對溫度成正比(proportional to absolute temperature，PTAT)特性的量值。
如本文中所使用的CTAT電流或CTAT電壓是在相關操作溫度範圍內具有至少在一階近似中具有負溫度係數的量值的電流或電壓。如本文中所使用的PTAT電流或PTAT電壓是在相關操作溫度範圍內具有至少在一階近似中具有正溫度係數的量值的電流或電壓。
因此，作為回饋的結果，運算放大器OP1將節點N處的電壓(等於Q1的基極-射極電壓)維持在節點P處。電阻器r1及電阻器r2的值通常相等，使得參考電壓輸出節點10與節點N及節點P之間的電壓相等。因此，電晶體Q1與電晶體Q2之間的基極-射極電壓VBE的電壓差△VBE藉由電阻器r3兩端的電壓抵消，所述電壓如藉由通過電阻器r3的電流所感應。當電晶體Q1的基極-射極電壓VBE以與絕對溫度成反比CTAT的方式變化時，運算放大器產生控制電壓GP以感應與絕對溫度成正比PTAT的電流，使得電阻器r3兩端的電壓等於基極-射極電壓的差。因此，隨著溫度升高，電晶體Q1的基極-射極電壓VBE減少且電壓差△VBE增加。回饋增加電阻器r3兩端的電流，以跟蹤電壓差△VBE的增加。電流的增加亦增加電阻器r1及電阻器r2兩端的電壓，以補償電晶體Q1的基極-射極電壓VBE的減少。CTAT電壓與PTAT電壓的相同平衡適用於降低溫度。因此，參考電壓VREF可在操作溫度範圍內相對恆定。
圖2A至圖2C為電晶體Q1中的飽和電流IS1與電晶體Q2中的飽和電流IS2的比例的三個條件，類似於圖1的帶隙參考電路的模擬的參考電壓VREF相對於溫度的圖。表1展示圖的比較。
Figure 110146845-A0305-02-0009-1
在圖2A中，比例IS1/IS2等於1。在此平衡良好的情況下，如表1中所展示，0℃處的電壓及70℃處的電壓在1.240V處相等。然而，當溫度超過70℃至125℃時，電壓下降至約1.235V；且當溫度降至低於0℃至約-40℃時，電壓下降至約1.237V。因此，在-40℃至125℃的範圍內的變化為約5.8mV。
圖2B示出飽和電流IS1少量超過飽和電流IS2的情況。在圖2B中，比例IS1/IS2為1.0006/0.9999。如所見，此將電壓曲線的峰值向下移位至較低溫度，且導致參考電壓VREF的較大變化。如表1中所見，對於圖2B的條件，在-40℃至125℃的範圍內的變化為約14mV。然而，曲線在約35℃處的峰值周圍相對對稱。
圖2C示出飽和電流IS1少量小於飽和電流IS2的情況。在圖2B中，比例IS1/IS2為0.9996/1.0000。如所見，此將電壓曲線的峰值向上移位至較高溫度，且導致參考電壓VREF的較大變化。如表1中所見，對於圖2C的條件，在-40℃至125℃的範圍內的變化為約9.8mV。
應注意，在0℃至70℃的典型操作溫度下，所有三個圖中的參考電壓VREF變化為5mV或小於5mV。然而，隨著溫度範圍擴展至-40℃及+125℃，產生電壓VREF實質地下降。
圖3是具有擴展的操作溫度範圍的參考電壓電路的示意 圖，所述參考電壓電路添加電流源30，所述電流源30產生校正電流Icor以補償參考電壓VREF在類似於圖1的帶隙參考電壓電路中的擴展的溫度範圍內實質下降的趨勢。參考電壓電路包含第一電路及第二電路，第一電路及第二電路分別包含PNP電晶體Q1及PNP電晶體Q2，所述PNP電晶體Q1及PNP電晶體Q2的基極及集極連接至電源電位(例如，VSS或接地)。對於給定電流量值，電晶體Q1及電晶體Q2的大小不同(對於電晶體Q2，M=n，對於電晶體Q1，M=1)以使得電流密度隨著其大小的比例而有差異。電阻器R3連接於電晶體Q2的射極與運算放大器OP1的「負」輸入的節點N之間。電阻器R2連接於節點N與中間節點A之間。電阻器R0連接於中間節點A與產生參考電壓VREF'的參考電壓輸出節點35之間。電阻器R1連接於電晶體Q1的射極與中間節點A之間。此外，電晶體Q1的射極在運算放大器OP1的「正」輸入處連接至節點P，使得電晶體Q1的基極-射極電壓施加於節點P處。P通道MOS電晶體P0連接於參考電壓輸出節點35與電源電位(例如VDD或其他電源電位)之間。運算放大器OP1(其具有PTAT特性)輸出控制電壓GP以回饋方式連接至P通道MOS電晶體P0的閘極，使得在電阻器R3兩端產生電晶體Q1與電晶體Q2之間的基極-射極電壓差。
為了擴展操作溫度範圍，自中間節點A處的電流源30施加校正電流Icor。校正電流Icor可增加通過電阻器R0兩端的電流，以擴展溫度臨限值兩端的操作溫度範圍，例如低於0℃及高於70℃。可應用實施方式來將操作範圍擴展至低於0℃。可單獨地或與將操作範圍擴展至低於0℃的校正組合地應用實施方式來將操 作範圍擴展至高於70℃。亦可單獨地或與擴展溫度範圍的其他校正組合地應用實施方式來校正如參考圖2A至圖2C所描述的飽和電流的比例的變化。
在圖3的電路中，電晶體Q2中的電流IQ2僅取決於負回饋電路，並不取決於通過電阻器R0的電流IR0。
以電路中電流的方程式推導參考電壓VREF，概述於以下等式(1)至等式(3)中：藉由負回饋，VN=VP或IQ2×R3+VEB2=VEB1.....(1)
除△V(A,VP)=△V(A,VN)或VR1=VR2以外，若R1=R2，則IR1=IR2。
由於IR2=IR3=IQ2且IR1=IQ1，因此IR1=IQ1=IQ2=IR3。
且IR0=IR1+IR2=2IR1=2IQ2...(2)
VREF=VEB1+VR1+VR0=VEB1+IR1×R1+IR0×R0=VEB1+IR1×R1+2IR1×R0=VEB1+IR1×(R1+2×R0)=VEB1+IQ2×(R1+2×R0)...(3)
藉由疊加原理IR0'=IR0+Icor及VR0'=IR0'×R0=VR0+Icor×R0
由於VEB1、VR1獨立於Icor
VREF'=VEB1+VR1+VR0'=VEB1+VR1+VR0+Icor×R0=VREF+Icor×R0...(4)
由在中間節點A處添加校正電流Icor而產生的唯一電壓變化出現在電阻器R0兩端的電壓VR0中及輸出節點35處的參考電壓VREF'中，如以上等式(4)中所推導。電阻器R0及電流源30的添加可用於減少圖2A中所示出的參考電壓VREF的變化。 舉例而言，操作溫度範圍可在一些情況下擴展至-40℃，在一些情況下擴展至+125℃，且擴展至-40℃至+125℃的整個範圍。
圖4至圖6是電流或電壓相對於溫度的圖，示出在圖2A的圖中添加校正電流Icor以補償參考電壓VREF下降至低於0℃的影響。如圖4中所示出，施加校正電流Icor以在臨限值的第一側(即低於0℃)的操作溫度下提升電阻器R0中的電流，且在臨限值的相對的第二側(即高於0℃)的操作溫度下關閉。在此實例中，校正電流Icor具有CTAT特性，隨著溫度在約-40℃至約0℃的範圍內增加，所述校正電流Icor自約16nA下降至零。在0℃的臨限值處，校正電流Icor關閉，至少達至其對高於0℃的輸出電壓VREF不具有顯著影響的程度。
圖5示出通過圖3的電阻器R0電路對校正電流Icor的影響。圖5中較下方的曲線繪示出在不添加校正電流Icor的情況下通過電阻器R0的電流IR0。電流IR0具有PTAT特性，隨著溫度自約10℃下降至約-40℃，所述電流IR0自約825nA下降至約730nA。圖5中較上方的曲線繪示出在添加圖4中所展示的校正電流的情況下的電流IR0'。如所見，當溫度降至低於約0℃的臨限值時，校正電流使IR0'略微大於校正電流IR0，且隨著溫度相對於IR0降低而裕度增加。
圖6示出添加圖4的校正電流Icor的輸出參考電壓VREF'的結果。圖6中較下方的曲線繪示出在不添加校正電流Icor的情況下模擬的參考電壓VREF。如所見，隨著溫度自約0℃下降至約-40℃，其自高於1.24V的位準下降至約1.2374V的位準。在添加校正電流Icor的情況下，展示於圖6較上方的曲線中的參考電壓 VREF'保持在窄範圍內，從而將參考電壓電路的有效操作溫度範圍擴展至-40℃或甚至更負的溫度。
舉例而言，參考圖4至圖6所描述的操作原理亦可用於將操作溫度範圍增加至高於70℃。可施加校正電流Icor以在臨限值的第一側(即高於70℃)的操作溫度下升高電阻器R0中的電流，且在臨限值的相對的第二側(即低於0℃)的操作溫度下關閉。舉例而言，可施加具有高於70℃的臨限值的PTAT特性的校正電流Icor，以補償參考電壓VREF在高於70℃時快速下降的趨勢。此外，如本文中所描述，校正電流可為設計成在操作溫度範圍的較高及較低擴展中補償參考電壓隨溫度的變化的電流的組合。
亦期望在飽和電流IS1與飽和電流IS2的比例不等於一的情況下補償圖2B及圖2C中所展示的參考電壓VREF相對於溫度的移位。在圖2C的條件下，飽和電流IS1與飽和電流IS2的比例小於1。如圖2C中所見，參考電壓的峰值移位至較高操作溫度，導致圖中的不對稱，使得參考電壓VREF在0℃至70℃的範圍內下降。對此條件的補償需要在操作範圍內添加CTAT校正電流，此可以在溫度範圍的較低部分中升高參考電壓VREF。此可藉由使用電流源30將電阻R0兩端的CTAT校正電流添加至中間節點A來實現，如下文更詳細地論述。
圖7是添加電流源50的參考電壓電路的示意圖，所述電流源50產生校正電流I1以補償圖2B的條件，其中飽和電流IS1與飽和電流IS2的比例大於1。如圖2B中所見，參考電壓的峰值移位至較低操作溫度，導致圖中的不對稱，使得參考電壓VREF在0℃至70℃的範圍內上升。對此條件的補償需要汲取CTAT校正電 流，此減少電晶體Q1中的電流IQ1。圖7中展示用於實現此補償的電路。
圖7中的電路包含，第一電路及第二電路分別包含PNP電晶體Q1及PNP電晶體Q2，所述PNP電晶體Q1及PNP電晶體Q2的基極及集極連接至電源電位(例如，VSS或接地)。對於給定電流量值，電晶體Q1及電晶體Q2的大小不同(對於電晶體Q2，M=n，對於電晶體Q1，M=1)以至於電流密度隨著其大小的比例有差異。電阻器R3連接於電晶體Q2的射極與運算放大器OP1的「負」輸入的節點N之間。電阻器R2連接於節點N與中間節點A之間。電阻器R0連接於中間節點A與產生參考電壓VREF'的參考電壓輸出節點35之間。電阻器R1連接於電晶體Q1的射極與中間節點A之間。此外，電晶體Q1的射極在運算放大器OP1的「正」輸入處連接至節點P，使得電晶體Q1的基極-射極電壓施加於節點P處。P通道MOS電晶體P0連接於參考電壓輸出節點35與電源電位(例如VDD)之間。運算放大器OP1的輸出以回饋方式連接至P通道MOS電晶體P0的閘極，使得在電阻器R3兩端產生電晶體Q1與電晶體Q2之間的基極-射極電壓差。
在此實施方式中，添加電流源50以自節點P汲取校正電流I1，此減少電晶體Q1中的電流。此減少電流降低所得參考電壓VREF。如藉由以下等式所表明，自節點P汲取校正電流I1的電流源50並不影響運算放大器OP1的回饋操作。如等式(5)中所見，電流IQ2取決於比例IQ1/IQ2。因此，當校正電流I1為非零時，電流IQ1變得小於電流IQ2，且等式(5)中的第二項變為負常數。因此，自節點P汲取校正電流I1使電流IQ2相對於電流I1=0的 情況變得更小。
給定VEB1+VTln(IQ1/IS1)VEB2=VTln(IQ2/nIS2)
前述等式(1)可重寫為：IQ2×R3+VTln(IQ2/nIS2)=VTln(IQ1/IS1)
IQ2×R3=VT[ln(IQ1/IS1)-ln(IQ2/nIS2)]=VT{ln[(nIS2/IS1)×(IQ1/IQ2)]}=VT[ln(nIS2/IS1)+ln(IQ1/IQ2)]
IQ2=(VT/R3)×[ln(nIS2/IS1)+ln(IQ1/IQ2)]--(5)
由於VR1=VR2且R1=R2，接著IR1=IR2或I1+IQ1=IQ2
若I1=0：IQ1=IQ2或ln(IQ1/IQ2)=0
若I1>0：IQ1<IQ2或ln(IQ1/IQ2)<0
因此，若I1=0：IQ2=(VT/R3)×[ln(nIS2/IS1)]
若I1>0：IQ2=(VT/R3)×[ln(nIS2/IS1)-常數]
圖8是實例校正電流I1的電流相對於溫度的圖。在此實例中，校正電流I1在低於約70℃的臨限值的區域800中具有CTAT特性，所述區域800具有自約-40℃至+70℃的溫度範圍，且在高於70℃的區域801中在臨限值的另一側關閉。
圖9是可用於提供具有如上文所描述的特性的校正電流Icor的電流源的示意圖。在此實施例中，電流源包括電流合成器，所述電流合成器包含電流減法器90，其後是電流衰減器91。電流減法器90包含NMOS電晶體N0至NMOS電晶體N3。電晶體N0及電晶體N2串聯連接於接地與施加電流IP的第一電流源94之間。電晶體N2的閘極連接至電晶體N0的汲極。電晶體N1及電晶體N3串聯連接於接地與施加電流IC的第二電流源95之間。電 晶體N1的閘極連接至其汲極。由於電晶體N2及電晶體N3的電流鏡效應，電流IP與電流IC之間的差施加至電流衰減器91的NMOS電晶體N4的汲極。電流衰減器91包含第二NMOS電晶體N5，電晶體N5與電晶體N4組態為電流鏡關係。校正電流Icor產生於電晶體N5的汲極98處。藉由將電晶體N5與電晶體N4的尺寸大小的比例設定為低於1的期望值，而可視需要判定校正電流Icor的量值。此外，在此電路中，當通過電晶體N3的電流(在此實例中為IC)在量值上降至低於電晶體N2中的電流(在此實例中為IP)時，電晶體N4關閉，因此校正電流Icor亦關閉，或基本上如此。
可實施如上文所描述的校正電流Icor或校正電流I1，使得其在相關操作範圍內具有CTAT特性或PTAT特性。用於在圖9中的電路中產生電流的CTAT特性的技術是應用具有CTAT特性的電流IC及具有PTAT特性的電流IP，其中電流IC具有跨越相關操作範圍的更大量值，且所述量值跨越溫度臨限值處。同樣地，用於在圖9的電路中產生電流的PTAT特性的技術是應用具有CTAT特性的電流IC及具有PTAT特性的電流IP，其中電流IP具有跨越相關操作範圍的更大量值，且所述量值跨越溫度臨限值處。
圖10示出使用電流合成器110用作電流源來產生校正電流Icor的參考電壓產生器的實施例。電流合成器110具有類似於圖9的組態。電流減法器包含NMOS電晶體N0至NMOS電晶體N3以及電阻器RN2。電晶體N0及電晶體N2以及電阻器RN2串聯連接於接地與第一PMOS電晶體P1之間，所述第一PMOS電晶體P1的閘極連接至控制電壓GP。電晶體N2的閘極連接至電晶 體N0的汲極。此實例中的控制電壓GP在帶隙參考電壓產生器中的運算放大器OP1的輸出處產生，且因此在具有PTAT特性的電晶體P1中產生電流。電晶體N1及電晶體N3串聯連接於接地與PMOS電晶體P1之間，所述PMOS電晶體P2的閘極連接至控制電壓GC。電晶體N1的閘極連接至電晶體N0的閘極。此外，電晶體N1的閘極連接至其汲極。此實例中的控制電壓GC由CTAT參考電路101產生，CTAT參考電路101用以產生具有CTAT特性的控制電壓GC。因此，電晶體P2中的電流具有CTAT特性。
由於電晶體N2及電晶體N3的電流鏡效應，電流IN1與電流IN2之間的差施加至電流衰減器的NMOS電晶體N4的汲極。第二NMOS電晶體N5與電晶體N4以電流鏡關係組態。校正電流Icor產生於電晶體N5的汲極處，且施加至參考電壓產生器的中間節點A。藉由將電晶體N5與電晶體N4的尺寸大小的比例設定為低於1的期望值，而可視需要判定校正電流Icor的量值。
此實例中的CTAT參考電路101包含串聯在接地與VDD(或其他電源電位)之間的電阻器R5及PMOS電晶體C0。此外，電路101中的第二運算放大器OP2具有連接至電晶體Q2的射極的「正」輸入及連接至電阻器R5的「負」輸入。運算放大器OP2產生輸出電壓GC，所述輸出電壓GC將PMOS電晶體C0中的電流維持在建立與電晶體Q2的基極-射極電壓VBE相匹配的電阻器R5兩端的電壓的值。電路101使用第一運算放大器OP1在不影響帶隙參考電路回饋的操作的情況下操作。因此，電流合成器110中的電晶體P2產生具有CTAT特性的電流。
在操作中，圖10中的電路在電晶體N1中產生CTAT電 流且在電晶體N0及電晶體N2中產生PTAT電流。在電晶體N0及電晶體N2中的PTAT電流藉由來自電晶體P0的電晶體P1中的電流鏡效應實現，經由電晶體N0及電晶體N2饋送且映射在電晶體N3中，而PTAT電流承載的量值等於電阻器R0兩端的電流量值的三分之一(IR0/3)。電阻器RN2為可調諧的或經設定為修改電晶體N3及電晶體N2中的電流IN3/IN2的比例。
圖11及圖12示出電阻器RN2為0Ω的情況下的模擬電流IN1及模擬電流IN3。如所示出，模擬電流IN1具有在約-40℃至約+10℃的範圍內自約350nA下降至約265nA的負溫度係數(CTAT特性)。另一方面，模擬電流IN3具有在約-40℃至約+10℃的範圍內自約240nA上升至約275nA的正溫度係數(PTAT特性)。
在此模擬中，模擬電流IN1在5℃下約等於模擬電流IN3，所述5℃為比期望的0℃交叉點更高的溫度，在所述0℃交叉點處需要關閉校正電流Icor。然而，增加電阻器RN2的大小增加IN3/IN2的比例，從而在電流減法電路中建立較大PTAT減數。舉例而言，在電路中，將電阻器RN2自約0Ω增加至約10KΩ使得零交叉點移動至較低溫度，如圖13中所示出。在此模擬中，7.5KΩ的電阻器RN2導致零交叉點在約0℃處。使用7.5KΩ的電阻器RN2，所得的減去電流藉由電晶體N5與電晶體N4的尺寸大小的比例衰減。
在圖14中，標繪電晶體N5與電晶體N4的尺寸大小比例N5/N4為3/13、3/15、3/17以及3/19的模擬結果。根據此模擬，對於等於7.5KΩ的電阻器RN2及比例N5/N4為3/15，輸出參考電壓VREF'的變化在-40℃至0℃的溫度範圍內小於0.1mV(在約 1.24014V至約1.2404V之間變化)。
在使用本文中所描述的技術的給定實施方式中，可使用此等電流合成技術來調諧校正電流Icor的斜率及交叉點。其他實施例可採用其他類型的電流合成電路來產生所要校正電流Icor及校正電流I1特性。
參考圖10所描述的實施例提供將操作溫度範圍向下朝向-40℃或超出-40℃擴展的校正電流Icor。在圖15中，描述將操作範圍向下朝向-40℃及超出-40℃，且向上朝向125℃及超出125℃擴展的實例。在圖15的實例中，校正電流Icor為分別由電流合成器151及電流合成器152產生的電流IcA及電流IcB的總和。圖15的電流合成器152如上文參考圖10所描述來實施，且提供具有低於約0℃的臨限值的負溫度係數的電流IcA，且在約0℃處關閉。
圖15的電流合成器152產生具有已被選擇截止溫度的CTAT校正電流IcB，且包含合成器151中使用的類型的電流減法器及電流衰減器。電流減法器包含NMOS電晶體N0至NMOS電晶體N3以及電阻器RN2。電晶體N0及電晶體N2以及電阻器RN2串聯連接於接地與第一PMOS電晶體P1之間，所述第一PMOS電晶體P1的閘極連接至控制電壓GP。電晶體N2的閘極連接至電晶體N0的汲極。此實例中的控制電壓GP在帶隙參考電壓產生器中的運算放大器OP1的輸出處產生，且因此在具有PTAT特性的電晶體P1中產生電流。電晶體N1及電晶體N3串聯連接於接地與PMOS電晶體P2之間，所述PMOS電晶體P2的閘極連接至控制電壓GC。電晶體N1的閘極連接至電晶體N0的閘極。此外，電晶體N1的閘極連接至其汲極。此實例中的控制電壓GC 由CTAT參考電路101產生，CTAT參考電路101具有CTAT特性的電壓GC。因此，電晶體P2中的電流具有CTAT特性。
由於電晶體N2及電晶體N3的電流鏡效應，電流IN1與電流IN2之間的差施加至電流衰減器的NMOS電晶體N4的汲極。第二NMOS電晶體N5與電晶體N4以電流鏡關係組態。校正電流Icor產生於電晶體N5的汲極處，且施加至參考電壓產生器的中間節點A。藉由將電晶體N5與電晶體N4的尺寸大小的比例設定為低於1的期望值，且藉由選擇電阻器RN2的電阻，可視需要判定CTAT校正電流IcB的量值及截止臨限值。
圖15的電流合成器151產生具有已被選擇截止溫度的PTAT校正電流IcA，且包含電流減法器及電流衰減器。電流減法器包含NMOS電晶體N6至NMOS電晶體N9及電阻器RN9。電晶體N6及電晶體N8串聯連接於接地與第三PMOS電晶體P3之間，所述第三PMOS電晶體P3的閘極連接至控制電壓GC。電晶體N8的閘極連接至電晶體N6的汲極。此實例中的控制電壓GC由CTAT參考電路101產生，且因此在具有CTAT特性的電晶體P3中產生電流。電晶體N7及電晶體N9以及電阻器RN9串聯連接於接地與第四PMOS電晶體P4之間，所述第四PMOS電晶體P4的閘極連接至控制電壓GP，所述控制電壓GP在帶隙參考電壓產生器中的運算放大器OP1的輸出處產生。電晶體N7的閘極連接至電晶體N6的閘極。此外，電晶體N7的閘極連接至其汲極。電晶體P4中的電流具有PTAT特性，響應於控制電壓GP。
由於電晶體N9及電晶體N8的電流鏡效應，電流IN7與電流IN8之間的差施加至電流衰減器的NMOS電晶體N10的汲 極。第二NMOS電晶體N11與電晶體N10以電流鏡關係組態。校正電流Icor產生於電晶體N11的汲極處，且施加至參考電壓產生器的中間節點A。藉由將電晶體N10與電晶體N11的大小的比例設定為低於1的期望值，且藉由選擇電阻器RN9的電阻，可視需要判定PTAT校正電流IcA的量值及截止臨限值。
圖16及圖17示出電阻器RN9為0Ω的情況下的模擬電流IN7及模擬電流IN9。如所示出，模擬電流IN7具有在約+60℃至約+125℃的範圍內自約301nA增加至約330nA的正溫度係數(PTAT特性)。另一方面，模擬電流IN9具有在約+60℃至約+125℃的範圍內自約341nA下降至約195nA的負溫度係數(CTAT特性)。
在此模擬中，模擬電流IN7在74℃處約等於模擬電流IN9(308nA)，所述74℃為比所要70℃交叉點更高的溫度，低於所述70℃交叉點需要關閉校正電流IcA。然而，增加電阻器RN9的大小減少IN9/IN8的比例，從而在電流減法電路中建立較小CTAT減數。舉例而言，在電路中，增加電阻器RN9使得與零交叉點移動至較低溫度，如在圖18中所示出。在此模擬中，7.5kΩ的電阻器RN9導致零交叉點在約70℃處。使用7.5kΩ的電阻器RN9，所得的減去電流藉由電晶體N5與電晶體N4的尺寸大小的比例N5/N4衰減。
在圖19中，標繪電晶體N11與電晶體N10的尺寸大小的比例N11/N10為4/25、4/27以及4/29的模擬結果。根據此模擬，對於等於7.5kΩ的電阻器RN9及比例N11/N10為4/27，輸出參考電壓VREF'的變化在+70℃至約+125℃的溫度範圍內小於0.2mV(在約1.24015V至約1.24035V之間變化)。
圖20示出在-40℃至+125℃的擴展的操作溫度範圍內模擬類似於圖15的電路的結果。在此範圍內，參考電壓VREF自約0℃處約1.24016V的最小值變化至約35℃處約1.24098的最大值。作為本文中所描述的技術的結果，帶隙參考電壓具有擴展的操作溫度範圍，在所述操作溫度範圍內參考電壓VREF的變化為約1mV或更小。
如上文參考圖7及圖8所提及，例如由於製造的變化，電晶體Q1的飽和電流IS1及參考電壓產生器可能與電晶體Q2的飽和電流IS2不匹配。在此等情形下，所產生的參考電壓VREF可圍繞正常操作溫度偏斜或移位，如圖2B及圖2C中所展示。描述一種消除此偏斜或移位的技術，以改良利用校正電流來擴展如上文所論述的操作溫度範圍的能力。舉例而言，如圖2B中所示出，70℃處的參考電壓為約1.216V，而0℃處的參考電壓為約1.221V。0℃處的參考電壓應降低約5mV以補償所述移位。如上文所提及，不同於通過電阻器R0提升電流以提升參考電壓VREF，降低參考電壓VREF需要分別降低電晶體Q1及電晶體Q2中的PTAT電流IQ1及PTAT電流IQ2。此可藉由在電晶體Q1的射極處汲取校正電流I1來實現，如圖7及圖8所示出。
圖21示出包含用以產生類似於圖8中所展示的校正電流I1的電流合成器211的參考電壓產生器。圖21的電流合成器211產生具有已被選擇截止溫度約70℃的CTAT校正電流I1，且包含電流減法器及電流衰減器。電流減法器包含NMOS電晶體N12至NMOS電晶體N15及電阻器RN14。電晶體N12及電晶體N14以及電阻器RN14串聯連接於接地與PMOS電晶體P5之間，所述 PMOS電晶體P5的閘極連接至控制電壓GP。電晶體N14的閘極連接至電晶體N12的汲極。此實例中的控制電壓GP在帶隙參考電壓產生器中的運算放大器OP1的輸出處產生，且因此在具有PTAT特性的電晶體P5中產生電流。電晶體N13及電晶體N15串聯連接於接地與PMOS電晶體P6之間，所述PMOS電晶體P6的閘極連接至控制電壓GC，在此實例中，所述控制電壓GC由CTAT參考電路101產生，且因此在具有CTAT特性的電晶體P6中產生電流。電晶體N15的閘極連接至電晶體N14的閘極。此外，電晶體N13的閘極連接至其汲極。
由於電晶體N14及電晶體N15的電流鏡效應，電流IN13與電流IN14之間的差施加至電流衰減器的NMOS電晶體N16的汲極。第二NMOS電晶體N17與電晶體N16以電流鏡關係組態。校正電流I1產生於電晶體N17的汲極處，且施加至參考電壓產生器的節點P。藉由將電晶體N17與電晶體N16的大小的比例設定為低於1的期望值，且藉由選擇電阻器RN14的電阻，可視需要判定CTAT校正電流I1的量值及截止臨限值，例如圖8中所展示。
圖22是電晶體Q2中沒有校正電流I1的電流IQ2及電晶體Q2中具有汲取校正電流I1的電流IQ2'的圖，所述吸收校正電流I1藉由模擬類似於參考圖21所描述的電路來合成如圖8中所展示的電流而產生。
圖23是具有圖8的特性的沒有汲取校正電流I1的參考電壓VREF及具有汲取校正電流I1的參考電壓VREF'的曲線。
如圖8中所示出，汲取校正電流I1在-40℃處具有約18nA的最大值且在70℃下降至約0nA，在所述70℃處被關閉。根據模 擬，如圖22中所見，0℃處約11.3nA的汲取校正電流可使IQ2降低約3nA。隨著吸收電流I1朝向-40℃處的值增加，參考電壓VREF'繼續在所述範圍內略微下降，且改良參考電壓VREF'在0℃與70℃之間的均衡。此可導致圖23中的參考電壓VREF'曲線與圖2A的參考電壓VREF'曲線類似，所述圖2A中的參考電壓VREF'曲線更對稱，且更易於使用如本文中所描述的高於70℃且低於0℃的校正電流進行校正。
圖24是組合參考圖15及圖21所描述的技術的參考電壓產生器的圖。電路包含：類似於圖21的汲取校正電流合成器243，用以產生施加至節點P的汲取校正電流I1；類似於圖15的合成器151的提升校正電流合成器242，用以產生提升校正電流IcA；以及類似於圖15的合成器152的提升電流合成器241，用以產生提升校正電流IcB。
圖25是在約-40℃至約125℃的範圍內使用類似於圖24的電路產生的參考電壓VREF的曲線，其在擴展的操作溫度範圍內自約35℃處約1.21671的峰值至約70℃處約1.21604的最小值變化小於1mV。
如圖2C中所展示，在飽和電流比例IS1/IS2小於1的情況下，參考電壓VREF移位或偏斜，使得0℃處的電壓比約70℃處的電壓低約4mV。為了消除此差異，可將如圖26中所示出的提升校正電流施加至中間節點A，以升高產生於較低溫度處的參考電壓。圖26的提升校正電流Icor具有負溫度係數(CTAT特性)，其中-40℃處約36nA的最大值在70℃處下降至約0nA，在所述70℃處被關閉。
圖27示出包含用以產生如圖26中所展示的提升校正電流的校正電流合成器的參考電壓產生器。圖27的電流合成器271產生具有已被選擇截止溫度約70℃的CTAT提升校正電流Icor，且包含電流減法器及電流衰減器。電流減法器包含NMOS電晶體N18至NMOS電晶體N21及電阻器RN20。電晶體N18及電晶體N20以及電阻器RN20串聯連接於接地與PMOS電晶體P7之間，所述PMOS電晶體P7的閘極連接至控制電壓GP。電晶體N20的閘極連接至電晶體N18的汲極。此實例中的控制電壓GP在帶隙參考電壓產生器中的運算放大器OP1的輸出處產生，且因此在具有PTAT特性的電晶體P7中產生電流。電晶體N19及電晶體N21串聯連接於接地與PMOS電晶體P8之間，所述PMOS電晶體P8的閘極連接至控制電壓GC，在此實例中，所述控制電壓GC由CTAT參考電路101產生，且因此在具有CTAT特性的電晶體P8中產生電流。電晶體N21的閘極連接至電晶體N20的閘極。電晶體N19的閘極連接至電晶體N18的閘極。此外，電晶體N19的閘極連接至其汲極。
由於電晶體N21及電晶體N20的電流鏡效應，電流IN19與電流IN20之間的差施加至電流衰減器的NMOS電晶體N22的汲極。第二NMOS電晶體N23與電晶體N22以電流鏡關係組態。校正電流Icor產生於電晶體N23的汲極處，且施加至參考電壓產生器的中間節點A。藉由將電晶體N23與電晶體N22的大小的比例設定為低於1的期望值，且藉由選擇電阻器RN20的電阻，可視需要判定CTAT校正電流Icor的量值及截止臨限值。
圖28是使用來自圖27中的合成器271的提升校正電流 模擬的參考電壓VREF'及在沒有提升校正電流的情況下模擬的參考電壓VREF的圖。因此，作為校正電流的結果，參考電壓VREF'在-40℃至+70℃的操作範圍內的變化為約-3mV，且在約125℃至70℃的範圍內變化為約-1mV。作為對由電晶體Q1及電晶體Q2中的飽和電流的不平衡引起的移位的此校正的結果，可使用上文所描述的技術更容易地校正參考電壓產生器以擴展操作溫度範圍。
圖29是組合參考圖15及圖27所描述的技術的參考電壓產生器的圖。電路包含：類似於圖27的合成器271的提升校正電流合成器293，用以產生施加至節點A的提升校正電流IcC；類似於圖15的合成器151的提升校正電流合成器292，用以產生提升校正電流IcA；以及類似於圖15的合成器152的提升電流合成器291，用以產生提升校正電流IcB。
圖30是使用在約-40℃至約125℃的範圍內合成的類似於圖29的電路產生的參考電壓VREF的曲線圖，其在擴展的操作溫度範圍內自約35℃處約1.21688V的峰值至約125℃處約1.21610V的最小值變化小於1mV。
表2概述圖20、圖25以及圖30的VREF'結果。
Figure 110146845-A0305-02-0026-2
因此，本文中所描述的技術可部署於多種組態中以達成參考電壓產生器的擴展的操作溫度範圍。
可使用其他帶隙參考電路實施使用上文所描述的實例的參考電壓產生器。舉例而言，圖31及圖32中所展示的電路展示替代參考電壓產生器電路。圖31及圖32的參考電壓產生器電路包含分別包含PNP電晶體Q1及PNP電晶體Q2的第一電路及第二電路，所述PNP電晶體Q1及PNP電晶體Q2的閘極連接在一起。電晶體Q1的射極連接至接地，且電晶體Q2的射極經由電阻器R1連接至接地。電晶體Q1的基極連接至其汲極，所述汲極傳導電流Ic1。此外，電晶體Q1的集極經由電阻器R2連接至中間節點A，在所述中間節點A處產生參考電壓VREF。電晶體Q2的集極經由電阻器R3連接至中間節點A。電晶體Q4自節點A連接至電源電位VDD，且傳導電流Ic4。電晶體Q3的基極連接至電晶體Q2的集極。電阻器R0自節點A連接至電晶體Q4的射極。電晶體Q4的汲極連接至電源電位VDD，且傳導電流Ic4。電晶體Q3的基極連接至電晶體Q2的集極。電晶體Q3的射極連接至接地。電晶體Q3的集極跨電容器Cc連接至接地。此外，電晶體Q3的集極接收來自電流源IB的參考電流。電晶體Q4的基極連接至電晶體Q3的汲極。
圖31及圖32的電路藉由維持以下條件來產生參考電壓VREF：藉由電晶體Q2中的電流Ic2產生的電壓差△VBE乘以R1的電阻，加上電晶體Q2的基極-射極電壓VBE等於電晶體Q1的基極-射極電壓。回饋由包含電晶體Q3的電路提供，所述電路控制電容器Cc上的電荷以將通過電晶體Q4及電阻器R1的電流Ic4維持在滿足此條件所需的位準。可使用上文所描述的技術在節點A處添加提升校正電流Icor。此外，如圖32中所示出，可使用上 文所描述的技術藉由在電晶體Q1的基極處添加汲取校正電流來修改圖31的電路。此外，提升校正電流與汲取校正電流的組合可用於圖31及圖32的參考產生器中。
此外，對於所述技術的一些實施例，可使用除雙極電晶體外的PN接面裝置(例如二極體或MOS電晶體)來實施參考電壓產生器。
在使用本文中所描述的技術的給定實施方式中，可使用此等電流合成技術來調諧提升校正電流Icor及汲取校正電流I1的斜率及交叉點。其他實施例可採用其他類型的電流合成電路來產生所要校正電流Icor及校正電流I1特性。
本文中所描述的技術的實施例使用電流減法及電流衰減器技術來實施電流合成器。在其他實施例中，其他類型的電流合成器可用於產生提升校正電流及汲取校正電流。
雖然參考上文詳述的較佳實施例及實例來揭露本發明，但應理解，此等實例意欲為說明性而非限制性意義。經考慮所屬領域的技術人員將容易地想到修改及組合，所述修改及組合將在本發明的精神及以下申請專利範圍的範疇內。
30:電流源
35:參考電壓輸出節點
A:中間節點
GP:控制電壓
Icor:校正電流
N、P:節點
OP1:運算放大器
P0、Q1、Q2:電晶體
R0、R1、R2、R3:電阻器
VREF':電壓

Claims (20)

  1. 一種用於產生參考電壓的參考電壓電路，包括： 第一電路，包含第一PN接面裝置、第一電阻器、第二電阻器以及第三電阻器，所述第一PN接面裝置及所述第一電阻器串聯連接於電源節點與第一節點之間，所述第二電阻器連接於所述第一節點與中間節點之間，以及所述第三電阻器連接於所述中間節點與參考電壓輸出節點之間； 第二電路，包含第二PN接面裝置以及第四電阻器，所述第二PN接面裝置連接於所述電源節點與第二節點之間，以及所述第四電阻器連接於所述第二節點與所述中間節點之間； 回饋電流源，用以將回饋電流供應至所述參考電壓輸出節點，所述回饋電流在所述第一電路與所述第二電路之間分配，所述回饋電流具有由電流控制信號控制的量值； 回饋電路，連接至所述第一節點及所述第二節點中的一者或兩者以產生所述電流控制信號，以使得所述第一電阻器兩端的電壓抵消所述第一PN接面裝置兩端的電壓的變化；以及 電流源，用以在所述中間節點處供應校正電流以在臨限值的第一側的操作溫度下提升所述第三電阻器中的電流，且在所述臨限值相對的第二側的操作溫度下關閉。
  2. 如請求項1所述的用於產生參考電壓的參考電壓電路，包含用以自所述第二節點汲取第二校正電流的第二電流源，所述第二校正電流的量值在溫度範圍內隨著操作溫度的增加而增加，以抵消所述第一PN接面裝置及所述第二PN接面裝置的飽和電流的不匹配。
  3. 如請求項1所述的用於產生參考電壓的參考電壓電路，其中所述電流源包含用以產生校正電流分量的電路，所述校正電流分量的量值在溫度範圍內隨著操作溫度的增加而減少，以抵消所述第一PN接面裝置及所述第二PN接面裝置的飽和電流的不匹配。
  4. 如請求項1所述的用於產生參考電壓的參考電壓電路，其中所述校正電流隨著溫度增加至所述臨限值而減少，且在高於所述臨限值時關閉。
  5. 如請求項1所述的用於產生參考電壓的參考電壓電路，其中所述校正電流隨著溫度降低至所述臨限值而減少，且在低於所述臨限值時關閉。
  6. 如請求項1所述的用於產生參考電壓的參考電壓電路，其中所述電流源包含： 第一電路，用以產生減少提升電流分量，所述減少提升電流分量隨著溫度增加至所述臨限值而減少且在高於所述臨限值時關閉；以及 第二電路，用以產生增加提升電流分量，所述增加提升電流分量隨著溫度增加至高於第二臨限值而增加，其中所述第二臨限值高於所述臨限值，且所述校正電流為所述增加提升電流分量及所述減少提升電流分量的組合。
  7. 如請求項1所述的用於產生參考電壓的參考電壓電路，其中所述電流源包含： 第一電路，用以產生減少提升電流分量，所述減少提升電流分量隨著溫度增加至所述臨限值而減少且在高於所述臨限值時關閉； 第二電路，用以產生增加提升電流分量，所述增加提升電流分量隨著溫度增加至高於第二臨限值而增加，所述第二臨限值高於所述臨限值；以及 第三電路，用以產生校正電流分量，所述校正電流分量的量值在溫度範圍內隨著操作溫度的增加而減少，以抵消所述第一PN接面裝置及所述第二PN接面裝置的飽和電流的不匹配； 其中所述校正電流為所述增加提升電流分量及所述減少提升電流分量與所述校正電流分量的組合。
  8. 如請求項7所述的用於產生參考電壓的參考電壓電路，包含用以自所述第二電路汲取第二校正電流的第二電流源，所述第二校正電流的量值在溫度範圍內隨著操作溫度的增加而增加，以抵消所述第一PN接面裝置及所述第二PN接面裝置的飽和電流的不匹配。
  9. 如請求項1所述的用於產生參考電壓的參考電壓電路，其中所述電流源包括電流減法器電路，所述電流減法器電路用以回應於PTAT電流與CTAT電流之間的差而產生所述校正電流。
  10. 如請求項1所述的用於產生參考電壓的參考電壓電路，其中所述電流源包括： 回應於所述回饋電路而產生PTAT電流的電路； 回應於所述第一PN接面裝置及所述第二PN接面裝置中的一者而產生CTAT電流的電路； 產生差電流的電流減法器；以及 基於所述差電流而產生所述校正電流的電流衰減器。
  11. 如請求項1所述的用於產生參考電壓的參考電壓電路，其中所述校正電流不改變所述第一PN接面裝置及所述第二PN接面裝置中的電流量值。
  12. 如請求項1所述的用於產生參考電壓的參考電壓電路，其中所述PN接面裝置為電晶體。
  13. 一種用於產生參考電壓的參考電壓電路，包括： 第一電路，包含第一電晶體、第一電阻器、第二電阻器以及第三電阻器，所述第一電晶體及所述第一電阻器串聯連接於電源節點與第一節點之間，所述第二電阻器連接於所述第一節點與中間節點之間，以及所述第三電阻器連接於所述中間節點與參考電壓輸出節點之間； 第二電路，包含第二電晶體，所述第二電晶體的第一端子連接至所述第一電晶體的第一端子，所述第二電晶體連接於所述電源節點與第二節點之間且第四電阻器連接於所述第二節點與所述中間節點之間； 第三電晶體，用以將回饋電流供應至所述參考電壓輸出節點，所述回饋電流在所述第一電路與所述第二電路之間分配，所述回饋電流具有由控制信號控制的量值； 運算放大器，具有連接至所述第一節點及所述第二節點的輸入以及連接至所述第三電晶體的控制端子的輸出，所述運算放大器用以產生所述控制信號以使得所述第一電阻器兩端的電壓抵消所述第一電晶體的PN接面兩端的電壓變化；以及 電流源，用以在所述中間節點處供應校正電流以在臨限值的第一側的操作溫度下提升所述第三電阻器中的電流，且在所述臨限值的相對的第二側的操作溫度下關閉。
  14. 如請求項13所述的用於產生參考電壓的參考電壓電路，包含： 第五電阻器，連接於第四節點與所述第一電晶體的第二端子之間； 第四電晶體，用以在所述第五電阻器兩端供應電流；以及 第二運算放大器，具有連接至所述第四節點的第一輸入及連接至所述第一電晶體的第三端子的第二輸入，所述第二運算放大器的所述輸出連接至所述第四電晶體的控制端子，且其中所述電流源回應於所述第二運算放大器的所述輸出及所述運算放大器的所述輸出。
  15. 如請求項14所述的用於產生參考電壓的參考電壓電路，包含用以自所述第二節點汲取第二校正電流的第二電流源，所述第二校正電流具有回應於所述第二運算放大器的所述輸出及所述運算放大器的所述輸出的量值。
  16. 如請求項14所述的用於產生參考電壓的參考電壓電路，其中所述電流源包括： 回應於所述運算放大器的所述輸出而產生PTAT電流的電路； 回應於所述第二運算放大器而產生CTAT電流的電路； 在所述PTAT電流與所述CTAT電流之間產生差電流的電流減法器；以及 基於所述差電流而產生所述校正電流的電流衰減器。
  17. 如請求項13所述的用於產生參考電壓的參考電壓電路，其中所述電流源包含用以產生校正電流分量的電路，所述校正電流分量的量值在溫度範圍內隨著操作溫度的增加而減少，以抵消所述第一電晶體及所述第二電晶體的飽和電流的不匹配。
  18. 如請求項13所述的用於產生參考電壓的參考電壓電路，其中所述電流源包含： 用以產生減少提升電流分量的電路，所述產生減少提升電流分量隨著溫度增加至所述臨限值而減少且在高於所述臨限值時關閉；以及 用以產生增加提升電流分量的電路，所述增加提升電流分量隨著溫度增加至高於第二臨限值而增加，所述第二臨限值高於所述臨限值，且所述校正電流為所述增加提升電流分量及所述減少提升電流分量的組合。
  19. 如請求項13所述的用於產生參考電壓的參考電壓電路，其中所述電流源包含： 用以產生減少提升電流分量的電路，所述減少提升電流分量隨著溫度增加至所述臨限值而減少且在高於所述臨限值時關閉； 用以產生增加提升電流分量的電路，所述增加提升電流分量隨著溫度增加至高於第二臨限值而增加，所述第二臨限值高於所述臨限值；以及 用以產生校正電流分量的電路，所述校正電流分量的量值在溫度範圍內隨著操作溫度的增加而減少，以抵消所述第一電晶體及所述第二電晶體的飽和電流的不匹配； 其中所述校正電流為所述增加提升電流分量及所述減少提升電流分量與所述校正電流分量的組合。
  20. 如請求項13所述的用於產生參考電壓的參考電壓電路，其中所述參考電壓輸出節點處的參考電壓在-40℃至+125℃的溫度範圍內變化小於1mV。
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