TWI793686B - 高速互連符號流前向錯誤更正的系統、方法、儲存裝置、用於發送器的設備、以及用於接收器的設備 - Google Patents

高速互連符號流前向錯誤更正的系統、方法、儲存裝置、用於發送器的設備、以及用於接收器的設備 Download PDF

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Abstract

本文中揭露的是用以提供用於高速互連符號流(如顯示埠)之前向錯誤更正的技術。符號流可能被分成FEC區塊和用於每個FEC區塊所產生的同位位元。同位位元可能被交錯、編碼、及連同符號流透過互連傳送以提供用於符號流的前向錯誤更正。

Description

高速互連符號流前向錯誤更正的系統、方法、儲存裝置、用於發送器的設備、以及用於接收器的設備
本發明係關於高速互連符號流前向錯誤更正。
序列互連提供用於將位元流從一元件輸送至另一個元件的機構。藉由現代計算裝置，高速序列互連通常用以通訊地將各種元件耦接在一起。例如，計算裝置可能經由一或多個高速互連耦接至多個周邊裝置(例如，顯示器、乙太網路集線器、輔助儲存裝置、或之類)。這種互連的實例是DisplayPort(顯示埠)、Thunderbolt、USB、等等。
一般來說，高速序列互連提供將資訊從一元件輸送至另一個元件。資訊首先在傳送器端被編碼成具有固定大小(「幀」)的數位字(「符號」)，然後經由互連介質發送至接收器端作為序列位元流。接收器接收序列 位元流、同步每個幀、及解碼符號。一些高速序列互連不壓縮資料。例如，現代顯示埠標準提供足夠頻寬以支援多達5K顯示解析度而不壓縮符號流。藉此，隨機位元錯誤可能導致每個幀中少量像素的損壞，這可能對特定實作是可接受的。然而，對於壓縮之符號流，隨機位元錯誤可能導致整個幀的損壞，這可能對特定實作是不可接受的。
100:傳送器
200:接收器
300:互連
110:處理器電路
210:處理器電路
301:資訊元件
120:記憶體單元
220:記憶體單元
400:資訊元件
410:符號流
401:資訊元件
402:資訊元件
403:資訊元件
404:資訊元件
420-11-420-1k:同位符號
420-21-420-2k:同位符號
420:符號流
430-1:FEC區塊
430-2:FEC區塊
440-1:同位符號
440-2:同位符號
450:同位符號
500:資訊元件
600:資訊元件
701:資訊元件
702:資訊元件
710-1:符號流
710-2:符號流
801:資訊元件
802:資訊元件
901:資訊元件
902:資訊元件
1001:資訊元件
1002:資訊元件
1101:資訊元件
1102:資訊元件
730-1:FEC區塊
730-2:FEC區塊
740-1:同位符號
740-2:同位符號
750-1:同位位元
750-2:同位位元
760-1:具有錯誤更正的符號流
760-2:具有錯誤更正的符號流
1200:技術
1300:裝置
1310:處理器電路
1320:記憶體單元
1330:FEC元件
1332:FEC區塊產生器
1334:FEC同位符號產生器
1336:FEC同位位元組交錯和編碼元件
1338:FEC可更正符號流產生器
1400:裝置
1410:處理器電路
1420:記憶體單元
1430:FEC元件
1432-1:FEC區塊產生器
1432-2:FEC區塊產生器
1434-1:FEC同位符號產生器
1434-2:FEC同位符號產生器
1436:FEC同位位元組交錯元件
1437-1:FEC同位位元組編碼元件
1437-2:FEC同位位元組編碼元件
1438-1:FEC可更正符號流產生器
1438-2:FEC可更正符號流產生器
2000:儲存媒體
2002:電腦可執行指令
3000:裝置
3024:儲存媒體
3026:邏輯電路
3002:通訊介面
3004:電路
3028:計算平台
3006:接收器
3008:傳送器
3010:頻率合成器
3011-f:天線
3012:類比數位轉換器
3014:數位類比轉換器
3016:實體層處理電路
3018:媒體存取控制處理電路
3020:記憶體控制器
3022:介面
3030:處理元件
3032:其他平台元件
4000:系統
4100:計算裝置
4111-4116:周邊裝置
4130:互連
4120:顯示器
4140:互連
4150:通道
4160:通道
第1圖繪示示範系統。
第2圖繪示第一示範資訊元件。
第3A-3B圖繪示第二和第三示範資訊元件。
第4A-4B圖繪示第四和第五示範資訊元件。
第5圖繪示第六示範資訊元件。
第6圖繪示第七示範資訊元件。
第7A-7B圖繪示第八和第九示範資訊元件。
第8A-8B圖繪示第十和第十一示範資訊元件。
第9A-9B圖繪示第十二和第十三示範資訊元件。
第10A-10B圖繪示第十四和第十五示範資訊元件。
第11A-11B圖繪示第十六和第十七示範資訊元件。
第12圖繪示示範技術。
第13圖繪示第一示範裝置。
第14圖繪示第二示範裝置。
第15圖繪示示範電腦可讀媒體。
第16圖繪示第三示範裝置。
第17圖繪示第四示範裝置。
【發明內容及實施方式】
各種實施例一般可能關於用於序列互連的前向錯誤更正(FEC)技術，且尤其是關於對完全形成的符號流施加錯誤更正用於現代高速序列互連，例如顯示埠。尤其是，本揭露可能被實作以提供用於已形成的符號流之FEC技術。藉由一些實例，本揭露可能實作成顯示埠互連的一部分。特別地，本揭露可能按照由視頻電子標準協會(VESA)發布的一或多個標準(例如，2014年9月發表的顯示埠標準1.3版或尚待發表的顯示埠標準1.4版)來實作。重要的是要注意儘管方便引用顯示埠用於各種實例，但本揭露可能應用於其他高速序列互連。實例並不局限於此上下文。
顯示埠符號流包括10位元符號(例如，使用8B10B編碼所產生的)。應當理解，8B10B編碼追蹤運行不一致性以保持DC平衡。顯示埠符號流可能被實作為單、雙或四通道配置。本揭露提供用以將冗餘添加到符號流以致能位元錯誤之偵測和更正的技術。在一些實例中，里德-所羅門(RS)編碼方案被施加到符號流以提供 FEC。一般來說，顯示埠符號流被分成具有k個m位元的符號的FEC區塊。可能基於透過蓋洛瓦體(GF)演算法的RS編碼來產生區塊碼。例如，可能基於透過GF(2m)的RS(n,k)來產生區塊碼，其中區塊大小是n個m位元符號。另外，可能產生能夠更正(n-k)/2個符號的n-k同位位元組。
此外，藉由一些實例，FEC區塊可能被符號交錯以增加突發錯誤更正。例如，對於單通道顯示埠介面，用於兩個FEC區塊的同位符號可能被交錯、分成位元組、並使用8B10B編碼來編碼。這樣，兩個FEC區塊和用於這兩個FEC區塊的同位符號可能透過介面來發送。
第1圖繪示用以將FEC應用於完全形成的高速互連符號流之系統100的方塊圖。尤其是，系統100可能配置以將FEC技術應用於完全形成的顯示埠符號流。如所示，系統100包括藉由互連300通訊地耦合的傳送器100和接收器200。重要的是注意，儘管互連300被描繪為有線的，但是在一些實例中，其可能是無線的。在一些實例中，互連300可能是高速序列互連，例如，顯示埠。重要的是注意，系統被描繪包括「傳送器」和「接收器」。然而，在一些實例中，傳送器100可能傳送與接收資料，且接收器200可能接收與傳送資料。此外，藉由一些實例，系統100可能被實作為單一裝置(例如，可能在相同的外殼中或之類)或在其他實例中，多個裝置可能實 作系統。
一般來說，處理器元件110可能接收及/或產生資訊元件600以包括具有FEC錯誤更正資訊301的高速互連符號流之指示。例如，處理器元件110可能根據參考上述的一或更多標準(例如，顯示埠標準)來編碼資訊(例如，資料、顯示資料或之類)。另外，處理器元件110可能產生資訊元件以包括對應於符號流的FEC同位位元的指示。處理器元件110可能使(例如，藉由發送控制信號或之類)資訊元件301包括負載(例如，符號流)和FEC錯誤更正資訊以經由互連300傳送到接收器200。處理器元件210可能解碼來自資訊元件301的高速互連符號流以恢復資料(例如，用以顯示或之類)，並且另外可能解碼FEC同位位元以偵測和更正在傳送之符號流中的任何位元錯誤。
這在下面更詳細地描述，例如關於第12圖的技術以及相關聯的資訊元件。注意，本揭露的平衡使用根據顯示埠標準的示範符號流。特別地，僅為了清楚呈現的目的，在以下實例中使用顯示埠符號流。值得注意的是，本文所述的各種實例能被實作以對除了顯示埠互連之外的其它高速互連提供錯誤更正。實例不限於此上下文。
如第1圖進一步所示，傳送器可能包括處理器電路110和記憶體單元120，而接收器可能包括處理器電路210和記憶體單元220。
處理器電路110及/或210可能使用任何處理 器或邏輯裝置來實作，諸如複雜指令集電腦(CISC)微處理器、精簡指令集計算(RISC)微處理器、超長指令字(VLIW)微處理器、x86指令集相容處理器、實作指令集之組合的處理器、如雙核處理器或雙核行動處理器的多核處理器、或任何其它微處理器或中央處理單元(CPU)。處理器電路110及/或210也可能被實作成專用處理器，如控制器、微控制器、嵌入式處理器、晶片多處理器(CMP)、協處理器、數位信號處理器(DSP)、網路處理器、媒體處理器、輸入/輸出(I/O)處理器、媒體存取控制(MAC)處理器、無線電基頻處理器、專用積體電路(ASIC)、現場可編程閘陣列(FPGA)、可編程邏輯裝置(PLD)、等等。在一實施例中，例如，處理器電路110及/或210可能被實作成通用處理器，諸如由加利福尼亞州聖克拉拉的英特爾公司製造的處理器。實例不限於此上下文。
在各種實施例中，處理器電路110及/或處理器電路210可能包含或被佈置以分別與記憶體單元120及/或220通訊地耦接。記憶體單元120及/或220可能使用能夠儲存資料的任何機器可讀或電腦可讀媒體來實作，包括揮發性和非揮發性記憶體兩者。例如，記憶體單元120及/或220可能包括唯讀記憶體(ROM)、隨機存取記憶體(RAM)、動態RAM(DRAM)、雙倍資料率DRAM(DDRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM)、可編程ROM(PROM)、可抹除可編程ROM (EPROM)、電性可抹除可編程ROM(EEPROM)、快閃記憶體、如鐵電聚合物記憶體的聚合物記憶體、雙向記憶體、相變或鐵電記憶體、矽-氧化矽-氮化矽-氧化矽-矽(SONOS)記憶體、磁性或光學卡、或適於儲存資訊的任何其它類型的媒體。
值得注意的是，記憶體單元120及/或220的一些部分或全部可能被分別包括在與處理器電路110及/或210相同的積體電路上。替代地，記憶體單元120及/或220的一些部分或全部可能設置在於處理器電路110及/或210之積體電路外部的積體電路或其他介質(例如硬碟機)上。雖然記憶體單元120及220被包含在設備100及/或200內或作為設備100及/或200的一部分，但記憶體單元120及/或220可能在各自設備100和200的外部。實例不限於此上下文。
第2、3A-3B、4A-4B、和5-6圖繪示可能實作以提供FEC用於顯示埠符號流的顯示埠符號流和FEC方案。特別地，這些圖式繪示可能透過互連300傳送以提供FEC用於顯示埠符號流(如完全形成的(例如，編碼的、加密的、加擾的、或之類)顯示埠符號流)的資訊元件。例如，傳送器100和接收器200可能經由互連300(例如，藉由接收、編碼、解碼、產生、交錯、等等)通訊在這些圖式中描繪之資訊元件內指示的符號和位元。一般來說，第2圖描繪包括顯示埠符號流410之指示的資訊元件400；第3A-3B圖分別描繪資訊元件401和402，各 包括顯示埠符號流410的部分之指示；第4A-4B圖分別描繪資訊元件403和404，各包括對應於顯示埠符號流410之(例如，第3A-3B圖中所描繪的)其中一個部分的同位符號440-a(其中「a」是正整數)之指示；第5圖描繪包括交錯和編碼為顯示埠符號的同位符號440-a之指示的資訊元件500；以及第6圖描繪包括顯示埠符號流410和交錯和編碼的同位符號之指示的資訊元件600。
應當理解在一些實例中，符號可能連續地位於資訊元件中。再者，重要的是注意，這些圖式描繪對透過單通道或單鏈路顯示埠介面傳送的符號流實作FEC。然而，實例不限於這些上下文。
更具體地參照第2圖，繪示資訊元件400。資訊元件400可能對應於完全形成的顯示埠符號流410。例如，資訊元件可能包括多組k-8b10b編碼符號的指示。對於一些實例，可能加密及/或加擾該等符號以保護傳輸。應當理解顯示埠符號流410可能包括任何數量的k符號(例如，8b10b編碼線鏈路(LL)符號)。然而，為了說明和清楚的目的，符號流410被描繪包括2k個符號。特別地，符號流410可能包括符號420-bk，其中「b」和「k」是正整數。例如，此些圖式描繪包括同位符號420-11至420-1k和420-21至420-2k的符號流420。
藉由一些實例，傳送器100可能接收符號流410。在一些實例中，傳送器100可能產生符號流410。更具體地參照第3A-3B圖，傳送器100可能將符號流分成 FEC區塊430-b，其中「b」是正整數。具體地，傳送器100可能將符號流分成k個符號的FEC區塊。在一些實例中，傳送器可能將符號流分成偶數和奇數符號。換句話說，傳送器可能交錯來自符號流410中的k個符號集的符號以形成FEC區塊430-b。第3A圖繪示用以包括FEC區塊430-1之指示的資訊元件401。FEC區塊430-1可能包括來自符號流410的偶數符號。特別地，FEC區塊430-1可能包括符號420-bk，其中「k」是正偶數整數。同樣地，第3B圖繪示用以包括FEC區塊430-2之指示的資訊元件402。FEC區塊430-2可能包括來自符號流410的奇數符號。特別地，FEC區塊430-2可能包括符號420-bk，其中「k」是正奇數整數。
更具體地參照第4A-4B圖，傳送器100可能為每個FEC區塊430-b產生同位符號440-c，其中「c」是正整數。具體地，傳送器100可能基於一或多個前向錯誤更正方案來編碼FEC符號。一般來說，傳送器100可能基於RS錯誤更正方案、漢明錯誤更正方案、或之類來產生FEC符號。如所示，第4A圖繪示用以包括FEC同位符號440-1之指示的資訊元件403。FEC同位符號440-1可能從FEC區塊430-1產生。在一些實例中，FEC同位符號440-1可能從來自FEC區塊430-1中的k個符號的RS(n,k)錯誤更正碼產生。因此，FEC同位符號440-1可能包括個別同位符號442-11至442-1n，其中「n」是對應於用於FEC區塊430-1中的k個符號之RS(n,k)錯誤更正 方案的正整數。同樣地，第4B圖繪示用以包括FEC同位符號440-2之指示的資訊元件404。FEC同位符號440-2可能從FEC區塊430-2產生。在一些實例中，FEC同位符號440-2可能從來自FEC區塊430-2中的k個符號的RS(n,k)錯誤更正碼產生。因此，FEC同位符號440-1可能包括個別同位符號442-21至442-2n，其中「n」是對應於用於FEC區塊430-2中的k個符號之RS(n,k)錯誤更正方案的正整數。
更具體地參照第5圖，傳送器100可能交錯及/或編碼用於每個FEC區塊440-c的同位符號。如所示，資訊元件500可能包括對應於同位符號442-cn的同位位元之指示，其被交錯以形成用於顯示埠符號流410的一組同位位元450。注意傳送器100能交錯同位符號442-cn以形成同位位元450的集合以增加突發錯誤更正率。藉由一些實例，FEC同位符號440-cn被轉成位元組並被編碼(例如，基於8b10b編碼、或之類)用於透過介面300傳輸。
更具體地參照第6圖，傳送器100可能形成資訊元件600以包括顯示埠符號流410和FEC錯誤更正同位位元450的指示。因此，傳送器100可能透過介面300發送及/或傳送資訊元件600，包括顯示埠符號流410和FEC錯誤更正同位位元450以為符號流提供錯誤偵測和更正。在一些實例中，資訊元件600可能對應於第1圖中描繪的資訊元件301。
第7A-7B、8A-8B、9A-9B、10A-10B、和11A-11B圖繪示符號流和可能實作以提供用於雙鏈路符號流的FEC之FEC方案。具體地，這些圖式繪示可能透過互連300傳輸以提供FEC用於雙鏈路符號流(例如完全形成的(例如，編碼的、加密的、加擾的、或之類)多鏈路顯示埠符號流)的資訊元件。例如，傳送器100和接收器200可能經由互連300(例如，藉由接收、編碼、解碼、產生、交錯、等等)通訊在這些圖式中描繪之資訊元件內指示的符號和位元。值得注意的是，如本文所使用，雙鏈路旨在暗示高速互連(或介面)以傳送多個信號並且能對應於各種雙模或雙鏈路顯示流。例如，如本文所使用的雙鏈路會是雙模式DisplayPort或DisplayPort++。
一般來說，第7A-7B圖分別描繪資訊元件701和702，包括對應於雙鏈路互連之顯示埠符號流710-1和710-2的指示；第8A-8B圖分別描繪資訊元件801和802，各包括顯示埠符號流710-1和710-2之(例如，第7A-7B圖中描繪的)部分的指示；第9A-9B圖分別描繪資訊元件901和902，各包括對應於顯示埠符號流710-1和710-2之其中一個部分的同位符號740-a之指示；第10A-10B圖分別描繪資訊元件1001和1002，包括交錯和編碼為顯示埠符號的同位符號740-a之指示；及第11A-11B圖分別描繪資訊元件1101和1102，包括顯示埠符號流710-1和710-2以及交錯和編碼的同位符號之指示。
應當理解在一些實例中，符號可能連續地位 於資訊元件中。再者，重要的是注意，這些圖式描繪對透過雙通道或雙鏈路顯示埠介面傳送的顯示埠符號流實作FEC。然而，實例不限於這些上下文。
更具體地參照第7A-7B圖，繪示資訊元件701和702。資訊元件701和702可能對應於用於雙鏈路顯示埠互連的完全形成的顯示埠符號流。特別地，描繪符號流710-1和710-2。例如，資訊元件可能各包括一或多組k-8b10b編碼符號的指示。對於一些實例，可能加密及/或加擾該等符號以保護傳輸。應當理解顯示埠符號流710-1和710-2可能包括任何數量的k符號(例如，8b10b編碼線鏈路(LL)符號)。然而，為了說明和清楚的目的，符號流710-1和710-2之各者被描繪包括k個符號。特別地，符號流710-1可能包括符號720-1k；而符號流710-2可能包括符號720-2k。
藉由一些實例，傳送器100可能接收符號流710-1和710-2。在一些實例中，傳送器100可能產生符號流710-1和710-2。更具體地參照第8A-8B圖，傳送器100可能將符號流分成FEC區塊730-b，其中「b」是正整數。具體地，傳送器100可能將符號流分成k個符號的FEC區塊。在一些實例中，傳送器可能交錯來自符號流710-1和710-2的符號以形成FEC區塊730-b。如所示，第8A圖繪示用以包括FEC區塊730-1之指示的資訊元件801。FEC區塊730-1可能包括來自符號流710-1和710-2之符號的一部分。同樣地，第8B圖繪示用以包括FEC區 塊730-2之指示的資訊元件802。在一些實例中，FEC區塊730-2可能包括來自符號流710-1和710-2之符號的另一部分。
更具體地參照第9A-9B圖，傳送器100可能為每個FEC區塊730-b產生同位符號740-c，其中「c」是正整數。具體地，傳送器100可能基於一或多個前向錯誤更正方案來編碼FEC符號。一般來說，傳送器100可能基於RS錯誤更正方案、漢明錯誤更正方案、或之類來產生FEC符號。如所示，第9A圖繪示用以包括FEC同位符號740-1之指示的資訊元件901。FEC同位符號740-1可能從FEC區塊730-1產生。在一些實例中，FEC同位符號可能從來自FEC區塊730-1中的k個符號的RS(n,k)錯誤更正碼產生。因此，FEC同位符號740-1可能包括個別同位符號742-11至742-1n，其中「n」是對應於用於FEC區塊730-1中的k個符號之RS(n,k)錯誤更正方案的正整數。同樣地，第9B圖繪示用以包括FEC同位符號740-2之指示的資訊元件902。FEC同位符號740-2可能從FEC區塊730-2產生。在一些實例中，FEC同位符號可能從來自FEC區塊730-2中的k個符號的RS(n,k)錯誤更正碼產生。因此，FEC同位符號740-1可能包括各個同位符號742-21至742-2n，其中「n」是對應於用於FEC區塊730-2中的k個符號之RS(n,k)錯誤更正方案的正整數。
更具體地參照第10A-10B圖，傳送器100可 能交錯及/或編碼來自每個FEC區塊740-c的同位符號以形成同位位元750-c。如所示，資訊元件1001和1002可能各包括對應於同位符號742-cn之其一者的同位位元之指示，其被交錯以形成用於顯示埠符號流710-1和710-2的一組同位位元。注意可能如所述地交錯同位符號以增加突發錯誤更正率。藉由一些實例，FEC同位符號740-cn被轉成位元組並被編碼(例如，基於8b10b編碼、或之類)用於透過介面300傳輸。
更具體地參照第11A-11B圖，傳送器100可能分別形成資訊元件1101和1102以包括具有錯誤更正的符號流760-1和760-2。特別地，資訊元件1101和1102包括顯示埠符號流710-1和710-2和FEC錯誤更正同位位元750-1和750-2的指示。因此，傳送器100可能透過介面300發送及/或傳送顯示埠符號流710-1和710-2連同FEC錯誤更正同位位元750-1和750-2以為符號流提供錯誤偵測和更正用於雙鏈路顯示埠配置。
第12圖繪示根據本揭露佈置之FEC傳輸技術1200的流程圖。技術1200可能由系統100實作以為經由互連300傳送的顯示埠符號流提供FEC。特別地，傳送器100和接收器200可能實作技術1200。技術1200可能在圓圈12.1開始。在圓圈12.1，傳送器100可能接收及/或產生包括高速互連符號流之指示的資訊元件。例如，傳送器100可能產生包括符號流410的資訊元件400。作為另一實例，傳送器100會分別產生包括符號流710-1和710- 2的資訊元件701和702。
繼續到圓圈12.2，傳送器100會將符號流(或多個流)分成FEC區塊。更具體地，傳送器100會將來自(一或多)符號流的符號交錯到FEC區塊中。例如，傳送器100會交錯符號420-bk以形成FEC區塊430-b，其中每個FEC區塊430-b包括符號420-bk之其一者。作為另一實例，傳送器100會交錯符號720-1k和720-2k以形成FEC區塊730-1和730-2，其中每個FEC區塊包括符號720-1k和720-2k之其一者。
繼續到圓圈12.3，傳送器100可能從FEC區塊產生FEC同位符號。具體地，傳送器100可能為每個FEC區塊產生一組同位符號。例如，傳送器100可能產生用於FEC區塊430-1的同位符號440-1(例如，包括符號442-1n)和用於FEC區塊430-2的同位符號440-2(例如，包括符號442-2n)。作為另一實例，傳送器100可能產生用於FEC區塊730-1的同位符號740-1(例如，包括符號742-1n)和用於FEC區塊730-2的同位符號740-2(例如，包括符號742-2n)。
繼續到圓圈12.4，傳送器100可能從FEC同位符號產生FEC同位位元。更具體地，傳送器100會將符號轉成位元組、編碼符號或之類以基於同位符號產生FEC同位位元。例如，傳送器100會基於同位符號440-1和440-2的符號442-bn產生同位位元450(例如，經由轉換、編碼、及/或之類)。作為另一實例，傳送器100會 基於同位符號740-1和740-2的符號742-1n和742-2n來產生同位位元750-1和750-2(例如，經由轉換、編碼、及/或之類)。
繼續到圓圈12.5，傳送器100可能產生資訊元件以包括符號流和FEC同位位元的指示。例如，傳送器100會產生包括同位位元450和符號流410之指示的資訊元件600。作為另一實例，傳送器100可產生包括同位位元750-1/符號流710-1和同位位元750-2/符號流710-2之指示的資訊元件1101和1102。再者，在圓圈12.5處，傳送器100會經由互連300向接收器200發送所產生的資訊元件(例如，600、1101和1102、或之類)以提供用於顯示埠符號流的FEC。
繼續到方塊12.6，接收器200可能接收資訊元件以包括顯示埠符號流和FEC同位位元的指示。更具體地，在圓圈12.6，接收器200會接收在圓圈12.5由傳送器100傳送的資訊元件。例如，接收器會經由互連接收資訊元件600或資訊元件1101和1102。
繼續到方塊12.7，接收器可能使用FEC同位位元來解碼符號流並偵測及/或更正符號流中的錯誤。更具體地，接收器200會基於同位位元來解碼符號以更正傳輸中的錯誤。例如，接收器200會基於同位位元450來解碼及/或更正符號420-bk。作為另一實例，接收器200會基於同位位元750-1來解碼及/或更正符號720-1k和基於同位位元750-2來解碼及/或更正符號720-2k。
第13圖繪示裝置1300的方塊圖。一般來說，裝置1300可能配置以使用本揭露的FEC技術(例如，技術1200)經由高速序列互連進行通訊。在一些實例中，裝置1300可能由傳送器100實作。裝置可能包括處理器電路1310(例如，處理器電路110或之類)和記憶體單元1320(例如，記憶體單元120或之類)。另外，裝置1300可能包括FEC元件1330。FEC元件1330可能實作為處理器電路的邏輯及/或特徵及/或作為儲存在記憶體單元中並且可被處理器電路執行的指令。
FEC元件1330可能包括FEC區塊產生器1332、FEC同位符號產生器1334、FEC同位位元組交錯和編碼(PBIE)元件1336、和FEC可更正符號流產生器(CSSG)1338。
FEC區塊產生器1332可能包含用以使裝置1300產生及/或接收符號流410並從符號流410產生FEC區塊430-1和430-2的邏輯、電路、及/或指令(例如，能夠被處理器電路1310執行的指令)。
FEC同位符號產生器1334可能包含邏輯、電路、及/或指令(例如，能夠被處理器電路1310執行的指令)以使裝置1300從FEC區塊430-1和430-2產生同位符號440-1和440-2。對於一些實例，FEC同位符號產生器1334可能包括多個產生器或可能提供可能從FEC區塊430-1和430-2同時產生同位符號440-1和440-2之各者。特別地，多個FEC產生器1334可用以對交錯的符號 進行FEC。例如，一個編碼器可能處理偶數符號，而另一個編碼器處理奇數符號。這樣，輸入符號可能流出到鏈路上，同時它們也被轉成FEC符號並饋送到適當的FEC編碼器中，從而消除對來自符號流之符號的儲存和緩衝之需要。
FEC PBIEC 1336可能包含用以使裝置1300產生同位位元450的邏輯、電路、及/或指令(例如，能夠被處理器電路1310執行的指令)。特別地，FEC PBIEC 1336可能將同位符號轉成位元組並可能基於8b10b編碼來編碼它們以形成同位位元450。
FEC CSSG 1338可能包括邏輯、電路、及/或指令(例如，能夠被處理器電路1310執行的指令)以使裝置1300產生資訊元件600以包括FEC可更正符號流(例如，符號流410和同位位元450、或之類)。
第14圖繪示裝置1400的方塊圖。一般來說，裝置1400可能配置以使用本揭露的FEC技術(例如，技術1200)經由高速序列互連進行通訊。在一些實例中，裝置1400可能由傳送器100實作。裝置可能包括處理器電路1410(例如，處理器電路110或之類)和記憶體單元1420(例如，記憶體單元120或之類)。另外，裝置1400可能包括FEC元件1430。FEC元件1430可能實作為處理器電路的邏輯及/或特徵及/或作為儲存在記憶體單元中並且可被處理器電路執行的指令。
FEC元件1430可能包括FEC區塊產生器 (BG)1432-1和1432-2、FEC同位符號產生器(PSG)1434-1和1434-2、FEC同位位元組交錯元件(PBIC)1436、FEC同位位元組編碼元件(PBEC)1437-1和1437-2、和FEC可更正符號流產生器(CSSG)1438-1和1438-2。
FEC區塊產生器1432-1和1432-2可能包含用以使裝置1400產生及/或接收符號流710-1和710-2並從符號流產生FEC區塊730-1和730-2的邏輯、電路、及/或指令(例如，能夠被處理器電路1410執行的指令)。
FEC同位符號產生器1434-1和1434-2可能包含邏輯、電路、及/或指令(例如，能夠被處理器電路1410執行的指令)以使裝置1400從FEC區塊730-1和730-2產生同位符號740-1和740-2。
FEC PBIC 1336可能包含用以使裝置1400如關於第10A-10B圖所述地交錯FEC符號的邏輯、電路、及/或指令(例如，能夠被處理器電路1410執行的指令)。特別地，FEC PBIC 1336可能交錯同位符號並傳送交錯的符號至FEC PBEC 1437-1和1437-2用於編碼。FEC PBEC 1437-1和1437-2可能將交錯的同位符號轉成位元組並可能基於8b10b編碼來編碼它們以形成同位位元750-1和750-2。
FEC CSSG 1438-1和1438-2可能包含邏輯、電路、及/或指令(例如，能夠被處理器電路1410執行的指令)以使裝置1400產生資訊元件1101和1102以包括 FEC可更正符號流760-1和760-2(例如，符號流710-1和710-2和同位位元750-1和750-2、或之類)。
第15圖繪示儲存媒體2000的實施例。儲存媒體2000可能包含一製品。在一些實例中，儲存媒體2000可能包括任何非暫態電腦可讀儲存媒體或機器可讀媒體，如光學、磁性或半導體儲存器。儲存媒體2000可能儲存各種類型之電腦可執行指令(例如，2002)。例如，儲存媒體2000可能儲存各種類型之電腦可執行指令以實作技術1200。
電腦可讀儲存或機器可讀儲存媒體之實例可能包括能夠儲存電子資料的任何暫態媒體，包括揮發性記憶體或非揮發性記憶體、可移除或不可移除記憶體、可抹除或不可抹除記憶體、可寫入或可複寫記憶體、等等。電腦可執行指令之實例可能包括任何適當類型的碼，如原始碼、編譯碼、解譯碼、可執行碼、靜態碼、動態碼、物件導向碼、虛擬碼、等等。實施例並不限於此上下文。
第16圖繪示裝置3000之實施例，其可能實作第1圖之設備100或200、或其任何部分、或第13-14圖之裝置1300或1400、或其任何部分之一或更多者。如此圖中所示，裝置3000可包括儲存媒體3024。儲存媒體3024可能包含任何非暫態電腦可讀儲存媒體或機器可讀儲存媒體，諸如光學、磁性或半導體儲存媒體。在各種實施例中，儲存媒體3024可能包含一製品。在一些實施例中，儲存媒體3024可能儲存電腦可執行指令(如電腦可 執行指令)以實作關於傳送器100、接收器200、裝置1300、裝置1400、及/或儲存媒體2000描述的一或多個操作。電腦可讀儲存媒體或機器可讀儲存媒體之實例可能包括能夠儲存電子資料的任何暫態媒體，包括揮發性記憶體或非揮發性記憶體、可移除或不可移除記憶體、可抹除或不可抹除記憶體、可寫入或可複寫記憶體、等等。電腦可執行指令之實例可能包括任何適當類型的碼，如原始碼、編譯碼、解譯碼、可執行碼、靜態碼、動態碼、物件導向碼、虛擬碼、等等。實施例並不限於此上下文。
在各種實施例中，裝置3000可能包含邏輯電路3026。邏輯電路3026可能包括實體電路以進行用於傳送器100、接收器200、裝置1300、及/或裝置1400所述的操作。在一些實例中，邏輯電路3026可能實作用以進行技術1200的邏輯。如此圖所示，裝置3000可能包括通訊介面3002、電路3004、及計算平台3028，雖然實施例並不限於此配置。
裝置3000可能實作用於在單一計算實體(如整體在單一裝置內)中之設備100、200、1300、及/或1400、儲存媒體3024、及/或邏輯電路3026之一或更多者的結構及/或操作之一些或所有者。替代地，裝置3000可能分散部分之用於設備100、200、1300及/或1400、儲存媒體3024、及/或邏輯電路3026之一或更多者的結構及/或操作跨使用分散式系統架構(如客戶-伺服架構、3層架構、N層架構、緊密耦合或叢集架構、點對點架構、主從 架構、共享資料庫架構、及其他類型之分散式系統)之多個計算實體。實施例並不限於此上下文。
在各種實施例中，通訊介面3002可能包括適用於根據一或多個通訊標準協定(如無限行動寬頻技術)透過一或多個有線或無線介面傳送及/或接收通訊訊息的元件或元件組合。例如，各種實施例可能涉及根據一或更多第三代合作夥伴計畫(3GPP)、3GPP長程演進(LTE)、及/或3GPP LTE先進(LTE-A)技術及/或標準(包括其修訂、後續及變化)之在一或更多無線連線上藉由通訊介面3002傳輸及/或接收。各種實施例可能額外地或另外地涉及根據一或更多行動通訊全球系統(GSM)/GSM演進增強資料率(EDGE)、全球行動電信系統(UMTS)/高速封包存取(HSPA)、及/或具有通用封包無線電服務(GPRS)之GSM系統(GSM/GPRS)技術及/或標準(包括其修訂、後續及變化)之傳輸。
無線行動寬頻技術及/或標準的實例可能也包括但不限於電機電子工程師學會(IEEE)802.16無線寬頻標準(如IEEE 802.16m及/或802.16p)、國際行動電信先進(IMT-ADV)、全球互通微波存取(WiMAX)及/或WiMAX II、分碼多工存取(CDMA)2000(例如，CDMA2000 1xRTT、CDMA2000 EV-DO、CDMA EV-DV、等等)、高效能都會網路(HIPERMAN)、無線寬頻(線路)、高速下行鏈路封包存取(HSDPA)、高速正交分頻多工(OFDM)封包存取(HSOPA)、高速上行鏈路封包 存取(HSUPA)技術及/或標準(包括其修訂、後續及變化)之任意者。
一些實施例可能額外地或另外地涉及根據其他無線通訊技術及/或標準的無線通訊。可能在各種實施例中使用之其他無線通訊技術及/或標準的實例可能包括但不限於其他IEEE無線通訊標準(如IEEE 802.11、IEEE 802.11a、IEEE 802.11b、IEEE 802.11g、IEEE 802.11n、IEEE 802.11u、IEEE 802.11ac、IEEE 802.11ad、IEEE 802.11af、及/或IEEE 802.11ah標準)、由IEEE 802.11高效WLAN(HEW)研究組開發的高效Wi-Fi標準、Wi-Fi聯盟(WFA)無線通訊標準(如Wi-Fi、Wi-Fi直連、Wi-Fi直連服務、無線Gigabit(WiGig)、WiGig視訊延伸(WDE)、WiGig匯流排延伸(WBE)、WiGig序列延伸(WSE)標準及/或由WFA鄰近感知網路(NAN)工作組開發的標準)、機器型通訊(MTC)標準(如實作在3GPP技術報告(TR)23.887、3GPP技術說明書(TS)22.368、及/或3GPP TS 23.682中的標準)、及/或如由NFC論壇開發之標準的進場通訊(NFC)標準，包括上述之任一者的任何修訂、後續、及/或變化。實施例並不限於這些實例。
除了透過一或更多無線連線傳輸及/或接收，各種實施例可能涉及透過一或更多有線通訊媒體之在一或更多有線連線上藉由通訊介面3002傳輸及/或接收。有線通訊媒體的實例可能包括線路、電纜、金屬導線、印刷電 路板(PCB)、背板、交換光纖、半導體材料、雙絞線、同軸電纜、光纖技術、等等。實施例並不限於此上下文中。
作為實例，通訊介面3002可能是具有一或更多RF收發器的無線電介面(例如，RF無線電介面)。作為RF介面，通訊介面3002可能包括適用於傳送及/或接收單載波或多載波模組信號(例如，包括互補碼鍵控(CCK)、正交分頻多工(OFDM)、及/或單載波分頻多存取(SC-FDMA)符號)的元件或元件組合，雖然實施例並不限於任何特定空中介面或模組方案。通訊介面3002可能包括例如接收器3006和傳送器3008。接收器3006和傳送器3008可一起被視為收發器並能適用於透過如上所述之無線及/或有線通訊介面來通訊。作為無線電介面，通訊介面3002可能也包括頻率合成器3010。作為無線電介面，通訊介面3002可能包括偏移控制、晶體震盪器及/或一或更多天線3011-f。在另一實施例中，作為無線電介面，通訊介面3002可能依所需地使用外部壓控震盪器(VCO)、表面聲波濾波器、中頻(IF)濾波器及/或RF濾波器。由於各種可能的RF介面設計，因而省略其多餘敘述。
電路3004可能與通訊介面3002通訊以處理、接收及/或傳送信號。電路3004可能包括類比數位轉換器(ADC)3012和數位類比轉換器(DAC)3014。在實作為無線電介面的通訊介面3002之一些實施例中， ADC 3012可用於下轉換接收的信號，且DAC 3014可用於上轉換信號用於傳輸。電路3004可能包括基頻或實體層(PHY)處理電路3016用於各別接收/傳送信號的PHY連結層處理。電路3004可能包括例如媒體存取控制(MAC)處理電路3018用於MAC/資料連結層處理。電路3004可能包括記憶體控制器3020用於例如經由一或更多介面3022來與MAC處理電路3018及/或計算平台3028通訊。
在一些實施例中，PHY處理電路3016可能包括幀建構及/或偵測模組，與如緩衝器記憶體的額外電路合併以建構及/或解構通訊幀。替代地或此外，MAC處理電路3018可能共享處理某個這些功能或進行獨立於PHY處理電路3016的這些處理。在一些實施例中，MAC及PHY處理可能整合進單一電路中。
計算平台3028可能對裝置3000提供計算功能。如所示，計算平台3028可能包括處理元件3030。除了或替代電路3004，裝置3000可能使用處理元件3030來執行用於設備100、200、及/或800、儲存媒體3024、邏輯電路3026之一或更多者的處理操作或邏輯。
處理元件3030(及/或PHY 3016及/或MAC 3018)可能包含各種硬體元件、軟體元件、或兩者之組合。硬體元件之實例可能包括裝置、邏輯裝置、元件、處理器、微處理器、電路、處理器電路、電路元件(例如，電晶體、電阻器、電容器、電感器、等等)、積體電路、 專用積體電路(ASIC)、可編程邏輯裝置(PLD)、數位信號處理器(DSP)、場效可編程閘陣列(FPGA)、記憶體單元、邏輯閘、暫存器、半導體裝置、晶片、微晶片、晶片組、等等。軟體元件之實例可能包括軟體元件、程式、應用、電腦程式、應用程式、系統程式、軟體開發程式、機器程式、作業系統軟體、中間軟件、韌體、軟體模組、常式、子常式、函式、方法、程序、軟體介面、應用程式介面(API)、指令集、計算碼、電腦碼、碼段、電腦碼段、字、值、符號、或以上之任何組合。判定實施例是否使用硬體元件及/或軟體元件實作可能依照任何數量的因素來改變，如希望的計算率、功率層級、熱容限、處理週期預算、輸入資料率、輸出資料率、記憶體資源、資料匯流排速度及其他設計或效能限制，如給定實作所需。
計算平台3028可能更包括其他平台元件3032。其他平台元件3032包括常見計算元件，如一或更多處理器、多核心處理器、協處理器、記憶體單元、晶片組、控制器、周邊裝置、介面、震盪器、時序裝置、視頻卡、音頻卡、多媒體輸入/輸出(I/O)元件(例如，數位顯示器)、電力供應、等等。記憶體單元之實例可能包括但不限於以一或更多更高速度記憶體單元為形式的各種類型之電腦可讀及機器可讀儲存媒體，如唯讀記憶體(ROM)、隨機存取記憶體(RAM)、動態RAM(DRAM)、雙倍資料率DRAM(DDRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM)、可編程ROM (PROM)、可抹除可編程ROM(EPROM)、電子可抹除可編程ROM(EEPROM)、快閃記憶體、聚合物記憶體(如鐵電聚合物記憶體)、雙向記憶體、相變或鐵電記憶體、矽-氧化矽-氮化矽-氧化矽-矽(SONOS)記憶體、磁性或光學卡、一系列之裝置(如獨立磁碟備援陣列(RAID)驅動器)、固態記憶體裝置(例如，USB記憶體、固態硬碟(SSD))及適用於儲存資訊的任何其他類型之儲存媒體)。
裝置3000可能是例如超行動裝置、行動裝置、固定裝置、機器對機器(M2M)裝置、個人數位助理(PDA)、行動計算裝置、智慧型電話、電話、數位電話、蜂巢式電話、數位相機或攝像機、使用者設備、電子書閱讀器、耳機、單向呼叫器、雙向呼叫器、發訊息裝置、電腦、個人電腦(PC)、桌上型電腦、膝上型電腦、筆記型電腦、小筆電、手持電腦、平板電腦、伺服器、伺服器陣列或伺服器場、網站伺服器、網路伺服器、網際網路伺服器、工作站、迷你電腦、大型電腦、超級電腦、網路設備、網站設備、分散式計算系統、多處理器系統、處理器為基系統、消費性電子、可編程消費性電子、遊戲裝置、顯示器、電視、數位電視、機上盒、無線存取點、基地台、節點B、eNB、PDN-GW、TWAG、eDPG、用戶站、行動用戶中心、無線電網路控制器、路由器、集線器、閘道、橋接器、交換器、機器、或以上之組合。藉此，在裝置3000的各種實施例中可能包括或省略本文所 述之裝置3000的功能及/或特定配置，如適當地所需。
可能使用單輸入單輸出(SISO)架構來實作裝置3000的實施例。然而，某些實作可能包括多個天線(例如，天線3011-f)用於使用用於波束形成或空間分割多重存取(SDMA)的適當天線技術及/或使用MIMO通訊技術的傳輸及/或接收。
可能使用離散電路、專用積體電路(ASIC)、邏輯閘及/或單晶片架構之任意組合來實作裝置3000的元件及特徵。此外，可能使用微控制器、可編程邏輯陣列及/或微處理器或上述適當的任何組合來實作裝置3000的特徵。請注意硬體、韌體及/或軟體元件可能於本文全體地或獨立地稱為「邏輯」或「電路」。
應了解第8圖之方塊圖中所示的示範裝置3000可能表示許多可能實作的一個功能敘述實例。藉此，附圖中所示的方塊功能之分開、省略或包括不意味著在實施例中必定分開、省略、或包括用於實作這些功能的硬體元件、電路、軟體及/或元件。
第17圖繪示包括計算裝置4100的示範系統4000。系統可能是系統100的示範實作。另外，計算裝置4100可能是裝置100、裝置200、裝置1300、及/或裝置4100的示範實作。作為實例，計算裝置4100可以是行動電話、智慧型電話、平板電腦、筆記型電腦、小筆電、或纖薄行動電腦、或其他手持裝置。計算裝置4100被描繪為經由互連4130可操作地和/或通訊地耦接到周邊裝置 4111-4116和顯示器4120。
周邊裝置4111-4116可能是各種計算裝置中的任何一種，諸如例如資料儲存裝置、媒體存取裝置(例如，CD驅動器或之類)、互連集線器、網路介面卡、或之類。計算裝置4100可能經由互連4130可操作地連接到周邊裝置4111-4116。具體地，計算裝置4100可能配置以經由互連4130與周邊裝置通訊(例如，傳送資料流、音頻流、及/或視頻流、或之類)，如上所述。例如，計算裝置可能實作關於第12圖描述的技術1200。
顯示器4120的實例可能包括電視、監視器、投影機、和電腦螢幕。在一實施例中，例如，顯示器4120可能由液晶顯示器(LCD)、發光二極管(LED)或其他類型的適當視訊介面來實作。顯示器4120可能包含例如觸控顯示螢幕(「觸控螢幕」)。在一些實作中，顯示器4120可能包含一或多個包括嵌入式電晶體的薄膜電晶體(TFT)LCD。顯示器可能經由互連4140可操作地耦接到其中一個周邊裝置。在一些實例中，互連4130和4140可能是不同的(例如，Thunderbolt和DisplayPort。)。在一些實例中，互連4130和4140可能是相同的。然而，實施例不限於這些實例。
在一些實例中，一或多個周邊裝置可能配置以如本文所述地接收資料流，並且還如本文所述地傳送資料流。另外，周邊裝置可能配置以經由第一互連接收資料流並經由第二互連傳送資料流。例如，周邊裝置4116被 描繪經由互連4130與計算裝置4100通訊並經由互連4140與顯示器4120通訊。這可能藉由例如利用互連4130的通道4150(例如，PCI-E通道、或之類)用於位元流(例如，資料)的一部分和互連4140的另一通道4160(例如，顯示埠通道、或之類)用於位元流的另一部分(例如，顯示資料)來促進。
可能使用硬體元件、軟體元件、或兩者之組合來實作各種實施例。硬體元件之實例可能包括處理器、微處理器、電路、電路元件(例如，電晶體、電阻器、電容器、電感器、等等)、積體電路、專用積體電路(ASIC)、可編程邏輯裝置(PLD)、數位信號處理器(DSP)、場效可編程閘陣列(FPGA)、邏輯閘、暫存器、半導體裝置、晶片、微晶片、晶片組、等等。軟體之實例可能包括軟體元件、程式、應用、電腦程式、應用程式、系統程式、機器程式、作業系統軟體、中間軟件、韌體、軟體模組、常式、子常式、函式、方法、程序、軟體介面、應用程式介面(API)、指令集、計算碼、電腦碼、碼段、電腦碼段、字、值、符號、或以上之任何組合。判定實施例是否使用硬體元件及/或軟體元件實作可能依照任何數量的因素來改變，如希望的計算率、功率層級、熱容限、處理週期預算、輸入資料率、輸出資料率、記憶體資源、資料匯流排速度及其他設計或效能限制。
至少一實施例之一或更多態樣可能藉由儲存在機器可讀媒體上之代表指令來實作，其表示在處理器內 的各種邏輯，當指令被機器讀取時使機器製造邏輯以進行本文所述的技術。這樣的表現，稱為「IP核心」，可能儲存在有形的機器可讀媒體上並供應給各種顧客或製造廠來下載至實際產生邏輯的製造機器或處理器中。一些實施例可能例如使用可能儲存指令或一組指令的機器可讀媒體或物件來實作，若指令被機器執行，則可能使機器進行依照實施例的方法及/或操作。這樣的機器可能包括例如任何適當處理平台、計算平台、計算裝置、處理裝置、計算系統、處理系統、電腦、處理器、或之類，且可能使用硬體及/或軟體之任何適當組合來實作。機器可讀媒體或物件可能包括例如任何適當類型的記憶體單元、記憶體裝置、記憶體物件、記憶體媒體、儲存裝置、儲存物件、儲存媒體及/或儲存單元，例如，記憶體、可移除或不可移除媒體、可抹除或不可抹除媒體、可寫入或可複寫媒體、數位或類比媒體、硬碟、軟碟、唯讀光碟機(CD-ROM)、可記錄光碟(CD-R)、可覆寫光碟(CD-RW)、光碟、磁性媒體、磁光學媒體、可移除記憶體卡或磁碟、各種類型的數位多功能影音光碟(DVD)、磁帶、卡式磁帶、或之類。指令可能包括任何適當類型的碼，如原始碼、編譯碼、解譯碼、可執行碼、靜態碼、動態碼、加密碼、等等，使用任何適當的高階、低階、物件導向、虛擬、編譯及/或解譯程式語言來實作。
下列實例關於本文揭露之技術的額外實例。
實例1：一種設備，包含：處理器電路；及前 向錯誤更正(FEC)元件，可由處理器電路執行，FEC元件用以：接收具有複數個符號的高速互連符號流；部分基於符號流的複數個符號來判定FEC同位位元；基於複數個符號和FEC同位位元來產生FEC可更正符號流。
實例2：實例1的設備，其中高速互連係顯示埠互連。
實例3：實例2的設備，FEC元件用以：從符號流的複數個符號產生第一FEC區塊和第二FEC區塊，第一FEC區塊包含複數個符號的第一子集且第二FEC區塊包含複數個符號之不同於第一子集的第二子集；及部分基於FEC區塊來判定FEC同位位元。
實例4：實例3的設備，FEC元件用以：部分基於第一FEC區塊的符號來判定第一數量的同位符號和用以部分基於第二FEC區塊的符號來判定第二數量的符號；及部分基於第一數量的同位符號和第二數量的同位符號來判定FEC同位位元。
實例5：實例4的設備，FEC元件用以編碼第一數量的同位符號和第二數量的同位符號以判定FEC同位位元。
實例6：實例5的設備，FEC元件用以產生資訊元件以包括符號流的複數個符號和FEC同位位元之指示。
實例7：實例6的設備，FEC元件用以交錯第一數量的同位符號和第二數量的同位符號以判定FEC同 位位元。
實例8：實例6的設備，包含互連元件，用以發送資訊元件至接收器以查看高速互連。
實例9：實例3的設備，顯示埠互連係雙鏈路互連，高速互連符號流係對應於雙鏈路互連之第一鏈路的第一高速互連符號流，FEC元件用以：接收對應於雙鏈路互連之第二鏈路的第二高速互連符號流；及從第一符號流和第二符號流的複數個符號產生第一FEC區塊和第二FEC區塊，第一FEC區塊包含第一符號流和第二符號流的複數個符號的第一子集且第二FEC區塊包含第一符號流和第二符號流的複數個符號之不同於第一子集的第二子集。
實例10：實例4至9之任一者的設備，FEC元件用以部分基於里德-所羅門(RS)(n,k)錯誤更正碼來產生第一數量的同位符號和第二數量的同位符號。
實例11：實例10的設備，其中RS錯誤更正碼係基於蓋洛瓦體(GF)(2m)編碼。
實例12：實例1至9之任一者的設備，其中符號流的符號包含8b10b編碼線鏈路(LL)符號。
實例13：一種機器可讀儲存媒體，包含指令，當其被互連處理器執行時使互連處理器用以：接收具有複數個符號的高速互連符號流；部分基於符號流的複數個符號來判定前向錯誤更正(FEC)同位位元；及基於複數個符號和FEC同位位元來產生FEC可更正符號流。
實例14：實例13的機器可讀儲存媒體，其中高速互連係顯示埠互連。
實例15：實例14的機器可讀儲存媒體，包含指令，當其被互連處理器執行時使互連處理器用以：從符號流的複數個符號產生第一FEC區塊和第二FEC區塊，第一FEC區塊包含複數個符號的第一子集且第二FEC區塊包含複數個符號之不同於第一子集的第二子集；及部分基於FEC區塊來判定FEC同位位元。
實例16：實例15的機器可讀儲存媒體，包含指令，當其被互連處理器執行時使互連處理器用以：部分基於第一FEC區塊的符號來判定第一數量的同位符號和用以部分基於第二FEC區塊的符號來判定第二數量的符號；及部分基於第一數量的同位符號和第二數量的同位符號來判定FEC同位位元。
實例17：實例16的機器可讀儲存媒體，包含指令，當其被互連處理器執行時使互連處理器用以編碼第一數量的同位符號和第二數量的同位符號以判定FEC同位位元。
實例18：實例17的機器可讀儲存媒體，包含指令，當其被互連處理器執行時使互連處理器用以產生資訊元件以包括符號流的複數個符號和FEC同位位元之指示。
實例19：實例18的機器可讀儲存媒體，包含指令，當其被互連處理器執行時使互連處理器用以交錯第 一數量的同位符號和第二數量的同位符號以判定FEC同位位元。
實例20：實例18的機器可讀儲存媒體，包含指令，當其被互連處理器執行時使互連處理器用以發送資訊元件至一接收器以查看高速互連。
實例21：實例15的機器可讀儲存媒體，顯示埠互連係雙鏈路互連，高速互連符號流係對應於雙鏈路互連之第一鏈路的第一高速互連符號流，該機器可讀儲存媒體包含指令，當其被互連處理器執行時使互連處理器用以：接收對應於雙鏈路互連之第二鏈路的第二高速互連符號流；及從第一符號流和第二符號流的複數個符號產生第一FEC區塊和第二FEC區塊，第一FEC區塊包含第一符號流和第二符號流的複數個符號的第一子集且第二FEC區塊包含第一符號流和第二符號流的複數個符號之不同於第一子集的第二子集。
實例22：實例16至21之任一者的機器可讀儲存媒體，包含指令，當其被互連處理器執行時使互連處理器用以部分基於里德-所羅門(RS)(n,k)錯誤更正碼來產生第一數量的同位符號和第二數量的同位符號：實例23：實例22的機器可讀儲存媒體，其中RS錯誤更正碼係基於蓋洛瓦體(GF)(2m)編碼。
實例24：實例1至21之任一者的機器可讀儲存媒體，其中符號流的符號包含8b10b編碼線鏈路(LL)符號。
實例25：一種方法，包含：經由高速互連來接收具有複數個符號的符號流；在互連處理器上部分基於符號流的複數個符號來判定前向錯誤更正(FEC)同位位元；及在互連處理器上基於複數個符號和FEC同位位元來產生FEC可更正符號流。
實例26：實例25的方法，其中高速互連係顯示埠互連。
實例27：實例26的方法，包含：從符號流的複數個符號產生第一FEC區塊和第二FEC區塊，第一FEC區塊包含複數個符號的第一子集且第二FEC區塊包含複數個符號之不同於第一子集的第二子集；及部分基於FEC區塊來判定FEC同位位元。
實例28：實例27的方法，包含：部分基於第一FEC區塊的符號來判定第一數量的同位符號和用以部分基於第二FEC區塊的符號來判定第二數量的符號；及部分基於第一數量的同位符號和第二數量的同位符號來判定FEC同位位元。
實例29：實例28的方法，包含編碼第一數量的同位符號和第二數量的同位符號以判定FEC同位位元。
實例30：實例29的方法，包含產生資訊元件以包括符號流的複數個符號和FEC同位位元之指示。
實例31：實例30的方法，包含交錯第一數量的同位符號和第二數量的同位符號以判定FEC同位位 元。
實例32：實例30的方法，包含發送資訊元件至接收器以查看高速互連。
實例33：實例27的方法，顯示埠互連係雙鏈路互連，高速互連符號流係對應於雙鏈路互連之第一鏈路的第一高速互連符號流，方法包含：接收對應於雙鏈路互連之第二鏈路的第二高速互連符號流；及從第一符號流和第二符號流的複數個符號產生第一FEC區塊和第二FEC區塊，第一FEC區塊包含第一符號流和第二符號流的複數個符號的第一子集且第二FEC區塊包含第一符號流和第二符號流的複數個符號之不同於第一子集的第二子集。
實例34：實例28至33之任一者的方法，包含部分基於里德-所羅門(RS)(n,k)錯誤更正碼來產生第一數量的同位符號和第二數量的同位符號。
實例35：實例34的方法，其中RS錯誤更正碼係基於蓋洛瓦體(GF)(2m)編碼。
實例36：實例25至33之任一者的方法，其中符號流的符號包含8b10b編碼線鏈路(LL)符號。
實例37：一種用於裝置的設備，設備包含用於進行實例25至36之任一者之方法的機構。
100:傳送器
110:處理器電路
120:記憶體單元
200:接收器
210:處理器電路
220:記憶體單元
300:互連
301:資訊元件

Claims (33)

  1. 一種用於發送器的設備，包括實體(PHY)層電路，配置用以：基於8b10b編碼方案對鏈路層符號進行編碼；對與符號流對應的符號進行交錯，以形成複數個交錯的前向錯誤更正(FEC)區塊；為該複數個交錯的FEC區塊產生複數個里德-所羅門(RS)同位符號；以及從該複數個FEC區塊與該複數個RS同位符號產生FEC符號流；其中，該PHY層電路配置用以：將出自於該FEC符號流的數個偶數符號進行交錯以形成該複數個FEC區塊中的第一個；以及將出自於該FEC符號流的該數個奇數符號進行交錯以形成該複數個FEC區塊中的第二個。
  2. 如請求項1所述的設備，該PHY層電路配置用以：將針對該第一FEC區產生的該複數個RS同位符號與針對該第二FEC區塊產生的該複數個RS同位符號進行交錯；以及用該8b10b編碼方案對該交錯的複數個RS同位符號進行編碼。
  3. 如請求項1所述的設備，該PHY層電路配置用以： 將出自於該FEC符號流的第一通道的數個奇數符號與出自於該FEC符號流的第二通道的該數個偶數符號進行交錯以形成該複數個FEC區塊中的第一個；以及將出自於該FEC符號流的該第一通道的該數個偶數符號與出自於該FEC符號流的該第二通道的該數個奇數符號進行交錯以形成該複數個FEC區塊中的第二個。
  4. 如請求項3所述的設備，該PHY層電路配置用以：將針對該第一FEC區產生的該複數個RS同位符號中的奇數個與針對該第二FEC區塊產生的該複數個RS同位符號中的偶數個進行交錯以形成第一組同位符號；將針對該第一FEC區產生的該複數個RS同位符號中的偶數個與針對該第二FEC區塊產生的該複數個RS同位符號中的奇數個進行交錯以形成第二組同位符號；以及用該8b10b編碼方案對該第一組RS同位符號與該第二組RS同位符號進行編碼。
  5. 如請求項1所述的設備，其中，基於具有2m的蓋洛瓦體(GF)的RS錯誤更正碼產生該複數個RS同位符號。
  6. 如請求項1所述的設備，其中該FEC符號流是顯示埠相容符號流。
  7. 如請求項6所述的設備，該PHY層電路配置以將該FEC符號流傳送至顯示埠接收器裝置。
  8. 一種用於接收器的設備，包括實體 (PHY)層電路，配置用以：接收前向錯誤更正(FEC)符號流，其中該FEC符號流包含複數個FEC區塊和複數個里德-所羅門(RS)同位符號；基於該複數個RS同位符號，將該複數個FEC區塊進行解交錯以形成符號流；以及基於8b10b編碼方案從該符號流中解碼出鏈路層符號；其中，該PHY層電路配置用以：將該複數個FEC區塊中的第一個解交錯成該符號流的數個偶數符號；以及將該複數個FEC區塊中的第二個解交錯成該符號流的數個奇數符號。
  9. 如請求項8所述的設備，該PHY層電路配置用以：用該8b10b編碼方案對該複數個RS同位符號進行解碼。
  10. 如請求項8所述的設備，該PHY層電路配置用以：將該複數個FEC區塊中的第一個解交錯成出自於該符號流的第一通道的數個奇數符號以及出自於該符號流的第二通道的數個偶數符號；以及將該複數個FEC區塊中的第二個解交錯成出自於該符號流的該第一通道的數個偶數符號以及出自於該符號流 的該第二通道的數個奇數符號。
  11. 如請求項8所述的設備，其中，基於具有2m的蓋洛瓦體(GF)的RS錯誤更正碼產生該複數個RS同位符號。
  12. 如請求項8所述的設備，其中該FEC符號流是顯示埠相容符號流。
  13. 如請求項12所述的設備，該PHY層電路配置以從顯示埠發送器裝置接收該FEC符號流。
  14. 一種用於高速互連符號流前向錯誤更正的系統，其包含：符號流發送器，包含發送器(Tx)實體(PHY)層電路，其配置用以：基於8b10b編碼方案對鏈路層符號進行編碼，對與符號流對應的符號進行交錯，以形成複數個交錯的前向錯誤更正(FEC)區塊，為該複數個交錯的FEC區塊產生複數個里德-所羅門(RS)同位符號，以及從該複數個FEC區塊與該複數個RS同位符號產生FEC符號流；以及符號流接收器，包含接收器(Rx)實體(PHY)層電路，其配置以經由顯示器鏈路從該Tx PHY層電路接收該FEC符號流；其中，該Tx PHY層電路配置用以：將出自於該FEC符號流的數個偶數符號進行交錯以 形成該複數個FEC區塊中的第一個；以及將出自於該FEC符號流的該數個奇數符號進行交錯以形成該複數個FEC區塊中的第二個。
  15. 如請求項14所述的系統，該Tx PHY層電路配置用以：將針對該第一FEC區產生的該複數個RS同位符號與針對該第二FEC區塊產生的該複數個RS同位符號進行交錯；以及用該8b10b編碼方案對該交錯的複數個RS同位符號進行編碼。
  16. 如請求項14所述的系統，該Tx PHY層電路配置用以：將出自於該FEC符號流的第一通道的數個奇數符號與出自於該FEC符號流的第二通道的該數個偶數符號進行交錯以形成該複數個FEC區塊中的第一個；以及將出自於該FEC符號流的該第一通道的該數個偶數符號與出自於該FEC符號流的該第二通道的該數個奇數符號進行交錯以形成該複數個FEC區塊中的第二個。
  17. 如請求項16所述的系統，該Tx PHY層電路配置用以：將針對該第一FEC區產生的該複數個RS同位符號中的奇數個與針對該第二FEC區塊產生的該複數個RS同位符號中的偶數個進行交錯以形成第一組同位符號；將針對該第一FEC區產生的該複數個RS同位符號中 的偶數個與針對該第二FEC區塊產生的該複數個RS同位符號中的奇數個進行交錯以形成第二組同位符號；以及用該8b10b編碼方案對該第一組RS同位符號與該第二組RS同位符號進行編碼。
  18. 如請求項14所述的系統，其中，基於具有2m的蓋洛瓦體(GF)的RS錯誤更正碼產生該複數個RS同位符號。
  19. 如請求項14所述的系統，其中該FEC符號流是顯示埠相容符號流。
  20. 如請求項14所述的系統，其中該顯示器鏈路是顯示埠相容鏈路。
  21. 一種用於高速互連符號流前向錯誤更正的方法，其包含：在實體(PHY)層電路，基於8b10b編碼方案對鏈路層符號進行編碼；對與符號流對應的符號進行交錯，以形成複數個交錯的前向錯誤更正(FEC)區塊；為該複數個交錯的FEC區塊產生複數個里德-所羅門(RS)同位符號；以及從該複數個FEC區塊與該複數個RS同位符號產生FEC符號流；將出自於該FEC符號流的數個偶數符號進行交錯以形成該複數個FEC區塊中的第一個；以及將出自於該FEC符號流的該數個奇數符號進行交錯 以形成該複數個FEC區塊中的第二個。
  22. 如請求項21所述的方法，其包含：將針對該第一FEC區產生的該複數個RS同位符號與針對該第二FEC區塊產生的該複數個RS同位符號進行交錯；以及用該8b10b編碼方案對該交錯的複數個RS同位符號進行編碼。
  23. 如請求項21所述的方法，其包含：將出自於該FEC符號流的第一通道的數個奇數符號與出自於該FEC符號流的第二通道的該數個偶數符號進行交錯以形成該複數個FEC區塊中的第一個；以及將出自於該FEC符號流的該第一通道的該數個偶數符號與出自於該FEC符號流的該第二通道的該數個奇數符號進行交錯以形成該複數個FEC區塊中的第二個。
  24. 如請求項23所述的方法，其包含：將針對該第一FEC區產生的該複數個RS同位符號中的奇數個與針對該第二FEC區塊產生的該複數個RS同位符號中的偶數個進行交錯以形成第一組同位符號；將針對該第一FEC區產生的該複數個RS同位符號中的偶數個與針對該第二FEC區塊產生的該複數個RS同位符號中的奇數個進行交錯以形成第二組同位符號；以及用該8b10b編碼方案對該第一組RS同位符號與該第二組RS同位符號進行編碼。
  25. 如請求項21所述的方法，其中，基於 具有2m的蓋洛瓦體(GF)的RS錯誤更正碼產生該複數個RS同位符號。
  26. 如請求項21所述的方法，其中該FEC符號流是顯示埠相容符號流。
  27. 如請求項26所述的方法，其包含傳送該FEC符號流至顯示埠接收器裝置。
  28. 一種儲存裝置，其包含複數個指令，該等指令回應於被計算裝置的處理器執行時，致使該計算裝置用以：基於8b10b編碼方案對鏈路層符號進行編碼；對與符號流對應的符號進行交錯，以形成複數個交錯的前向錯誤更正(FEC)區塊；為該複數個交錯的FEC區塊產生複數個里德-所羅門(RS)同位符號；以及從該複數個FEC區塊與該複數個RS同位符號產生FEC符號流；將出自於該FEC符號流的數個偶數符號進行交錯以形成該複數個FEC區塊中的第一個；以及將出自於該FEC符號流的該數個奇數符號進行交錯以形成該複數個FEC區塊中的第二個。
  29. 如請求項28所述的儲存裝置，其包指令，該等指令回應於被該處理器執行時，致使該計算裝置用以：將針對該第一FEC區產生的該複數個RS同位符號與 針對該第二FEC區塊產生的該複數個RS同位符號進行交錯；以及用該8b10b編碼方案對該交錯的複數個RS同位符號進行編碼。
  30. 如請求項28所述的儲存裝置，其包指令，該等指令回應於被該處理器執行時，致使該計算裝置用以：將出自於該FEC符號流的第一通道的數個奇數符號與出自於該FEC符號流的第二通道的該數個偶數符號進行交錯以形成該複數個FEC區塊中的第一個；以及將出自於該FEC符號流的該第一通道的該數個偶數符號與出自於該FEC符號流的該第二通道的該數個奇數符號進行交錯以形成該複數個FEC區塊中的第二個。
  31. 如請求項30所述的儲存裝置，其包指令，該等指令回應於被該處理器執行時，致使該計算裝置用以：將針對該第一FEC區產生的該複數個RS同位符號中的奇數個與針對該第二FEC區塊產生的該複數個RS同位符號中的偶數個進行交錯以形成第一組同位符號；將針對該第一FEC區產生的該複數個RS同位符號中的偶數個與針對該第二FEC區塊產生的該複數個RS同位符號中的奇數個進行交錯以形成第二組同位符號；以及用該8b10b編碼方案對該第一組RS同位符號與該第二組RS同位符號進行編碼。
  32. 如請求項28所述的儲存裝置，其中，基於具有2m的蓋洛瓦體(GF)的RS錯誤更正碼產生該複數個RS同位符號。
  33. 如請求項28所述的儲存裝置，其中該FEC符號流是顯示埠相容符號流。
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