TWI793249B - 用於基於大腦之運算的相關電子開關元件 - Google Patents
用於基於大腦之運算的相關電子開關元件 Download PDFInfo
- Publication number
- TWI793249B TWI793249B TW108102231A TW108102231A TWI793249B TW I793249 B TWI793249 B TW I793249B TW 108102231 A TW108102231 A TW 108102231A TW 108102231 A TW108102231 A TW 108102231A TW I793249 B TWI793249 B TW I793249B
- Authority
- TW
- Taiwan
- Prior art keywords
- ces
- current
- ces element
- array
- synapse
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/048—Activation functions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- General Health & Medical Sciences (AREA)
- Data Mining & Analysis (AREA)
- Evolutionary Computation (AREA)
- Computational Linguistics (AREA)
- Molecular Biology (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Artificial Intelligence (AREA)
- Neurology (AREA)
- Semiconductor Memories (AREA)
Abstract
廣泛地說,本案之技術利用相關電子材料的屬性用於人工神經網路及仿神經運算。尤其,本案之技術提供包含至少一相關電子開關(CES)元件的設備/裝置,該些設備/裝置可被利用當作(或形成)一人工神經元或一人工突觸。
Description
本案之技術概略關於用於基於大腦之運算之相關電子開關(CES)元件的利用,及特定地,用以從CES元件形成用於人工神經網路的突觸及神經元。
相關電子開關(CES)元件乃從一相關電子材料(CEM)形成(整個或部分),該相關電子材料展現出突發導電或絕緣狀態的轉變,該轉變產生自電子相關性而非固態結構性相變。CES元件是一種非揮發性記憶體,即供應給CES元件的電力被移除後該CES元件不會丟失其狀態。
按照本案之技術的第一種做法,提供有一種用於人工神經網路的設備,該設備能夠作為一突觸或作為一神經元運作,且該設備包含至少一相關電子開關(CES)元件,該至少一CES元件能夠:儲存突觸權重;在一高阻抗狀態中操作;在複數個低阻抗狀態之一者中操作;當一重設條件發生時快速轉變至一高阻抗狀態中;當一設定條件發生時快速轉變至複數個低阻抗狀態之一者中;累積進入該設備中的電流輸入成為一累積電流,並在該累積電流等於或超過一臨界電流時輸出一信號;及累積進入該設備中的電壓輸入成為一累積電壓,並在該累積電壓等於或超過一臨界電壓時輸出一信號。
按照本案之技術的第二種做法,提供有一種用於人工神經網路的設備,該設備包含藉由至少一個相關電子開關(CES)元件提供的一突觸,其中該突觸能夠:儲存突觸權重;在一高阻抗狀態中操作;及在複數個低阻抗狀態之一者中操作。
按照本案之技術的第三種做法,提供有一種用於人工神經網路的設備,該設備包含藉由至少一個相關電子開關(CES)元件提供的一神經元,其中該神經元能夠:當一重設條件發生時快速轉變至一高阻抗狀態中;當一設定條件發生時快速轉變至複數個低阻抗狀態之一者中;累積進入該神經元中的電流輸入成為一累積電流,並在該累積電流等於或超過一臨界電流時輸出一信號;及累積進入該設備中的電壓輸入成為一累積電壓,及當該累積電壓等於或超過一臨界電壓時輸出一信號。
本案之技術也關於將本文中所述任何設備作為一人工神經網路中之一突觸的用法。
本案之技術也關於將本文中所述任何設備作為一人工神經網路中之一神經元的用法。
本案描述了一種用於一人工神經網路的交叉點陣列(crosspoint array),其中該交叉點陣列包含至少一個如本文中所述之任一類型的設備。
本案描述了一種用於一人工神經網路的多層交叉點陣列,其中該交叉點陣列包含至少一個如本文中所述之任一類型的設備。
按照本案之技術的進一步做法,提供有一種用於一人工神經網路的可配置陣列,該可配置陣列包含:複數個設備,各設備包含至少一相關電子開關(CES)元件,該至少一CES元件能夠作為一突觸或作為一神經元運作;及一切換機構,該切換機構用以切換在該複數個設備之各者中之該至少一CES元件的運作。
按照本案之技術的進一步做法,提供有一種三維(3D)可配置陣列,該3D可配置陣列包含:至少兩層,各層包含如請求項1所述之設備的一陣列,其中該等層經排列成一堆疊;及在該堆疊中相鄰層之間的電耦接;其中該3D陣列的一大小可藉由將該堆疊之層解除連接或連接來調整。
廣泛而言,本案之技術利用相關電子材料的屬性以用於人工神經網路及神經形態計算(neuromorphic computing)。尤其,本案之技術提供包含至少一個相關電子開關(CES)元件的設備/裝置,該些設備/裝置可經使用作為(或使用以形成)人工神經元或人工突觸。實施例提供了一裝置(包含至少一個CES元件),該裝置能夠經配置以提供人工神經元或是人工突觸。
包含至少一個CES元件的人工神經元可進行與生物神經元實質上相同的功能。人工神經元因此接收一或更多電性輸入(例如電壓或電流)並將其加總以產生輸出(也稱為動作電位)。實施例中,僅當該等輸入的總和到達或超過臨界值(例如一特定電壓或電流值)時產生輸出。
包含至少一個CES元件的人工突觸可進行與生物突觸實質上相同的功能。人工突觸可因此將兩個人工神經元耦接在一起,使得信號可在該等神經元之間傳送。人工突觸可讓突觸電流能在神經元之間流通,其中該突觸電流依該等神經元的輸出而異或是產生自該等神經元的輸出。實施例中,人工突觸可包含權重(或實行加權功能),使得神經元的輸出在被當作輸入發送到另一神經元中之前被突觸所加權。突觸權重為可調整的,使得通過人工神經網路流通的資訊可被變更。例如,在神經元所輸出之信號被另一神經元當作輸入接收之前,可利用突觸權重來變更該等信號的強度或大小。可由人工突觸藉由利用至少一個CES元件以調整突觸接收之信號的強度,來應用突觸權重。
本案之技術的設備/裝置各包含至少一個相關電子開關(CES)元件來進行突觸及/或神經元的功能。例如,包含至少一個CES元件的設備可以儲存用於神經元的臨界值(例如臨界電流或電壓)。當該神經元中累積的電流等於或超過該經儲存臨界值時,該神經元可接著激發(fire,或產生輸出)。另一例中,包含至少一個CES元件的設備可以儲存突觸權重,用以在神經元之輸出被當作輸入提供給其他神經元之前將該等輸出加權。這些功能是因為CES元件的屬性而致能的。一般而言,各CES元件可在絕緣狀態(或高阻抗狀態)與至少一個導電狀態(或低阻抗狀態)之間切換。CES元件可依照被施加至該CES元件的順應電流而定來切換至複數個低阻抗狀態之一者中。因此,改變施加至CES元件的順應電流可讓該CES元件被設定到特定低阻抗狀態中。因此,該CES元件可以儲存用於人工神經元的特定臨界電流(或電壓),或者儲存用於人工突觸的特定權重。
用語「相關電子開關」在本文中可與「CES」、「CES元件」、「CES裝置」、「相關電子隨機存取記憶體」、「CeRAM」、「CeRAM裝置」、及「CeRAM元件」互換地使用。
CES元件是一種特定類型的開關,其自相關電子材料(CEM)形成(整體地或部分地)。概略言之,CES可展現突發導電或絕緣狀態之轉變,其產生自電子相關性而非固態結構性相變。(固態結構性相變的例子包括相變記憶體(PCM)裝置中的晶態/非晶態,或是電阻式RAM裝置中的燈絲成形及傳導,如上論述)。CES中的突發導體/絕緣體轉變可為回應於量子力學現象,對比於熔化/凝固或燈絲成形。
CES在絕緣狀態與導電狀態之間的量子力學轉變可被理解為莫特(Mott)轉變。在莫特轉變中,若發生莫特轉變條件,材料可從絕緣狀態切換至導電狀態。當達到關鍵載體濃度而使得符合莫特準則時,莫特轉變將發生且狀態將從高電阻值/阻抗值(或電容值)改變至低電阻值/阻抗值(或電容值)。
CES元件的「狀態」或「記憶體狀態」可依該CES元件的阻抗狀態或導電狀態而異。在此上下文中,「狀態」或「記憶體狀態」表示記憶體裝置的可偵測狀態,其指示出值、符號、參數或條件(僅舉數例)。在一特定實施方式中(如下所述),可至少部分地基於在讀取操作中在記憶體裝置的端點上所偵測的信號,來偵測到該記憶體裝置的記憶體狀態。在另一特定實施方式中(如下所述),藉由在「寫入操作」中跨於記憶體裝置的端點施加一或更多信號,可將該記憶體裝置置於特定記憶體狀態中來表示或儲存特定值、符號或參數。
在特定實施方式中,CES元件可包含材料夾在導電端點之間。藉由在該些端點之間施加特定電壓及電流,該材料可在前述的導電與絕緣狀態之間轉變。如在以下的特定範例實施方式中論述的,CES元件被夾在導電端點之間的材料,可藉由跨於該等端點施加於電流密度J重設
具有電壓V重設
及電流I重設
的第一程式化信號而被置入絕緣狀態中,或者藉由跨於該等端點施加於電流密度J設定
具有電壓V設定
及電流I設定
的第二程式化信號而被置入導電狀態中。
額外地或替代地,可提供CES元件作為交叉點記憶體陣列中的記憶體單元,從而該CES元件可包含形成在半導體上的金屬/CEM/金屬(M/CEM/M)堆疊。此類M/CEM/M堆疊可經形成在(例如)一個二極體上。在範例實施方式中,此二極體可自接面二極體及肖特基(Schottky)二極體組成的群組中選取。在此上下文中,應理解到「金屬」意指導體,亦即行為類似金屬的任何材料,包括(例如)多晶矽或摻雜半導體。
第1圖顯示跨於相關電子開關(CES)元件之端點(未圖示)的電流密度相對於電壓的範例曲線。至少部分地,基於施加至CES元件之端點(例如在寫入操作中)的電壓,該CES可被置於導電狀態或絕緣狀態中。例如,電壓V設定
及電流密度J設定
的施加可將該CES元件置於導電記憶體狀態中,而電壓V重設
及電流密度J重設
的施加可將該CES元件置於絕緣記憶體狀態中。
在將CES置於絕緣狀態或導電狀態中之後,該CES元件的特定狀態的偵測可藉由施加電壓V讀取
(例如在讀取操作中)並偵測(例如)於CES元件之端點處的電流或電流密度或者跨於該等端點的偏壓來進行。
CES元件的電流與電壓兩者都需要被控制以為了切換CES元件狀態。例如,若CES元件在導電狀態中,且對該CES元件施加電壓V重設
(為了將該裝置置於絕緣記憶體狀態中所必要),則直到電流密度也於J重設
的必要值之前該CES元件將不會切換到絕緣狀態。這表示,當利用CES元件來從記憶體讀取/寫入時,可避免非意圖的再寫入,因為即使對該CES元件施加了足夠的電壓,只有也施加必要的電流密度的話才會發生記憶體狀態改變。
CES元件可包括任何過渡金屬氧化物(TMO),像是(例如)鈣鈦礦、莫特絕緣體、電荷交換絕緣體、及安德森無序絕緣體(Anderson disorder insulator)。在特定實施方式中,CES元件可從切換材料形成,像是氧化鎳、氧化鈷、氧化鐵、氧化釔、及鈣鈦礦(像是摻雜有鉻的鈦酸鍶、鈦酸鑭),及包括鐠鈣錳酸鹽之錳酸鹽族、及鐠鑭水錳礦,僅提供少數例子。尤其,併有具備不完整的d及f軌道殼層的元素的氧化物可展現足夠的阻抗切換屬性以供使用在CES元件中。在一實施例中,可在沒有電鑄下製備CES元件。其他實施方式可能採用其他的過渡金屬化合物而無偏離本案所申請的標的。例如,{M(chxn)2Br}Br2其中M可包含鉑(Pt)、鈀(Pd)、或鎳(Ni),而chxn包含1R,2R-環己烷二胺,且可使用其他此類金屬複合物而無偏離本案所請之標的。
當施加了足夠偏壓(例如超過能帶分裂電位)且符合了前述的莫特條件(經注入的電子洞 = 在切換區域中的電子)時,CES元件可經由莫特轉變快速地從導電狀態切換至絕緣狀態。此可發生於第1圖之曲線的點108處。於此點處,電子不再被屏蔽而變得局部化。此關聯性可導致強電子到電子交互電位,其分裂能帶以形成絕緣體。在CES元件仍在絕緣狀態中的同時,藉由電子洞的運輸可產生電流。當跨於CES的端點施加了足夠偏壓時,電子可在金屬-絕緣體-金屬(MIM)裝置之電位屏障之上經注入該MIM二極體中。當已注入足夠的電子且跨於端點施加足夠電位來將該CES元件置於設定狀態中時,電子的增加可屏蔽電子且移除電子之局部化,此可瓦解形成金屬的能帶分裂電位。
可藉由外部施加的「順應」(compliance)條件來控制CES元件中的電流,該條件可至少部分地基於外部電流所決定,該外部電流可在寫入操作期間被限制以將該CES元件置入導電狀態中。此經外部施加的順應電流亦可針對後續的重設操作設定電流密度的條件,以將該CES置入絕緣狀態中。
如第1圖之特定實施方式中所示,於點116處之寫入操作期間施加來將該CES元件置入導電狀態中的電流密度J順應
可決定一順應條件,以供在後續寫入操作中將該CES元件置入絕緣狀態中。例如,可藉由在點108之電壓V重設
處施加電流密度 J重設
≥ J順應
來後續地將該CES元件置入絕緣狀態中,其中J順應
是經外部施加的。
該順應條件因此可設定CES元件中的電子個數,對於莫特轉變而言該些電子將被電洞「捕捉」。換言之,在寫入操作中為將CES元件置於導電記憶體狀態中所施加的電流,可決定將被注入至該CES元件以後續地將該CES元件轉變至絕緣記憶體狀態的電洞個數。
如上所點出,回應於點108處的莫特轉變,可能發生重設條件。如上所點出,此莫特轉變可能發生在CES元件中電子的濃度n等於電子電洞的濃度p的條件時。
顯示在第1圖中之曲線的區域104中的電流或電流密度,可能回應於來自電壓信號的電洞注入而存在,該電壓信號經跨於CES元件的端點施加。在此,電洞注入可符合對於導電狀態到絕緣狀態之轉變的莫特轉變準則,該轉變於電流IMI隨著跨於CES元件之端點施加關鍵電壓VMI發生。
用於在讀取操作中偵測CES元件的記憶體狀態的「讀取窗口」102,可表述為於讀取電壓V讀取
處在該CES元件在絕緣狀態(即高阻抗狀態)中時第1圖之曲線的部分106、與在該CES元件在導電狀態(即低阻抗狀態)中時第1圖之曲線的部分104之間的差。
類似地,用於在寫入操作中將CES元件置於絕緣或導電記憶體狀態中的「寫入窗口」110可表述為V重設
(於J重設
)與V設定
(於J設定
)之間的差。使|V設定
| > |V重設
|成立致使了導電與絕緣狀態之間的切換。V重設
可趨近自關聯性而生的能帶分裂電位,而V設定
可趨近該能帶分裂電位的兩倍。在特定實施方式中,可至少部分地藉由CES元件的材料及摻雜而決定寫入窗口110的大小。從高電阻值(或高電容值)到低電阻值(或低電容值)的轉變可由該裝置的單一阻抗值來代表。第1圖之曲線的部分112顯示隨著CES元件經歷從低阻抗狀態到高阻抗狀態之轉變的電流消耗,同時該圖的部分114顯示隨CES元件經歷從高阻抗狀態到低阻抗狀態之轉變的電流消耗。
第2A圖是相關電子開關(CES)元件200的範例實施例的方塊圖,該CES元件包含相關電子材料(CEM)202。相關電子材料202可被夾在導電端點(像是導電端點201與203)之間。在一實施例中,CES裝置(像是CES裝置200)可包含可變阻抗器裝置(variable impeder device)。如本文中所運用,用語「相關電子開關」及「可變阻抗器」是可互換的。至少部分地通過在端點之間(像是在導電端點201與203之間)施加關鍵電壓及關鍵電流,CEM(像是材料202)可在前述的導電/較低阻抗狀態與絕緣/較高阻抗狀態之間轉變。如稍早提及,可變阻抗器裝置(像是CES裝置200)中的CEM(像是材料202)可由於該相關電子開關材料的量子力學轉變而在第一阻抗狀態與第二阻抗狀態之間轉變,因為經施加的關鍵電壓及經施加的關鍵電流,如以下更詳細地描述。另外,如上提及,可變阻抗器裝置(像是可變阻抗器裝置200)可展現可變電阻及可變電容兩者的屬性。
特定實施例中,可變阻抗器裝置(像是CES裝置200)可包含在複數個可偵測阻抗狀態之間或之中轉變的CEM,該轉變基於(至少部分地)由於相關電子開關材料之量子力學轉變所致該CEM至少絕大部分在絕緣/較高阻抗狀態與導電/較低阻抗狀態之間的轉變。例如,在實施例中,CES裝置可包含整體開關(bulk switch),在其中CES裝置之CEM的實質上全部可回應於莫特轉變而從絕緣/較高阻抗狀態切換至導電/較低阻抗狀態或者從導電/較低阻抗狀態切換至絕緣/較高阻抗狀態。在此上下文中,「阻抗狀態」表示可變阻抗器裝置的可偵測狀態,其可指示出數值、符號、參數及/或條件(僅提供數例)。在特定實施例中(如下所述),基於(至少部分地)在讀取及/或感應操作中在CES裝置之端點上所偵測的信號,可偵測到CES裝置的阻抗狀態。在另一特定實施例中(如下所述),可將CES裝置置於特定阻抗狀態中來表示或儲存特定值、符號、及/或參數,及/或藉由在 「寫入」及/或「程式化」操作中跨於CES裝置的端點施加一或更多信號來對該CES裝置達到特定電容值,舉例來說。當然,本案所請標的的範疇不受限於本文中所述的特定範例實施例。
第2B圖描繪範例符號210,其可被運用在(例如)電路示意圖中來標示CES/可變阻抗器裝置。範例符號210意為提醒檢視者有關CES/可變阻抗器裝置(像是CES裝置200)的可變電阻值及可變電容值屬性。範例符號210不意圖代表真實電路圖,卻僅意味著電路圖符號。當然,本案所請標的在範疇上不受限於這些態樣。
第3圖描繪像是可變阻抗器裝置202之範例可變阻抗器裝置(像是CES裝置)的等效電路300的示意圖。如所提及,可變阻抗器裝置202可包含可變電阻值及可變電容直兩者之特性。例如,對可變阻抗器裝置而言的等效電路可在實施例中包含可變電阻器(像是可變電阻器210)與可變電容器(像是可變電容器220)並聯。儘管可變電阻器210及可變電容器220在第3圖中被描繪成分離的組件,可變阻抗器裝置202可同等地包含大致同質的CES元件,其中該CES元件包含可變電容值及可變電阻值的特性。下面的表1描繪用於範例可變阻抗裝置(像是可變阻抗器裝置202)的範例真值表作為例子。
表1 – 相關電子開關真值表
在實施例中,表1中所示範例真值表顯示出可變阻抗器裝置(像是CES裝置202)的電阻值可在較低電阻值狀態與較高電阻值狀態之間轉變,其為(至少部分地)跨於該CEM施加之電壓的函數。在實施例中,較低電阻值狀態的電阻值可比較高電阻值狀態之電阻值低10到100,000倍,不過本案所請標的的範疇不受限在此方面。類似地,表1顯示出可變阻抗器裝置(像是CES裝置202)的電容值可在較低電容值狀態(對範例實施例而言可包含趨近零、或非常小的電容值)與較高電容值狀態之間轉變,其為(至少部分地)跨於該CEM施加之電壓的函數。另外,如表1中顯示,可變阻抗器裝置從較高電阻值/較高電容值狀態到較低電阻值/較低電容值狀態的轉變可表示成從較高阻抗狀態到較低阻抗狀態的轉變。類似地,從較低電阻值/較低電容值狀態到較高電阻值/較高電容值狀態的轉變可表示成從較低阻抗狀態到較高阻抗狀態的轉變。
應注意,可變阻抗器(像是CES 202)並非電阻器,反而包含了具有可變電容值及可變電阻值兩者之屬性的裝置。在實施例中,電阻值及/或電容值(因此還有阻抗值)至少部分地依所施加電壓而異。
如本文中所用的,用語「導電狀態」、「較低阻抗狀態」、及/或「金屬狀態」為可互換的,而且/或者有時被稱為「導電/較低阻抗狀態」。類似地,用語「絕緣狀態」及「較高阻抗狀態」在本文中可互換地使用,而且/或者有時被稱為「絕緣/較高阻抗狀態」。用語「阻抗狀態」在本文中與用語「電阻值狀態」及「電容值狀態」可互換地使用。
在此上下文中,應理解到用語「低阻抗狀態」(本文中也稱為「LIS」,並用以表示低阻抗值及低電容值)與用語「高阻抗狀態」(本文中也稱為「HIS」,並用以表示高阻抗值及高電容值)為相對用語而不特定為用於電容量、阻抗值、或電容值的任何特定量或數值。例如,在第一記憶體狀態中時CES元件可能比該CES元件在第二記憶體狀態中時更導電(或較不絕緣)。
第4圖是一示意圖,顯示可如何利用順應電流來調整CES元件的低阻抗值。(如上提及,「阻抗值」可對應於CES元件的電阻值、電容值或電阻值及電容值之組合。)將CES元件從導電/較低阻抗狀態轉變至絕緣/較高阻抗狀態(即重設條件)或從絕緣/較高阻抗狀態轉變至導電/較低阻抗狀態(即設定條件)可能需要通過該CES元件流通的電流,其足夠以致使莫特轉變或似莫特(Mott-like)轉變於特定電壓處發生在該CES元件的相關電子材料(CEM)中。如第1圖中所示,為了達到致使從導電/較低阻抗狀態到絕緣/較高阻抗狀態之轉變的重設條件,可跨於CES元件施加電壓V重設
,而在該CES元件中可達到電流密度J重設
。在實施例中,在能達到導致從導電/較低阻抗狀態到絕緣/較高阻抗狀態之轉變的重設條件之前,電壓與電流條件兩者都需要符合。類似地,如第1圖中也顯示的,為了達到致使從絕緣/較高阻抗狀態到導電/較低阻抗狀態之轉變的設定條件,可跨於CES元件施加電壓V設定
,而在該CES元件中可達到電流密度J設定
。
轉回第4圖,對CES元件施加不同順應電流可致使該CES元件之低阻抗狀態被調整。例如,藉由將跨於CES元件之電壓V從V重設
往上增加到V設定
,以及藉由對該CES元件施加特定順應電流,可達成該設定條件使得該CES元件在特定低阻抗狀態中轉變。改變對該CES元件施加的順應電流可使該CES元件能被設定至特定低阻抗狀態中。
可藉由外部施加的「順應」條件來控制CES元件中的電流,該條件至少部分地基於外部電流所決定,該外部電流可在寫入操作期間被限制以達成設定條件來將該CES裝置置入導電/較低阻抗狀態中。此經外部施加的順應電流亦可設定後續的重設條件電流密度需求。第4圖顯示CES元件(其包含相關電子材料(CEM))的I-V(電流對電壓)特性。該CES元件具有高阻抗狀態(或高電阻值狀態,HRS/I關閉
)及一或更多低阻抗狀態(I開啟
)。當跨於該CES元件所施加的電壓到達V重設
時該CES元件從I開啟
轉變至I關閉
。一旦跨於該CES元件的電壓到達V設定
該CES元件的狀態可被設定至低阻抗狀態。該CES元件可被設定至多個低阻抗狀態(或I開啟
值),依施加至該CES元件之順應電流而定。第4圖中,顯示出兩個不同順應電流(I順應 1
及I順應 2
),該等順應電流造成I開啟 1
(於點406處)及I開啟 2
(於點402處),以及相關聯電阻值R開啟 1
及R開啟 2
。
如第4圖之特定實施方式中所示,寫入操作期間施加以將該CES元件置於導電/較低阻抗狀態中的於點400處的電流密度I順應 2
可提供於點402處的電流 I開啟
,其由以下給定:(方程式1)
將理解到可藉由設定順應電流來修改低阻抗狀態,因為低阻抗狀態中的電流I開啟
與順應電流成反比。因此,於點404處的電流密度I順應 1
可提供於406處的I開啟
值,該值低於I順應 2
於點400處所提供者。本案之技術中,運用了相關電子材料的此種屬性來致使CES元件(其包含CEM)能被用以:(a)儲存累積狀態(即儲存經加總的輸入至神經元中)及/或 (b)儲存臨界值(針對神經元)及/或 (c)儲存類比的或數位的突觸權重(針對突觸)。因此,CES元件可被用以進行神經元的加總功能、神經元的輸出/激發功能、及/或突觸的加權功能。
順應電流(像是外部施加的順應電流)因此可設定CES元件之CEM中將被莫特轉變的電洞所「捕捉」的電子的個數。換言之,在寫入操作期間所施加來將CES元件置於導電/較低阻抗狀態中的電流可決定將被注入CES元件之CEM中的電洞個數,以用於後續地將該CES元件轉變至絕緣/較高阻抗狀態。
因此,CES元件(包含CEM)之上述屬性指示出可使用CES元件來提供神經元及突觸中任一者(或兩者)的功能。特定地,突觸可需要具有以下屬性中一或更多者:
· 大的高阻抗狀態 – CES元件提供此是因為當CES元件在「關閉(off)」狀態中時CES阻抗值/電阻值非常大。CES元件在此關閉狀態中有效地表現成為單純的絕緣體。
· 龐大個數的穩定或可信賴電阻值狀態以致使突觸能提供任何突觸權重 – CES元件提供此是因為藉由改變施加至CES元件的順應電流,該CES元件能被設定成實質上不受限制個數的阻抗狀態中之任一者中。
· 大的開啟/關閉阻抗值比例以提供更大的精確度 – CES元件提供此是因為,在高阻抗狀態中的CES元件的阻抗值可比低阻抗狀態中的CES元件的阻抗值大至少100倍。
· 儲存突觸權重的能力 – CES元件提供此是因為其為非揮發性的。
類似地,神經元可需要具有以下屬性中一或更多者:
· 急遽設定(或重設)條件使得當符合臨界條件(例如特定電壓或電流值)時神經元能夠從累積/加總 輸入快速地轉變成製造輸出,且能夠從製造輸出快速地轉變至重設使得能再次開始累積輸入 – CES元件提供此是因為其在設定及重設程序兩者中都展現了異常快速的轉變,其常見發生在飛秒級尺度。
· 儲存累積值/累積狀態的能力 – CES元件提供此是因為可組合及儲存多個輸入電流在CES元件中,有效地當作新的順應電流(I順應
)。
· 當符合某些條件時改變狀態(即當符合臨界條件時激發/製造輸出)的能力 – CES元件提供此是因為當達到臨界電流或電壓時CES元件重設。
因此,本案之技術提供一種用於人工神經網路的設備,該設備包含藉由至少一個相關電子開關(CES)元件提供的突觸,其中該突觸能夠:儲存突觸權重;在高阻抗狀態中操作;及在複數個低阻抗狀態之一者中操作。
本案之技術也提供一種用於人工神經網路的設備,該設備包含藉由至少一個相關電子開關(CES)元件所提供的神經元,其中該神經元能夠:當重設條件發生時快速轉變至高阻抗狀態中;當設定條件發生時快速轉變至複數個低阻抗狀態之一者中;累積到該神經元中的電流輸入成為累積電流,並在該累積電流等於或超過臨界電流時輸出信號;及累積進入該設備中的電壓輸入成為累積電壓,並在該累積電壓等於或超過臨界電壓時輸出信號。對於電流累積,該電流可累積在至少一個CES元件內,而對於電壓累積,該電壓可跨於至少一個CES元件或跨於設備/神經元累積。在任一情況中,當到達電壓或電流臨界時,神經元將激發(即傳送資訊或信號)。
本案之技術也提供一種用於人工神經網路的設備,該設備能夠作為突觸或神經元運作,且包含至少一個相關電子開關(CES)元件,該CES元件能夠:儲存突觸權重;在高阻抗狀態中操作;在複數個低阻抗狀態之一者中操作;當重設條件發生時快速轉變至高阻抗狀態中;當設定條件發生時快速轉變至複數個低阻抗狀態之一者中;累積進入該設備中的電流輸入成為累積電流,並在該累積電流等於或超過臨界電流時輸出信號;及累積進入該設備中的電壓輸入成為累積電壓,並在該累積電壓等於或超過臨界電壓時輸出信號。換言之,該設備能夠配置該至少一個CES元件作為突觸或是神經元運作,且能夠隨需要在兩者之間切換。
實施例中,突觸的CES元件或各CES元件(或是可配置以當作突觸運作的設備)的高阻抗狀態的阻抗值可比複數個低阻抗狀態之各者的阻抗值大至少100倍。
突觸(或是設備的至少一個CES元件,其可配置以當作突觸運作)可被程式化至複數個低阻抗狀態之一者中,依照施加至該至少一個CES元件的順應電流而定。
當突觸(或至少一個CES元件)在高阻抗狀態中操作時該設備可在低電力消耗狀態中。
實施例中,致使了到高阻抗狀態中之快速轉變的重設條件可包含跨於至少一個CES元件施加重設電壓,以及讓該至少一個CES元件中具有重設電流密度。
實施例中,致使了到低阻抗狀態中之快速轉變的設定條件可包含跨於至少一個CES元件施加設定電壓以及讓該至少一個CES元件中具有設定電流密度。
實施例中,到高阻抗狀態中之快速轉變以及到複數個低阻抗狀態之一者中之快速轉變可非常快速地發生。例如,該些轉變可發生在少於一毫秒、少於一微秒、少於一奈秒、少於一皮秒或少於一飛秒之轉變時間尺度期間。
第5A圖是2D陣列500之一部分的平面圖,該陣列包含複數個設備502,其中各設備502可配置成突觸或神經元。實施例中,陣列500可由全部經配置成神經元來運作的設備502、全部經配置成突觸來運作的設備502、或以上之組合形成。此處顯示的陣列結構僅為例示性。複數個設備502可以陣列、線性結構、樹形(分支)結構、或任何其他配置方式進行排列。
實施例中,陣列500中的各設備502可經配置以當作神經元運作。各設備502包含至少一個CES元件,其可經配置以提供神經元功能性/屬性(如上所述)。陣列500中的各神經元502可經程式化以具有相同的或不同的臨界值(即臨界電壓、臨界電流、臨界電荷等等),但為便於建構及實施,各神經元可具有相同類型的臨界值(即電流、電壓、電荷)。神經元502可經由突觸504耦接至另一神經元,該突觸使信號能夠在神經元之間傳送。實施例中,突觸504可為導線或其他導電通道或導電手段,以使一神經元所輸出的電信號(例如電壓或電流脈衝)能夠被另一神經元接收。突觸504可使突觸電流能夠在神經元502之間流通,其中該突觸電流可基於神經元的輸出。實施例中,突觸504可包含(或實施)權重或加權功能,使得一神經元的輸出電壓/電流在被當作輸入傳送至另一神經元之前被突觸504加權。各突觸504可因此包含CES元件,其可配置以提供突觸功能性/屬性(如上所述)。各突觸504可儲存相同或不同的權重。各突觸504的各CES元件可經分別地程式化來儲存特定權重,藉由對該CES元件施加特定順應電流以將該CES元件程式化至對應阻抗狀態中。
實施例中,可利用陣列500來形成突觸,而各設備502可經配置以儲存用於該突觸的突觸權重。各設備502因此包含至少一個CES元件。突觸500可提供電導矩陣,即用以加權輸入信號並提供經加權輸出的手段。陣列500可為交叉點陣列。可利用交叉點陣列來加總權重與輸入信號經點積運算的結果以輸出一信號(例如突觸電流)作為給一神經元中的輸入。陣列500可為具有‘n’ 列及‘m’行的陣列(其中n及m可為不同或相等的整數值),而設備502(其包含至少一個CES元件)可被提供於一列及一行的各交會處。可將各CES元件程式化至特定阻抗狀態中以供實施陣列500的權重。可利用CES元件來實施二元權重,使得該些CES元件在高阻抗狀態(0)中或是在低阻抗狀態(1)中,或者實施類比的權重,使得該些CES元件在高阻抗狀態中或是在複數個低阻抗狀態之一者中。藉由(例如)將設備502耦接至陣列500中或是從陣列500中移出可動態地配置突觸510的大小。
因此,CES元件(包含CEM)的上述屬性展示了可形成包含一或更多CES元件的設備的陣列來提供神經網路或突觸。
本案之技術因此提供一設備的用途,該設備所具類型如本文中描述為人工神經網路中的突觸及/或神經元。
本案之技術提供一種用於人工神經網路的交叉點陣列,該交叉點陣列包含本文中所述設備中至少一者。
本案之技術提供一種用於人工神經網路的多層交叉點陣列,該交叉點陣列包含本文中所述設備中至少一者。
第5B圖是3D陣列510之一部分的側面圖,該陣列包含複數個設備512,其中各設備512包含可配置成為突觸或神經元的至少一個CES元件。實施例中,各設備512的各CES元件可經配置成一神經元,使得3D陣列510形成3D神經網路。陣列510包含多層神經元512,例如層518及層520,該些層經堆疊以提供三維結構。各層可藉由字線514或位元線516(舉例來說)來經耦接至堆疊中的上方層。
實施例中,可利用陣列510來形成具有可配置之大小的突觸。陣列510內的各設備512可經配置以儲存用於該突觸的突觸權重。各設備502因此包含至少一個CES元件。突觸510可提供電導矩陣(如上所解釋)。可利用陣列510來加總權重與輸入信號經點積運算的結果以輸出信號(例如突觸電流)作為給一神經元中的輸入。陣列510可包含多層,該等層包含設備512,設備512能各儲存突觸權重,例如層518及層520。層518、520經堆疊以提供三維結構。3D陣列510的各層518、520可包含設備512的陣列(例如第5A圖中所示之類型的2D陣列),各設備儲存突觸權重。各層可藉由字線514或位元線516(舉例來說)來經耦接至堆疊中的上方層。各設備512的各CES元件可經程式化至特定阻抗狀態以為了實施突觸510的權重。可利用CES元件來實施二元權重,使得該些CES元件在高阻抗狀態(0)中或在低阻抗狀態(1)中,或者實施類比的權重,使得該些CES元件在高阻抗狀態中或是在複數個低阻抗狀態之一者中。突觸510的大小可經動態地配置,藉由將設備512耦接至特定層(例如層518、520)中或是從該特定層解除耦接,或者藉由將層耦接至突觸510中或是與突觸510解除耦接。因此,可提供有彈性的、3D堆疊的突觸。
因此,本案之技術提供一種用於人工神經網路的可配置陣列,其中該可配置陣列可包含:複數個設備,各設備包含至少一個相關電子開關(CES)元件,該至少一CES元件能夠作為突觸或作為神經元運作;及切換機構,用以切換在該複數個設備之各者中之該至少一CES元件的運作。
在該可配置陣列中,當該複數個設備之一者中的CES元件被切換成作為突觸運作時,該CES元件可能能夠:儲存突觸權重;在高阻抗狀態中操作;及在複數個低阻抗狀態之一者中操作。
在該可配置陣列中,當該複數個設備之一者中的CES元件被切換成作為神經元運作時,該CES元件可能能夠:當重設條件發生時快速轉變至高阻抗狀態中;當設定條件發生時快速轉變至複數個低阻抗狀態之一者中;及累積進入該設備中的電流輸入成為累積電流。
在可配置陣列的實施例中,該複數個設備之各設備為可選擇的,且該陣列的大小可藉由以下步驟調整:選擇該複數個設備中之各者;及將該所選設備耦接至該陣列中或將該所選設備從該陣列解除耦接。
本案之技術也提供一種三維(3D)可配置陣列,其可包含:至少兩層,各層包含如本文中所述類型之設備的陣列,其中該等層經排列在堆疊中;及在該堆疊中相鄰層之間的電耦接;其中該3D陣列的大小可藉由將該堆疊之層解除連接或連接來調整。該3D可配置陣列可提供一突觸,其中該突觸的大小是可調整的。
第6圖是顯示CES元件之I-V(電流對電壓)特性的圖,該些特性經由實驗所獲得。該圖顯示出I-V特性如何使CES元件能夠被配置以提供用於人工神經網路的突觸功能性。對該CES元件施加不同順應電流可使該CES元件的低阻抗狀態能被調整。例如,藉由將跨於CES元件的電壓V設定
在0.7V到0.95V之間調整,以及藉由對該CES元件施加一不同順應電流,則可能將該CES元件轉變至不同的、相異的低阻抗狀態中,如第6圖中602處所示。(實驗中,對CES元件所施加的順應電流是由耦接至CES元件的MOSFET所控制)。因此,藉由改變施加至CES元件之順應電流及電壓,可將該CES元件設定至實質上不受限之數目的阻抗狀態中之任一者中。因此,可將CES元件程式化至一大個數的穩定或可信賴電阻值狀態中,以使突觸能夠提供任意突觸權重。
如第6圖中600處所示,當CES元件在「關閉」狀態中時該CES元件展現大的高阻抗狀態。該CES元件在此關閉狀態中有效地表現成單純的絕緣體。
如由箭頭604所示,該CES元件之「開啟」狀態(低)阻抗值與「關閉」狀態(高)阻抗值之間的差是大的 – CES元件在高阻抗狀態中的阻抗值大於該CES元件在低阻抗狀態中的阻抗值至少100倍。這對基於CES的突觸而言提供更大的精準度或準確性。
箭頭604也顯示用於讀取CES元件的讀取窗口 – 此窗口是非揮發性的而表示CES元件適合用於儲存突觸權重。相較下,箭頭606顯示用於寫入CES元件的寫入窗口,即此時CES元件的狀態可被改變。
第7圖是顯示CES元件之I-V(電流對電壓)特性的圖,該些特性經由實驗所獲得。該圖顯示出I-V特性如何使CES元件能夠被配置以提供用於人工神經網路的神經元功能性。
如由箭頭700及702所示,該CES元件展現急遽設定及重設,使得基於CES元件之神經元能夠在符合臨界條件時(如箭頭700所示)從累積/加總輸入快速轉變成製造輸出,且能從製造輸出快速轉變成重設至臨界值(如箭頭702所示)使得能再次開始累積輸入。該些轉變經實驗觀察為發生在飛秒級尺度上。此允許得到快速的基於CES的神經元,此改善基於CES的神經網路的速度及效率。對於快速的基於CES的神經元而言,該些轉變發生在少於一毫秒,較佳地少於一飛秒的週期中。
CES元件能夠儲存到該CES元件中之輸入的總和,按照每一神經元。例如,到CES元件中之電流輸入被觀察到被組合並儲存在該CES元件中成為新的阻抗狀態。例如,輸入至CES元件中的電流704及電流706被加總並儲存成順應電流708。換言之,多個輸入電流可經組合及儲存在該CES元件中,有效地成為新的順應電流(I順應
)。
實驗顯示當滿足某些條件時,CES元件能夠改變(阻抗值)狀態。例如,若CES元件經程式化以具有/設定以具有特定順應電流值(其提供該基於CES元件之神經元的臨界條件),則觀察到狀態之間的轉變僅發生在達到或超過該順應電流值時。電流712(例如)低於該CES元件的臨界值/順應電流,因此不會使該CES元件從高阻抗狀態轉變至低阻抗狀態。然而,電流710各在該CES元件之臨界值/順應電流之上,因此使該CES元件從高阻抗狀態轉變至特定低阻抗狀態。將理解到也可將CES元件程式化以具有臨界電壓,使得當跨於CES元件之累積電壓到達或超過該臨界電壓時,該CES元件經歷狀態的轉變並激發。因此,當符合臨界條件(例如電壓或電流臨界)時(對每一神經元),該CES元件能夠激發/產生輸出。
因此,本案揭露之實施例的一些特徵經闡述在以下經編號的項目中:
1.一種用於一人工神經網路的設備,該設備能夠作為一突觸或作為一神經元運作,且該設備包含至少一個相關電子開關(CES)元件,該至少一個CES元件能夠:儲存突觸權重;在一高阻抗狀態中操作;在複數個低阻抗狀態之一者中操作;當一重設條件發生時快速轉變至一高阻抗狀態中;當一設定條件發生時快速轉變至複數個低阻抗狀態之一者中;累積進入該設備中的電流輸入成為一累積電流,並在該累積電流等於或超過一臨界電流時輸出一信號;及累積進入該設備中的電壓輸入成為一累積電壓,並在該累積電壓等於或超過一臨界電壓時輸出一信號。
2. 如項目1中的設備,其中該高阻抗狀態的阻抗值至少比該複數個低阻抗狀態之各者的阻抗值更大100倍。
3. 如項目1中的設備,其中,當該設備作為一突觸運作時,依照對該至少一CES元件施加之一順應電流而定該至少一CES元件可經程式化至該複數個低阻抗狀態之一者中。
4. 如項目1中的設備,其中,當該設備作為一突觸運作時,該設備在該至少一CES元件是在一高阻抗狀態中操作時是在一低電力消耗狀態中。
5. 如項目1中的設備,其中,當該設備作為一神經元運作時,致使了到一高阻抗狀態中之快速轉變的該重設條件包含跨於該至少一CES元件施加的一重設電壓及在該至少一CES元件中的一重設電流密度。
6. 如項目1中的設備,其中,當該設備作為一神經元運作時,致使了到一低阻抗狀態中之快速轉變的該設定條件包含跨於該至少一CES元件施加的一設定電壓及在該至少一CES元件中的一設定電流密度。
7. 如項目1中的設備,其中,當該設備作為一神經元運作時,到一高阻抗狀態中之快速轉變及到該複數個低阻抗狀態中之一者之快速轉變發生在小於一毫秒、較佳地小於一飛秒之轉變時間尺度期間。
8. 將如項目1中所述之設備作為一人工神經網路中之一突觸的用法。
9. 將如項目1中所述之設備作為一人工神經網路中之一神經元的用法。
10. 一種用於一人工神經網路的交叉點陣列,該交叉點陣列包含至少一個如項目1中所述之設備。
11. 一種用於一人工神經網路的多層交叉點陣列,該交叉點陣列包含至少一個如項目1中所述之設備。
12. 一種用於一人工神經網路的可配置陣列,該可配置陣列包含:複數個設備,各設備包含至少一個相關電子開關(CES)元件,該至少一個CES元件能夠作為一突觸或作為一神經元運作;及一切換機構,該切換機構用以切換在該複數個設備之各者中之該至少一CES元件的運作。
13. 如項目12中的可配置陣列,其中當該複數個設備之一者中的一CES元件被切換成作為一突觸運作時,該CES元件能夠:儲存突觸權重;在一高阻抗狀態中操作;及在複數個低阻抗狀態之一者中操作。
14. 如項目12中的可配置陣列,其中當該複數個設備之一者中的一CES元件被切換成作為一神經元運作時,該CES元件能夠:當一重設條件發生時快速轉變至一高阻抗狀態中;當一設定條件發生時快速轉變至複數個低阻抗狀態之一者中;及累積進入該設備中的電流輸入成為一累積電流。
15. 如項目12中的可配置陣列,其中該複數個設備之各設備為可選擇的,且其中該陣列的一大小可藉由以下步驟調整:選擇該複數個設備中之各者;及將該所選設備耦接至該陣列中或將該所選設備從該陣列解除耦接。
16.一種三維(3D)可配置陣列,包含:至少兩層,各層包含如項目1所述之設備的陣列,其中該等層經排列成一堆疊;及在該堆疊中相鄰層之間的電耦接;其中該3D陣列的一大小可藉由將該堆疊之層解除連接或連接來調整。
17. 如項目16中的3D可配置陣列,其中該陣列提供一突觸而該突觸的大小是可調整的。
18. 一種用於一人工神經網路的設備,該設備包含由至少一相關電子開關(CES)元件提供的一突觸,其中該突觸能夠:儲存突觸權重;在一高阻抗狀態中操作;及在複數個低阻抗狀態之一者中操作。
19. 一種用於一人工神經網路的設備,該設備包含由至少一相關電子開關(CES)元件提供的一神經元,其中該神經元能夠:當一重設條件發生時快速轉變至一高阻抗狀態中;當一設定條件發生時快速轉變至複數個低阻抗狀態之一者中;累積進入該神經元中的電流輸入成為一累積電流,並在該累積電流等於或超過一臨界電流時輸出一信號;及累積進入該設備中的電壓輸入成為一累積電壓,並在該累積電壓等於或超過一臨界電壓時輸出一信號。
本領域中之技術人員將理解,在上述內容已說明了被認為是最佳實施方式者以及在適當時進行本案之技術的其他模式的同時,本案之技術不應被限制在針對較佳實施例之本說明書中揭示的特定配置方式及方法。本領域之技術人員將認知到本案之技術具有廣泛的應用範圍,且該些實施例可採用廣大的修改範圍,而無悖離隨附申請專利範圍中界定的任何進步性概念。
102‧‧‧讀取窗口
104、106‧‧‧部分
108‧‧‧點
110‧‧‧寫入窗口
112、114‧‧‧部分
116‧‧‧點
200‧‧‧相關電子開關(CES)元件/可變阻抗器裝置
201、203‧‧‧導電端點
202‧‧‧相關電子材料(CEM)/可變阻抗器裝置
210‧‧‧符號/可變電阻器
220‧‧‧可變電容器
300‧‧‧等效電路
400、402、404、406‧‧‧點
500‧‧‧2D陣列
502‧‧‧設備/神經元
504‧‧‧突觸
510‧‧‧突觸/3D陣列
512‧‧‧設備
514‧‧‧字線
516‧‧‧位元線
518、520‧‧‧層
600‧‧‧箭頭
602‧‧‧箭頭
604‧‧‧箭頭
606‧‧‧箭頭
700‧‧‧箭頭
702‧‧‧箭頭
704、706‧‧‧電流
708‧‧‧順應電流
710、712‧‧‧電流
本案之技術藉由範例經以圖表描繪在隨附圖式中,在該些圖式中:
第1圖顯示針對相關電子開關(CES)元件之電流密度相對於電壓的範例曲線;
第2A圖是相關電子開關(CES)元件之範例實施例的方塊圖,該CES元件包含相關電子材料;
第2B圖是用於CES元件的範例電路符號;
第3圖是用於CES元件的範例等效電路;
第4圖是利用順應電流來調整相關電子裝置之低電阻值的示意圖;
第5A圖是2D陣列之示意平面圖,該2D陣列包含複數個設備,其中各設備可配置作為突觸或神經元;
第5B圖是3D陣列之示意平面圖,該3D陣列包含複數個設備,其中各設備可配置作為突觸或神經元;
第6圖是顯示CES元件如何經配置以提供用於人工神經網路之突觸的圖;及
第7圖是顯示CES元件如何經配置以提供用於人工神經網路之神經元的圖。
102‧‧‧讀取窗口
104、106‧‧‧部分
108‧‧‧點
110‧‧‧寫入窗口
112、114‧‧‧部分
116‧‧‧點
Claims (21)
- 一種用於一人工神經網路的設備,該設備包含:至少一個相關電子開關(CES)元件,其可配置為:儲存一個或多個突觸權重;在一高阻抗狀態中操作;在一個或多個低阻抗狀態中操作;回應於該CES元件轉變為該一個或多個低阻抗狀態中的一者,建立一臨界電流:回應於該CES元件中的一電流符合或超過該臨界電流,轉變為該高阻抗狀態;及累積經輸入至該設備中的電流而成為一累積電流,並回應於該累積電流等於或超過所建立的該臨界電流而輸出一信號。
- 如請求項1所述之設備,其中該高阻抗狀態的一阻抗值至少比該一個或多個個低阻抗狀態之各者的一阻抗值更大100倍。
- 如請求項1所述之設備,其中,依照對該至少一個CES元件施加之一順應電流而定,該至少一個CES元件可經程式化以將該一個或多個突觸權重中的一突觸權重儲存為該一個或多個低阻抗狀態中之一者。
- 如請求項1所述之設備,其中,若經配置成一突觸,則該設備可經調適成回應於該至少一個CES元件經置於該高阻抗狀態而在一低電力消耗狀態中。
- 如請求項1所述之設備,其中,若該至少一個CES元件經配置成一神經元,,則該至少一個CES元件經配置成回應於跨於該至少一個CES元件施加的一重設電壓及在該至少一個CES元件中的一重設電流密度而轉變為該高阻抗狀態。
- 如請求項1所述之設備,其中,若經配置成一神經元,則該至少一個CES元件經配置成回應於跨於該至少一個CES元件施加的一設定電壓及在該至少一個CES元件中的一設定電流密度而轉變為該一個或多個低阻抗狀態中的一低阻抗狀態。
- 如請求項1所述之設備,其中該至少一個CES元件能夠在1.0ms內執行轉變為該高阻抗狀態的該轉變,且其中該至少一個CES元件能夠在1.0ms內執行轉變為該一個或多個低阻抗狀態中的一低阻抗狀態的該轉變。
- 如請求項1所述之設備,其中該設備經調適以形成一交叉點陣列。
- 如請求項1所述之設備,其中該設備經調適以形成一多層的交叉點陣列。
- 如請求項1所述之設備,其中該人工神經網路包括一三維(3D)可配置陣列,該3D可配置陣列包含:至少兩層,各層包含神經元的一陣列,其中該等層經排列成一堆疊;及該堆疊的相鄰層之間的電耦接;其中該3D可配置陣列的一大小可藉由將該堆疊之層解除連接或連接來調整。
- 如請求項10所述之設備,其中該3D可配置陣列用於提供一突觸,且其中該突觸的一大小是可調整的。
- 如請求項1所述之設備,其中經輸出的該信號為在該人工神經網路處所接收到的突觸權重與輸入信號的一點積運算的一總和的一部分,經輸出的該信號用於提供一輸入信號至複數個神經元中的至少一個第二神經元。
- 一種用於一人工神經網路的可配置陣列,該可配置陣列包含:複數個設備,各設備包含一個或多個相關電子開關(CES)元件,該等單個CES元件能夠作為一突觸或作為一神經元運作;及一切換機構,該切換機構用以選擇性配置在該一個 或多個CES元件中之至少一個CES元件以作為該突觸或作為該神經元運作。
- 如請求項13所述之可配置陣列,其中回應於該複數個設備中的一者的一CES元件被切換成作為一突觸運作,該CES元件能夠:儲存突觸權重;在一高阻抗狀態中操作;及在複數個低阻抗狀態中之一者中操作。
- 如請求項13所述之可配置陣列,其中回應於該複數個設備中的一者的一CES元件被切換成作為一神經元運作時,該CES元件能夠:回應於一重設條件發生,轉變至一高阻抗狀態中;回應於一設定條件發生,轉變至複數個低阻抗狀態中之一者中;及累積經輸入至該複數個設備中的一設備中的電流而成為一累積電流。
- 如請求項13所述之可配置陣列,其中該複數個設備之各設備為可選擇的,且其中該陣列的一大小可藉由以下步驟調整:選擇該複數個設備中之各者;及將該所選設備耦接至該陣列中或將該所選設備從該陣列解除耦接。
- 如請求項13所述之可配置陣列,其中若該等單個CES元件中的至少一第一者經配置成一突觸,則該等單個CES元件中的該至少該第一者經配置為儲存對應於一順應電流的一突觸權重。
- 如請求項17所述之可配置陣列,其中若該等單個CES元件中的至少一第二者經配置成一神經元,則該等單個CES元件中的該至少該第二者能夠傳導一對應的順應電流。
- 一種用於一人工神經網路的設備,該設備包含一個或多個相關電子開關(CES)元件,其中至少一個一第一CES元件經調適成:回應於該第一CES元件轉變為一低阻抗狀態,建立一臨界電流;及回應於該第一CES元件轉變為一高阻抗狀態的一轉變,提供一輸出信號,其中:回應於該第一CES元件中的一電流等於或超過該臨界電流,該第一CES元件的該轉變發生;及該輸出信號是至少部分地基於一個或多個經儲存的突觸權重。
- 如請求項19所述之設備,其中該一個或多個突觸權重經儲存在該至少一個CES元件的一個或多個第二CES元件中。
- 一種用於一人工神經網路的設備,該設備包含複數個神經元的一交叉點陣列,該複數個神經元中的一第一神經元用於包含至少一個相關電子開關(CES)元件,其中該第一神經元經調適成:回應於該至少一個CES元件轉變至一個或多個低阻抗狀態中之一低阻抗狀態的一轉變,建立一臨界電流;回應於該至少一個CES元件的一電流等於或超過該臨界電流而轉變為一高阻抗狀態;及累積經輸入至該第一神經元的電流成為一累積電流,並回應於該累積電流等於或超過該臨界電流而輸出一信號。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/884,612 US11636316B2 (en) | 2018-01-31 | 2018-01-31 | Correlated electron switch elements for brain-based computing |
US15/884,612 | 2018-01-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201941113A TW201941113A (zh) | 2019-10-16 |
TWI793249B true TWI793249B (zh) | 2023-02-21 |
Family
ID=65036837
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW108102231A TWI793249B (zh) | 2018-01-31 | 2019-01-21 | 用於基於大腦之運算的相關電子開關元件 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11636316B2 (zh) |
CN (1) | CN111771214A (zh) |
TW (1) | TWI793249B (zh) |
WO (1) | WO2019150073A1 (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11636316B2 (en) | 2018-01-31 | 2023-04-25 | Cerfe Labs, Inc. | Correlated electron switch elements for brain-based computing |
US11054997B2 (en) | 2019-08-12 | 2021-07-06 | Micron Technology, Inc. | Artificial neural networks in memory |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200919210A (en) * | 2007-07-18 | 2009-05-01 | Steven Kays | Adaptive electronic design |
WO2018007783A1 (en) * | 2016-07-07 | 2018-01-11 | Arm Ltd | An artificial neural network |
Family Cites Families (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5155802A (en) * | 1987-12-03 | 1992-10-13 | Trustees Of The Univ. Of Penna. | General purpose neural computer |
US7088860B2 (en) * | 2001-03-28 | 2006-08-08 | Canon Kabushiki Kaisha | Dynamically reconfigurable signal processing circuit, pattern recognition apparatus, and image processing apparatus |
US7778063B2 (en) | 2006-11-08 | 2010-08-17 | Symetrix Corporation | Non-volatile resistance switching memories and methods of making same |
US20080107801A1 (en) | 2006-11-08 | 2008-05-08 | Symetrix Corporation | Method of making a variable resistance memory |
US7639523B2 (en) | 2006-11-08 | 2009-12-29 | Symetrix Corporation | Stabilized resistive switching memory |
US7872900B2 (en) | 2006-11-08 | 2011-01-18 | Symetrix Corporation | Correlated electron memory |
US20090104756A1 (en) | 2007-06-29 | 2009-04-23 | Tanmay Kumar | Method to form a rewriteable memory cell comprising a diode and a resistivity-switching grown oxide |
JP5170107B2 (ja) | 2007-12-07 | 2013-03-27 | 富士通株式会社 | 抵抗変化型メモリ装置、不揮発性メモリ装置、およびその製造方法 |
WO2009140305A1 (en) | 2008-05-12 | 2009-11-19 | Symetrix Corporation | Correlated electron material and process for making |
JP5502339B2 (ja) | 2009-02-17 | 2014-05-28 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
US8891284B2 (en) | 2009-07-13 | 2014-11-18 | Hewlett-Packard Development Company, L.P. | Memristors based on mixed-metal-valence compounds |
US20120011092A1 (en) | 2010-07-07 | 2012-01-12 | Qualcomm Incorporated | Methods and systems for memristor-based neuron circuits |
WO2013003979A1 (zh) | 2011-07-06 | 2013-01-10 | 复旦大学 | 氧化锰基电阻型存储器与铜互连后端工艺集成的方法 |
US8787065B2 (en) | 2011-10-18 | 2014-07-22 | Micron Technology, Inc. | Apparatuses and methods for determining stability of a memory cell |
JP2013197396A (ja) | 2012-03-21 | 2013-09-30 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
EP2871170B1 (en) | 2012-07-06 | 2018-05-30 | Konoshima Chemical Co., Ltd. | Light-transmitting rare-earth gallium garnet ceramic, process for producing same, and faraday rotator |
US8629421B1 (en) | 2012-10-15 | 2014-01-14 | Micron Technology, Inc. | Memory cells |
US8686389B1 (en) | 2012-10-16 | 2014-04-01 | Intermolecular, Inc. | Diffusion barrier layer for resistive random access memory cells |
US9224878B2 (en) | 2012-12-27 | 2015-12-29 | Intermolecular, Inc. | High work function, manufacturable top electrode |
KR102014375B1 (ko) | 2013-04-05 | 2019-08-26 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 전자 장치 |
US20160103332A1 (en) | 2014-10-08 | 2016-04-14 | Juei Tse Lin | Adjustable rimless glasses for easy removal |
US9735766B2 (en) * | 2015-07-31 | 2017-08-15 | Arm Ltd. | Correlated electron switch |
US9514814B1 (en) | 2015-08-13 | 2016-12-06 | Arm Ltd. | Memory write driver, method and system |
US9548118B1 (en) | 2015-09-22 | 2017-01-17 | Arm Ltd. | Method, system and device for complementary non-volatile memory device operation |
US9589636B1 (en) | 2015-09-22 | 2017-03-07 | Arm Ltd. | Method, system and device for complementary non-volatile memory device operation |
US10147879B2 (en) | 2015-09-30 | 2018-12-04 | Arm Ltd. | Multiple impedance correlated electron switch fabric |
US10719236B2 (en) | 2015-11-20 | 2020-07-21 | Arm Ltd. | Memory controller with non-volatile buffer for persistent memory operations |
US9735360B2 (en) | 2015-12-22 | 2017-08-15 | Arm Ltd. | Access devices to correlated electron switch |
US9773550B2 (en) | 2015-12-22 | 2017-09-26 | Arm Ltd. | Circuit and method for configurable impedance array |
US9621161B1 (en) * | 2015-12-28 | 2017-04-11 | Arm Ltd. | Method and circuit for detection of a fault event |
US9627615B1 (en) | 2016-01-26 | 2017-04-18 | Arm Ltd. | Fabrication of correlated electron material devices |
US9660189B1 (en) | 2016-02-29 | 2017-05-23 | Arm Ltd. | Barrier layer for correlated electron material |
US10352971B2 (en) * | 2016-09-30 | 2019-07-16 | Arm Ltd. | Voltage detection with correlated electron switch |
CN106845634B (zh) * | 2016-12-28 | 2018-12-14 | 华中科技大学 | 一种基于忆阻器件的神经元电路 |
US10922608B2 (en) | 2017-03-08 | 2021-02-16 | Arm Ltd | Spiking neural network |
US10002665B1 (en) | 2017-04-05 | 2018-06-19 | Arm Ltd. | Memory devices formed from correlated electron materials |
US10002669B1 (en) | 2017-05-10 | 2018-06-19 | Arm Ltd. | Method, system and device for correlated electron switch (CES) device operation |
US11636316B2 (en) | 2018-01-31 | 2023-04-25 | Cerfe Labs, Inc. | Correlated electron switch elements for brain-based computing |
-
2018
- 2018-01-31 US US15/884,612 patent/US11636316B2/en active Active
-
2019
- 2019-01-11 WO PCT/GB2019/050080 patent/WO2019150073A1/en active Application Filing
- 2019-01-11 CN CN201980015833.6A patent/CN111771214A/zh active Pending
- 2019-01-21 TW TW108102231A patent/TWI793249B/zh active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200919210A (en) * | 2007-07-18 | 2009-05-01 | Steven Kays | Adaptive electronic design |
WO2018007783A1 (en) * | 2016-07-07 | 2018-01-11 | Arm Ltd | An artificial neural network |
Non-Patent Citations (1)
Title |
---|
專書 ANGELIKI PANTAZI ET AL All-memristive neuromorphic computing with level-tuned neurons vol. 27, no. 35, doi:10.1088/0957-4484/27/35/355205, ISSN 0957-4484, (20160726) NANOTECHNOLOGY, IOP, BRISTOL 20160726 * |
Also Published As
Publication number | Publication date |
---|---|
US20190236441A1 (en) | 2019-08-01 |
WO2019150073A1 (en) | 2019-08-08 |
US11636316B2 (en) | 2023-04-25 |
TW201941113A (zh) | 2019-10-16 |
CN111771214A (zh) | 2020-10-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110383301B (zh) | 尖峰神经网络 | |
CN108604459B (zh) | 用于可配置的阻抗阵列的电路和方法 | |
KR102489258B1 (ko) | 인공 신경망 | |
CN108028065B (zh) | 用于互补非易失性存储器设备操作的方法、系统和设备 | |
CN108028064B (zh) | 用于互补非易失性存储器设备操作的方法、系统和设备 | |
US8183554B2 (en) | Symmetrical programmable memresistor crossbar structure | |
US9792985B2 (en) | Resistive volatile/non-volatile floating electrode logic/memory cell | |
KR101424138B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
JP2013534724A (ja) | 破壊層を含む抵抗スイッチング層を備えるメモリセル | |
TWI793249B (zh) | 用於基於大腦之運算的相關電子開關元件 | |
KR20170096172A (ko) | 고속 확산성 금속 원자에 기반한 부성 미분 저항(ndr) 디바이스 | |
Zayer et al. | Thermal and signal integrity analysis of novel 3D crossbar resistive random access memories | |
EP2826067A1 (en) | Varied multilayer memristive device | |
Kang et al. | Pulse operation of a floating-electrode memristive device | |
Lahbacha et al. | Electrothermal RRAM Crossbar Improvement with 3-D CRS and 1D1R-1R1D Architectures | |
KR102673064B1 (ko) | 설정 가능한 임피던스 어레이를 위한 회로 및 방법 | |
Li et al. | Understanding the impact of diode parameters on sneak current in 1Diode 1ReRAM crossbar architectures | |
CN109658974B (zh) | 用于测试相关电子开关(ces)设备的方法、系统和设备 | |
US20200343305A1 (en) | Implementing memristor crossbar array using non-filamentary rram cells | |
CN112750477A (zh) | 基于含单向选择器的otp存储阵列的神经网络推理加速器 | |
Gergel-Hackett et al. | Solution-processed flexible memristors |