TWI790209B - 具有經由插入藉由背面露出賦能的鰭塞區域的應力源材料而誘發的通道應力的鰭式場效電晶體 - Google Patents

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Abstract

一種積體電路設備，包括本體；形成於該本體之第一部分的電晶體，該電晶體包括界定於該本體中在源極與汲極間的閘極堆疊及通道；以及形成於該本體之第二部分的插塞(plug)，該插塞包括可以對該本體之該第一部分給予應力的材料。一種形成積體電路裝置的方法包括形成電晶體本體於基板上；形成電晶體裝置於該基板之第一側的該電晶體本體的第一部分中；以及以該電晶體本體中的插塞將該電晶體本體劃分成至少該第一部分及第二部分，該插塞包括可以對該本體之該第一部分給予應力的材料，其中，經由該基板之第二側引入該材料。

Description

具有經由插入藉由背面露出賦能的鰭塞區域的應力源材料而誘發的通道應力的鰭式場效電晶體
本發明領域有關於積體電路處理。
適當工程應力(例如，壓應力(compressive stress)、拉應力(tensile stress))能改善載子傳輸並導致增加電晶體裝置中的驅動電流。對於電晶體裝置中工程應力的先前解決方案包括使用磊晶應力源材料，諸如矽鍺或碳化矽，其插入或鄰接於矽通道裝置上之矽或矽鍺上的源極/汲極區域。另一解決方案包括裝置外部諸如電晶體裝置上的應力。
100‧‧‧結構
110‧‧‧基板
120‧‧‧介電質層
125‧‧‧裝置層
130A‧‧‧鰭
130B‧‧‧鰭
135‧‧‧空隙
140‧‧‧犧牲材料
145‧‧‧犧牲材料
1300A‧‧‧裝置區
1300B‧‧‧裝置區
1410‧‧‧襯墊層
150A‧‧‧閘極堆疊
150B‧‧‧閘極堆疊
160‧‧‧接點層
170‧‧‧體基板
180‧‧‧應力源材料
185‧‧‧應力源材料
210‧‧‧方法流程
215‧‧‧方法流程
220‧‧‧方法流程
225‧‧‧方法流程
230‧‧‧方法流程
235‧‧‧方法流程
240‧‧‧方法流程
245‧‧‧方法流程
300‧‧‧內插件
302‧‧‧第一基板
304‧‧‧第二基板
306‧‧‧球閘陣列(BGA)
308‧‧‧金屬互連
310‧‧‧通孔
312‧‧‧貫穿矽通孔
314‧‧‧嵌入式裝置
400‧‧‧運算裝置
402‧‧‧積體電路晶粒
404‧‧‧CPU/處理器
406‧‧‧晶粒上記憶體
408‧‧‧通訊晶片
410‧‧‧揮發性記憶體
412‧‧‧非揮發性記憶體
414‧‧‧圖形處理單元(GPU)
416‧‧‧數位信號處理器(DSP)
420‧‧‧晶片組
422‧‧‧天線
424‧‧‧顯示器或觸控螢幕顯示器
426‧‧‧觸控螢幕控制器
428‧‧‧電池
430‧‧‧羅盤
432‧‧‧運動共處理器/運動感測器
434‧‧‧揚聲器
436‧‧‧相機
438‧‧‧輸入裝置
440‧‧‧大容量儲存裝置
442‧‧‧密碼處理器
444‧‧‧全球定位系統(GPS)
圖1顯示諸如晶圓的半導體基板的一部分，其上形成有介電質層，成為自該介電質層突出的電晶體本體 或鰭。
圖2顯示圖1在每一鰭劃分成數個電晶體裝置段後的結構。
圖3顯示圖2在結構正面處理後的結構。
圖4顯示包括圖3被反轉並接合到載體基板之結構的總成。
圖5顯示圖4在移除基板以露出介電質層及充填各個鰭中空隙(void)的犧牲材料之後的總成。
圖6顯示圖5之總成穿過線6-6’並顯示該總成頂部的圖。
圖7顯示圖6在以應力源材料取代犧牲材料後之總成。
圖8顯示圖7之總成穿過線8-8’並代表性顯示施加於該裝置在鰭130A之裝置區域1300A之通道區域中的拉應力。
圖9呈現圖1-8之方法的流程圖。
圖10為實施一或多個實施例的內插件(interposer)。
圖11繪示運算裝置的一實施例。
【發明內容】及【實施方式】
描述一種用以將工程應力引入電晶體裝置的技術。在一實施例中，電晶體裝置為非平面或三維電晶體裝置，其包括突出基板上介電材料之層面之上的電晶體本 體或鰭，諸如鰭式場效電晶體(finfet)。此技術利用形成長的鰭且在長度方向劃分鰭的實踐以便把多個裝置考慮進去。在實踐方面，鰭形成於基板上且接著藉由在鰭中形成空隙而沿著長度尺寸被劃分。照慣例，此等空隙以介電材料或其他電絕緣材料充填。根據本文描述的技術，空隙中的介電質或其他材料在裝置處理之後，以可稱為插塞(plug)應力源的應力源材料取代。應力源材料提供直線(in-line)應力(例如，拉應力、壓應力)給在該鰭中形成的電晶體裝置。在一實施例中，以應力源材料取代在空隙中的介電質或該材料的程序發生於背面顯露(backside reveal)法中的正面裝置製程之後。
所述之應力技術的優點包括作為插塞被引入鰭空隙內的應力源材料不依賴晶格失配(lattice mismatch)來引入應力且因而能與不同的材料系統整合。習知技術磊晶應力源(epitaxial stressor)技術需要選取適當材料作為針對所建議的通道材料(例如，III-V族化合物半導體、高鍺、矽鍺、鍺)的磊晶應力源。由於所述的插塞應力不依賴晶格失配，其能經整合以提供張力(tension)或壓力(compression)給通道，且能以一種方式整合，使得其能針對不同導電性(N型裝置、P型裝置)的裝置提供不同的應力狀態，而不依賴晶格失配來這樣做。
磊晶應力源一般將應力施加於大致與磊晶材料的空間體積成正比的通道裡面。隨著製程技術的進步，相鄰用以容納應力源材料之裝置的實體空間減少。隨著裝 置縮小，磊晶應力源材料的容積一般亦會被要求縮小，使得較高應力狀態更難以利用磊晶應力源方法縮小來維持。
所述插塞應力技術的進一步優點在於其能與其他應力技術一起使用，諸如以上提及的磊晶方法或外部應力法。
如所述，本文描述的技術在裝置處理之後及透過裝置的背面在鰭中實施應力(例如，在鰭的通道區)。相對於在正面處理期間引入應力源材料，在背面顯露之後引入應力的優點在於，由於正面處理所牽涉的高溫(例如，約1000℃)，正面處理期間會被插入的材料一般需要類似於基板材料的熱膨脹係數(CTE)。無法達到此CTE將會使該方法更容易產生與分層(delamination)、屈曲(buckling)等關聯的問題以及非理想化。具適當CTE的應力源材料因此是受到限制的。其次，由於前述的CTE問題的消除且也由於可用於鰭分割時最初充填空隙之犧牲材料的廣泛材料選擇，背面顯露法被認為較易整合。第三優點在於應力源材料傾向隨諸如於正面處理期間所進行的熱處理而鬆弛。藉由在背面顯露法之後以及與積體電路製程相關聯的熱處理之後插入應力源材料於鰭的插塞或空隙區中，得以避免應力源材料的鬆弛。最後，用以給予插塞應力之材料的選擇較大且能允許引入比可透過正面整合法更高的應力材料。
圖1-8描述引入應力源材料到三維電晶體本體的鰭插塞區或由背面顯露致能的鰭內。圖9代表該製程的 流程圖。圖1顯示諸如晶圓的半導體基板的一部分，其上形成有介電質層，成為自該介電質層突出的半導體本體或鰭。參見結構100，該結構包括基板110，其即例如像是矽或絕緣層上矽(SOI)基板的塊狀半導體基板。基板110厚度可從數十奈米到數千微米且針對代表性目的呈現且不縮小。配置於基板110之表面上的是例如二氧化矽或具有介電常數小於二氧化矽(低k介電材料)的介電材料或另一電絕緣材料的介電質層120。自介電質層120突出的是鰭130A及鰭130B。鰭130A及鰭130B在一實施例中，是被選擇作為例如用於要形成於該鰭中之電晶體裝置的本質(intrinsic)或通道材料的半導體材料。鰭130A的材料可以有別於鰭130B的材料。鰭130A及鰭130B的代表性材料包括III-V族化合物半導體、鍺(Ge)、矽鍺(SiGe)或矽(Si)。鰭130A及鰭130B可藉由圖案化基板材料(例如，被圖案化在矽的基板110的矽鰭)，且接著以介電質層120包圍鰭，以及接著凹入(recessing)該介電質層而加以形成，介電質層120被沉積到例如鰭130A及鰭130B的高度以界定該介電質層及鰭的平面表面。或者，鰭130A及鰭130B可藉由圖案化來自基板110之材料的鰭作為犧牲鰭、以諸如介電質層120的介電質材料包圍犧牲鰭、以及移除犧牲層以在周圍介電質層120中形成溝槽，介電質層120被沉積到例如鰭130A及鰭130B的高度以界定該介電質層及鰭的平面表面。想要的鰭材料或材料等接著可磊晶生長於介電質層120中的溝槽，且該介電質層被凹入以露出鰭如圖1所示 (圖9，方塊210)。顯示於圖1的鰭的橫剖面(垂直於長度尺寸觀察時)是矩形。在實際上，鰭可為橫剖面呈矩形、梯形、頸形、沙鐘形或對熟於此技藝之人士而言明顯的其他形狀。再者，圖1顯示的鰭亦可包括被奈米線鰭或奈米帶鰭結構中的絕緣層分隔的多個導電區，其亦可具有對熟於此技藝之人士而言明顯的其他形狀。
鰭130A-130B具有長度L，其比電晶體裝置需要或想要的長度還長(見圖1)。因此，每一鰭可被劃分成一或多個電晶體裝置區或段(圖9，方塊215)。圖2顯示圖1在每一鰭劃分成數個電晶體裝置段之後的結構。該等鰭透過在沿著每一鰭之長度尺寸之位置引入空隙135而被劃分，透過例如遮罩或蝕刻製程，或經由移除用以圖案化從該鰭空出的區的犧牲閘極結構。就遮罩及蝕刻製程而言，空隙135可在凹入介電質層120前形成於鰭130A和鰭130B中以便露出該等鰭。或者，犧牲閘極結構可形成於鰭130A和鰭130B的每一者中指定給空隙的區域，且接著例如在每一鰭中形成擴散區(源極和汲極)後移除犧牲閘結構，接著透過蝕刻製程形成空隙。空隙135將鰭130A的長度劃分成包括裝置區1300A的電晶體裝置段或區以及將鰭130B的長度劃分成包括裝置區1300B的電晶體裝置段或區。
圖2顯示鰭130A的空隙135中的犧牲材料140以及鰭130B的空隙135中的犧牲材料145。在一實施例中，犧牲材料140與犧牲材料145相同，且在另一實施例中，材料不同。在一實施例中，犧牲材料140及犧牲材料145二者皆 不需為絕緣的。在一實施例中，犧牲材料140和犧牲材料145的材料，不論是相同或不同，為具有分別相對於鰭130A和鰭130B且相對於介電材料120選擇性蝕刻的任何材料。在犧牲材料140與犧牲材料145不同的另一實施例中，用於其中一者之材料可以相對於用於另一者之材料選擇性蝕刻(例如，移除犧牲材料140的蝕刻)，優先對犧牲材料145、鰭材料130A和130B以及介電質材料120。在一實施例中，鰭130A和130B的一者或二者中的空隙135可包括襯墊層或蝕刻停止層。圖2的嵌入物(inset)顯示鰭130A中的一個空隙135，其可僅包括犧牲材料140或包括蝕刻停止或襯墊層1410，其包圍空隙的基部和側壁以及空隙中的犧牲材料140。蝕刻停止或襯墊層1410的代表性材料包括但不侷限於碳化物(例如，碳化矽)、氮化物(例如，氮化矽)或氧化物(例如，氧化鋁)。
分別在鰭130A和鰭130B中的犧牲材料140和犧牲材料145的圖示中，顯示犧牲材料遵照各自鰭的形狀。可以體認的是，此為犧牲材料140和犧牲材料145的外觀的代表，諸如各自犧牲材料透過選擇性沉積製程沉積進空隙135以便其僅能在半導體區中生長的情況。一個範例會是空隙被形成及充填於鰭130A和鰭130B被介電質層120包圍時(在凹入介電質層120以露鰭之前(見圖1))的情況。在此種情況下，介電質層120能用以使犧牲材料140遵照各自鰭的形狀。在其他實施例中，犧牲材料140和犧牲材料145可以不遵照原始鰭的形狀但可長寬度及/或高度。舉例來 說，倘若空隙135被形成及充填於移除設置於鰭的空隙區域中的犧牲閘極結構之後，則鰭130A和鰭130B的側會露出，使之沒有用於沉積犧牲材料145的側壁圍堵。
圖3顯示圖2在該結構的正面處理後的結構。正面處理包括在鰭130A和鰭130B中及上形成電晶體裝置以界定裝置層125(圖9，方塊220)。典型上，圖3顯示鰭130A的裝置區1300A中的一個電晶體裝置，電晶體裝置包括配置在鰭130A上的閘極堆疊150A，該閘極堆疊包括閘極介電質及閘極電極。在該閘極堆疊兩側的是界定該電晶體裝置的擴散區(源極和汲極)。圖3亦顯示形成於鰭130B的裝置區1300B中的電晶體裝置。該電晶體裝置包括閘極介電質和閘極電極的閘極堆疊150B及在該閘極堆疊兩側的擴散區(源極和汲極)。如所繪示，閘極堆疊接觸鰭130B的相對側及頂表面如所看到的。在一實施例中，鰭130A的裝置區1300A中的裝置是N型裝置且鰭130B的裝置區1300B中的裝置是P型裝置。亦可體會的是，裝置區中可形成一個以上的電晶體裝置，如由鰭130A和鰭130B的各者在各鰭的一端的鰭區中形成的兩個裝置來代表說明。
分別於鰭130A和鰭130B上及中形成裝置層125之後，一或多個互連層面(interconnect level)可於結構100上形成並連接到裝置層125中的裝置。此在界定外部接點層160之後。互連層面及接點的形成可遵循傳統處理技術(圖9的方塊225)。圖3顯示具有接點、互連層面及中間層介電質材料被移除的結構。
圖4顯示圖3在其反轉及裝置面朝下(device side down)接合到載體基板以形成一個總成(圖9，方塊230)的結構。載體基板170例如是晶圓大小的基板。結構100是裝置面朝下接合，所以裝置層125及互連和接點160配置於載體基板170與基板110之間。依此方式，露出基板110(基板110的背面界定該總成的上表面)。
圖5顯示圖4在移除基板110以露出鰭的介電質層120、鰭的背面(例如，鰭130A和130B)及充填各個鰭(圖9，方塊235)中空隙(void)的犧牲材料之後的總成。在一實施例中，基板110可透過化學機械研磨(CMP)製程而被移除。
圖6顯示圖5之總成穿過線6-6’並顯示該總成頂部的圖。由此視圖來看，圖6顯示包括露出的介電質層120及犧牲材料140和145的總成的頂部。鰭中的空隙被充填了諸如選擇地充填鰭130A中之空隙的蝕刻停止或襯墊層1410的蝕刻停止或襯墊層(見圖2)的情況中，進行CMP直到露出蝕刻停止或襯墊層為止。
在露出犧牲材料或蝕刻停止/襯墊層之後，犧牲材料可被移除且以應力源材料取代(圖9，方塊240)。在一實施例中，倘若例如不同的應力源材料要來取代不同鰭中或相同鰭的不同區域中的犧牲材料，或倘若不同的犧牲材料要用於諸如N型鰭及P型鰭之不同的鰭，則犧牲材料的移除和以應力源材料取代可依序進行。舉例來說，在一依序的處理實施例中，鰭130B中的犧牲材料145起初可被 移除，例如透過在對應於鰭130A之區域上方形成遮罩，或使用蝕刻停止或襯墊層1410(如果存在)作為遮罩且接著對介電質層120選擇性地蝕刻犧牲材料145。移除鰭130B中的犧牲材料145之後，空出的區可例如以諸如氮化物(例如，氮化矽)的非導電應力源材料(例如，高應力絕緣材料)加以充填。應力源材料可經由化學氣相沉積(CVP)或其他方法而被沉積。為人周知的是諸如氮化物材料的應力狀態高度依賴他們的沉積條件(例如，氣體壓力、功率等)。因此沉積條件允許取決於通道以內所要的應力狀態來調整應力狀態成為壓縮或拉伸。在另一實施例中，空出區可以諸如氧化層的電絕緣襯墊層來加襯，接著以諸如受應力的鉭、釕之導電或非導電的高度受應力的核心的電絕緣層或其他層來加襯。就諸如鉭的材料而言，為人所周知的是鉭可以壓縮或拉伸的狀態被沉積。
一旦鰭130B中的犧牲材料145被應力源材料所取代，熟於此技藝之人士應可明白鰭130A中的犧牲材料140和空隙可露出且以不同的應力源材料或具有不同或相同應力狀態之相同的應力源材料被取代。鰭130A中的空隙以蝕刻停止或襯墊層1410加襯的情況中，此等空隙的材料可被選來用於對介電質層120蝕刻的蝕刻劑所移除，而且，或許，以相同的蝕刻劑或不同的蝕刻劑移除鰭130B中的應力源材料，然後犧牲材料140。在另一實施例中，可在用以移除犧牲材料140之蝕刻製程之前在對應於鰭130B之區域上方形成遮罩。
使用選擇性的絕緣襯墊材料或蝕刻停止如顯示於圖2中之層1410，允許使用要被插置於空出的區140和145以內的應力源材料，其像許多金屬應力源層一樣是高度導電，包括但不侷限於鉭、釕及鎢。包含襯墊會防止像是會從1300A的區到區1300A的區外部發生之沿著鰭的長度方向導電的發生。襯墊或蝕刻停止材料亦可作為蝕刻停止，其將防止超出在形成區140和145過程中要被空出之區的蝕刻劑橫向侵蝕。
圖7顯示圖6在以應力源材料取代犧牲材料的結構。在圖7的範例中，鰭130A中的應力源材料180施加一拉應力到鰭本體且鰭130B中的應力源材料185提供一壓應力到該鰭本體。在應力源材料180的情形中，應力源材料包括形成於鰭130A中之裝置(例如，形成於裝置區域1300A的裝置(見圖3))通道以內的張力，且應力源材料185包括在諸如裝置區域1300B(見圖3)中之電晶體裝置的電晶體裝置的通道以內的壓力。圖8顯示圖7穿過線8-8’並代表性地顯示施加於在鰭130A之裝置區域1300A之該裝置的通道區域中的拉應力的結構。典型地，對於具有3奈米到50奈米寬度及10奈米到500奈米高度尺寸之具有適合應力源材料的P型或N型的鰭而言，感應的應力的大小可在數百兆帕的範圍。
在以上實施例中，應力源材料被引入N型及P型鰭以便將應力給予先前形成於此等鰭中的裝置。在另一實施例中，應力源材料透過背面顯露法僅加到一個鰭。典 型地，在利用Si/SiGe/Ge通道裝置的目前實作中，一般將磊晶應力引入PMOS裝置比NMOS裝置容易。因此，例如在鰭本體130A中的NMOS裝置及在鰭本體130B中的PMOS裝置可各個使用本領域周知的技術以磊晶應力形成。沉積於鰭130B的空隙中的犧牲材料145可以不是犧牲的但可以是例如介電質或導電材料，而於鰭130A中的犧牲材料140可以是要打算被移除的材料。因此，在背面顯露之後僅僅犧牲材料140被移除且以應力源材料取代，以增加應力給形成於鰭130A中的NMOS裝置。
依所需用以將應力源材料插入到鰭本體的背面顯露處理之後，在一實施例中需要裝置層朝上總成的情況下，該總成的裝置層125可轉移到另一載體(圖9，方塊245)。裝置層125可被反轉並附接到另一載體晶圓(carrier wafer)上。
在參照圖1-8描述的製程以及圖9之流程圖中，一應力源材料取代鰭的空隙中的犧牲材料。在另一實施例中，應力源材料直接而不是在取代製程中被引入空隙。在一實施例中，結構100的正面製程不包括形成空隙135以及以犧牲材料充填空隙。反而是，正面處理之後，結構100被反轉並裝置面朝下接合到載體基板(例如，載體基板170)且露出鰭的背面。空隙(例如，空隙135)接著形成於鰭的指定區域，且應力源材料或襯墊層及應力源材料被引入該等空隙。根據此替代製程，可避免犧牲材料的沉積及後來的移除。在又一實施例中，鰭中的所有空隙可在背 面顯露法後形成，包括要被應力源材料以外的材料充填的空隙。在又一實施例中，作為分隔鰭的區或部分但不意圖包括應力源材料的空隙可於正面處理期間形成而指定給應力源材料的空隙可在背面顯露之後形成。
圖10繪示包括一或多個實施例的內插件300。內插件300是用來將第一基板302橋接到第二基板304的一中間基板(intervening substrate)。第一基板302可以例如是積體電路晶粒。第二基板304可以例如是記憶體模組、電腦主機板、或另一個積體電路晶粒。一般而言，內插件300的目的在於將連接展開成一較寬的間距或將連接改道(reroute)到一不同的連接。舉例來說，內插件300可將一積體電路晶粒連接到球閘陣列(BGA)306，其能接著被連接到第二基板304。於一些實施例中，第一和第二基板302/304附接到內插件300的相對兩側。在其他實施例中，第一和第二基板302/304附接到內插件300的同一側。在又一實施例中，三或更多基板藉由內插件300互連。
內插件300可以環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺的聚合物材料形成。在又一實作中，該內插件可以替代的剛性或撓性材料形成，可包括上述用於半導體基板之相同的材料，諸如矽、鍺及其他III-V族或IV族材料。
內插件可包括金屬互連308及通孔310，包括但不侷限於貫穿矽通孔(through-silicon via，TSV)312。內插件300可進一步包括嵌入式裝置314，其包括電容器、去 耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。更複雜的裝置諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器、及MEMS裝置亦可形成於內插件300上。
根據實施例，本文揭露的設備或方法可用於內插件300的製造程中。
圖11繪示根據一實施例的運算裝置400。運算裝置400可附包括數個組件。在一實施例中，此等組件附接到一或多個主機板。在一替代實施例中，此等組件製造於系統單晶片(SoC)晶粒上而非主機板上。運算裝置400中的組件包括但不侷限於積體電路晶粒402及至少一通訊晶片408。在一些實作中，通訊晶片408製作成積體電路晶粒402的一部分。積體電路晶粒402可包括CPU 404以及晶粒上記憶體(on-die memory)406，通常用作為快取記憶體，其可由諸如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)所提供。
運算裝置400可以包括可或不可物理和電性耦合至主機板或在SoC晶粒以內製造的其他組件。此等其他組件包括但不侷限於揮發性記憶體410(例如，DRAM)、非揮發性記憶體412(例如，ROM或快閃記憶體)、圖形處理單元414(GPU)、數位信號處理器416、密碼處理器442(一種執行硬體內的密碼演算法的特別處理器)、晶片組420、天線422、顯示器或觸控螢幕顯示器424、觸控螢幕控制器426、電池428或其他電源、功率放大器(未顯示)、全球定 位系統(GPS)裝置444、羅盤430、運動共處理器或感測器432(其可包括加速度計、陀螺儀、以及羅盤)、揚聲器434、相機436、使用者輸入裝置438(諸如鍵盤、滑鼠、觸控筆、及觸控板)、以及大容量儲存裝置440(諸如硬碟機、光碟(CD)、數位影音光碟(DVD)等等)。
通訊晶片408實現用於傳送資料到運算裝置400和從運算裝置400傳送資料之無線通訊。用語「無線」及其衍生可用於描述電路、裝置、系統、方法、技術、通訊通道等等，其可以通訊資料透過非固體介質使用調變電磁波。該用語並非暗示相關裝置不包含任何有線，儘管一些實施例可能沒有包含有線。通訊晶片408可以實現任何數目的無線標準或協定，包括但不侷限於Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、它們的衍生物、以及被指定為3G、4G、5G和超越任何其它無線協定。運算裝置400可包括複數個通訊晶片408。例如，第一通訊晶片可專用於諸如Wi-Fi和藍牙之短距離無線通訊以及第二通訊晶片可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、和其它之長距離的無線通訊。
運算裝置400的處理器404包括一或多個諸如電晶體的裝置，其根據上述實施例形成。用語「處理器」可以指任何用來處理來自暫存器和/或記憶體的電子資料 以轉換該電子資料成可儲存於暫存器及/或記憶體的其它電子資料的裝置或裝置的一部分。
通訊晶片408亦可包括一或多個諸如電晶體的裝置，其根據上述實施例形成。
在進一步實施例中，容納於運算裝置400內之另一組件可包含包括一個或多個裝置，諸如電晶體，其根據上述實施例形成。
在各種實施例中，運算裝置400可為膝上型電腦、筆記型電腦、輕省筆電、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動個人電腦(ultra mobile PC)、行動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機頂盒、娛樂控制單元、數位相機、隨身音樂播放器、或數位視訊記錄器(digital video recorder)。在進一步的實施例中，運算裝置400可以為處理資料的任何其它電子裝置。
範例
範例1為一種積體電路設備，包括：本體，自基板突出；電晶體，形成於該本體的第一部分，該電晶體包含閘極堆疊、源極與汲極、以及通道，該閘極堆疊接觸該本體的至少二相鄰側，該源極與汲極在該閘極堆疊的相對側，該通道界定於該本體中在該源極與汲極之間；以及插塞，形成於該本體的第二部分，該插塞包括用以對該本體之該第一部分給予應力的材料。
在範例2中，範例1之設備的該應力為壓應力。
在範例3中，範例1之設備的該應力為拉應力。
在範例4中，範例1之設備的該插塞的材料包括電絕緣材料。
在範例5中，範例1至4之設備的該插塞為第一插塞且該設備在該本體的第三部分中包括第二插塞，其中，該本體的第一部分配置於該第二部分與該第三部分之間。
範例6為一種形成積體電路裝置的方法，包括：形成電晶體本體於自介電質層突出的基板上；形成電晶體裝置於該基板之第一側上的該電晶體本體之第一部分；以及以該電晶體本體中的插塞將該電晶體本體劃分成至少該第一部分及第二部分，該插塞包括用以對該本體之該第一部分給予應力的材料，其中，該材料經由該基板的第二側被引入。
在範例7中，範例6之方法的該應力為壓應力。
在範例8中，範例6之方法的該應力為拉應力。
在範例9中，用以對範例6之方法的該本體之該第一部分給予應力的該材料為第二材料，且該方法進一步包括以該第二材料取代第一材料。
在範例10中，在形成該電晶體本體之後，範例6至9之任何一者的該方法包含經由該基板存取該電晶體本體。
在範例11中，範例9之方法的該基板包括第一基板且以第二材料取代該第一材料包含：在形成該電晶體本體之後，將該第一基板接合到第二基板，使得該電晶體裝置配置於該第一基板與該第二基板之間；以及露出該電晶體本體。
在範例12中，範例10之方法的露出該電晶體本體包括移除該第一基板的一部分。
在範例13中，範例6至12之方法的該材料包含電絕緣材料。
在範例14中，範例6至13之方法的將該電晶體本體劃分成至少第一部分及第二部分包括：形成開口於該電晶體本體中；以蝕刻停止襯墊加襯該開口；以及沉積該第一材料於該開口中。
在範例15中，一種積體電路裝置由範例6至14之任一者的方法所形成。
在範例16中，一種形成積體電路裝置的方法，包括：形成複數個電晶體本體於自介電質層突出的基板上；以個別電晶體本體中的插塞將該複數個電晶體本體的每一者劃分成至少第一部分及第二部分；形成電晶體裝置於該複數個電晶體本體的每一者的該第一部分及該第二部分的至少其中一者中；以及以一材料經由該基板的第二 側取代該插塞，其中，該材料用以對該複數個電晶體本體之該第一部分及該第二部分的至少一者給予應力。
在範例17中，範例16之方法的形成電晶體裝置於該複數個電晶體本體的每一者的該第一部分及該第二部分的至少一者中包括：形成包括第一導電類型的第一電晶體裝置於第一電晶體本體中以及包括第二導電類型的第二電晶體裝置於第二電晶體本體中，以及以一材料取代該插塞包括以用以對該第一電晶體本體給予一壓應力的材料以及用以對該第二電晶體本體給予一拉應力的材料取代該插塞。
在範例18中，範例17之方法的該基板包括第一基板且以第二材料取代該第一材料包括：在形成該電晶體本體之後，將該第一基板接合到第二基板，使得該複數個電晶體裝置配置於該第一基板與該第二基板之間；以及移除該第一基板的一部分以露出該複數個電晶體裝置。
在範例19中，範例16至18之方法的將該複數個電晶體本體劃分成至少第一部分及第二部分包括：形成開口於該複數個電晶體本體的每一者中；以蝕刻停止襯墊加襯該開口；以及沉積該第一材料於該開口中。
在範例20中，範例19之方法的形成電晶體裝置於該複數個電晶體本體之每一者的該第一部分及該第二部分的至少其中一者包括：形成包括第一導電類型的第一電晶體裝置於第一電晶體本體中以及包括第二導電類型的第二電晶體裝置於第二電晶體本體中，以及以蝕刻停止襯 墊加襯該複數個電晶體本體之每一者的該開口包括：針對該第一導電類型以第一蝕刻停止襯墊加襯該開口以及針對該第二導電類型以不同的第二蝕刻停止襯墊加襯該開口。
在範例21中，範例20之方法的取代該插塞包括基於電晶體裝置之導電類型依序取代該插塞。
在範例22中，範例16至21之方法的取代該插塞的該材料包括電絕緣材料。
上面敘述之本發明說明性實施，包括摘要所敘述的，並非意圖窮盡或限制本發明為所揭露之精確形式。而本發明之具體實施及範例被敘述是為了說明之目的，在本發明範圍內之各種均等修改是可行的，如那些相關領域技術人士將意識到者。
此等修改可參考上述詳細敘述而完成。使用在後附之申請專利範圍中的用語不應當被解釋為限制本發明為說明書及申請專利範圍所揭露之具體實施。相反，本發明的範圍將完全由後附之申請專利範圍決定，它們將根據申請專利範圍解釋的既定原則來解釋。
100‧‧‧結構
110‧‧‧基板
120‧‧‧介電質層
130A‧‧‧鰭
130B‧‧‧鰭
135‧‧‧空隙
140‧‧‧犧牲材料
145‧‧‧犧牲材料
1300A‧‧‧裝置區
1300B‧‧‧裝置區
1410‧‧‧襯墊層

Claims (19)

  1. 一種積體電路設備，包含：本體，自基板的第一側突出；電晶體，係形成於該本體的第一部分上，該電晶體包含閘極堆疊、源極與汲極、以及通道，該閘極堆疊接觸該本體的至少二相鄰側，該源極與汲極在該閘極堆疊的相對側，該通道係界定於該本體中在該源極與汲極之間，其中，該本體的該第一部分具有高度和寬度；以及插塞，係形成於該本體的第二部分中，該插塞包含用以對該本體之該第一部分給予應力的材料，該插塞具有該本體的該第一部分的該高度和該寬度，該材料經由該基板的第二側而被引入，該第二側與該第一側相對，該插塞以襯墊材料和核心材料加襯，且該核心材料形成於該襯墊材料之內，該襯墊材料完全側向圍繞該核心材料。
  2. 如申請專利範圍第1項之設備，其中，該應力為壓應力。
  3. 如申請專利範圍第1項之設備，其中，該應力為拉應力。
  4. 如申請專利範圍第1項之設備，其中，該插塞的該材料包含電絕緣材料。
  5. 如申請專利範圍第1項之設備，其中，該插塞為第一插塞且該設備在該本體的第三部分中包含第二插塞，其中，該本體的該第一部分係配置於該第二部分與該第三部分之間。
  6. 一種形成積體電路裝置的方法，包含：形成電晶體本體於自介電質層突出的基板上；形成電晶體裝置於該基板之第一側上的該電晶體本體之第一部分，其中，該本體的該第一部分具有高度和寬度；以及以該電晶體本體中的插塞將該電晶體本體劃分成至少該第一部分及第二部分，該插塞包含用以對該本體之該第一部分給予應力的材料，其中，該材料經由該基板的第二側而被引入，該第二側與該第一側相對，該插塞具有該本體的該第一部分的該高度和該寬度，該插塞以襯墊材料和核心材料加襯，且該核心材料形成於該襯墊材料之內，該襯墊材料完全側向圍繞該核心材料。
  7. 如申請專利範圍第6項之方法，其中，該應力為壓應力。
  8. 如申請專利範圍第6項之方法，其中，該應力為拉應力。
  9. 如申請專利範圍第6項之方法，其中，用以對該本體之該第一部分給予應力的該材料為第二材料，且該方法進一步包含以該第二材料取代第一材料。
  10. 如申請專利範圍第6項之方法，其中，在形成該電晶體本體之後，該方法包含經由該基板存取該電晶體本體。
  11. 如申請專利範圍第9項之方法，其中，該基板包含第一基板且以第二材料取代該第一材料包含：在形成該電晶體本體之後，將該第一基板接合到第二基板，使得該電晶體裝置係配置於該第一基板與該第二基板之間；以及露出該電晶體本體。
  12. 如申請專利範圍第11項之方法，其中，露出該電晶體本體包含移除該第一基板的一部分。
  13. 如申請專利範圍第6項之方法，其中，該材料包含電絕緣材料。
  14. 一種形成積體電路裝置的方法，包含：形成複數個電晶體本體於自介電質層突出的基板的第一側上； 以個別電晶體本體中的插塞將該複數個電晶體本體的每一者劃分成至少第一部分及第二部分，該第一部分具有高度和寬度，該插塞具有該第一部分的該高度和該寬度，該插塞以襯墊材料和核心材料加襯，且該核心材料形成於該襯墊材料之內，該襯墊材料完全側向圍繞該核心材料；形成電晶體裝置於在該基板之該第一側的該複數個電晶體本體的每一者的該第一部分及該第二部分的至少其中一者中；以及以第一材料經由該基板的第二側取代該插塞，其中，該第二側與該第一側相對，該材料用以對該複數個電晶體本體之該第一部分及該第二部分的至少一者給予應力。
  15. 如申請專利範圍第14項之方法，其中，形成電晶體裝置於該複數個電晶體本體的每一者的該第一部分及該第二部分的至少一者中包含：形成包含第一導電類型的第一電晶體裝置於第一電晶體本體中以及包含第二導電類型的第二電晶體裝置於第二電晶體本體中，以及以一材料取代該插塞包含以用以對該第一電晶體本體給予一壓應力的材料以及用以對該第二電晶體本體給予一拉應力的材料取代該插塞。
  16. 如申請專利範圍第15項之方法，其中，該基板包含第一基板且以第二材料取代該第一材料包含：在形成該電晶體本體之後，將該第一基板接合到第二 基板，使得該複數個電晶體裝置係配置於該第一基板與該第二基板之間；以及移除該第一基板的一部分以露出該複數個電晶體裝置。
  17. 如申請專利範圍第14項之方法，其中，形成電晶體裝置於該複數個電晶體本體之每一者的該第一部分及該第二部分的至少其中一者包含：形成包含第一導電類型的第一電晶體裝置於第一電晶體本體中以及包含第二導電類型的第二電晶體裝置於第二電晶體本體中，以及以蝕刻停止襯墊加襯該複數個電晶體本體之每一者的該插塞包含：針對該第一導電類型以第一蝕刻停止襯墊加襯該插塞以及針對該第二導電類型以不同的第二蝕刻停止襯墊加襯該插塞。
  18. 如申請專利範圍第17項之方法，其中，取代該插塞包含基於電晶體裝置之導電類型依序取代該插塞。
  19. 如申請專利範圍第14項之方法，其中，取代該插塞的該材料包含電絕緣材料。
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