TWI782720B - 記憶體系統及其操作方法 - Google Patents

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Abstract

一種記憶體系統，包括互相連接的多個記憶體晶片。每個些記憶體晶片包括記憶體陣列、讀寫資料選通腳位、查找表儲存器、晶片數量識別電路及控制邏輯電路。記憶體陣列儲存資料。讀寫資料選通腳位與其他記憶體晶片的讀寫資料選通腳位互相連接。查找表儲存器預先儲存關聯於晶片連接數量的多個微調偏移值。晶片數量識別電路根據狀態資訊識別出目前的晶片連接數量，並據以從查找表儲存器找出選中的微調偏移值。控制邏輯電路反應於時脈信號而傳輸資料信號，並且根據選中的微調偏移值來調整時脈信號與資料信號之間的設定與保持時間。

Description

記憶體系統及其操作方法
本發明是有關於一種記憶體系統，且特別是有關於一種包括多個堆疊的記憶體晶片的記憶體系統及其操作方法。
因應微型化的需求，在習知的記憶體系統的封裝結構內包括多個堆疊的記憶體晶片，藉以增加記憶密度。在HyperRAM介面的記憶體系統中，在多個記憶體晶片之間，每個記憶體晶片的CS#腳位、CK腳位、DQ腳位、RWDS腳位、RESET#腳位會與其他記憶體晶片的同樣腳位互相連接，以共享腳位上的信號。每個記憶體晶片可接收到不同的晶片識別信號DIE_STK，以進行相應的操作。
由於CK腳位的輸入電容與DQ腳位的輸入電容並不相同，例如可通過非揮發性的雷射熔絲或電子熔絲結構來儲存CK腳位上的時脈信號與DQ腳位上的資料信號之間所需要的設定與保持時間（setup hold time，tIS/tIH），以補償時脈信號與資料信號的輸入時序偏移（input timing skew）。
隨著堆疊在一起的記憶體晶片數量變得越多，CK腳位與DQ腳位之間的輸入電容差就會變得越大，導致所需要的設定與保持時間也會改變。然而，在使用雷射熔絲的情況下，必須在晶片分離工序之前預先將設定與保持時間儲存至雷射熔絲中，而無法在晶片分離工序之後隨意調整。在使用電子熔絲的情況下，則會增加編程電路的面積，並且還需要有額外的程序來對電子熔絲進行編程才能出貨。如此一來，造成了晶片製造與庫存上的限制。
本發明提供一種記憶體系統，可動態調整設定與保持時間，從而避免晶片製造與庫存上的限制。
本發明的記憶體系統，包括互相連接的多個記憶體晶片。每個些記憶體晶片包括記憶體陣列、讀寫資料選通腳位、查找表儲存器、晶片數量識別電路及控制邏輯電路。記憶體陣列儲存資料。讀寫資料選通腳位與其他記憶體晶片的讀寫資料選通腳位互相連接。查找表儲存器預先儲存關聯於晶片連接數量的多個微調偏移值。晶片數量識別電路根據狀態資訊識別出目前的晶片連接數量，並據以從查找表儲存器找出選中的微調偏移值。控制邏輯電路反應於時脈信號而傳輸資料信號，並且根據選中的微調偏移值來調整時脈信號與資料信號之間的設定與保持時間。
本發明的記憶體系統的操作方法適用於可包括互相連接的多個記憶體晶片的記憶體系統。每個記憶體晶片的讀寫資料選通腳位與其他記憶體晶片的讀寫資料選通腳位互相連接。操作方法包括下列步驟：預先儲存關聯於晶片連接數量的多個微調偏移值；根據狀態資訊識別出目前的晶片連接數量，並據以從所儲存的微調偏移值中找出選中的微調偏移值；以及根據選中的微調偏移值來調整在反應於時脈信號而傳輸資料信號時時脈信號與資料信號之間的設定與保持時間。
基於上述，在有多個記憶體晶片堆疊在同一個封裝結構內的情況下，本發明的記憶體系統可針對不同的晶片連接數量，自動地將設定與保持時間調整為最適合的長度，而不需使用特定的熔絲。藉此，使記憶體系統在設定與保持時間方面具有更大的裕度和耐用性，在製造過程和裝運控制上變得更加容易，從而避免晶片製造與庫存上的限制。
在圖1中，細實線表示記憶體系統的封裝結構外部所接收到的信號波形。粗實線表示封裝結構內僅有一個記憶體晶片時記憶體晶片所接收到的信號波形。虛線表示封裝結構內堆疊有兩個記憶體晶片時記憶體晶片所接收到的信號波形。
由於腳位上輸入電容的影響，粗實線及虛線的信號波形相較於細實線的信號波形會產生信號延遲，且資料信號DQ的延遲會大於時脈信號CK的延遲。觀察對應的設定與保持時間與堆疊在一起的記憶體晶片數量的關係可發現，封裝結構內堆疊有兩個記憶體晶片時的設定時間tIS2會小於封裝結構內僅有一個記憶體晶片時的設定時間tIS1，封裝結構內堆疊有兩個記憶體晶片時的保持時間tIH2會大於封裝結構內僅有一個記憶體晶片時的保持時間tIH1。如此，根據堆疊在一起的記憶體晶片數量的不同，所需要的設定與保持時間也會不同。有鑑於此，本發明的記憶體系統可根據封裝結構內的記憶體晶片數量動態調整設定與保持時間。
以下請參照圖2，記憶體系統100包括多個記憶體晶片110_0~110_3，惟記憶體晶片的數量不用以限定本發明。每個記憶體晶片110_0~110_3包括記憶體陣列120、查找表儲存器130、晶片數量識別電路140以及控制邏輯電路150。每個記憶體晶片110_0~110_3都包含CS#腳位160、時脈信號腳位（以下簡稱CK腳位）162、讀寫資料選通腳位（以下簡稱RWDS腳位）164、DQ腳位166以及重置信號腳位（以下簡稱RESET#腳位）168，分別用以傳輸控制信號CS#、時脈信號CK、讀寫資料選通信號RWDS、資料信號DQ以及重置信號RESET#，並且與其他記憶體晶片的同樣腳位互相連接。
記憶體陣列120用以儲存資料。查找表儲存器130可預先儲存關聯於晶片連接數量的多個微調偏移值SL1~SL4。舉例來說，微調偏移值SL1是適用於封裝結構內僅有一個記憶體晶片時設定與保持時間的微調偏移值，微調偏移值SL2是適用於封裝結構內堆疊有兩個記憶體晶片時設定與保持時間的微調偏移值，以此類推。查找表儲存器130可將微調偏移值SL1~SL4以實現查找表的方式進行儲存，以方便根據目前的晶片連接數量快速地找出適當的微調偏移值。記憶體陣列120可例如是動態隨機存取記憶體（DRAM）等揮發性記憶體元件，查找表儲存器130可例如是將儲存在雷射熔絲等非揮發性記憶體元件的值讀出而進行保存的暫存器等，但本發明不以此為限。
晶片數量識別電路140耦接查找表儲存器130。晶片數量識別電路140可根據狀態資訊SI識別出目前的晶片連接數量，並據以從查找表儲存器130找出選中的微調偏移值SL。
控制邏輯電路150耦接記憶體陣列120、各個腳位（CS#腳位160、CK腳位162、RWDS腳位164、DQ腳位166及RESET#腳位168）、查找表儲存器130以及晶片數量識別電路140。控制邏輯電路150可反應於透過CK腳位162所接收到的時脈信號CK而透過DQ腳位166傳輸資料信號DQ，並且根據選中的微調偏移值SL來調整時脈信號CK與資料信號DQ之間的設定與保持時間。
在本實施例中，在控制邏輯電路150中例如可包含晶片數量暫存器，其可用以儲存目前的晶片連接數量，並且作為狀態資訊SI提供至晶片數量識別電路140。於一實施例中，目前的晶片連接數量可被預先經由任何方式而儲存至晶片數量暫存器中。在本發明的其他實施例中，控制邏輯電路150可即時偵測目前的晶片連接數量，以產生對應的狀態資訊SI。
以下表（1）舉例說明了查找表儲存器130所實現的查找表的範例。 表（1）
晶片連接數量 設定與保持時間的微調偏移值（單位：0.15奈秒）
1 -1
2 0
3 +1
4 +2
針對封裝結構內堆疊有多個記憶體晶片的記憶體系統100，在設計階段可預先將設定與保持時間設定成與標準的晶片連接數量匹配。並且，在之後的階段（例如試產階段），晶片數量識別電路140可根據所接收到的狀態資訊SI識別出目前的晶片連接數量，並據以從查找表儲存器130找出選中的微調偏移值SL。在本實施例中，如表（1）所示，標準的晶片連接數量例如為2，表示一開始在設計階段是根據晶片連接數量為2的情況配置設定與保持時間。因此，當晶片連接數量為2時不需要調整設定與保持時間，選中的微調偏移值SL為0。在表（1）中的微調偏移值的單位例如為0.15奈秒。也就是說，當晶片連接數量為1時選中的微調偏移值SL為-0.15奈秒，當晶片連接數量為3時選中的微調偏移值SL為+0.15奈秒，當晶片連接數量為4時選中的微調偏移值SL為+0.3奈秒。
晶片數量識別電路140可將選中的微調偏移值SL輸出至控制邏輯電路150。控制邏輯電路150可再根據選中的微調偏移值SL來細微地調整時脈信號CK與資料信號DQ之間的設定與保持時間，藉此達到動態調整設定與保持時間的功能，從而避免晶片製造與庫存上的限制。
請參照圖3，本發明第一實施例的控制邏輯電路200包括控制信號產生電路202、振盪器204、解碼器電路206及腳位驅動電路208。晶片數量識別電路210包括振盪器致能電路212、腳位箝位電路214、定序器216及計數器電路218。
解碼器電路206可接收晶片識別信號DIE_STK，根據晶片識別信號DIE_STK判斷出所屬的記憶體晶片為第幾個晶片，並據以提供晶片解碼信號NDIE。
腳位驅動電路208耦接對應的RWDS腳位164。腳位驅動電路208會受控於晶片數量識別電路210的控制信號SCTR而調整RWDS腳位164的電壓準位。並且，腳位驅動電路208可將RWDS腳位164上的讀寫資料選通信號RWDS作為輸入信號RWDS_IN輸入至計數器電路218。
如圖4所示，當記憶體系統被啟動時，在上電程序（power on）的期間，控制信號產生電路202可依序提供第一順序信號S1T、第二順序信號S2T、第三順序信號S3T及結束信號SF（第一控制信號）至晶片數量識別電路210，以控制晶片數量識別電路210來執行晶片連接數量的識別程序。
請同時參照圖2至圖4，對本發明實施例的控制邏輯電路200及晶片數量識別電路210的操作方式進行說明。在本實施例中，第一順序信號S1T可表示進入初始狀態INT。當振盪器致能電路212接收到第一順序信號S1T時，振盪器致能電路212可輸出振盪致能信號SROSCEN至振盪器204，致使振盪器204提供振盪信號SROSC。
腳位箝位電路214耦接至對應的RWDS腳位164。當腳位箝位電路214接收到第一順序信號S1T時，腳位箝位電路214可根據晶片解碼信號NDIE產生對應的讀寫資料選通信號RWDS。具體來說，當腳位箝位電路214根據晶片解碼信號NDIE判斷出所屬的記憶體晶片為第一個記憶體晶片110_0時，腳位箝位電路214可將對應的RWDS腳位164從高阻抗狀態Hi-Z箝位至規定電壓VSS（例如為0V）。當腳位箝位電路214根據晶片解碼信號NDIE判斷出所屬的記憶體晶片為第二個至第四個記憶體晶片110_1~110_3時，腳位箝位電路214不會進行動作。
第二順序信號S2T可表示進入預備狀態RDY。當定序器216接收到第二順序信號S2T時可提供控制信號SCTR（第二控制信號）至腳位驅動電路208，以致能腳位驅動電路208。
計數器電路218耦接定序器216。在接收到第二順序信號S2T時，計數器電路218會被致能，以開始根據輸入信號RWDS_IN計數RWDS腳位164的電壓準位的切換次數。
第三順序信號S3T可表示進入計數狀態START。當定序器216接收到第三順序信號S3T時，定序器216可反應於振盪信號SROSC來根據晶片解碼信號NDIE在對應的期間觸發對應的腳位驅動電路208，致使各記憶體晶片的腳位驅動電路208以預定順序輸出讀寫資料選通信號RWDS至個別的RWDS腳位164。如圖4所示，首先，在記憶體晶片110_0對應的期間，記憶體晶片110_0的定序器216可根據晶片解碼信號NDIE觸發記憶體晶片110_0的腳位驅動電路208輸出讀寫資料選通信號RWDS至其RWDS腳位164，以切換其RWDS腳位164的電壓準位（在高邏輯準位H與低邏輯準位L之間切換）。並且，記憶體晶片110_0~110_3中的計數器電路208可同時計數對應的RWDS腳位164的電壓準位的切換次數，並且將計數結果CR傳送至對應的定序器216。
接著，在記憶體晶片110_1對應的期間，記憶體晶片110_1的定序器216可根據晶片解碼信號NDIE觸發記憶體晶片110_1的腳位驅動電路208輸出讀寫資料選通信號RWDS至其RWDS腳位164，以切換其RWDS腳位164的電壓準位，以此類推，直到定序器216根據晶片解碼信號NDIE及計數結果CR判斷出所有記憶體晶片皆已切換過RWDS腳位164的電壓準位為止。
結束信號SF表示進入結束狀態FIN。當計數器電路218接收到結束信號SF時，計數器電路218可根據儲存在內部暫存器的最終計數結果CR產生對應的狀態資訊SI，致使晶片數量識別電路210可根據狀態資訊SI識別出目前的晶片連接數量，並據以從查找表儲存器130找出選中的微調偏移值SL。結束信號SF也可使晶片數量識別電路210結束晶片連接數量的識別程序。
請參照圖5，本發明第二實施例的控制邏輯電路300包括控制信號產生電路302、解碼器電路304及腳位驅動電路306。晶片數量識別電路310包括定序器312及準位檢測器電路314。
解碼器電路304可接收晶片識別信號DIE_STK，根據晶片識別信號DIE_STK判斷出所屬的記憶體晶片為第幾個晶片，並據以提供晶片解碼信號NDIE。
腳位驅動電路306耦接對應的RWDS腳位164。腳位驅動電路306會受控於晶片數量識別電路310所產生的控制信號SCTR而調整RWDS腳位164的電壓準位。
圖6繪示本發明一實施例之RWDS腳位的負載電路示意圖。記憶體晶片110_0的腳位驅動電路306包括P型場效電晶體P0及N型場效電晶體N0。P型場效電晶體P0的第一端接收操作電壓VDD，第二端耦接對應的RWDS腳位，且控制端接收第一導通信號TN0。N型場效電晶體N0的第一端耦接對應的RWDS腳位，第二端接收接地電壓GND，且控制端接收第二導通信號TP0。
類似地，記憶體晶片110_1的腳位驅動電路306包括P型場效電晶體P1及N型場效電晶體N1。記憶體晶片110_2的腳位驅動電路306包括P型場效電晶體P2及N型場效電晶體N2。記憶體晶片110_3的腳位驅動電路306包括P型場效電晶體P3及N型場效電晶體N3。上述電晶體的連接方式皆與P型場效電晶體P0及N型場效電晶體N0的連接方式相同。此外，記憶體晶片110_0~110_3的RWDS腳位互相連接。
如圖7所示，在本實施例中，當記憶體系統被啟動時，在上電程序的期間，控制信號產生電路302可依序提供第一順序信號S1T、第二順序信號S2T及結束信號SF（第一控制信號），以控制晶片數量識別電路310來執行晶片連接數量的識別程序。
請同時參照圖2、圖5至圖7，在本實施例中，第一順序信號S1T可表示進入預備狀態RDY。當定序器312接收到第一順序信號S1T時，定序器312可根據晶片解碼信號NDIE提供第二控制信號SCTR。
並且，各記憶體晶片110_0~110_3的定序器312可透過第二控制信號SCTR致能腳位驅動電路306，並調整對應的腳位驅動電路306的導通程度，致使各記憶體晶片110_0~110_3的腳位驅動電路306具有不同的導通電阻值。舉例來說，如圖6及圖7所示，在記憶體晶片110_0內，對應的定序器312可透過包括第一導通信號TN0及第二導通信號TP0的第二控制信號SCTR，來調整腳位驅動電路306所包含的P型場效電晶體P0及N型場效電晶體N0，據以將P型場效電晶體P0斷開及將N型場效電晶體N0配置成具有100歐姆（ohm）的導通電阻值DS。在記憶體晶片110_1內，對應的定序器312可透過包括第一導通信號TN1及第二導通信號TP1的第二控制信號SCTR，來調整腳位驅動電路306所包含的P型場效電晶體P1及N型場效電晶體N1，據以將P型場效電晶體P1配置成具有200歐姆的導通電阻值DS及將N型場效電晶體N1斷開。在記憶體晶片110_2內，對應的定序器312可透過包括第一導通信號TN2及第二導通信號TP2的第二控制信號SCTR，來調整腳位驅動電路306所包含的P型場效電晶體P2及N型場效電晶體N2，據以將P型場效電晶體P2配置成具有67歐姆的導通電阻值DS及將N型場效電晶體N2斷開。在記憶體晶片110_3內，對應的定序器312可透過包括第一導通信號TN3及第二導通信號TP3的第二控制信號SCTR，來調整腳位驅動電路306所包含的P型場效電晶體P3及N型場效電晶體N3，據以將P型場效電晶體P3配置成具有19歐姆的導通電阻值DS及將N型場效電晶體N3斷開。
以下表（2）說明了在配置上述導通電阻值之後晶片連接數量與RWDS腳位164上的電壓的關係。 表（2）
晶片連接數量 RWDS腳位上的電壓
1 0
2 0.33＊VDD
3 0.67＊VDD
4 0.88＊VDD
第二順序信號S2T可表示進入監測狀態Monitor。當準位檢測器電路314接收到第二順序信號S2T時，可判斷RWDS腳位164上的電壓所在的範圍。舉例來說，當準位檢測器電路314判斷RWDS腳位164上的電壓所在的範圍為0至0.165＊VDD之間時，則可將晶片連接數量為1作為判斷結果儲存在準位檢測器電路314內部的暫存器中。當準位檢測器電路314判斷RWDS腳位164上的電壓所在的範圍為0.165＊VDD至0.5＊VDD之間時，則可將晶片連接數量為2作為判斷結果儲存在準位檢測器電路314內部的暫存器中。當準位檢測器電路314判斷RWDS腳位164上的電壓所在的範圍為0.5＊VDD至0.775＊VDD之間時，則可將晶片連接數量為3作為判斷結果儲存在準位檢測器電路314內部的暫存器中。當準位檢測器電路314判斷RWDS腳位164上的電壓所在的範圍為大於0.775＊VDD時，則可將晶片連接數量為4作為判斷結果儲存在準位檢測器電路314內部的暫存器中。在圖7的實施例中，由於RWDS腳位164上的電壓為0.88＊VDD，準位檢測器電路314可檢測出電壓所在的範圍為大於0.775＊VDD，從而判斷出晶片連接數量為4。
結束信號SF表示進入結束狀態FIN。當準位檢測器電路314接收到結束信號SF時，準位檢測器電路314可根據儲存在內部暫存器的判斷結果產生對應的狀態資訊SI，致使晶片數量識別電路310可根據狀態資訊SI識別出目前的晶片連接數量，並據以從查找表儲存器130找出選中的微調偏移值SL。結束信號SF也可使晶片數量識別電路310內的各個元件結束晶片連接數量的識別程序。
請參照圖8，本發明第三實施例的控制邏輯電路400包括控制信號產生電路402、解碼器電路404及腳位驅動電路406。晶片數量識別電路410包括定序器412及準位檢測器電路414。
解碼器電路404可接收晶片識別信號DIE_STK，根據晶片識別信號DIE_STK判斷出所屬的記憶體晶片為第幾個晶片，並據以提供晶片解碼信號NDIE。
腳位驅動電路406耦接對應的RWDS腳位164及RESET#腳位168。腳位驅動電路406會受控於晶片數量識別電路410的控制信號SCTR而調整RWDS腳位164的電壓準位。
圖9繪示本發明一實施例之RWDS腳位的負載電路示意圖。記憶體晶片110_0的腳位驅動電路406包括上拉電阻開關電路420_0。上拉電阻開關電路420_0耦接對應的RWDS腳位164及RESET#腳位168。上拉電阻開關電路420_0包括電阻R0及上拉開關電晶體PU0。電阻R0的第一端耦接操作電壓VDD，且第二端耦接RESET#腳位168及上拉開關電晶體PU0的第一端。上拉開關電晶體PU0的第二端耦接RWDS腳位164。
記憶體晶片110_0的準位檢測器電路414包括下拉電阻開關電路422_0及比較器424_0。下拉電阻開關電路422_0耦接對應的RWDS腳位164及比較器424_0。下拉電阻開關電路422_0包括電阻R1、下拉開關電晶體PD0及開關SW0。開關SW0的第一端耦接RWDS腳位164，且第二端耦接下拉開關電晶體PD0的第一端及比較器424_0的第一輸入端。比較器424_0的第二輸入端接收參考電壓VREF。下拉開關電晶體PD0的第二端耦接電阻R1的第一端。電阻R1的第二端耦接至接地電壓GND。
類似地，記憶體晶片110_1的腳位驅動電路406包括上拉電阻開關電路420_1。上拉電阻開關電路420_1包括電阻R2及上拉開關電晶體PU1。記憶體晶片110_1的準位檢測器電路414包括下拉電阻開關電路422_1及比較器424_1。下拉電阻開關電路422_1包括電阻R3、下拉開關電晶體PD1及開關SW1。以此類推，記憶體晶片110_3的腳位驅動電路406包括上拉電阻開關電路420_3。上拉電阻開關電路420_3包括電阻R6及上拉開關電晶體PU3。記憶體晶片110_3的準位檢測器電路414包括下拉電阻開關電路422_3及比較器424_3。下拉電阻開關電路422_3包括電阻R7、下拉開關電晶體PD3及開關SW3。上述元件的連接方式皆與記憶體晶片110_0內對應元件的連接方式相同。此外，記憶體晶片110_0~110_3的RWDS腳位164互相連接。電阻R0、R2、R4、R6例如為100k歐姆。電阻R1、R3、R5、R7例如為50k歐姆。
如圖10所示，在本實施例中，當記憶體系統被啟動時，在上電程序的期間，控制信號產生電路402可依序提供第一順序信號S1T、第二順序信號S2T及結束信號SF（第一控制信號）控制晶片數量識別電路410來執行晶片連接數量的識別程序。
請同時參照圖2、圖8至圖10，在本實施例中，第一順序信號S1T可表示進入預備狀態RDY。當定序器412接收到第一順序信號S1T時，定序器412可根據晶片解碼信號NDIE提供第二控制信號SCTR至腳位驅動電路406及準位檢測器電路414內的下拉電阻開關電路。具體來說，記憶體晶片110_0的定序器412所提供的第二控制信號SCTR包括開關信號T0、S0及EN0。如圖9所示，記憶體晶片110_0的下拉開關電晶體PD0受控於開關信號T0而導通或斷開。上拉開關電晶體PU0受控於開關信號S0而導通或斷開。開關SW0受控於開關信號EN0而導通或斷開。類似地，記憶體晶片110_1~110~3的定序器412所提供的第二控制信號SCTR也分別包括開關信號T1~T3、開關信號S1~S3及開關信號EN1~EN3，並且可用以控制各記憶體晶片110_1~110~3的下拉電阻開關電路及上拉電阻開關電路。
並且，各記憶體晶片110_0~110_3的定序器412可透過第二控制信號SCTR致能腳位驅動電路306，並導通對應的上拉電阻開關電路及下拉電阻開關電路。例如，當記憶體晶片110_0的定序器412接收到第一順序信號S1T時會透過開關信號T0將下拉開關電晶體PD0變為導通（on），並透過開關信號S0及開關信號EN0將上拉開關電晶體PU0及開關SW0變為導通。當記憶體晶片110_1~110_3的定序器412接收到第一順序信號S1T時則會分別透過開關信號T1~T3將下拉開關電晶體PD1~PD3維持斷開（off）並透過開關信號S1~S3及開關信號EN1~EN3將上拉開關電晶體PU1~PU3及開關SW1~SW3變為導通。
以下表（3）舉例說明了在配置上述上拉電阻開關電路及下拉電阻開關電路的導通之後晶片連接數量與RWDS腳位164上的電壓的關係。 表（3）
晶片連接數量 RWDS腳位上的電壓
1 0.33＊VDD
2 0.5＊VDD
3 0.6＊VDD
4 0.67＊VDD
第二順序信號S2T可表示進入監測狀態Monitor。當準位檢測器電路414接收到第二順序信號S2T時可透過比較器判斷RWDS腳位164上的電壓所在的範圍。舉例來說，當每個記憶體晶片110_0~110_3內的比較器424_0~424_3透過與參考電壓VREF進行比較而判斷出RWDS腳位164上的電壓所在的範圍為0至0.415＊VDD之間時，則可將晶片連接數量為1作為判斷結果儲存在對應的準位檢測器電路414內部的暫存器中。當每個記憶體晶片110_0~110_3內的比較器424_0~424_3透過與參考電壓VREF進行比較而判斷出RWDS腳位上的電壓所在的範圍為0.415＊VDD至0.55＊VDD之間，則可將晶片連接數量為2作為判斷結果儲存在準位檢測器電路414內部的暫存器中。當每個記憶體晶片110_0~110_3內的比較器424_0~424_3透過與參考電壓VREF進行比較而判斷出RWDS腳位上的電壓所在的範圍為0.55＊VDD至0.635＊VDD之間，則可將晶片連接數量為3作為判斷結果儲存在準位檢測器電路414內部的暫存器中。當每個記憶體晶片110_0~110_3內的比較器424_0~424_3透過與參考電壓VREF進行比較而判斷出RWDS腳位上的電壓所在的範圍為大於0.635＊VDD，則可將晶片連接數量為4作為判斷結果儲存在準位檢測器電路414內部的暫存器中。在圖10的實施例中，由於RWDS腳位上的電壓為0.67＊VDD，準位檢測器電路414可檢測出電壓所在的範圍為大於0.635＊VDD，從而判斷出晶片連接數量為4。
結束信號SF表示進入結束狀態FIN。當準位檢測器電路414接收到結束信號SF時，準位檢測器電路414可根據儲存在內部暫存器的判斷結果產生對應的狀態資訊SI，致使晶片數量識別電路410可根據狀態資訊SI識別出目前的晶片連接數量，並據以從查找表儲存器130找出選中的微調偏移值SL。結束信號SF也可使晶片數量識別電路410內的各個元件結束晶片連接數量的識別程序。
請參照圖11，本發明第四實施例的控制邏輯電路500包括控制信號產生電路502、振盪器504、解碼器電路506及腳位驅動電路508。晶片數量識別電路510包括振盪器致能電路512、定序器514及準位檢測器電路516。
解碼器電路506可接收晶片識別信號DIE_STK，根據晶片識別信號DIE_STK判斷出所屬的記憶體晶片為第幾個晶片，並據以提供晶片解碼信號NDIE。
腳位驅動電路508耦接對應的RWDS腳位164及RESET#腳位168。腳位驅動電路508會受控於晶片數量識別電路510的控制信號SCTR而調整RWDS腳位164的電壓準位。並且，腳位驅動電路508可將RWDS腳位164上的讀寫資料選通信號RWDS作為輸入信號RWDS_IN輸入至準位檢測器電路516。
圖12繪示本發明一實施例之RWDS腳位的負載電路示意圖。記憶體晶片110_0的腳位驅動電路508包括上拉電阻開關電路520_0。上拉電阻開關電路520_0耦接對應的RWDS腳位164及RESET#腳位168。上拉電阻開關電路520_0包括電阻R10及上拉開關電晶體PU10。電阻R10的第一端耦接操作電壓VDD。電阻R10的第二端耦接RESET#腳位168及上拉開關電晶體PU10的第一端。上拉開關電晶體PU10的第二端耦接RWDS腳位164。
類似地，記憶體晶片110_1~110 _3的腳位驅動電路508包括上拉電阻開關電路520_1~520_3。上拉電阻開關電路520_1~520_3分別包括電阻R11~R13及上拉開關電晶體PU11~PU13，其電路結構可與上拉電阻開關電路520_0相同。電阻R10~R13例如為100k歐姆。
記憶體晶片110_0的準位檢測器電路516包括參考電壓電路522_0及比較器524_0。參考電壓電路522_0耦接對應的RWDS腳位164及比較器524_0。參考電壓電路522_0包括開關SW10、電晶體Q10~Q14及電阻R20~R22。電晶體Q10~Q12分別在與電阻R20~R22串聯後並接至比較器524_0的第一輸入端。開關SW10的一端耦接RWDS腳位164，開關SW10的另一端耦接比較器524_0的第二輸入端。電晶體Q13及Q14分別跨接在比較器524_0的第一及第二輸入端與接地電壓GND之間，並且受控於開關信號EN0而導通或斷開。
類似地，記憶體晶片110_1~110 _3的準位檢測器電路516也可包括參考電壓電路522_1~522_3及比較器524_0，且電路結構可與參考電壓電路522_0及比較器524_0相同。此外，記憶體晶片110_0~110_3的RWDS腳位164互相連接。
如圖13所示，在本實施例中，當記憶體系統被啟動時，在上電程序的期間，控制信號產生電路502可依序提供第一順序信號S1T、第二順序信號S2T、第三順序信號S3T、第四順序信號S4T及結束信號SF（第一控制信號）控制晶片數量識別電路510來執行晶片連接數量的識別程序。
請同時參照圖2、圖11~圖13，在本實施例中，第一順序信號S1T可表示進入初始狀態INT。當振盪器致能電路512接收到第一順序信號S1T時，振盪器致能電路512可輸出振盪致能信號SROSCEN至振盪器504，致使振盪器504提供振盪信號SROSC。
當定序器514接收到第一順序信號S1T時，定序器514可根據晶片解碼信號NDIE提供第二控制信號SCTR，並透過第二控制信號SCTR致能腳位驅動電路508。此外，記憶體晶片110_0的定序器514所提供的第二控制信號SCTR包括開關信號S0及EN0。如圖12所示，上拉開關電晶體PU10受控於開關信號S0而導通或斷開。開關SW10受控於開關信號EN0而導通或斷開。當記憶體晶片110_0的定序器514接收到第一順序信號S1T時，定記憶體晶片110_0的定序器514會透過開關信號S0及EN0導通上拉開關電晶體PU10、開關SW10、電晶體Q13及電晶體Q14。
類似地，記憶體晶片110_1~110~3的定序器514所提供的第二控制信號SCTR也分別包括開關信號S1~S3及開關信號EN1~EN3。與記憶體晶片110_0的操作不同的是，當記憶體晶片110_1~110~3的定序器514接收到第一順序信號S1T時，記憶體晶片110_1~110~3的定序器514會透過開關信號S1~S3導通上拉開關電晶體PU11~PU13，但卻會通過開關信號EN1~EN3分別斷開參考電壓電路522_1~522_3內的開關SW11~SW13。
第二順序信號S2T可表示進入監測狀態Monitor。當接收到第二順序信號S2T時，定序器514可反應於振盪信號SROSC來根據晶片解碼信號NDIE而依序產生開關信號T00~T02。具體來說，定序器514可根據晶片解碼信號NDIE判斷出所屬的記憶體晶片為第幾個記憶體晶片。在本實施例中，只有記憶體晶片110_0的定序器514會依序產生開關信號T00~T02。此時，記憶體晶片110_0中的參考電壓電路522_0可根據開關信號T00~T02而以預定順序提供不同的參考電壓至比較器524_0。舉例來說，電阻R20例如為75k歐姆，電阻R21例如為41.5k歐姆，電阻R22例如為29k歐姆。電晶體Q10~Q12會分別根據開關信號T00~T02依序導通，以提供對應的參考電壓至比較器524_0。
當記憶體晶片110_0的準位檢測器電路516接收到第二順序信號S2T時，比較器524_0可將參考電壓電路522_0所提供的參考電壓依序與RWDS腳位164上的電壓進行比較，以判斷RWDS腳位164上的電壓所在的範圍，從而產生判斷結果。
第三順序信號S3T可表示進入第一傳播狀態Broadcast 1。當接收到第三順序信號S3T時，記憶體晶片110_0的準位檢測器電路516可將判斷結果傳送至定序器514，並且定序器514可將啟始碼（start code）透過RWDS腳位164傳送至其他記憶體晶片110_1~110_3。
第四順序信號S4T可表示進入第二傳播狀態Broadcast 2。當接收到第四順序信號S4T時，記憶體晶片110_0的定序器514可經由RWDS腳位將判斷結果通知其他記憶體晶片110_1~110_3，並且儲存至準位檢測器電路516內部的暫存器中。
結束信號SF表示進入結束狀態FIN。當準位檢測器電路516接收到結束信號SF時，準位檢測器電路516可根據儲存在內部暫存器的判斷結果產生對應的狀態資訊SI，致使晶片數量識別電路510可根據狀態資訊SI識別出目前的晶片連接數量，並據以從查找表儲存器130找出選中的微調偏移值SL。結束信號SF也可使晶片數量識別電路510內的各個元件結束晶片連接數量的識別程序。
請參照圖14，在本實施例中記憶體系統的操作方法包括下列步驟。預先儲存關聯於晶片連接數量的多個微調偏移值（步驟S110）。接著，根據狀態資訊識別出目前的晶片連接數量，並據以從所儲存的微調偏移值中找出選中的微調偏移值（步驟S120）。最後，根據選中的微調偏移值來調整在反應於時脈信號而傳輸資料信號時，時脈信號與資料信號之間的設定與保持時間（步驟S130）。其中，上述步驟的實施細節可參照圖1至圖13的實施例，在此則不再贅述。
綜上所述，在有多個記憶體晶片堆疊在同一個封裝結構內的情況下，本發明的記憶體系統自動地識別記憶體晶片的連接數量，從而將設定與保持時間調整為最適合的長度，而不需使用特定的熔絲。藉此，使記憶體系統在設定與保持時間方面具有更大的裕度和耐用性，且不會造成系統上額外的負擔，從而避免晶片製造與庫存上的限制。
100:記憶體系統 110_0~110_3:記憶體晶片 120:記憶體陣列 130:查找表儲存器 140、210、310、410、510:晶片數量識別電路 150、200、300、400、500:控制邏輯電路 160:CS#腳位 162:時脈信號腳位 164:讀寫資料選通腳位 166:DQ腳位 168:重置信號腳位 202、302、402、502:控制信號產生電路 204、504:振盪器 206、304、404、506:解碼器電路 208、306、406、508:腳位驅動電路 212、512:振盪器致能電路 214:腳位箝位電路 216、312、412、514:定序器 218:計數器電路 314、414、516:準位檢測器電路 420_0~420_3、520_0~520_3:上拉電阻開關電路 422_0~422_3:下拉電阻開關電路 424_0~424_3、524_0:比較器 522_0~522_3:參考電壓電路 Broadcast 1:第一傳播狀態 Broadcast 2:第二傳播狀態 CR:計數結果 CK:時脈信號 CS#:控制信號 DIE_STK:晶片識別信號 DQ:資料信號 FIN:結束狀態 GND:接地電壓 INT:初始狀態 Monitor:監測狀態 N0~N3:N型場效電晶體 NDIE:晶片解碼信號 P0~P3:P型場效電晶體 PD0~PD3:下拉開關電晶體 PU0~PU3:上拉開關電晶體 Q10~Q14:電晶體 R0~R7、R10~R13、R20~R22:電阻 RDY:預備狀態 RESET#:重置信號 RWDS:讀寫資料選通信號 RWDS_IN:輸入信號 S0~S3、T0~T3、T00~T02、EN0~EN3:開關信號 S1T~S4T:第一至第四順序信號 SCTR:控制信號 SF:結束信號 SI:狀態資訊 SL1~SL4:微調偏移值 SROSC:振盪信號 SROSCEN:振盪致能信號 START:計數狀態 SW0~SW3、SW11~SW13:開關 tIS1、tIS2:設定時間 tIH1、tIH1:保持時間 TN0~TN3:第一導通信號 TP0 ~TP3:第二導通信號 VDD:操作電壓 VREF:參考電壓 S110~S130:步驟
圖1繪示本發明一實施例之時脈信號與資料信號的波形示意圖。 圖2繪示本發明一實施例之記憶體系統的電路示意圖。 圖3繪示本發明一實施例之晶片數量識別電路及控制邏輯電路的電路示意圖。 圖4繪示本發明一實施例之晶片數量識別電路及控制邏輯電路的操作示意圖。 圖5繪示本發明一實施例之晶片數量識別電路及控制邏輯電路的電路示意圖。 圖6繪示本發明一實施例之RWDS腳位的負載電路示意圖。 圖7繪示本發明一實施例之晶片數量識別電路及控制邏輯電路的操作示意圖。 圖8繪示本發明一實施例之晶片數量識別電路及控制邏輯電路的電路示意圖。 圖9繪示本發明一實施例之RWDS腳位的負載電路示意圖。 圖10繪示本發明一實施例之晶片數量識別電路及控制邏輯電路的操作示意圖。 圖11繪示本發明一實施例之晶片數量識別電路及控制邏輯電路的電路示意圖。 圖12繪示本發明一實施例之RWDS腳位的負載電路示意圖。 圖13繪示本發明一實施例之晶片數量識別電路及控制邏輯電路的操作示意圖。 圖14繪示本發明一實施例之記憶體系統的操作方法的流程圖。
100:記憶體系統
110_0~110_3:記憶體晶片
120:記憶體陣列
130:查找表儲存器
140:晶片數量識別電路
150:控制邏輯電路
160:CS#腳位
162:時脈信號腳位
164:讀寫資料選通腳位
166:DQ腳位
168:重置信號腳位
CK:時脈信號
CS#:控制信號
DIE_STK:晶片識別信號
DQ:資料信號
SL1~SL4:微調偏移值
RESET#:重置信號
RWDS:讀寫資料選通信號

Claims (18)

  1. 一種記憶體系統，包括互相連接的多個記憶體晶片，各該些記憶體晶片包括：記憶體陣列，儲存資料；讀寫資料選通腳位，與其他記憶體晶片的讀寫資料選通腳位互相連接；查找表儲存器，預先儲存關聯於晶片連接數量的多個微調偏移值；晶片數量識別電路，耦接該查找表儲存器，根據關於晶片連接數量的狀態資訊識別出目前的晶片連接數量，並據以從該查找表儲存器找出選中的微調偏移值；以及控制邏輯電路，耦接該記憶體陣列、該讀寫資料選通腳位、該查找表儲存器以及該晶片數量識別電路，反應於時脈信號而傳輸資料信號，並且根據該選中的微調偏移值來調整該時脈信號與該資料信號之間的設定與保持時間。
  2. 如請求項1所述的記憶體系統，其中各該些記憶體晶片更包括：時脈信號腳位，與其他記憶體晶片的時脈信號腳位互相連接，且用以接收該時脈信號。
  3. 如請求項1所述的記憶體系統，其中該控制邏輯電路包括：晶片數量暫存器，儲存該目前的晶片連接數量，並且將所儲 存的該目前的晶片連接數量作為該狀態資訊提供至該晶片數量識別電路。
  4. 如請求項1所述的記憶體系統，其中該控制邏輯電路包括：控制信號產生電路，提供第一控制信號，以控制該晶片數量識別電路執行晶片連接數量的識別程序；解碼器電路，接收晶片識別信號，根據該晶片識別信號判斷出所屬的該記憶體晶片為第幾個晶片，並據以提供晶片解碼信號；以及腳位驅動電路，耦接對應的該讀寫資料選通腳位，受控於該晶片數量識別電路而調整該讀寫資料選通腳位的電壓準位。
  5. 如請求項4所述的記憶體系統，其中該第一控制信號包括第一順序信號、第二順序信號、第三順序信號及結束信號，並且由該控制信號產生電路依序提供，其中該控制邏輯電路更包括：振盪器，提供振盪信號，其中該晶片數量識別電路包括：定序器，當接收到該第二順序信號時提供第二控制信號，透過該第二控制信號致能該腳位驅動電路，當接收到該第三順序信號時，反應於該振盪信號來根據該晶片解碼信號在對應的期間觸發對應的該腳位驅動電路，致使每個記憶體晶片的該腳位驅動電路以預定順序輸出讀寫資料選通信號至各別的該讀寫資料選通腳 位，以切換該讀寫資料選通腳位的電壓準位；以及計數器電路，耦接該定序器，在接收到該第二順序信號時致能，以計數該讀寫資料選通腳位的電壓準位的切換次數，其中該些記憶體晶片中的該些計數器電路同時計數對應的該讀寫資料選通腳位的電壓準位的切換次數，並據以在接收到該結束信號時產生對應的該狀態資訊。
  6. 如請求項5所述的記憶體系統，其中該晶片數量識別電路更包括：腳位箝位電路，當接收到該第一順序信號時，根據該晶片解碼信號將對應的該讀寫資料選通腳位箝位至規定電壓。
  7. 如請求項4所述的記憶體系統，其中該第一控制信號包括第一順序信號、第二順序信號及結束信號，並且由該控制信號產生電路依序提供，其中該晶片數量識別電路包括：定序器，當接收到該第一順序信號時，根據該晶片解碼信號提供第二控制信號，透過該第二控制信號致能該腳位驅動電路並調整對應的該腳位驅動電路的導通程度，致使各該些記憶體晶片的該腳位驅動電路具有不同的導通電阻值；以及準位檢測器電路，當接收到該第二順序信號時判斷該讀寫資料選通腳位上的電壓所在的範圍，並據以在接收到該結束信號時產生對應的該狀態資訊。
  8. 如請求項7所述的記憶體系統，其中該第二控制信號包括第一導通信號及第二導通信號，其中該腳位驅動電路包括：P型場效電晶體，其第一端接收操作電壓，該P型場效電晶體的第二端耦接對應的該讀寫資料選通腳位，該P型場效電晶體的控制端接收該第一導通信號；以及N型場效電晶體，其第一端耦接對應的該讀寫資料選通腳位，該N型場效電晶體的第二端耦接接地電壓，該N型場效電晶體的控制端接收該第二導通信號。
  9. 如請求項4所述的記憶體系統，其中該第一控制信號包括第一順序信號、第二順序信號及結束信號，並且由該控制信號產生電路依序提供，其中各該些記憶體晶片更包括：重置信號腳位，與其他記憶體晶片的重置信號腳位互相連接，用以接收重置信號，其中該腳位驅動電路包括：上拉電阻開關電路，耦接對應的該讀寫資料選通腳位及該重置信號腳位，其中該晶片數量識別電路包括：準位檢測器電路，包括下拉電阻開關電路以及比較器，該下拉電阻開關電路耦接對應的該讀寫資料選通腳位及該比較器；以及 定序器，當接收到該第一順序信號時，根據該晶片解碼信號提供第二控制信號，透過該第二控制信號致能該腳位驅動電路並導通對應的該上拉電阻開關電路及該下拉電阻開關電路，當接收到該第二順序信號時該準位檢測器電路透過該比較器判斷該讀寫資料選通腳位上的電壓所在的範圍，並據以在接收到該結束信號時產生對應的該狀態資訊。
  10. 如請求項4所述的記憶體系統，其中該第一控制信號包括第一順序信號、第二順序信號、第三順序信號、第四順序信號及結束信號，並且由該控制信號產生電路依序提供，其中各該些記憶體晶片更包括：重置信號腳位，與其他記憶體晶片的重置信號腳位互相連接，用以接收重置信號，其中該控制邏輯電路更包括：振盪器，提供振盪信號，其中該腳位驅動電路包括：上拉電阻開關電路，耦接對應的該讀寫資料選通腳位及該重置信號腳位，其中該晶片數量識別電路包括：定序器，當接收到該第一順序信號時，根據該晶片解碼信號提供第二控制信號，透過該第二控制信號致能該腳位驅動電路，當接收到該第二順序信號時，反應於該振盪信號來根據該晶片解碼信號來依序產生多個開關信號；以及 準位檢測器電路，包括參考電壓電路及比較器，該參考電壓電路根據該些開關信號而以預定順序提供不同的參考電壓，該比較器耦接該參考電壓電路，當接收到該第二順序信號時，第一個該記憶體晶片的該準位檢測器電路會透過該比較器將該參考電壓電路所提供的該參考電壓依序與該讀寫資料選通腳位上的電壓進行比較，以判斷該讀寫資料選通腳位上的電壓所在的範圍，從而產生判斷結果，其中當接收到該第三順序信號及該第四順序信號時，第一個該記憶體晶片經由該讀寫資料選通腳位將該判斷結果通知其他該記憶體晶片，當接收到該結束信號時，該準位檢測器電路產生對應的該狀態資訊。
  11. 一種記憶體系統的操作方法，該記憶體系統包括互相連接的多個記憶體晶片，各該些記憶體晶片的讀寫資料選通腳位與其他記憶體晶片的讀寫資料選通腳位互相連接，該操作方法包括：預先儲存關聯於晶片連接數量的多個微調偏移值；根據關於晶片連接數量的狀態資訊識別出目前的晶片連接數量，並據以從所儲存的該些微調偏移值中找出選中的微調偏移值；以及根據選中的微調偏移值來調整在反應於時脈信號而傳輸資料信號時該時脈信號與該資料信號之間的設定與保持時間。
  12. 如請求項11所述的記憶體系統的操作方法，其中各該些記憶體晶片的時脈信號腳位與其他記憶體晶片的時脈信號腳位互相連接，且用以接收該時脈信號。
  13. 如請求項11所述的記憶體系統的操作方法，其中在根據狀態資訊識別出目前的晶片連接數量的步驟之前，更包括：儲存目前的晶片連接數量，並且作為該狀態資訊進行提供。
  14. 如請求項11所述的記憶體系統的操作方法，其中在根據狀態資訊識別出目前的晶片連接數量的步驟之前，更包括：接收晶片識別信號，根據該晶片識別信號判斷出所屬的該記憶體晶片為第幾個晶片，並據以提供晶片解碼信號；以及提供第一控制信號，以執行晶片連接數量的識別程序。
  15. 如請求項14所述的記憶體系統的操作方法，其中各該些記憶體晶片包括耦接該讀寫資料選通腳位的腳位驅動電路以及計數器電路，該第一控制信號包括第一順序信號、第二順序信號、第三順序信號及結束信號，執行晶片連接數量的該識別程序包括：當接收到該第一順序信號時，根據該晶片解碼信號將對應的該讀寫資料選通腳位箝位至規定電壓，並開始提供振盪信號；當接收到該第二順序信號時，提供第二控制信號，透過該第二控制信號致能該腳位驅動電路以及該計數器電路；當接收到該第三順序信號時，反應於該振盪信號來根據該晶片解碼信號在對應的期間觸發對應的該腳位驅動電路，致使每個 記憶體晶片的該腳位驅動電路以預定順序輸出讀寫資料選通信號至各別的該讀寫資料選通腳位，以切換該讀寫資料選通腳位的電壓準位；以及透過該些記憶體晶片中的該些計數器電路同時計數對應的該讀寫資料選通腳位的電壓準位的切換次數，並據以在接收到該結束信號時產生對應的該狀態資訊。
  16. 如請求項14所述的記憶體系統的操作方法，其中各該些記憶體晶片包括耦接該讀寫資料選通腳位的腳位驅動電路，該第一控制信號包括第一順序信號、第二順序信號及結束信號，執行晶片連接數量的該識別程序包括：當接收到該第一順序信號時，根據該晶片解碼信號提供第二控制信號，透過該第二控制信號致能該腳位驅動電路並調整對應的該腳位驅動電路的導通程度，致使各該些記憶體晶片的該腳位驅動電路具有不同的導通電阻值；以及當接收到該第二順序信號時判斷該讀寫資料選通腳位上的電壓所在的範圍，並據以在接收到該結束信號時產生對應的該狀態資訊。
  17. 如請求項14所述的記憶體系統的操作方法，其中各該些記憶體晶片包括耦接該讀寫資料選通腳位的上拉電阻開關電路及下拉電阻開關電路，該第一控制信號包括第一順序信號、第二順序信號及結束信號， 執行晶片連接數量的該識別程序包括：當接收到該第一順序信號時，根據該晶片解碼信號提供第二控制信號，透過該第二控制信號導通對應的該上拉電阻開關電路及該下拉電阻開關電路；以及當接收到該第二順序信號時判斷該讀寫資料選通腳位上的電壓所在的範圍，並據以在接收到該結束信號時產生對應的該狀態資訊。
  18. 如請求項14所述的記憶體系統的操作方法，其中各該些記憶體晶片包括耦接該讀寫資料選通腳位的上拉電阻開關電路，該第一控制信號包括第一順序信號、第二順序信號、第三順序信號、第四順序信號及結束信號，執行晶片連接數量的該識別程序包括：當接收到該第一順序信號時，開始提供振盪信號，當接收到該第二順序信號時，反應於該振盪信號來根據該晶片解碼信號來依序產生多個開關信號；根據該些開關信號而以預定順序提供不同的參考電壓，並將該參考電壓電路所提供的該參考電壓依序與第一個該記憶體晶片的該讀寫資料選通腳位上的電壓進行比較，以判斷該讀寫資料選通腳位上的電壓所在的範圍，從而產生判斷結果；當接收到該第三順序信號及該第四順序信號時，透過第一個該記憶體晶片的該讀寫資料選通腳位將該判斷結果通知其他該記憶體晶片，並據以在接收到該結束信號時產生對應的該狀態資訊。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6226754B1 (en) * 1997-10-10 2001-05-01 Rambus Incorporated Apparatus and method for device timing compensation
TW201207614A (en) * 2010-02-25 2012-02-16 Hynix Semiconductor Inc Semiconductor memory device, memory system including the same, and method for adjusting timing between internal clock and command
TW201801074A (zh) * 2016-06-24 2018-01-01 華邦電子股份有限公司 半導體記憶體裝置及其時脈調整方法
TW201926353A (zh) * 2017-12-01 2019-07-01 旺宏電子股份有限公司 校正記憶體模組之讀/寫資料的時序的方法及其系統

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4159415B2 (ja) * 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4272968B2 (ja) * 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
US7872936B2 (en) 2008-09-17 2011-01-18 Qimonda Ag System and method for packaged memory
KR101751045B1 (ko) 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
JP2012003795A (ja) * 2010-06-15 2012-01-05 Elpida Memory Inc 半導体記憶装置及びメモリコントローラ、並びにこれらを含むデータ処理システム
CN102543189A (zh) 2012-02-28 2012-07-04 北京忆恒创源科技有限公司 半导体存储器、接口电路及其访问方法
KR102471160B1 (ko) * 2017-05-16 2022-11-25 삼성전자주식회사 온-다이-터미네이션 회로를 포함하는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6226754B1 (en) * 1997-10-10 2001-05-01 Rambus Incorporated Apparatus and method for device timing compensation
TW201207614A (en) * 2010-02-25 2012-02-16 Hynix Semiconductor Inc Semiconductor memory device, memory system including the same, and method for adjusting timing between internal clock and command
TW201801074A (zh) * 2016-06-24 2018-01-01 華邦電子股份有限公司 半導體記憶體裝置及其時脈調整方法
TW201926353A (zh) * 2017-12-01 2019-07-01 旺宏電子股份有限公司 校正記憶體模組之讀/寫資料的時序的方法及其系統

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