TWI779709B - 具有連接到重分佈層（rdl）的反熔絲和金屬-絕緣體-金屬（mim）電容器的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種具有連接到重分佈層（RDL）的反熔絲和金屬-絕緣體-金屬（MIM）電容器的半導體元件及其製備方法。該半導體元件包括設置於一半導體基板之上的一第一導電部分和一第二導電部分。該半導體元件也包括覆蓋該第一導電部分和該第二導電部分的一鈍化層。該第一導電部分、該第二導電部分、和其間的一部分該鈍化層形成一反熔絲。該半導體元件更包括設置於該鈍化層之上的一第一金屬-絕緣體-金屬（MIM）電容器和一第一重分佈層（RDL）。該第一MIM電容器和該第一RDL電性連接到該第一導電部分，且該第一MIM電容器的一第一金屬層與該第一RDL一體成型。

Description

具有連接到重分佈層（RDL）的反熔絲和金屬-絕緣體-金屬（MIM）電容器的半導體元件及其製備方法
本申請案主張2020年11月30日申請之美國正式申請案第17/107,035號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是關於一種具有連接到重分佈層（RDL）的反熔絲和金屬-絕緣體-金屬（MIM）電容器的半導體元件及其製備方法。
積體電路（Integrated circuit; IC）元件通常在製造過程中設置好所有內連線。然而，由於用於形成此類IC元件的高開發成本、長製造時間、和高製造工具成本，使用者時常需要可在現場配置或編程的電路。這種電路稱為可編程電路，它們通常包含可編程連結（programmable links）。可編程連結是在IC元件製造和封裝之後由使用者在選定的電子節點處斷開或創造的電性內連線，用以活化或停用相應選定的電子節點。
可編程連結的其中一種類型是熔絲（fuse）結構。IC元件中的可編程連結透過在選定的交叉點處熔斷熔絲結構進行編程以創造開路（open circuit）。已熔斷和未熔斷連結的組合代表使用者希望儲存在IC元件中的數據1和0的數位位元模式。可編程連結的另一種類型是反熔絲（anti-fuse）結構。與在具有熔絲結構的情況下導致開路的編程機制不同，反熔絲結構中的編程機制在其中產生短路或相對低的電阻連接。
在積體電路製造中，熔絲結構和反熔絲結構被廣泛用於容錯。例如，熔絲結構和反熔絲結構可以放置在半導體元件中的電路路徑中。然而，半導體元件的製造和集成涉及許多複雜的步驟和操作。半導體元件中的集成變得越來越複雜。半導體元件的製造和集成複雜度的增加可能導致缺陷。因此，不斷需要改進半導體元件的結構和製造製程，以解決缺陷並提高性能。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不形成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露的一實施例提供一種半導體元件。該半導體元件包括設置於一半導體基板之上的一第一導電部分和一第二導電部分。該半導體元件也包括覆蓋該第一導電部分和該第二導電部分的一鈍化層。該第一導電部分、該第二導電部分、和其間的一部分該鈍化層形成一反熔絲（anti-fuse）。該半導體元件更包括設置於該鈍化層之上的一第一金屬-絕緣體-金屬（metal-insulator-metal; MIM）電容器和一第一重分佈層（redistribution layer; RDL）。該第一MIM電容器和該第一RDL電性連接到該第一導電部分，且該第一MIM電容器的一第一金屬層與該第一RDL一體成型。
在一些實施例中，該反熔絲具有一氣隙，位於該第一導電部分和該第二導電部分之間且被該鈍化層圍繞。在一些實施例中，該半導體元件更包括覆蓋該第一金屬層和該第一RDL的一第一絕緣層，以及設置於該第一絕緣層之上的一第二金屬層，其中該第一金屬層、該第二金屬層、和其間的一部分該第一絕緣層形成該第一MIM電容器。在一些實施例中，該第一RDL並未被該第二金屬層覆蓋。
在一些實施例中，該半導體元件更包括設置於該鈍化層之上的一第二金屬-絕緣體-金屬（MIM）電容器和一第二重分佈層（RDL），其中該第二MIM電容器和該第二RDL電性連接到該第二導電部分，且該第二MIM電容器的一第三金屬層與該第二RDL一體成型。在一些實施例中，該半導體元件更包括覆蓋該第三金屬層和該第二RDL的一第二絕緣層，以及設置於該第二絕緣層之上的一第四金屬層，其中該第三金屬層、該第四金屬層、和其間的一部分該第二絕緣層形成該第二MIM電容器。在一些實施例中，該半導體元件更包括覆蓋該第一MIM電容器的一介電層，其中該第二MIM電容器和該第二RDL設置於該介電層之上。
本揭露的另一實施例提供一種半導體元件。該半導體元件包括設置於一半導體基板之上的一第一導電部分和一第二導電部分，以及覆蓋該第一導電部分和該第二導電部分的一鈍化層。該半導體元件也包括穿過該鈍化層並接觸該第一導電部分的一第一導電插塞，以及穿過該鈍化層並接觸該第二導電部分的一第二導電插塞。該半導體元件更包括設置於該第一導電插塞和該第二導電插塞之間的一反熔絲，以及設置於該第一導電插塞之上的一第一金屬-絕緣體-金屬（MIM）電容器。此外，該半導體元件包括一第一重分佈層（RDL），其物理性連接該第一MIM電容器的一第一金屬層。該第一RDL透過該第一MIM電容器的該第一金屬層和該第一導電插塞電性連接到該第一導電部分。
在一些實施例中，該半導體元件更包括設置於該鈍化層之上的一介電層，其中該反熔絲具有被該介電層和該鈍化層包圍的一氣隙，且該氣隙延伸於該第一導電部分和該第二導電部分之間。在一些實施例中，一導電絲形成於該第一導電部分和該第二導電部分之間且在該反熔絲編程後穿過該鈍化層和該氣隙。在一些實施例中，該第一MIM電容器更包括設置於該第一金屬層之上的一第二金屬層，以及夾在該第一金屬層和該第二金屬層之間的一第一絕緣層，其中該第一絕緣層延伸以覆蓋該第一RDL。
在一些實施例中，該半導體元件更包括設置於該第二導電插塞之上的一第二金屬-絕緣體-金屬（MIM）電容器，以及一第二重分佈層（RDL），其物理性連接該第二MIM電容器的一第三金屬層，其中該第二RDL透過該第二MIM電容器的該第三金屬層和該第二導電插塞電性連接到該第二導電部分。在一些實施例中，該第二MIM電容器更包括設置於該第三金屬層之上的一第四金屬層，以及夾在該第三金屬層和該第四金屬層之間的一第二絕緣層，其中該第二絕緣層延伸以覆蓋該第二RDL。在一些實施例中，至少一部分的該第二RDL與至少一部分的該第一MIM電容器重疊。
本揭露的又一實施例提供一種半導體元件的製備方法。該方法包括形成一第一導電部分和一第二導電部分於一半導體基板之上，以及沈積一鈍化層於該第一導電部分和該第二導電部分之上。一開口形成於該鈍化層之上與該第一導電部分和該第二導電部分之間。該方法也包括沈積一第一介電層於該鈍化層之上。該第一介電層延伸到該開口中以形成被該第一介電層和該鈍化層包圍的一氣隙。該方法更包括同時形成一第一金屬層和一第一重分佈層（RDL）於該第一介電層之上。該第一金屬層和該第一RDL形成一連續層。此外，該方法包括形成一第一絕緣層以覆蓋該第一金屬層和該第一RDL，以及形成一第二金屬層於該第一絕緣層之上。該第一金屬層、該第二金屬層、和其間的一部分該第一絕緣層形成一第一金屬-絕緣體-金屬（MIM）電容器，且該第一RDL透過該第一MIM電容器電性連接到該第一導電部分。
在一些實施例中，該第一導電部分、該第二導電部分、其間的一部分該鈍化層和該氣隙形成一反熔絲。在一些實施例中，該方法更包括向該反熔絲施加編程電壓以形成一導電絲，其穿過該部分的該鈍化層和該氣隙。在一些實施例中，該方法更包括形成一第二介電層於該第一MIM電容器之上，以及同時形成一第三金屬層和一第二重分佈層（RDL）於該第二介電層之上。該第三金屬層和該第二RDL形成一連續層。
在一些實施例中，該方法更包括形成一第二絕緣層以覆蓋該第三金屬層和該第二RDL，以及形成一第四金屬層於該第二絕緣層之上，其中該第三金屬層、該第四金屬層、和其間的一部分該第二絕緣層形成一第二金屬-絕緣體-金屬（MIM）電容器。在一些實施例中，第二RDL透過該第二MIM電容器電性連接到該第二導電部分。
本揭露提供一種半導體元件及其製備方法的實施例。在一些實施例中，該半導體元件包括反熔絲、金屬-絕緣體-金屬（MIM）電容器和重分佈層（RDL）。在一些實施例中，該反熔絲是由第一導電部分、第二導電部分、以及第一導電部分和第二導電部分之間的一部分鈍化層構成。此外，該MIM電容器與RDL設置於第一導電部分之上並電性連接到第一導電部分，且MIM電容器的一金屬層與RDL一體成型。如此，可以增加半導體元件的集成度，並且可以縮小半導體元件的整體尺寸。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。形成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此限定本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。此外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間的關係。
此外，此處用到與空間相關的用詞，例如：“在…下方”、“下方”、“較低的”、“之上”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。裝置可能被轉向不同方位（旋轉90度或其他方位），則其中使用的空間相關形容詞也可相同地照著解釋。
圖1例示本揭露一些實施例之半導體元件100的剖面圖。如圖1所示，半導體元件100包括半導體基板101、設置在半導體基板101之上的介電層105、設置在半導體基板101中的導電襯墊103、以及設置在介電層105中的導電插塞107。在一些實施例中，導電插塞107直接位於導電襯墊103之上並與導電襯墊103物理性接觸。
在一些實施例中，半導體元件100包括設置在介電層105之之上的一導電結構109’，且導電結構109’包括導電部分109a和109b。導電部分109b在此也稱為第一導電部分，且導電部分109a在此也稱為第二導電部分。在一些實施例中，鈍化層117覆蓋導電部分109a和109b，且介電層119設置在鈍化層117之上。
在一些實施例中，半導體元件100包括導電插塞121和123，其分別穿過介電層119和鈍化層117並物理性接觸導電部分109a和109b。導電插塞123在此也稱為第一導電插塞，且導電插塞121在此也稱為第二導電插塞。在一些實施例中，氣隙114’形成於導電插塞121和123之間以及導電部分109a和109b之間。具體地，氣隙114’被鈍化層117和介電層119包圍。在一些實施例中，導電部分109a和109b、導電部分109a和109b之間的鈍化層117部分、以及氣隙114’形成一反熔絲180。
此外，半導體元件100包括設置在介電層119之上的介電層125、設置在介電層125之上的金屬層133a和重分佈層（RDL）133b、設置在金屬層133a和RDL 133b之上的絕緣層137、以及設置在絕緣層137之上的金屬層139a。在一些實施例中，金屬層133a和139a以及設置在金屬層133a和139a之間的絕緣層137之部分137a形成一金屬-絕緣體-金屬（MIM）電容器143。應注意的是，MIM電容器143的金屬層133a與RDL 133b一體成型。在一些實施例中，金屬層133a和RDL 133b與彼此物理性連接。
在一些實施例中，MIM電容器143的金屬層133a和RDL 133b穿過介電層125，且金屬層133a物理性接觸導電插塞123。在一些實施例中，RDL 133b未被MIM電容器143的金屬層139a覆蓋。MIM電容器143在此也稱為第一MIM電容器，且RDL 133b在此也稱為第一RDL。
此外，根據一些實施例，半導體元件100包括一導電層145，其穿過介電層125和絕緣層137並且物理性接觸導電插塞121。在一些實施例中，半導體元件100包括設置在MIM電容器143之上的介電層151和穿過介電層151的導電插塞153。在一些實施例中，介電層151覆蓋MIM電容器143。
參照圖1，半導體元件100包括設置在介電層151之上的一介電層155、設置在介電層155之上的一金屬層163a和一RDL 163b、設置在金屬層163a和RDL 163b之上的一絕緣層167、以及設置在絕緣層167之上的一金屬層169a。在一些實施例中，金屬層163a和169a以及設置在金屬層163a和169a之間的絕緣層167之部分167a形成一MIM電容器173。應注意的是，MIM電容器173的金屬層163a與RDL 163b一體成型。在一些實施例中，金屬層163a和RDL 163b與彼此物理性連接。
在一些實施例中，MIM電容器173的金屬層163a和RDL 163b穿過介電層155，且金屬層163a物理性接觸導電插塞153。在一些實施例中，RDL 163b未被MIM電容器173的金屬層169a覆蓋。MIM電容器173在此也稱為第二MIM電容器，且RDL 163b在此也稱為第二RDL。
圖2例示圖1之半導體元件100的剖面圖。複參照圖1，半導體元件100的反熔絲180在被編程之前處於一高電阻狀態。在進行編程時，在導電部分109a和109b之間施加一編程電壓，且導電部分109a和109b之間的鈍化層117部分和氣隙114’被擊穿以形成一導電絲185。因此，根據一些實施例，編程將反熔絲180從一高電阻狀態轉變為一低電阻狀態，如圖2所示。
圖3例示本揭露一些實施例之形成半導體元件100的製備方法10的流程圖，且製備方法10包括步驟S11、S13、S15、S17、S19和S21。結合以下圖式詳細說明圖3的步驟S11至S21。
圖4到圖21例示本揭露一些實施例之半導體元件100的製程期間之中間階段剖面圖。如圖4所示，根據一些實施例，提供具有導電襯墊103的半導體基板101，並且形成介電層105於半導體基板101之上。
半導體基板101可以是積體電路（IC）晶片的一部分，所述積體電路晶片包括各種被動和主動微電子元件，像是電阻器、電容器、電感器、二極體、p-型場效電晶體（p-type field-effect transistors; pFETs）、n-型場效電晶體（n-type field-effect transistors; nFETs）、金氧半場效電晶體（metal-oxide semiconductor field-effect transistors; MOSFETs）、互補式金氧半（complementary metal-oxide semiconductor; CMOS）電晶體、雙極性接面電晶體（bipolar junction transistors; BJTs）、橫向擴散MOS（laterally-diffused MOS; LDMOS）電晶體、高電壓電晶體（high-voltage transistors）、高頻率電晶體（high-frequency transistor）、鰭狀場效電晶體（fin field-effect transistors; FinFETs）、其他合適的IC元件、或前述之組合。
取決於IC的製造階段，半導體基板101可包括配置以形成IC部件（例如：摻雜區域、隔離部件、閘極部件、源/汲極部件、內連線部件、其他部件、或前述之組合）的各種材料層（例如：介電層、半導體層、及/或導電層）。例如，靠近半導體基板101之頂表面的導電襯墊103電性連接到半導體基板101中的導電層。為了清楚起見，已經簡化了半導體基板101。應注意的是，可在半導體基板101中加入額外的部件，且可在其他實施例中置換、修飾、或移除下述的一些部件。
此外，介電層105包括低介電常數（low-k）介電材料構成。在一些實施例中，低介電常數介電材料具有小於約4的介電常數（k值）。低介電常數介電材料的例子包括但不限於不限於氧化矽、氮化矽、氮氧化矽、氮碳化矽（SiCN）、氮碳氧化矽（SiOCN）、氟矽玻璃（fluorinated silica glass; FSG）、碳摻雜氧化矽、非晶質氟化碳、聚對二甲苯、雙苯基環丁烯（bis-benzocyclobutenes; BCB）、及聚醯亞胺。此外，介電層105的製作技術可包括沉積製程。沉積製程可包括化學氣相沈積（chemical vapor deposition; CVD）製程、物理氣相沈積（physical vapor deposition; PVD）製程、原子層沉積（atomic layer deposition; ALD）製程、旋塗製程、或另一種可應用的製程。
根據一些實施例，如圖5所示，在形成介電層105之後，形成穿過介電層105並物理性接觸導電襯墊103的導電插塞107。在一些實施例中，導電插塞107包括鎢（W）、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、前述之組合、或另一種可應用的金屬材料。
導電插塞107的​​形成可包括透過蝕刻製程部分地移除介電層105以形成一開口（未顯示），並透過沉積製程以一導電材料（未顯示）填充開口。蝕刻製程可包括濕蝕刻製程、乾蝕刻製程、或前述之組合。沉積製程可包括CVD製程、PVD製程、ALD製程、金屬有機化學氣相沉積（metal organic chemical vapor deposition; MOCVD）製程、濺鍍製程、電鍍製程、前述之組合、或另一種可應用的製程。在沉積製程之後，可進行平坦化製程以移除介電層105之上多餘的導電材料。平坦化製程可包括化學機械研磨（chemical mechanical polishing; CMP）製程、回蝕刻製程、前述之組合、或另一種可應用的製程。
參照圖5，根據一些實施例，導電材料109形成於介電層105之上並覆蓋導電插塞107，並形成圖案化罩幕111於導電材料109之上。用於形成導電材料109的一些材料與用於形成導電插塞107的​​材料相似或相同，在此不再重複其細節。導電材料109的製作技術可包括沉積製程，像是CVD製程、PVD製程、ALD製程、MOCVD製程、濺鍍製程、電鍍製程、或另一種可應用的製程。
接著，根據一些實施例，透過使用圖案化罩幕111為罩幕來蝕刻導電材料109以形成導電結構109’，並在形成導電結構109’之後移除圖案化罩幕111，如圖6所示。蝕刻製程可為濕蝕刻製程、乾蝕刻製程、或前述之組合。在一些實施例中，在蝕刻製程之後，形成暴露出介電層105的開口114於導電結構109’的導電部分109a和109b之間。各個步驟在圖3所示的製備方法10中顯示為步驟S11。
根據一些實施例，在形成導電部分109a和109b之後，沈積鈍化層117於導電部分109a和109b之上，如圖7所示。在一些實施例中，鈍化層117覆蓋導電部分109a和109b的側壁和頂表面。在一些實施例中，鈍化層117延伸以覆蓋開口114的側壁和底表面。
此外，鈍化層117具有位於開口114頂部分的頸部。在一些實施例中，鈍化層117包括氧化矽、碳化矽、氮化矽、氮氧化矽、另一種可應用的材料、或前述之組合，且鈍化層117的製作技術包括CVD製程、電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition; PECVD）製程、或另一種可應用的製程。各個步驟在圖3所示的製備方法10中顯示為步驟S13。
隨後，根據一些實施例，形成介電層119於鈍化層117之上，如圖8所示。在一些實施例中，介電層119延伸以填充開口114的上部分，而開口114的下部分未被填充，使得開口的剩餘部分114’（即氣隙114’）被介電層119和鈍化層117包圍。用於形成介電層119的一些材料和製程與用於形成鈍化層117的材料和製程相似或相同，在此不再重複其細節。
在一些實施例中，導電部分109a和109b、導電部分109a和109b之間的鈍化層117之部分、以及氣隙114’形成反熔絲180（如圖1所示）。在一些其他實施例中，開口114完全被介電層119填充。因此，未形成氣隙114’。在這些情況下，導電部分109a和109b以及導電部分109a和109b之間的鈍化層117之部分形成反熔絲。各個步驟在圖3所示的製備方法10中顯示為步驟S15。
然後，根據一些實施例，形成導電插塞121於導電部分109a之上，並形成導電插塞123於導電部分109b之上，如圖9所示。在一些實施例中，導電插塞121和123穿過介電層119和鈍化層117以物理性接觸導電部分109a和109b。用於形成導電插塞121和123的一些材料和製程與用於形成導電插塞107的​​材料和製程相似或相同，在此不再重複其細節。
根據一些實施例，在形成導電插塞121和123之後，形成介電層125於介電層119之上，並透過蝕刻製程部分地移除介電層125以形成開口128和130，如圖10所示。在一些實施例中，開口128和130暴露出導電插塞123和部分的介電層119。用於形成介電層125的一些材料和製程與用於形成鈍化層117的材料和製程相似或相同，在此不再重複其細節。
例如，可形成圖案化罩幕（未顯示）於介電層125之上，並且可透過使用圖案化罩幕作為罩幕在介電層125上進行蝕刻製程以形成開口128和130。蝕刻製程可包括濕蝕刻製程、乾蝕刻製程、或前述之組合。在形成開口128和130之後，可將圖案化罩幕移除。
根據一些實施例，接著，形成金屬材料133於介電層125之上，並形成圖案化罩幕135於金屬材料133之上，如圖11所示。在一些實施例中，金屬材料133覆蓋介電層125的頂表面並延伸到圖10的開口128和130中。具體地，金屬材料133覆蓋開口128和130的側壁和底表面。在一些實施例中，金屬材料133物理性接觸導電插塞123和介電層119的暴露部分。
應注意的是，開口128和130沒有完全被金屬材料133填充。在一些實施例中，金屬材料133共形地沉積於圖10的結構之上，且開口128和130的剩餘部分被圖案化罩幕135填充。用於形成金屬材料133的一些材料和製程與用於形成圖5的導電材料109的材料和製程相似或相同，在此不再重複其細節。在一些實施例中，金屬材料133包括氮化鈦（TiN）。
隨後，根據一些實施例，透過使用圖案化罩幕135作為罩幕來蝕刻金屬材料133以形成金屬層133a和RDL 133b，並在形成金屬層133a和RDL 133b之後移除圖案化罩幕135，如圖12所示。蝕刻製程可為濕蝕刻製程、乾蝕刻製程、或前述之組合。各個步驟在圖3所示的製備方法10中顯示為步驟S17。
在一些實施例中，使用指示金屬層133a和RDL 133b邊界的虛線來闡明本揭露。金屬層133a和RDL 133b之間不存在明顯的界面。應注意的是，根據一些實施例，金屬層133a和RDL 133b包括相同材料並且是由相同的材料層（即，金屬材料133）同時形成。在一些實施例中，金屬層133a和RDL 133b一體成型。在一些實施例中，金屬層133a物理性連接RDL 133b。在一些實施例中，金屬層133a和RDL 133b形成一連續層。
根據一些實施例，在形成金屬層133a和RDL 133b之後，形成絕緣層137於金屬層133a、RDL 133b、和介電層125之上，如圖13所示。在一些實施例中，絕緣層137共形地沉積於圖12的結構之上。應該注意的是，圖12的開口128和130沒有完全被絕緣層137填充。
在一些實施例中，絕緣層137包括介電材料，像是二氧化矽（SiO 2）、二氧化鉿（HfO 2）、氧化鋁（Al 2O 3）、二氧化鋯（ZrO 2）、或前述之組合。絕緣層137的製作技術可包括CVD製程、PVD製程、ALD製程、旋塗製程、或另一種可應用的製程。各個步驟在圖3所示的製備方法10中顯示為步驟S19。
接著，根據一些實施例，形成金屬材料139於絕緣層137之上，並形成圖案化罩幕141於金屬材料139之上，如圖14所示。在一些實施例中，金屬材料139覆蓋絕緣層137的頂表面並延伸到圖13的開口128和130中。應注意的是，圖13的開口128和130沒有完全被金屬材料139填充。
在一些實施例中，金屬材料139共形地沉積在圖13的結構之上，且開口128的剩餘部分被圖案化罩幕141填充。用於形成金屬材料139的一些材料和製程與用於形成圖5的導電材料109的材料和製程相似或相同，在此不再重複其細節。在一些實施例中，金屬材料139包括氮化鈦（TiN）、低應力矽鍺（SiGe）、或前述之組合。
隨後，根據一些實施例，透過使用圖案化罩幕141作為罩幕來蝕刻金屬材料139以形成金屬層139a，並在形成金屬層139a之後移除圖案化罩幕141，如圖15所示。蝕刻製程可為濕蝕刻製程、乾蝕刻製程、或前述之組合。在形成金屬層139a之後，得到MIM電容器143。
如上所述，MIM電容器143包括金屬層133a、金屬層139a、和夾在金屬層133a和139a之間的絕緣層137之部分137a。各個步驟在圖3所示的製備方法10中顯示為步驟S21。在一些實施例中，RDL 133b透過MIM電容器143和導電插塞123電性連接到導電部分109b。由於MIM電容器143的金屬層133a和RDL 133b形成為一個完整的連續層，因此得以降低製造成本，並且可以縮小元件的整體尺寸。
在一些其他實施例中，RDL 133b與MIM電容器143的金屬層139a一體成型，而不是與MIM電容器143的金屬層133a一體成型。在這些情況下，RDL 133b物理性連接金屬層139a，且金屬層133a不在RDL 133b下方延伸。亦即，在這些情況下，RDL 133b和金屬層139a形成為一連續層。
根據一些實施例，在形成MIM電容器143之後，導電層145直接形成於導電插塞121之上並與導電插塞121物理性接觸，如圖16所示。在一些實施例中，導電層145穿過介電層125和絕緣層137。用於形成導電層145的一些材料與用於形成導電插塞107的​​材料相似或相同，在此不再重複其細節。
接著，根據一些實施例，形成介電層151於MIM電容器143的金屬層139a、絕緣層137、和導電層145之上，且導電插塞153直接形成於導電層145之上並與導電層145物理性接觸，如圖17所示。在一些實施例中，介電層151覆蓋MIM電容器143和RDL 133b。在一些實施例中，導電插塞153的頂表面高於MIM電容器143的金屬層139a的頂表面。
在一些實施例中，介電層151包括氧化矽、氮化矽、氮氧化矽、另一種可應用的材料、或前述之組合。介電層151的製作技術可包括CVD製程、PVD製程、旋塗製程、或另一種可應用的製程。另外，用於形成導電插塞153的一些材料和製程與用於形成導電插塞107的​​材料和製程相似或相同，在此不再重複其細節。
根據一些實施例，在形成導電插塞153之後，形成介電層155於介電層151之上，並透過蝕刻製程部分地移除介電層155以形成開口158和160，如圖18所示。在一些實施例中，開口158和160暴露出導電插塞153和部分的介電層151。用於形成介電層155的一些材料和製程與用於形成鈍化層117的材料和製程相似或相同，在此不再重複其細節。
例如，可形成圖案化罩幕（未顯示）於介電層155之上，並且可透過使用圖案化罩幕作為罩幕來蝕刻介電層155以形成開口158和160。蝕刻製程可包括濕蝕刻製程、乾蝕刻製程、或前述之組合。在形成開口158和160之後，可將圖案化罩幕移除。
然後，根據一些實施例，形成金屬材料163於介電層155之上，並形成圖案化罩幕165於金屬材料163之上，如圖19所示。在一些實施例中，金屬材料163覆蓋介電層155的頂表面並延伸到圖18的開口158和160中。具體地，金屬材料163覆蓋開口158和160的側壁和底表面。在一些實施例中，金屬材料163物理性接觸導電插塞153和介電層151的暴露部分。
應注意的是，開口158和160沒有完全被金屬材料163填充。在一些實施例中，金屬材料163共形地沉積於圖18的結構之上，且開口158和160的剩餘部分被圖案化罩幕165填充。用於形成金屬材料163的一些材料和製程與用於形成圖11的金屬材料133的材料和製程相似或相同，在此不再重複其細節。
接著，根據一些實施例，透過使用圖案化罩幕165作為罩幕來蝕刻金屬材料163以形成金屬層163a和RDL 163b，並在形成金屬層163a和RDL 163b之後移除圖案化罩幕165，如圖20所示。蝕刻製程可為濕蝕刻製程、乾蝕刻製程、或前述之組合。
類似於圖12的金屬層133a和RDL 133b之間的虛線，使用圖20中指示出金屬層163a和RDL 163b邊界的虛線來闡明本揭露。金屬層163a和RDL 163b之間不存在明顯的界面。應注意的是，根據一些實施例，金屬層163a和RDL 163b包括相同的材料並且是由相同的材料層（即，金屬材料163）同時形成。在一些實施例中，金屬層163a和RDL 163b一體成型。在一些實施例中，金屬層163a物理性連接RDL 163b。在一些實施例中，金屬層163a和RDL 163b形成一連續層。
根據一些實施例，在形成金屬層163a和RDL 163b之後，依序形成絕緣層167和金屬材料169於圖20的結構之上，並形成圖案化罩幕171於金屬材料169之上，如圖21所示。在一些實施例中，絕緣層137和金屬材料169共形地沉積於圖20的結構之上。應注意的是，圖20的開口158和160沒有完全被絕緣層167與金屬材料169填充，且開口168的剩餘部分被圖案化罩幕171填充。形成絕緣層167與金屬材料169的一些材料和製程分別與用於形成圖13的絕緣層137及圖14的金屬材料139的材料和製程相似或相同，在此不再重複其細節。
複參照圖1，根據一些實施例，在形成圖案化罩幕171之後，透過使用圖案化罩幕171作為罩幕來蝕刻金屬材料169以形成金屬層169a，並在形成金屬層169a之後移除圖案化罩幕171。蝕刻製程可為濕蝕刻製程、乾蝕刻製程、或前述之組合。在形成金屬層169a之後，得到MIM電容器173。
如上所述，MIM電容器173包括金屬層163a、金屬層169a、和夾在金屬層163a和169a之間的絕緣層167之部分167a。在一些實施例中，RDL 163b透過MIM電容器173、導電插塞153、導電層145、和導電插塞121電性連接到導電部分109a。由於MIM電容器173的金屬層163a和RDL 163b形成為一個完整的連續層，因此得以降低製造成本，並且可以縮小半導體元件100的整體尺寸。
在一些其他實施例中，RDL 163b與MIM電容器173的金屬層169a一體成型，而不是與MIM電容器173的金屬層163a一體成型。在這些情況下，RDL 163b物理性連接金屬層169a，且金屬層163a不在RDL 163b下方延伸。亦即，在這些情況下，RDL 163b和金屬層169a形成為一連續層。
本揭露提供了半導體元件100的實施例。在一些實施例中，半導體元件100包括反熔絲180、MIM電容器143（第一MIM電容器）、MIM電容器173（第二MIM電容器）、RDL 133b（第一RDL）和RDL 163b（第二RDL）。在一些實施例中，反熔絲180是由導電部分109b（第一導電部分）、導電部分109a（第二導電部分）、以及導電部分109b和109a之間的鈍化層117之部分所形成的。在一些實施例中，反熔絲180包括由導電部分109b和109a之間的鈍化層117部分所圍繞的氣隙114’。此外，MIM電容器143和RDL 133b設置在導電部分109b之上並電性連接到導電部分109b，且MIM電容器143的金屬層（例如，金屬層133a）與RDL 133b一體成型。此外，MIM電容器173和RDL 163b設置在導電部分109a之上並電性連接到導電部分109a，且MIM電容器173的金屬層（例如，金屬層163a）與RDL 163b一體成型。如此，可以增加半導體元件100的集成度，並且可以縮小半導體元件100的整體尺寸。此外，可以降低半導體元件100的製造成本。
本揭露的一實施例提供一種半導體元件。該半導體元件包括設置於一半導體基板之上的一第一導電部分和一第二導電部分。該半導體元件也包括覆蓋該第一導電部分和該第二導電部分的一鈍化層。該第一導電部分、該第二導電部分、和其間的一部分該鈍化層形成一反熔絲。該半導體元件更包括設置於該鈍化層之上的一第一金屬-絕緣體-金屬（MIM）電容器和一第一重分佈層（RDL）。該第一MIM電容器和該第一RDL電性連接到該第一導電部分，且該第一MIM電容器的一第一金屬層與該第一RDL一體成型。
本揭露的另一實施例提供一種半導體元件。該半導體元件包括設置於一半導體基板之上的一第一導電部分和一第二導電部分，以及覆蓋該第一導電部分和該第二導電部分的一鈍化層。該半導體元件也包括穿過該鈍化層並接觸該第一導電部分的一第一導電插塞，以及穿過該鈍化層並接觸該第二導電部分的一第二導電插塞。該半導體元件更包括設置於該第一導電插塞和該第二導電插塞之間的一反熔絲，以及設置於該第一導電插塞之上的一第一金屬-絕緣體-金屬（MIM）電容器。此外，該半導體元件包括一第一重分佈層（RDL），其物理性連接該第一MIM電容器的一第一金屬層。該第一RDL透過該第一MIM電容器的該第一金屬層和該第一導電插塞電性連接到該第一導電部分。
本揭露的又一實施例提供一種半導體元件的製備方法。該方法包括形成一第一導電部分和一第二導電部分於一半導體基板之上，以及沈積一鈍化層於該第一導電部分和該第二導電部分之上。一開口形成於該鈍化層之上與該第一導電部分和該第二導電部分之間。該方法也包括沈積一第一介電層於該鈍化層之上。該第一介電層延伸到該開口中以形成由該第一介電層和該鈍化層封閉的一氣隙。該方法更包括同時形成一第一金屬層和一第一重分佈層（RDL）於該第一介電層之上。該第一金屬層和該第一RDL形成一連續層。此外，該方法包括形成一第一絕緣層以覆蓋該第一金屬層和該第一RDL，以及形成一第二金屬層於該第一絕緣層之上。該第一金屬層、該第二金屬層、和其間的一部分該第一絕緣層形成一第一金屬-絕緣體-金屬（MIM）電容器，且該第一RDL透過該第一MIM電容器電性連接到該第一導電部分。
本揭露的實施例具有一些優勢特徵。透過在半導體元件中結合反熔絲、金屬-絕緣體-金屬電容器和重分佈層，可以增加半導體元件的集成度，並且可以縮小半導體元件的整體尺寸。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，且以其他製程或前述之組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中該之製程、機械、製造、物質形成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文該之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質形成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質形成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:製備方法 100:半導體元件 101:半導體基板 103:導電襯墊 105:介電層 107:導電插塞 109:導電材料 109’:導電結構 109a:導電部分 109b:導電部分 111:圖案化罩幕 114:開口 114’:氣隙 117:鈍化層 119:介電層 121:導電插塞 123:導電插塞 125:介電層 128:開口 130:開口 133:金屬材料 133a:金屬層 133b:重分佈層 135:圖案化罩幕 137:絕緣層 137a:部分 139:金屬材料 139a:金屬層 141:圖案化罩幕 143:MIM電容器 145:導電層 151:介電層 153:導電插塞 155:介電層 158:開口 160:開口 163:金屬材料 163a:金屬層 163b:重分佈層 165:圖案化罩幕 167:絕緣層 167a:部分 169:金屬材料 169a:金屬層 171:圖案化罩幕 173:MIM電容器 180:反熔絲 185:導電絲 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件（feature）並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。 圖1例示本揭露一些實施例之半導體元件的剖面圖。 圖2例示圖1之半導體元件經編程後的剖面圖。 圖3例示本揭露一些實施例之半導體元件的製備方法的流程圖。 圖4例示本揭露一些實施例在半導體元件的製程期間形成一介電層於一半導體基板之上的中間階段剖面圖。 圖5例示本揭露一些實施例在半導體元件的製程期間形成一導電材料於該介電層之上的中間階段剖面圖。 圖6例示本揭露一些實施例在半導體元件的製程期間蝕刻該導電材料以形成導電部分的中間階段剖面圖。 圖7例示本揭露一些實施例在半導體元件的製程期間沈積一鈍化層以形成覆蓋該導電部分的中間階段剖面圖。 圖8例示本揭露一些實施例在半導體元件的製程期間沈積一介電層於該鈍化層之上的中間階段剖面圖。 圖9例示本揭露一些實施例在半導體元件的製程期間形成導電插塞於該導電部分之上的中間階段剖面圖。 圖10例示本揭露一些實施例在半導體元件的製程期間形成具有開口的一介電層於導電插塞之上的中間階段剖面圖。 圖11例示本揭露一些實施例在半導體元件的製程期間形成一金屬材料於該介電層之上的中間階段剖面圖。 圖12例示本揭露一些實施例在半導體元件的製程期間蝕刻該金屬材料以形成一金屬層和一重分佈層的中間階段剖面圖。 圖13例示本揭露一些實施例在半導體元件的製程期間形成一絕緣層於該金屬層和該重分佈層之上的中間階段剖面圖。 圖14例示本揭露一些實施例在半導體元件的製程期間形成一金屬材料於該絕緣層之上的中間階段剖面圖。 圖15例示本揭露一些實施例在半導體元件的製程期間蝕刻該金屬材料以形成一金屬層於該絕緣層之上的中間階段剖面圖。 圖16例示本揭露一些實施例在半導體元件的製程期間形成一導電層於其中一個導電插塞之上的中間階段剖面圖。 圖17例示本揭露一些實施例在半導體元件的製程期間形成一導電插塞於該導電層之上的中間階段剖面圖。 圖18例示本揭露一些實施例在半導體元件的製程期間形成具有開口的一介電層於該導電插塞之上的中間階段剖面圖。 圖19例示本揭露一些實施例在半導體元件的製程期間形成一金屬材料於該介電層之上並延伸至該開口中的中間階段剖面圖。 圖20例示本揭露一些實施例在半導體元件的製程期間蝕刻該金屬材料以形成一金屬層和一重分佈層的中間階段剖面圖。 圖21例示本揭露一些實施例在半導體元件的製程期間形成一絕緣層於該金屬層和該重分佈層之上並形成一金屬材料於該絕緣層之上的中間階段剖面圖。
100:半導體元件 101:半導體基板 103:導電襯墊 105:介電層 107:導電插塞 109’:導電結構 109a:導電部分 109b:導電部分 114’:氣隙 117:鈍化層 119:介電層 121:導電插塞 123:導電插塞 125:介電層 133a:金屬層 133b:重分佈層 137:絕緣層 137a:部分 139a:金屬層 143:MIM電容器 145:導電層 151:介電層 153:導電插塞 155:介電層 163a:金屬層 163b:重分佈層 167:絕緣層 167a:部分 169a:金屬層 173:MIM電容器 180:反熔絲

Claims (12)

  1. 一種半導體元件，包括：一第一導電部分和一第二導電部分，設置於一半導體基板之上；一鈍化層，覆蓋該第一導電部分和該第二導電部分；一第一導電插塞，穿過該鈍化層並接觸該第一導電部分；一第二導電插塞，穿過該鈍化層並接觸該第二導電部分；一反熔絲，設置於該第一導電插塞和該第二導電插塞下方；一第一金屬-絕緣體-金屬(MIM)電容器，設置於該第一導電插塞之上；一第一重分佈層(RDL)，物理性連接該第一MIM電容器的一第一金屬層，其中該第一RDL透過該第一MIM電容器的該第一金屬層和該第一導電插塞電性連接到該第一導電部分；一介電層，設置於該鈍化層之上，其中該反熔絲具有被該介電層和該鈍化層包圍的一氣隙，且該氣隙延伸於該第一導電部分和該第二導電部分之間。
  2. 如請求項1所述之半導體元件，其中一導電絲形成於該第一導電部分和該第二導電部分之間且在該反熔絲編程後穿過該鈍化層和該氣隙。
  3. 如請求項1所述之半導體元件，其中該第一MIM電容器更包括：一第二金屬層，設置於該第一金屬層之上；以及一第一絕緣層，夾在該第一金屬層和該第二金屬層之間，其中該 第一絕緣層延伸以覆蓋該第一RDL。
  4. 如請求項1所述之半導體元件，更包括：一第二金屬-絕緣體-金屬(MIM)電容器，設置於該第二導電插塞之上；以及一第二重分佈層(RDL)，物理性連接該第二MIM電容器的一第三金屬層，其中該第二RDL透過該第二MIM電容器的該第三金屬層和該第二導電插塞電性連接到該第二導電部分。
  5. 如請求項4所述之半導體元件，其中該第二MIM電容器更包括：一第四金屬層，設置於該第三金屬層之上；以及一第二絕緣層，夾在該第三金屬層和該第四金屬層之間，其中該第二絕緣層延伸以覆蓋該第二RDL。
  6. 如請求項4所述之半導體元件，其中至少一部分的該第二RDL與至少一部分的該第一MIM電容器重疊。
  7. 一種半導體元件的製備方法，包括：形成一第一導電部分和一第二導電部分於一半導體基板之上；沈積一鈍化層於該第一導電部分和該第二導電部分之上，其中一開口形成於該鈍化層之上與該第一導電部分和該第二導電部分之間；沈積一第一介電層於該鈍化層之上，其中該第一介電層延伸到該 開口中以形成被該第一介電層和該鈍化層包圍的一氣隙；同時形成一第一金屬層和一第一重分佈層(RDL)於該第一介電層之上，其中該第一金屬層和該第一RDL形成一連續層；形成一第一絕緣層以覆蓋該第一金屬層和該第一RDL；以及形成一第二金屬層於該第一絕緣層之上，其中該第一金屬層、該第二金屬層、和其間的一部分該第一絕緣層形成一第一金屬-絕緣體-金屬(MIM)電容器，且其中該第一RDL透過該第一MIM電容器電性連接到該第一導電部分。
  8. 如請求項7所述之半導體元件的製備方法，其中該第一導電部分、該第二導電部分、其間的一部分該鈍化層、和該氣隙形成一反熔絲。
  9. 如請求項8所述之半導體元件的製備方法，更包括：向該反熔絲施加編程電壓以形成一導電絲，其穿過該部分的該鈍化層和該氣隙。
  10. 如請求項7所述之半導體元件的製備方法，更包括：形成一第二介電層於該第一MIM電容器之上；以及同時形成一第三金屬層和一第二重分佈層(RDL)於該第二介電層之上，其中該第三金屬層和該第二RDL形成一連續層。
  11. 如請求項10所述之半導體元件的製備方法，更包括：形成一第二絕緣層以覆蓋該第三金屬層和該第二RDL；以及 形成一第四金屬層於該第二絕緣層之上，其中該第三金屬層、該第四金屬層、和其間的一部分該第二絕緣層形成一第二金屬-絕緣體-金屬(MIM)電容器。
  12. 如請求項11所述之半導體元件的製備方法，其中該第二RDL透過該第二MIM電容器電性連接到該第二導電部分。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018280A1 (en) * 2000-10-31 2007-01-25 Motsiff William T Antifuse structure and system for closing thereof
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018280A1 (en) * 2000-10-31 2007-01-25 Motsiff William T Antifuse structure and system for closing thereof
US20160315050A1 (en) * 2014-01-29 2016-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with fuse protection

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