TW201919247A - 半導體裝置結構 - Google Patents

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Abstract

提供半導體裝置的結構和形成方法。半導體裝置結構包含半導體基底和在半導體基底上的第一介電層。半導體裝置結構也包含在第一介電層中的導電部件和在第一介電層上的第二介電層。半導體裝置結構更包含電性連接至導電部件的電阻元件。電阻元件的第一部分在第二介電層上，且電阻元件的第二部分往導電部件延伸。

Description

半導體裝置結構
本發明實施例是關於半導體裝置結構，特別是有關於具有電阻元件的半導體裝置結構。
半導體積體電路(integrated circuit，IC)產業已經歷快速成長。積體電路之材料和設計上的技術發展已經生產好幾世代的積體電路。每一世代都具有比前一世代更小和更複雜的電路。
在積體電路發展的過程中，當幾何尺寸(亦即，使用製造製程可以產生的最小元件(或線路))減小的同時，功能密度(亦即，每晶片面積的互連裝置的之數量)通常也增加。這個尺寸縮減製程通常藉由增加生產效率和降低相關成本而提供許多好處。
然而，這些發展已增加製程和製造積體電路的複雜度。由於部件尺寸持續縮小，製造製程持續變得更難以執行。因此，在越來越小的尺寸中形成可靠的半導體裝置是項挑戰。
根據一些實施例，提供一種半導體裝置結構。半導體裝置結構包含半導體基底和在半導體基底上的第一介電層。半導體裝置結構也包含在第一介電層中的導電部件和在 第一介電層上的第二介電層。半導體裝置結構更包含電性連接至導電部件的電阻元件。電阻元件的第一部分在第二介電層上，且電阻元件的第二部分往導電部件延伸。
根據一些實施例，提供一種半導體裝置結構的形成方法。本方法包含形成介電層於半導體基底上，且形成導線於介電層中。本方法也包含形成蝕刻停止層於介電層和導線上。本方法更包含圖案化蝕刻停止層，以形成接觸開口，露出導線的一部分。此外，本方法包含形成電阻層於蝕刻停止層上，且電阻層延伸進入接觸開口。本方法亦包含圖案化電阻層，以形成電阻元件。
根據一些實施例，提供一種半導體裝置結構。半導體裝置結構包含半導體基底和在半導體基底上的導電部件。半導體裝置結構也包含在半導體基底上且圍繞導電部件的介電層。半導體裝置結構更包含在介電層上的第二介電層。此外，半導體裝置結構包含在第二介電層上的電阻元件。電阻元件穿過第二介電層且電性連接至導電部件。
100、600‧‧‧半導體基底
102、104、122、602、706‧‧‧介電層
106T、123T、710A、710B‧‧‧溝槽
106V、123V、708A、708A’、708B、708B’‧‧‧介層孔
108、108’、712‧‧‧阻障層
110‧‧‧導電材料
112L、112L’、124L’、716A、716B‧‧‧導線
112V、124V’、714A、714B‧‧‧導孔
114、702、704‧‧‧蝕刻停止層
116‧‧‧遮罩元件
117‧‧‧開口
118A、118B‧‧‧接觸開口
120、320、420、520、620‧‧‧電阻元件
124L‧‧‧導線
126‧‧‧阻障層
L1、L2‧‧‧長度
T1、T2‧‧‧厚度
601‧‧‧裝置元件
619‧‧‧電阻層
630‧‧‧鈍化層
632‧‧‧導電墊
634‧‧‧導電塊
636‧‧‧保護層
M0、M1、M2、M3、M4、M5、M6、M7、M8‧‧‧導線
MZ‧‧‧頂導線
VD‧‧‧導電接觸件
V0、V1、V2、V3、V4、V5、V6、V7‧‧‧導孔
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1A至1I圖是根據一些實施例之半導體裝置結構的形成製程的各個階段的剖面圖。
第2圖是根據一些實施例之半導體裝置結構的上視圖。
第3圖是根據一些實施例之半導體裝置結構的剖面圖。
第4圖是根據一些實施例之半導體裝置結構的剖面圖。
第5圖是根據一些實施例之半導體裝置結構的剖面圖。
第6圖是根據一些實施例之半導體裝置結構的剖面圖。
第7A至7F圖是根據一些實施例之半導體裝置結構的形成製程的各個階段的剖面圖。
第8A至8C圖是根據一些實施例之半導體裝置結構的形成製程的各個階段的上視圖。
第9圖是根據一些實施例之半導體裝置結構的上視圖。
第10圖是根據一些實施例之半導體裝置結構的剖面圖。
第11圖是根據一些實施例之半導體裝置結構的剖面圖。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，此處可能使用空間上的相對用語，例如「在……之下」、「在……下方」、「下方的」、「在…… 上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
描述本發明的一些實施例。可在這些實施例中所描述的階段之前、期間和/或之後，提供額外的操作。對於不同的實施例，可取代或刪除所述階段中的一些。可添加額外的部件至半導體裝置結構。對於不同的實施例，可取代或刪除下文所述部件中的一些。雖然以執行特定順序的操作，討論一些實施例，但可用另一合理的順序執行這些操作。
第1A至1I圖是根據一些實施例之半導體裝置結構的形成製程的各個階段的剖面圖。如第1A圖所示，接收或提供半導體基底100。在一些實施例中，半導體基底100為整塊半導體(bulk semiconductor)基底，例如半導體晶圓。舉例而言，半導體基底100包含矽或其它元素半導體材料，例如鍺。在另一些實施例中，半導體基底100包含化合物半導體。化合物半導體可包含碳化矽、砷化鎵、砷化銦、磷化銦、另一合適的化合物半導體或前述之組合。在一些實施例中，半導體基底100包含絕緣體上的半導體(semiconductor-on-insulator，SOI)基底。可使用氧植入分隔(separation by implantation of oxygen，SIMOX)製程、晶圓接合製程、另一適用的方法或前述之組合，製造絕緣體上的半導體基底。
在一些實施例中，在半導體基底100中形成隔離部件(未繪示)，以定義且隔開在半導體基底100中形成的各個裝置元件(未繪示)。隔離部件包含例如，淺溝槽隔離(shallow trench isolation，STI)部件或局部矽氧化(local oxidation of silicon，LOCOS)部件。
在一些實施例中，在半導體基底100中和/或上形成各種裝置元件。可在半導體基底100中形成的各種裝置元件的範例包含電晶體(例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極接面電晶體(bipolar junction transistors，BJT)、高壓電晶體、高頻電晶體、P通道和/或N通道場效電晶體(PFET/NFET)等等)、二極體、另一合適的元件或前述之組合。執行各種製程，例如沉積、蝕刻、植入、光微影、退火、平坦化、一或更多其它適用的製程或前述之組合，以形成各種裝置元件。
在一些實施例中，如第1A圖所示，在半導體基底100上形成介電層102。介電層102可包含多個子層。介電層102可包含或由含碳的氧化矽、氧化矽、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、多孔(porous)介電材料、另一合適的低介電常數(low-k)介電材料、一或更多其它合適的材料或前述之組合所形成。在一些 實施例中，在介電層102中形成多個導電部件(未繪示)。這些導電部件可包含導電接觸件、導線和/或導孔。介電層102和在其中形成的導電部件為將在後續形成的內連線結構的一部分。介電層102和導電部件在介電層102中的形成可包含多個沉積製程、圖案化製程和平坦化製程。
透過將在半導體基底100上形成的內連線結構，在半導體基底100中和/或上的裝置元件會互連，因而形成積體電路裝置。積體電路裝置可包含邏輯裝置、記憶體裝置(例如靜態隨機存取式記憶體(static random access memories，SRAM))、射頻(radio frequency，RF)裝置、輸入/輸出(input/output，I/O)裝置、系統晶片(system-on-chip，SoC)裝置、影像感應裝置、一或更多其他適用的裝置類型或前述之組合。
在一些實施例中，如第1A圖所示，介電層104沉積於半導體基底100上。介電層104可包含或由氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、含碳的介電材料、低介電常數介電材料、一或更多其他合適的材料或前述之組合所形成。
在一些實施例中，使用化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、旋塗(spin-on)製程、噴塗(spray coating)製程、一或更多其他適用的製程或前述之組合，來沉積介電層104。之後，可使用平坦化製程，以提供沉積的介電 層104大抵上平坦的頂面，其促進後續的圖案化製程。平坦化製程可包含化學機械研磨(chemical mechanical polishing，CMP)製程、乾式研磨製程、機械研磨(mechanical grinding)製程、蝕刻製程、一或更多其它適用的製程或前述之組合。
根據一些實施例，如第1B圖所示，一或更多個溝槽106T和介層孔(via hole)106V形成於介電層104中。每一個溝槽106T可與介層孔106V中的一個連接。溝槽106T用於容納之後會形成的導線。介層孔106V用於容納之後會形成的導孔。溝槽106T和介層孔106V的形成可包含光微影製程和蝕刻製程。在一些實施例中，在介層孔106V形成前，形成溝槽106T。在一些實施例中，在介層孔106V形成後，形成溝槽106T。
根據一些實施例，如第1C圖所示，阻障層108沉積於介電層104上。阻障層108在溝槽106T和介層孔106V的側壁和底部上延伸。在一些實施例中，阻障層108順應性地覆蓋溝槽106T和介層孔106V的側壁和底部。阻障層108可用於預防在後續形成的導線和導孔中的金屬離子擴散進入介電層104中。阻障層108可包含或由氮化鉭、氮化鈦、一或更多其他合適的材料或前述之組合所形成。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、電解電鍍(electoplating)製程、無電解電鍍(electroless plating)製程、一或更多其他適用的製程或前述之組合，來沉積阻障層108。阻障層108可具有大抵上一致的厚度。
之後，根據一些實施例，如第1C圖所示，導電材 料110沉積於阻障層108上，以填充溝槽106T和介層孔106V。導電材料110可包含或由銅、鈷、鎢、鈦、鎳、金、鉑、石墨烯(graphene)、一或更多其他合適的材料或前述之組合所形成。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、電解電鍍製程、無電解電鍍製程、一或更多其他適用的製程或前述之組合，來沉積導電材料110。
根據一些實施例中，如第1D圖所示，移除在溝槽106T和介層孔106V外的導電材料110。介層孔106V中的導電材料110的剩餘部分形成導孔112V。在第1D圖中，只顯示其中一個導孔112。溝槽106T中的導電材料110的剩餘部分形成導線112L。在一些實施例中，使用平坦化製程，移除在溝槽106T和介層孔106V外的導電材料110。平坦化製程可包含化學機械研磨製程、乾式研磨製程、機械研磨製程、蝕刻製程、一或更多其它適用的製程或前述之組合。在平坦化製程之後，導線112L、阻障層108和介電層104的頂面可為大抵上共平面。導線112L可為第三層至第七層金屬線中之一。
根據一些實施例，如第1E圖所示，介電層114沉積於介電層104和導線112L上。在一些實施例中，介電層114作為蝕刻停止層。在一些實施例中，介電層114由不同於介電層104的材料所形成。在一些實施例中，介電層114比介電層104薄。介電層114可包含或由碳化矽(SiC)、摻雜氮的碳化矽、摻雜氧的碳化矽、氮化矽(SiN)、氮氧化矽(SiON)、氧化矽、一或更多其他合適的材料或前述之組合所形成。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、 一或更多適用的製程或前述之組合物，來沉積介電層114。
根據一些實施例，如第1F圖所示，遮罩元件116形成於介電層114上。在一些實施例中，遮罩元件116為圖案化的光阻層。遮罩元件116包含一或更多開口117，其用於定義將在介電層114中被定義的接觸開口。開口117的上視圖可具有各種形狀。舉例而言，開口117可具有正方形的形狀、圓形的形狀、橢圓的形狀、另一合適的形狀或前述之組合。
根據一些實施例，如第1G圖所示，接觸開口118A和118B於介電層114中形成。在一些實施例中，接觸開口118A和118B中的每一個都大抵上對準在其之下的相對應的導線112L。在一些實施例中，接觸開口118A和118B穿過介電層114，以露出在介電層104中形成的導電部件。在一些實施例中，接觸開口118A和118B露出部分導線112L。
在一些實施例中，使用蝕刻製程，以形成接觸開口118A和118B。遮罩元件116可作為蝕刻遮罩。部分地蝕刻介電層114穿過遮罩元件116的開口117。因此，將開口117的圖案轉移至介電層114。之後，移除遮罩元件116。或者，在接觸開口118A和118B的形成期間，消耗遮罩元件116。在一些實施例中，使用獨立的圖案化製程，以形成接觸開口118A和118B。因使用獨立的圖案化製程，可根據需求而不受限於其他元件的圖案化，調整接觸開口118A和118B的尺寸、形狀和/或位置。
根據一些實施例，如第1H圖所示，電阻層沉積於介電層114和導線112L上。在一些實施例中，接著圖案化電阻 層，以形成電阻元件120。在一些實施例中，如第1H圖所示，電阻元件120具有大抵上平坦的頂面。在一些實施例中，電阻元件120延伸進入接觸開口118A和118B。電阻元件120延伸進入接觸開口118A和118B的部分作為與下方的導電部件，例如導線112L，電性連接的接觸部分。在一些實施例中，電阻元件120覆蓋接觸開口118A和118B側壁和底部。在一些實施例中，電阻元件120完全地填充接觸開口118A和118B。在一些實施例中，電阻元件120電性連接至被接觸開口118A和118B露出的導電部件。舉例而言，如第1H圖所示，電阻元件120電性連接至兩個不同的導線112L。
在一些實施例中，電阻元件120包含或由氮化鉭、氮化鈦、非晶矽或前述之組合所形成。在一些實施例中，電阻元件120由含氮材料所形成，例如氮化鉭、氮化鈦、一或更多其他合適的材料或前述之組合。在一些實施例中，電阻元件120具有比阻障層108還要高的氮原子濃度。在一些實施例中，阻障層108由氮化鉭、氮化鈦、一或更多其他合適的材料或前述之組合所形成。然而，電阻元件120的氮原子濃度大於阻障層108的氮原子濃度。因此，電阻元件120可具有比阻障層108或導線112L還大的電阻。
在一些實施例中，電阻元件120比阻障層108還緻密。在一些實施例中，電阻元件120具有約12g/cm3至約16g/cm3範圍內的密度。在一些實施例中，阻障層108具有約10g/cm3至約14g/cm3範圍內的密度。
在一些實施例中，使用化學氣相沉積製程、原子 層沉積製程、物理氣相沉積製程、一或更多適用的製程或前述之組合物，來沉積電阻層。可使用一或更多光微影製程和蝕刻製程來圖案化電阻層，以形成電阻元件120。
第2圖是根據一些實施例之半導體裝置結構的上視圖。第2圖顯示電阻元件120和其他元件之間的關係。在一些實施例中，如第1H和2圖所示，接觸開口118A或118B具有長度L1，且導孔112V具有長度L2。在一些實施例中，接觸開口118A或118B比在導線112下方的導孔112V寬。在一些實施例中，如第1H和2圖所示，電阻元件120和導線112L之間的接觸面積大於導孔112V和導線112L之間的接觸面積。在一些實施例中，導線112L和接觸開口118A或118B沿著大抵上相同的方向延伸。
根據一些實施例，如第1I圖所示，介電層122沉積於電阻元件120和介電層114上。介電層122的材料和形成方法可相同或類似於介電層104的材料和形成方法。
之後，根據一些實施例，如第1I圖所示，在介電層122中形成包含導線124L的導電部件和阻障層126。其他導電部件，例如導孔(未繪示於第1I圖)，可在介電層122中形成。形成用於容納導電部件的部件開口的形成方法可相同或類似於溝槽106T和/或介層孔106V的形成方法。阻障層126的材料和形成方法可相同或類似於阻障層108的材料和形成方法。導線124L的材料和形成方法可相同或類似於導線112L的材料和形成方法。在一些實施例中，在介電層122中形成的導電部件(例如導線124L)藉由介電層122，與電阻元件120電性 絕緣。
第11圖是根據一些實施例之半導體裝置結構的剖面圖。在一些實施例中，在介電層122中形成溝槽123T和介層孔123V。介層孔123V穿過介電層114，以露出在其之下導電部件。導電部件包含導線112L’和阻障層108’。導線112L’和阻障層108’的材料和形成方法可相同或類似於導線112L和阻障層108的材料和形成方法。在一些實施例中，導線112L’和導線112L同時形成。溝槽123T和介層孔123V的形成方法可相同或類似於溝槽106T和介層孔106V的形成方法。
根據一些實施例，如第11圖所示，阻障層126亦沉積於溝槽123T和介層孔123V的側壁和底部上。一或更多導電材料形成於溝槽123T和介層孔123V中，以形成導孔124V’和導線124L’。導孔124V’和導線124L’的材料和形成方法可相同或類似於導孔112V和導線112L的材料和形成方法。在一些實施例中，導孔124V’大抵上和導孔112V同寬。在一些實施例中，接觸開口118A比介層孔123V寬。
在一些實施例中，在介層孔123V之前，形成接觸開口118A和118B。由於接觸開口118A和118B在獨立的圖案化製程中形成，所以可根據需求，調整接觸開口118A和118B的尺寸和/或形狀。可獲得較大的接觸開口。可增加電阻元件120和導線112L之間的接觸面積，以減少接觸電阻，產生更可靠的效能。
在一些實施例中，沒有導孔直接地在電阻元件120上形成。如第1I和11圖所示，電阻元件120透過下方的導 電部件，電性連接至在半導體基底100中或上形成的裝置元件。可減少或預防電阻失配(mismatch)問題。由於沒有導孔直接地在電阻元件120上形成，所以電阻元件120不必作為蝕刻停止層來協助任何導孔的形成。電阻元件120因此具有較佳的品質。
可對本發明的實施例進行許多變動和/或修飾。第3圖是根據一些實施例之半導體裝置結構的剖面圖。在一些實施例中，使用蝕刻製程形成接觸開口118A和118B。在一些實施例中，過度蝕刻(over etch)操作用於確保導線112L被接觸開口118A和118B露出。在一些實施例中，在過度蝕刻操作期間，亦移除部分導線112L。因此，接觸開口118A和118B稍微延伸進入導線112L。
之後，根據一些實施例，如第3圖所示，電阻元件320形成於介電層114和導線112L上。電阻元件320的材料和形成方法可相同或類似於電阻元件120的材料和形成方法。在一些實施例中，電阻元件320延伸進入導線112L。電阻元件320的底面低於導線112L的頂面。電阻元件320和在其下方的導線112L之間的附著可得到改善。
可對本發明的實施例進行許多變動和/或修飾。第4圖是根據一些實施例之半導體裝置結構的剖面圖。在一些實施例中，電阻層順應性地形成於介電層114上。電阻層順應性地在接觸開口118A和118B的側壁和底部上延伸。之後，如第4圖所示，將電阻層圖案化，以形成電阻元件420。電阻元件420的材料和形成方法可相同或類似於電阻元件120的材料和 形成方法。如第4圖所示，電阻元件420包含U型輪廓或類U型輪廓。
可對本發明的實施例進行許多變動和/或修飾。第5圖是根據一些實施例之半導體裝置結構的剖面圖。在一些實施例中，電阻元件520形成於介電層114上。電阻元件520順應性地在接觸開口118A和118B的側壁和底部上延伸。在一些實施例中，電阻元件520延伸進入導線112L。電阻元件520的材料和形成方法可相同或類似於電阻元件120的材料和形成方法。
在一些實施例中，電阻元件520比導線112L薄。舉例而言，電阻元件520具有厚度T1，且導線112L具有厚度T2。在一些實施例中，厚度T1和厚度T2的比值在從約1/20至約1/15的範圍內。
第6圖是根據一些實施例之半導體裝置結構的剖面圖。半導體裝置結構包含半導體基底600、裝置元件601、介電層602和在介電層602中形成的多個導電部件。介電層602包含多個子層。導電部件包含導電接觸件VD、多個導孔，例如導孔V0和V1、和多個導線，例如導線M0至M8和頂導線MZ。
在一些實施例中，在導線716A和導線M8之間形成電阻元件620。導線716A為頂導線MZ中的一個。形成導孔714A以電性連接導線716A和電阻元件620。在一些實施例中，在頂導線(例如導線716A)和導線M8之間沒有形成任何導線。
在一些實施例中，如第6圖所示，鈍化層630形成於介電層620和頂導線MZ和導線716A上。之後，導電墊632形成於導線716A和鈍化層630上。接著，如第6圖所示，形成保護層636和導電塊(conductive bump)634。
在一些實施例中，電阻元件620用於高速電路應用中。電阻元件620具有高的片電阻(sheet resistance)，其協助半導體裝置的高速操作。由於焦耳熱效應(joule heating effect)(亦稱為歐姆熱和電阻熱效應)，所以在電流通過電阻元件620的期間，電阻元件620產生熱。電阻元件620所產生的熱可提升鄰近的導電部件的溫度。在一些實施例中，電阻元件620靠近頂導線，其鄰近於導電墊632和導電塊634。因此，可改善散熱，以預防在電阻元件620附近熱累積。因此，可預防鄰近的導電部件經歷可能被高溫而增強的電子遷移(electromigration)的問題。半導體裝置結構的品質和效能因此得到改善。
第7A至7F圖是根據一些實施例之半導體裝置結構的形成製程的各個階段的剖面圖。第8A至8C圖是根據一些實施例之半導體裝置結構的形成製程的各個階段的上視圖。在一些實施例中，第8A至8C圖顯示第7A至7F圖所繪示的製程的各個階段。根據一些實施例，第7和8圖更詳細地顯示電阻元件620、導孔714A和導線716A的形成。
根據一些實施例，如第7A圖所示，蝕刻停止層702、電阻層619、蝕刻停止層704沉積於介電層602上。蝕刻停止層702和704的材料和形成方法可相同或類似於蝕刻停止 層114的材料和形成方法。電阻層619可包含或由氮化鉭、氮化鈦、非晶矽或前述之組合所形成。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、一或更多其他適用的製程或前述之組合，來沉積電阻層619。
根據一些實施例，如第7B圖所示，圖案化電阻層619和蝕刻停止層704。因此，將電阻層619圖案化，以形成電阻元件620。光微影製程和蝕刻製程可用於形成電阻元件620。
根據一些實施例，如第7C圖所示，介電層706沉積於第7B圖所示的結構上。介電層706的的材料和形成方法可相同或類似於介電層104的材料和形成方法。根據一些實施例，第8A圖顯示第7C圖所示的結構的上視圖。虛線顯示被介電層706和蝕刻停止層704覆蓋的電阻元件620具有矩形的形狀。
根據一些實施例，如第7D圖所示，介層孔708A和708B形成於介電層706中。介層孔708A穿過蝕刻停止層704，使電阻元件620露出。介層孔708B穿過蝕刻停止層702，使在介電層602中形成的導電部件(未繪示)露出。舉例而言，介層孔708B露出在介電層602中形成的導線。根據一些實施例，第8B圖顯示第7D圖所示的結構的一部分的上視圖。如第8B圖所示，顯示介層孔708A和電阻元件620之間的關係。
根據一些實施例，如第7E圖所示，溝槽710A和710B形成於介電層706中。在溝槽710A和710B形成之後，由於用於形成溝槽710A和710B的蝕刻製程，可改變介層孔708A 和708B的輪廓。在第7E圖中，元件符號708A’和708B’用以表示具有改變的輪廓的介層孔。
可對本發明的實施例進行許多變動和/或修飾。在另一些實施例中，在介層孔形成之前，形成溝槽。
根據一些實施例，如第7F圖所示，阻障層712沉積於介層孔708A’和溝槽710A和710B的側壁和底部上。阻障層712的材料和形成方法可相同或類似於阻障層108的材料和形成方法。
之後，根據一些實施例，如第7F圖所示，導孔714A和714B及導線716A和716B形成於阻障層712上。導孔714A和714B的材料和形成方法可相同或類似於導孔112V的材料和形成方法。導線716A和716B的材料和形成方法可相同或類似於導線112L的材料和形成方法。根據一些實施例，第8C圖顯示第7F圖所示的結構的一部分的上視圖。如第8C圖所示，顯示導線716A和電阻元件620之間的關係。
第9圖是根據一些實施例之半導體裝置結構的上視圖。根據一些實施例，第9圖顯示電阻元件620和其他元件之間的關係。在一些實施例中，導孔714A垂直地重疊頂導線MZ、導電墊632和導電塊634。因此，可更有效率地將由電阻元件620產生的熱引出。
第10圖是根據一些實施例之半導體裝置結構的剖面圖。在一些實施例中，電阻元件620透過直接地在電阻元件620下方的導電部件，電性連接至裝置元件601。在一些實施例中，第1A至1H圖所繪示的製程用於直接地在電阻元件620 下方形成導電部件，以建立電阻元件620和裝置元件601之間的電性連接。
本發明的實施例形成具有電阻元件的半導體裝置結構。透過在下方的導電部件，新的接觸路徑被用來形成電阻元件和裝置元件之間的電性連接。獨立的圖案化製程用於定義介電層(例如蝕刻停止層)中的接觸開口。之後，電阻元件形成於蝕刻停止層上。部分電阻元件延伸進入接觸開口且作為與下方的導電部件電性連接的接觸部分。由於獨立的圖案化製程，可根據需求調整接觸部分的形狀、尺寸和位置。因為新的接觸路徑，可使用較少的導電部件。也可減少或預防電阻失配的問題，並改善電阻元件的效能和可靠度。
根據一些實施例，提供一種半導體裝置結構。半導體裝置結構包含半導體基底和在半導體基底上的第一介電層。半導體裝置結構也包含在第一介電層中的導電部件和在第一介電層上的第二介電層。半導體裝置結構更包含電阻元件電性連接至導電部件。電阻元件的第一部分在第二介電層上，且電阻元件的第二部分往導電部件延伸。
在一些實施例中，其中電阻元件順應性地覆蓋第二介電層的頂面和側面。
在一些實施例中，半導體裝置結構更包括導孔在第一介電層，其中導孔電性連接至導電部件，且在電阻元件和導電部件之間的接觸面積大於在導孔和導電部件之間的接觸面積。
在一些實施例中，其中第二介電層由不同於第一 介電層的材料所形成，且第二介電層比第一介電層薄。
在一些實施例中，半導體裝置結構更包含阻障層在第一介電層中，其中阻障層在第一介電層和該導電部件之間。
在一些實施例中，其中電阻元件具有比阻障層還高的氮原子濃度。
在一些實施例中，半導體裝置結構更包含第三介電層，在電阻元件上，其中電阻元件的頂面的整體直接接觸第三介電層。
在一些實施例中，半導體裝置結構更包含第三介電層，在電阻元件上；以及第二導電部件，在第三介電層中，其中第二導電部件藉由第三介電層，與電阻元件電性絕緣。
在一些實施例中，其中電阻元件的一部分延伸進入導電部件。
在一些實施例中，其中電阻元件包含氮化鉭、氮化鈦、非晶矽或前述之組合。
根據一些實施例，提供一種半導體裝置結構的形成方法。本方法包含形成第一介電層於半導體基底上，且形成導線部件於第一介電層中。本方法也包含形成第二介電層於第一介電層和導電部件上。本方法更包含形成接觸開口於第二介電層中，以露出該導電部件的一部分。此外，本方法包含形成電阻層於第二介電層上。電阻層延伸進入接觸開口，以電性連接至導電部件。
根據一些實施例，提供一種半導體裝置結構的形成方法。本方法包含形成介電層於半導體基底上，且形成導線於介電層中。本方法也包含形成蝕刻停止層於介電層和導線上。本方法更包含圖案化蝕刻停止層，以形成接觸開口，露出導線的一部分。此外，本方法包含形成電阻層於蝕刻停止層上，且電阻層延伸進入接觸開口。本方法亦包含圖案化電阻層，以形成電阻元件。
在一些實施例中，本方法更包含形成第二介電層於電阻元件和蝕刻停止層上；形成導孔於第二介電層中，其中導孔穿過蝕刻停止層。
在一些實施例中，其中接觸開口比導孔寬。
在一些實施例中，本方法更包含在形成電阻元件之後，形成溝槽和介層孔於第二介電層中，其中介層孔穿過蝕刻停止層；以及於溝槽和介層孔中分別地形成導線和導孔。
在一些實施例中，本方法更包含形成頂導線於電阻元件上，其中電阻元件位於頂導線和導線之間，且在頂導線和導線之間沒有形成任何導線；以及形成鈍化層於頂導線的正上方。
根據一些實施例，提供一種半導體裝置結構。半導體裝置結構包含半導體基底和在半導體基底上的導電部件。半導體裝置結構也包含在半導體基底上且圍繞導電部件的介電層。半導體裝置結構更包含在介電層上的第二介電層。此外，半導體裝置結構包含在第二介電層上的電阻元 件。電阻元件穿過第二介電層且電性連接至導電部件。
在一些實施例中，其中電阻元件延伸進入導電部件，如此一來電阻元件的底面在導電部件的頂面下。
在一些實施例中，其中電阻元件具有大抵上平坦的頂面。
在一些實施例中，其中第二介電層具有接觸開口，接觸開口穿過第二介電層且對準導電部件，且電阻元件順應性地沿著接觸開口的側面和導電部件的頂面延伸。
在一些實施例中，半導體裝置結構更包含導孔電性連接至導電部件，其中在電阻元件和導電部件之間的接觸面積大於在導電部件和導孔之間的接觸面積。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (1)

  1. 一種半導體裝置結構，包括：一半導體基底；一第一介電層，在該半導體基底上；一導電部件，在該第一介電層中；一第二介電層，在該第一介電層上；以及一電阻元件，電性連接至該導電部件，其中該電阻元件的一第一部分在該第二介電層上，且該電阻元件的一第二部分往該導電部件延伸。
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