TW202125854A - 相變記憶體 - Google Patents
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Abstract
本發明實施例提供一種相變記憶體及其形成方法。所述相變記憶體包括：基底；第一介電層，位於所述基底上方；底部電極，延伸穿過所述第一介電層；第一緩衝層，位於所述底部電極上方；相變層，位於所述第一緩衝層上方；頂部電極，位於所述相變層上方；以及第二介電層，位於所述第一介電層上方。所述第二介電層圍繞所述相變層及所述頂部電極。所述頂部電極的寬度大於所述底部電極的寬度。
Description
本發明實施例涉及一種相變記憶體。
相變技術對於下一代記憶體來說前景廣闊。相變技術使用硫屬化物（chalcogenide）半導體來儲存狀態。硫屬化物半導體（也被稱為相變材料）具有晶態及非晶態。在晶態中，相變材料具有低電阻率，而在非晶態中，相變材料具有高電阻率。非晶態與晶態相變材料的電阻率比通常大於1000，且因此相變記憶體裝置不可能有錯誤的讀數。硫屬化物材料在晶態及非晶態兩種狀態下在某一溫度範圍下都是穩定的，並且可通過電脈衝在所述兩種狀態之間來回切換。一種利用硫屬化物半導體中的相變原理的記憶體裝置通常被稱為相變隨機存取記憶體（phase-change random access memory，PCRAM）。
PCRAM具有若干操作及工程優勢，包括高速、低功耗、非易失性、高密度及低成本。舉例來說，PCRAM裝置是非易失性的，並且可被快速（例如，在小於約50奈秒內）寫入。PCRAM單元可具有高密度。此外，PCRAM記憶體單元可與互補金屬氧化物半導體（CMOS）邏輯相容，並且與其他類型的記憶體單元相比，一般可以低成本進行製造。
本發明實施例的一種相變記憶體，包括：基底；第一介電層，位於所述基底上方；底部電極，延伸穿過所述第一介電層；第一緩衝層，位於所述底部電極上方；相變層，位於所述第一緩衝層上方；頂部電極，位於所述相變層上方，其中所述頂部電極的寬度大於所述底部電極的寬度；以及第二介電層，位於所述第一介電層上方，所述第二介電層圍繞所述相變層及所述頂部電極。
本發明實施例的一種相變記憶體，包括：基底；第一介電層，位於所述基底上方；導線，位於所述第一介電層中；第二介電層，位於所述導線及所述第一介電層上方；底部電極，位於所述第二介電層內，所述底部電極電連接到所述導線，所述底部電極具有第一寬度；第一緩衝層，位於所述底部電極上方，所述第一緩衝層具有第二寬度；相變層，位於所述第一緩衝層上方，所述相變層具有大於所述第一寬度的第三寬度；頂部電極，位於所述相變層上方，所述頂部電極具有所述第三寬度；第三介電層，位於所述第二介電層上方，所述第三介電層沿著所述相變層的側壁及所述頂部電極的側壁延伸；第四介電層，位於所述第三介電層及所述頂部電極上方；以及導電通孔，位於所述第四介電層內，所述導電通孔電連接到所述頂部電極。
本發明實施例的一種相變記憶體的形成方法包括：在基底上方形成第一介電層；在所述第一介電層中形成第一導電特徵；在所述第一介電層及所述第一導電特徵上方形成第二介電層；在所述第二介電層中形成開口，所述開口暴露出所述第一導電特徵的最頂部表面；用第一導電材料填充所述開口，以在所述第二介電層中形成底部電極；在所述第二介電層及所述底部電極上方沉積相變材料；在所述相變材料上方沉積第一緩衝材料；在所述第一緩衝材料上方沉積第二導電材料；執行圖案化製程以移除所述相變材料的一部分、所述第一緩衝材料的一部分以及所述第二導電材料的一部分，並暴露出所述第二介電層的最頂部表面，所述相變材料的剩餘部分形成相變層，所述第一緩衝材料的剩餘部分形成第一緩衝層，所述第二導電材料的剩餘部分形成頂部電極；以及在所述第二介電層上方形成第三介電層，所述第三介電層圍繞所述第一緩衝層、所述相變層及所述頂部電極。
以下發明內容提供用於實作本發明的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本發明。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵上方或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明在各種實例中可重複使用參考編號及/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所討論的各個實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在、、、下方（beneath）”、“在、、、下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。除圖中所繪示的取向以外，所述空間相對性用語旨在涵蓋裝置在使用或操作中的不同取向。設備可被另外取向（旋轉90度或處於其他取向），且本文所使用的空間相對性描述語可同樣相應地作出解釋。
將關於特定上下文，即半導體裝置（例如，相變隨機存取記憶體（PCRAM）裝置）及其形成方法來描述實施例。通過在頂部電極及底部電極與相變材料層之間形成緩衝層，可減少或避免金屬從頂部電極及底部電極擴散到相變材料層中。通過在相變材料層中避免金屬污染，可改善PCRAM裝置的讀取/寫入迴圈耐久性。
圖1到圖4示出在製造根據一些實施例的PCRAM單元100時的中間階段的剖視圖。在一些實施例中，PCRAM單元100包括基底101。基底101可包含例如經摻雜或未經摻雜的塊狀矽（bulk silicon），或者絕緣體上半導體（semiconductor-on-insulator，SOI）基底的主動層。一般來說，SOI基底包括形成在絕緣體層上的半導體材料（例如，矽）層。絕緣體層可以是例如掩埋氧化物（buried oxide，BOX）層或氧化矽層。絕緣體層設置在例如矽或玻璃基底等基底上。作為另外一種選擇，基底101可包括：另一種元素半導體，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或者其組合。也可使用其他基底，例如多層式或梯度基底。
在一些實施例中，在基底101上方形成存取電晶體103。存取電晶體103包括：閘極堆疊，包括閘極介電質105及閘極電極107；間隙壁109，位於閘極堆疊的相對側壁上；以及源極/汲極區111，與各間隙壁109相鄰。為簡單起見，未示出積體電路中通常形成的組件，例如閘極矽化物、源極/汲極矽化物、接觸蝕刻終止層等。在一些實施例中，可使用任何可接受的方法來形成存取電晶體103。在一些實施例中，存取電晶體103可以是平面金屬氧化物半導體場效應電晶體（MOSFET）或鰭場效應電晶體（FinFET）等。
在一些實施例中，可在基底101上形成附加的主動及/或被動裝置。一個或多個主動及/或被動裝置可包括電晶體、電容器、電阻器、二極體、光電二極體、保險絲等。可使用任何可接受的方法形成一個或多個主動及/或被動裝置。所屬領域中的普通技術人員將理解，提供上述實例僅僅是為了說明的目的，而並不意在以任何方式限制本發明。對於給定的應用來說，也可適當地使用其他電路系統。
在一些實施例中，在存取電晶體103及基底101上方形成互連結構113。互連結構113可包括一個或多個金屬化層1150
到115M
，其中M+1是一個或多個金屬化層1150
到115M
的數量。在一些實施例中，M的值可根據設計規範而變化。在一些實施例中，金屬化層115M
可以是互連結構113的中間金屬化層。在此種實施例中，在金屬化層115M
上方形成另外一些金屬化層。在一些實施例中，M等於1。在其他實施例中，M大於1。
在一些實施例中，一個或多個金屬化層1150
到115M
分別包括一個或多個介電層1170
到117M
。介電層1170
是層間介電（inter-layer dielectric，ILD）層，並且介電層1171
到117M
是金屬間介電（inter-metal dielectric，IMD）層。ILD層及IMD層可包括介電常數（k）值例如低於約4.0或甚至2.0的低介電常數介電材料。在一些實施例中，ILD層及IMD層可由例如磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟矽酸鹽玻璃（fluorosilicate glass，FSG）、SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、其化合物、其複合物或其組合等製成，所述材料由例如旋轉塗布、化學氣相沉積（chemical vapor deposition，CVD）、電漿增強化學氣相沉積（plasma-enhanced CVD，PECVD）、原子層沉積（atomic layer deposition，ALD）或其組合等任何合適的方法形成。
在一些實施例中，在介電層1170
到117M
中相鄰的介電層之間形成蝕刻終止層（etch stop layer，ESL）1231
到123M
。對用於ESL 1231
到123M
的材料進行選擇使得ESL 1231
到123M
的蝕刻速率小於介電層1171
到117M
中相應介電層的蝕刻速率。在一些實施例中，蝕刻介電層1171
到117M
比蝕刻ESL 1231
到123M
更快的蝕刻製程是使用包含Cx
Fy
系氣體等的蝕刻劑執行的乾蝕刻製程。在一些實施例中，ESL 123K
的蝕刻速率小於介電層117K
的蝕刻速率（其中K=1、、、M）。在一些實施例中，ESL 1231
到123M
中的每一者可包括一層或多層介電材料。合適的介電材料可包括氧化物（例如，氧化矽、氧化鋁等）、氮化物（例如，SiN等）、氮氧化物（例如，SiON等）、碳氧化物（例如，SiOC等）、碳氮化物（例如，SiCN等）、碳化物（例如，SiC等）、或其組合等，並且可使用旋轉塗布、CVD、PECVD、ALD或其組合等形成。
在一些實施例中，金屬化層1150
還包括位於介電層1170
內的導電插塞1210
，並且金屬化層1151
到115M
還分別包括位於介電層1171
到117M
內的一個或多個導電互連件，例如導線1191
到119M
及導電通孔1211
到121M
。導電插塞1210
將存取電晶體103的源極/汲極區111及閘極電極107電耦合到導線1191
到119M
及導電通孔1211
到121M
。
在一些實施例中，可使用例如鑲嵌方法（damascene method）或雙鑲嵌方法（dual damascene method）等任何合適的方法形成導電插塞1210
、導線1191
到119M
及導電通孔1211
到121M
。在一些實施例中，形成導電插塞1210
、導線1191
到119M
及導電通孔1211
到121M
的步驟包括：在各介電層1170
到117M
中形成開口，在所述開口中沉積一個或多個阻擋/粘附層（未明確示出），在所述一個或多個阻擋/粘附層上方沉積種子層（未明確示出），以及用導電材料填充所述開口（未明確示出）。然後執行化學機械拋光（chemical mechanical polishing，CMP）以移除一個或多個阻擋/粘附層、種子層及填充開口的導電材料的多餘材料。在一些實施例中，在CMP製程的製程變化內，導電插塞1210
的最頂部表面實質上與介電層1170
的最頂部表面共面或齊平。在一些實施例中，在CMP製程的製程變化內，導線1191
到119M
的最頂部表面分別與介電層1171
到117M
的最頂部表面實質上共面或齊平。
在一些實施例中，一個或多個阻擋/粘附層可包含鈦、氮化鈦、鉭、氮化鉭、其組合或其多層等，並且可使用物理氣相沉積（physical vapor deposition，PVD）、CVD、ALD或其組合等形成。一個或多個阻擋/粘附層保護各介電層1170
到117M
免於擴散及金屬中毒。種子層可包含銅、鈦、鎳、金、錳、其組合、或其多層等，並且可通過ALD、CVD、PVD、濺射、或其組合等形成。導電材料可包括銅、鋁、鎢、其組合、其合金、或其多層等，並且可使用例如鍍覆或其他合適的方法形成。
進一步參照圖1，在金屬化層115M
上方形成介電層125。在一些實施例中，可使用與介電層1170
到117M
類似的材料及方法形成介電層125，並且在本文中不再予以贅述。在一些實施例中，介電層125可具有在約40 nm與約80 nm之間的厚度。介電層125的厚度的此範圍允許整合用於形成PCRAM單元100的製程與邏輯製程。在一些實施例中，將介電層125圖案化以在介電層125中形成開口127。圖案化製程可包括合適的微影及蝕刻方法。在一些實施例中，開口127暴露出位於下方的導線119M
。在一些實施例中，開口127的寬度W1
在約5 nm與約40 nm之間。開口127的寬度的此範圍允許減小PCRAM單元100的寫入電流及寫入功率。
參照圖2，在開口127（參見圖1）中形成導電層201。在一些實施例中，導電層201可包含導電材料（例如，Ti、Co、W、Ru、C、WN、TiN、TiW、TiAl、TiAlN、其組合、或其多層等），並且可使用CVD、ALD、PVD、或其組合等形成。在一些實施例中，導電材料沉積在開口127中，並且可過度填充開口127。在一些實施例中，對導電材料執行平坦化製程（例如，CMP製程、蝕刻製程、研磨製程或其組合等）以移除過度填充開口127的導電材料的多餘部分。在此種實施例中，在平坦化製程的製程變化內，導電層201的最頂部表面與介電層125的最頂部表面實質上共面或齊平。導電層201也可被稱為底部電極。導電層201具有等於開口127（參見圖1）的寬度W1
的寬度。
在一些實施例中，在介電層125及導電層201上方毯覆式沉積緩衝材料203。緩衝材料203可包括非晶碳、W、WN、TaN、Ru、石墨烯、MoS2
、WS2
、其組合或其多層等，並且使用CVD、ALD、PVD或其組合等形成。在一些實施例中，緩衝材料203具有在約1 nm與約10 nm之間的厚度。
在一些實施例中，在緩衝材料203上方毯覆式沉積相變材料205。相變材料205可包括包含Ge、Te及Sb中的一者或多者的硫屬化物材料（例如，其可為GeSbTe）或化學計量材料。可使用ALD、CVD、PECVD、或其組合等形成相變材料205。在一些實施例中，相變材料205具有在約20 nm與約100 nm之間的厚度。相變材料205的厚度的此範圍允許整合用於形成PCRAM單元100的製程與邏輯製程。
在一些實施例中，在相變材料205上方毯覆式沉積緩衝材料207。可使用與緩衝材料203類似的材料及方法形成緩衝材料207，並且在本文中不再予以贅述。在一些實施例中，緩衝材料203與緩衝材料207包含相同的材料。在其他實施例中，緩衝材料203與緩衝材料207包含不同的材料。在一些實施例中，緩衝材料207具有在約1 nm與約10 nm之間的厚度。
在一些實施例中，在緩衝材料207上方毯覆式沉積導電材料209。在一些實施例中，可使用與導電層201類似的材料及方法形成導電材料209，並且在本文中不再予以贅述。在一些實施例中，導電層201與導電材料209可包含相同的材料。在其他實施例中，導電層201與導電材料209可包含不同的材料。在一些實施例中，導電材料209具有在約10 nm與約20 nm之間的厚度。
參照圖3，將緩衝材料203、相變材料205、緩衝材料207及導電材料209（參見圖2）圖案化，使得導電層201以及緩衝材料203、相變材料205、緩衝材料207及導電材料209的剩餘部分形成PCRAM結構309。在一些實施例中，可使用合適的微影及蝕刻方法來圖案化緩衝材料203、相變材料205、緩衝材料207及導電材料209。在一些實施例中，可使用單個罩幕來圖案化緩衝材料203、相變材料205、緩衝材料207及導電材料209。合適的蝕刻製程可包括一個或多個乾蝕刻製程、一個或多個濕蝕刻製程或其組合等。在一些實施例中，使用可為物理蝕刻製程或化學蝕刻製程的單一蝕刻製程來圖案化緩衝材料203、相變材料205、緩衝材料207及導電材料209。在其他實施例中，使用兩種不同的蝕刻製程來圖案化緩衝材料203、相變材料205、緩衝材料207及導電材料209，其中第一蝕刻製程圖案化導電材料209，且第二蝕刻製程圖案化緩衝材料203、相變材料205及緩衝材料207。在一些實施例中，第一蝕刻製程可以是化學蝕刻製程，且第二蝕刻製程可以是物理蝕刻製程。通過使用物理蝕刻製程，減少或避免了對相變材料205的蝕刻損傷。在其他實施例中，第一蝕刻製程可以是第一化學蝕刻製程，且第二蝕刻製程可以是第二化學蝕刻製程。可使用含Cl蝕刻劑來執行第一化學蝕刻製程。可使用不包括含Cl蝕刻劑的合適蝕刻劑來執行第二化學蝕刻製程。通過在第二化學蝕刻中不使用含Cl蝕刻劑，減少或避免了對相變材料205的蝕刻損傷。
在一些實施例中，緩衝材料203的剩餘部分形成緩衝層301，相變材料205的剩餘部分形成相變層303，緩衝材料207的剩餘部分形成緩衝層305，且導電材料209的剩餘部分形成導電層307，使得PCRAM結構309包括導電層201、位於導電層201上方的緩衝層301、位於緩衝層301上方的相變層303、位於相變層303上方的緩衝層305以及位於緩衝層305上方的導電層307。導電層307也可被稱為頂部電極。在一些實施例中，緩衝層301、相變層303、緩衝層305及導電層307中的每一者都具有在約5 nm與約200 nm之間的寬度W2
。在一些實施例中，導電層201的寬度小於寬度W2
。
參照圖4，在介電層125上方並圍繞PCRAM結構309形成介電層401。在一些實施例中，可使用與以上參照圖1描述的介電層125類似的材料及方法來形成介電層401，並且在本文中不再予以贅述。在一些實施例中，通過以下方式形成介電層401：在介電層125及PCRAM結構309上方沉積合適的介電材料，並對介電材料執行平坦化製程以移除介電材料的延伸到PCRAM結構309的最頂部表面上方的部分。平坦化製程可包括CMP製程、蝕刻製程、研磨製程、或其組合等。在執行平坦化製程之後，在平坦化製程的製程變化內，介電層401的最頂部表面與PCRAM結構309的最頂部表面實質上共面或齊平。
隨後，在介電層401及PCRAM結構309上方形成額外的金屬化層115M+1
到115M+N
，其中金屬化層115M+N
是互連結構113的最後金屬化層。在一些實施例中，可使用與以上參照圖1描述的介電層1170
到117M
類似的材料及方法來形成介電層117M+X
（其中X=1、、、N），並且在本文中不再予以贅述。在一些實施例中，可使用與以上參照圖1描述的ESL 1231
到123M
類似的材料及方法來形成ESL 123M+X
（其中X=1、、、N），並且在本文中不再予以贅述。在一些實施例中，可使用與以上參照圖1描述的導線1191
到119M
類似的材料及方法來形成導線119M+X
（其中X=1、、、N），並且在本文中不再予以贅述。在一些實施例中，可使用與以上參照圖1描述的導電通孔1211
到121M
類似的材料及方法來形成導電通孔121M+X
（其中X=1、、、N），並且在本文中不再予以贅述。在一些實施例中，N等於1。在其他實施例中，N大於1。
進一步參照圖4，通過在導電層201與相變層303之間形成緩衝層301，可減少或避免金屬從導電層201擴散到相變層303中。在其中導電層201包含TiN的一些實施例中，緩衝層301防止Ti原子擴散到相變層303中。通過在導電層307與相變層303之間形成緩衝層305，可減少或避免金屬從導電層307擴散到相變層303中。在其中導電層307包含TiN的一些實施例中，緩衝層305防止Ti原子擴散到相變層303中。在一些實施例中，通過在相變層303中避免金屬污染物，可改善PCRAM結構309的讀取/寫入迴圈耐久性。在一些實施例中，導電層201及導電層307包含TiN，且緩衝層301及緩衝層305包含非晶碳。在其他實施例中，導電層201包含Ru，導電層307包含TiN，且緩衝層301及緩衝層305包含非晶碳。在又一些其他實施例中，導電層201包含TiN，導電層307包含Ru，且緩衝層301及緩衝層305包含非晶碳。
圖5示出根據一些實施例的PCRAM單元500的剖視圖。在一些實施例中，PCRAM單元500可類似於圖4所示的PCRAM單元100，其中PCRAM單元500與PCRAM單元100的類似特徵用類似的數值參考標記，並且在本文中對類似特徵不再予以贅述。在一些實施例中，可使用以上參照圖1到圖4描述的製程步驟來形成PCRAM單元500，但省略了形成緩衝材料203。與PCRAM單元100（參見圖1）的PCRAM結構309不同，在PCRAM單元500的PCRAM結構501中省略了緩衝層301，並且PCRAM結構501包括與相變層303物理接觸的導電層201。通過在導電層307與相變層303之間形成緩衝層305，可減少或避免金屬從導電層307擴散到相變層303中。在一些實施例中，通過用包括擴散係數降低的金屬元素的導電材料形成導電層201，可減少或避免金屬從導電層201擴散到相變層303中。在此類實施例中，導電層201可包含Ru、W、WN、C、其組合、或其多層等。
圖6示出根據一些實施例的PCRAM單元600的剖視圖。在一些實施例中，PCRAM單元600可類似於圖4所示的PCRAM單元100，其中PCRAM單元600與PCRAM單元100的類似特徵用類似的數值參考標記，並且在本文中對類似特徵不再予以贅述。在一些實施例中，可使用以上參照圖1到圖4描述的製程步驟來形成PCRAM單元600，但省略了形成緩衝材料207。與PCRAM單元100（參見圖1）的PCRAM結構309不同，在PCRAM單元600的PCRAM結構601中省略了緩衝層305，並且PCRAM結構601包括與相變層303物理接觸的導電層307。通過在導電層201與相變層303之間形成緩衝層301，可減少或避免金屬從導電層201擴散到相變層303中。在一些實施例中，通過用包括擴散係數降低的金屬元素的導電材料形成導電層307，可減少或避免金屬從導電層307擴散到相變層303中。在此類實施例中，導電層307可包含Ru、W、WN、C、其組合、或其多層等。
圖7示出根據一些實施例的PCRAM單元700的剖視圖。在一些實施例中，PCRAM單元700可類似於圖4所示的PCRAM單元100，其中PCRAM單元700與PCRAM單元100的類似特徵用類似的數值參考標記，並且在本文中對類似特徵不再予以贅述。在一些實施例中，可使用以上參照圖1到圖4描述的製程步驟來形成PCRAM單元700，但省略了形成緩衝材料203及緩衝材料207。與PCRAM單元100（參見圖1）的PCRAM結構309不同，在PCRAM單元700的PCRAM結構701中省略了緩衝層301及緩衝層305，並且PCRAM結構701包括與相變層303物理接觸的導電層201及導電層307。在一些實施例中，通過用包括擴散係數降低的金屬元素的導電材料形成導電層201及導電層307，可減少或避免金屬從導電層201及導電層307擴散到相變層303中。在一些實施例中，導電層201可包含Ru、W、WN、C、其組合、或其多層等。在其他實施例中，導電層307可包含Ru、W、WN、C、其組合、或其多層等。在又一些其他實施例中，導電層201及導電層307中的每一者可包含Ru、W、WN、C、其組合、或其多層等。
圖8到圖13示出在製造根據一些實施例的PCRAM單元800時的中間階段的剖視圖。在一些實施例中，圖8所示的結構類似於圖1所示的結構，其中類似特徵用類似的數值參考標記，並且在本文中對類似特徵不再予以贅述。在一些實施例中，可使用以上參照圖1描述的製程步驟形成圖8所示的結構，並且在本文中不再予以贅述。
參照圖9，在開口127（參見圖8）中形成導電層901。在一些實施例中，可使用與以上參照圖2描述的導電層201類似的材料及方法形成導電層901，並且在本文中不再予以贅述。導電層901也可被稱為底部電極。
參照圖10，使導電層901在介電層125的最頂部表面下方凹陷到深度D1
以形成凹陷1001。在一些實施例中，可使用合適的蝕刻製程使導電層901凹陷。在一些實施例中，所述合適的蝕刻製程可以是化學蝕刻製程。在一些實施例中，深度D1
在約5 nm與約30 nm之間。
參照圖11，在凹陷1001（見圖10）中的導電層901上方形成緩衝層1101。在一些實施例中，緩衝材料沉積在凹陷1001中，並且可過度填充凹陷1001。在一些實施例中，對緩衝材料執行例如CMP製程、蝕刻製程、研磨製程、或其組合等平坦化製程以移除緩衝材料的過度填充凹陷1001的多餘部分。在此種實施例中，在平坦化製程的製程變化內，緩衝層1101的最頂部表面與介電層125的最頂部表面實質上共面或齊平。在一些實施例中，可使用與以上參照圖2描述的緩衝材料203類似的材料及方法形成緩衝層1101的緩衝材料，並且在本文中不再予以贅述。在一些實施例中，緩衝層1101具有在約1 nm與約10 nm之間的厚度。在一些實施例中，緩衝層1101具有在約5 nm與約40 nm之間的寬度。在一些實施例中，緩衝層1101及導電層901具有相同的寬度。
在一些實施例中，在形成緩衝層1101之後，在緩衝層1101及介電層125上方毯覆式沉積相變材料205，在相變材料205上方毯覆式沉積緩衝材料207，且在緩衝材料207上方毯覆式沉積導電材料209。在一些實施例中，可如以上參照圖2所述形成相變材料205、緩衝材料207及導電材料209，並且在本文中不再予以贅述。在一些實施例中，緩衝層1101與緩衝材料207包含相同的材料。在其他實施例中，緩衝層1101與緩衝材料207包含不同的材料。在一些實施例中，導電層901與導電材料209可包含相同的材料。在其他實施例中，導電層901與導電材料209可包含不同的材料。
參照圖12，將相變材料205、緩衝材料207及導電材料209（參見圖11）圖案化，使得導電層901、緩衝層1101、以及相變材料205、緩衝材料207及導電材料209的剩餘部分形成PCRAM結構1207。在一些實施例中，可使用合適的微影及蝕刻方法來圖案化相變材料205、緩衝材料207及導電材料209。在一些實施例中，可使用單個罩幕來圖案化相變材料205、緩衝材料207及導電材料209。合適的蝕刻製程可包括一個或多個乾蝕刻製程、一個或多個濕蝕刻製程或其組合等。在一些實施例中，使用可為物理蝕刻製程或化學蝕刻製程的單一蝕刻製程來圖案化相變材料205、緩衝材料207及導電材料209。在其他實施例中，使用兩種不同的蝕刻製程來圖案化相變材料205、緩衝材料207及導電材料209，其中第一蝕刻製程圖案化導電材料209，且第二蝕刻製程圖案化相變材料205及緩衝材料207。在一些實施例中，第一蝕刻製程可以是化學蝕刻製程，且第二蝕刻製程可以是物理蝕刻製程。通過使用物理蝕刻製程，減少或避免了對相變材料205的蝕刻損傷。在其他實施例中，第一蝕刻製程可以是第一化學蝕刻製程，且第二蝕刻製程可以是第二化學蝕刻製程。可使用含Cl蝕刻劑來執行第一化學蝕刻製程。可使用不包括含Cl蝕刻劑的合適蝕刻劑來執行第二化學蝕刻製程。通過在第二化學蝕刻中不使用含Cl蝕刻劑，減少或避免了對相變材料205的蝕刻損傷。
在一些實施例中，相變材料205的剩餘部分形成相變層1201，緩衝材料207的剩餘部分形成緩衝層1203，且導電材料209的剩餘部分形成導電層1205，使得PCRAM結構1207包括導電層901、位於導電層901上方的緩衝層1101、位於緩衝層1101上方的相變層1201、位於相變層1201上方的緩衝層1203、以及位於緩衝層1203上方的導電層1205。導電層1205也可被稱為頂部電極。在一些實施例中，相變層1201、緩衝層1203及導電層1205中的每一者都具有在約5 nm與約200 nm之間的寬度W3
。在一些實施例中，導電層901的寬度小於寬度W3
。在一些實施例中，緩衝層1101的寬度小於寬度W3
。
參照圖13，在介電層125上方並圍繞PCRAM結構1207形成介電層401。在一些實施例中，使用以上參照圖4描述的製程步驟來形成介電層401，並且在本文中不再予以贅述。隨後，在介電層401及PCRAM結構1207上方形成額外的金屬化層115M+1
到115M+N
，其中金屬化層115M+N
是互連結構113的最後金屬化層。在一些實施例中，使用以上參照圖4描述的製程步驟來形成金屬化層115M+1
到115M+N
，並且在本文中不再予以贅述。
進一步參照圖13，通過在導電層901與相變層1201之間形成緩衝層1101，可減少或避免金屬從導電層901擴散到相變層1201中。在其中導電層901包含TiN的一些實施例中，緩衝層1101防止Ti原子擴散到相變層1201中。通過在導電層1205與相變層1201之間形成緩衝層1203，可減少或避免金屬從導電層1205擴散到相變層1201中。在其中導電層1205包含TiN的一些實施例中，緩衝層1203防止Ti原子擴散到相變層1201中。在一些實施例中，通過在相變層1201中避免金屬污染物，可改善PCRAM結構1207的讀取/寫入迴圈耐久性。在一些實施例中，導電層901及導電層1205包含TiN，且緩衝層1101及緩衝層1203包含非晶碳。在其他實施例中，導電層901包含Ru，導電層1205包含TiN，且緩衝層1101及緩衝層1203包含非晶碳。在又一些其他實施例中，導電層901包含TiN，導電層1205包含Ru，且緩衝層1101及緩衝層1203包含非晶碳。
圖14示出根據一些實施例的PCRAM單元1400的剖視圖。在一些實施例中，PCRAM單元1400可類似於圖13所示的PCRAM單元800，其中PCRAM單元1400與PCRAM單元800的類似特徵用類似的數值參考標記，並且在本文中對類似特徵不再予以贅述。在一些實施例中，可使用以上參照圖8到圖13描述的製程步驟來形成PCRAM單元1400，但省略了形成緩衝材料207。與PCRAM單元800（參見圖13）的PCRAM結構1207不同，在PCRAM單元1400的PCRAM結構1401中省略了緩衝層1203，並且PCRAM結構1401包括與相變層1201物理接觸的導電層1205。通過在導電層901與相變層1201之間形成緩衝層1101，可減少或避免金屬從導電層901擴散到相變層1201中。在一些實施例中，通過用包括擴散係數降低的金屬元素的導電材料形成導電層1205，可減少或避免金屬從導電層1205擴散到相變層1201中。在此類實施例中，導電層1205可包含Ru、W、WN、C、其組合、或其多層等。
圖15是示出根據一些實施例形成PCRAM單元的方法1500的流程圖。方法1500從步驟1501開始，在步驟1501中，如以上參照圖1所述，在第一導電特徵（例如，圖1所示的導線119M
）上方形成介電層（例如，圖1所示的介電層125）。在步驟1503中，如以上參照圖1及圖2所述，在介電層中形成底部電極（例如，圖2所示的導電層201）。在步驟1505中，如以上參照圖2所述，在底部電極及介電層上方形成第一緩衝材料（例如，圖2所示的緩衝材料203）。在步驟1507中，如以上參照圖2所述，在第一緩衝材料上方形成相變材料（例如，圖2所示的相變材料205）。在步驟1509中，如以上參照圖2所述，在相變材料上方形成第二緩衝材料（例如，圖2所示的緩衝材料207）。在步驟1511中，如以上參照圖2所述，在第二緩衝材料上方形成頂部電極材料（例如，圖2所示的導電材料209）。在步驟1513中，如以上參照圖3所述，將第一緩衝材料、相變材料、第二緩衝材料及頂部電極材料圖案化，以分別形成第一緩衝層（例如，圖3所示的緩衝層301）、相變層（例如，圖3所示的相變層303）、第二緩衝層（例如，圖3所示的緩衝層305）及頂部電極（例如，圖3所示的導電層307）。在步驟1515中，如以上參照圖4所述，在頂部電極上方形成第二導電特徵（例如，圖4所示的導電通孔121M+1
）。在一些實施例中，可省略步驟1505。在其他實施例中，可省略步驟1509。在一些其他實施例中，可省略步驟1505及步驟1509。
圖16是示出根據一些實施例形成PCRAM單元的方法1600的流程圖。方法1600從步驟1601開始，在步驟1601中，如以上參照圖8所述，在第一導電特徵（例如，圖8所示的導線119M
）上方形成介電層（例如，圖8所示的介電層125）。在步驟1603中，如以上參照圖8及圖9所述，在介電層中形成底部電極（例如，圖9所示的導電層901）。在步驟1605中，如以上參照圖10所述，使底部電極凹陷到介電層的最頂部表面之下以形成凹陷（例如，圖10所示的凹陷1001）。在步驟1607中，如以上參照圖11所述，在凹陷中的底部電極上方形成第一緩衝層（例如，圖11所示的緩衝層1101）。在步驟1609中，如以上參照圖11所述，在第一緩衝層及介電層上方形成相變材料（例如，圖11所示的相變材料205）。在步驟1611中，如以上參照圖11所述，在相變材料上方形成第二緩衝材料（例如，圖11所示的緩衝材料207）。在步驟1613中，如以上參照圖11所述，在第二緩衝材料上方形成頂部電極材料（例如，圖11所示的導電材料209）。在步驟1615中，如以上參照圖12所述，將相變材料、第二緩衝材料及頂部電極材料圖案化，以分別形成相變層（例如，圖12所示的相變層1201）、第二緩衝層（例如，圖12所示的緩衝層1203）及頂部電極（例如，圖12所示的導電層1205）。在步驟1617中，如以上參照圖13所述，在頂部電極上方形成第二導電特徵（例如，圖13所示的導電通孔121M+1
）。在一些實施例中，可省略步驟1611。
在實施例中，一種裝置包括：基底；第一介電層，位於所述基底上方；底部電極，延伸穿過所述第一介電層；第一緩衝層，位於所述底部電極上方；相變層，位於所述第一緩衝層上方；頂部電極，位於所述相變層上方，其中所述頂部電極的寬度大於所述底部電極的寬度；以及第二介電層，位於所述第一介電層上方，所述第二介電層圍繞所述相變層及所述頂部電極。
在實施例中，所述第一緩衝層與所述底部電極具有相同的寬度。
在實施例中，所述第一緩衝層的最頂部表面與所述第一介電層的最頂部表面實質上齊平。
在實施例中，所述第一緩衝層的寬度大於所述底部電極的所述寬度。
在實施例中，所述第一緩衝層的最頂部表面位於所述第一介電層的最頂部表面上方。
在實施例中，所述相變記憶體還包括位於所述相變層與所述頂部電極之間的第二緩衝層，其中所述第二介電層圍繞所述第二緩衝層。
在實施例中，所述第一緩衝層包含非晶碳、W、WN、TaN、Ru、石墨烯、MoS2
或WS2
。
在另一實施例中，一種裝置包括：基底；第一介電層，位於所述基底上方；導線，位於所述第一介電層中；第二介電層，位於所述導線及所述第一介電層上方；底部電極，位於所述第二介電層內，所述底部電極電連接到所述導線，所述底部電極具有第一寬度；第一緩衝層，位於所述底部電極上方，所述第一緩衝層具有第二寬度；相變層，位於所述第一緩衝層上方，所述相變層具有大於所述第一寬度的第三寬度；頂部電極，位於所述相變層上方，所述頂部電極具有所述第三寬度；第三介電層，位於所述第二介電層上方，所述第三介電層沿著所述相變層的側壁及所述頂部電極的側壁延伸；第四介電層，位於所述第三介電層及所述頂部電極上方；以及導電通孔，位於所述第四介電層內，所述導電通孔電連接到所述頂部電極。
在實施例中，所述底部電極與所述頂部電極包含不同的導電材料。
在實施例中，所述底部電極與所述頂部電極包含相同的導電材料。
在實施例中，所述相變記憶體還包括位於所述相變層與所述頂部電極之間的第二緩衝層，所述第二緩衝層具有所述第三寬度。
在實施例中，所述第一寬度小於所述第二寬度。
在實施例中，所述第一寬度等於所述第二寬度。
在實施例中，所述第一緩衝層包含非晶碳、W、WN、TaN、Ru、石墨烯、MoS2
或WS2
。
在又一實施例中，一種方法包括：在基底上方形成第一介電層；在所述第一介電層中形成第一導電特徵；在所述第一介電層及所述第一導電特徵上方形成第二介電層；在所述第二介電層中形成開口，所述開口暴露出所述第一導電特徵的最頂部表面；用第一導電材料填充所述開口，以在所述第二介電層中形成底部電極；在所述第二介電層及所述底部電極上方沉積相變材料；在所述相變材料上方沉積第一緩衝材料；在所述第一緩衝材料上方沉積第二導電材料；執行圖案化製程以移除所述相變材料的一部分、所述第一緩衝材料的一部分以及所述第二導電材料的一部分，並暴露出所述第二介電層的最頂部表面，所述相變材料的剩餘部分形成相變層，所述第一緩衝材料的剩餘部分形成第一緩衝層，所述第二導電材料的剩餘部分形成頂部電極；以及在所述第二介電層上方形成第三介電層，所述第三介電層圍繞所述第一緩衝層、所述相變層及所述頂部電極。
在實施例中，所述方法還包括在沉積所述相變材料之前，在所述第二介電層及所述底部電極上方沉積第二緩衝材料。
在實施例中，執行所述圖案化製程還包括移除所述第二緩衝材料的一部分，所述第二緩衝材料的剩餘部分形成第二緩衝層，所述第二緩衝層與所述第一緩衝層具有相同的寬度。
在實施例中，所述方法還包括使所述底部電極凹陷到所述第二介電層的所述最頂部表面之下以形成凹陷。
在實施例中，所述方法還包括用第二緩衝材料填充所述凹陷，以在所述凹陷中形成第二緩衝層，所述第二緩衝層的寬度小於所述第一緩衝層的寬度。
在實施例中，所述方法還包括：在所述第三介電層及所述頂部電極上方形成第四介電層；以及在所述第四介電層中形成第二導電特徵，所述第二導電特徵與所述頂部電極電接觸。
以上內容概述了若干實施例的特徵以使所屬領域中的技術人員可更好地理解本發明內容的各個方面。所屬領域中的技術人員應理解，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
100:PCRAM單元
101:基底
103:存取電晶體
105:閘極介電質
107:閘極電極
109:間隙壁
111:源極/汲極區
113:互連結構
1150
,1151
,115M
,115M+1
,115M+N
:金屬化層
1170
,1171
,117M
,117M+1
,117M+N
:介電層
1191
,119M
,119M+1
,119M+N
:導線
1210
:導電插塞
1211
,121M
,121M+1
,121M+N
:導電通孔
1231
,123M
,123M+1
,123M+N
:蝕刻終止層（ESL）
125:介電層
127:開口
201:導電層
203:緩衝材料
205:相變材料
207:緩衝材料
209:導電材料
301:緩衝層
303:相變層
305:緩衝層
307:導電層
309:PCRAM結構
401:介電層
500:PCRAM單元
501:PCRAM結構
600:PCRAM單元
601:PCRAM結構
700:PCRAM單元
701:PCRAM結構
800:PCRAM單元
901:導電層
1001:凹陷
1101:緩衝層
1201:相變層
1203:緩衝層
1205:導電層
1207:PCRAM結構
1400:PCRAM單元
1401:PCRAM結構
1500:方法
1501,1503,1505,1507,1509,1511,1513,1515:步驟
1600:方法
1601,1603,1605,1607,1609,1611,1613,1615,1617:步驟
D1:深度
W1,W2,W3:寬度
結合附圖閱讀以下詳細說明會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1到圖4示出在製造根據一些實施例的相變隨機存取記憶體（PCRAM）單元時的中間階段的剖視圖。
圖5示出根據一些實施例的PCRAM單元的剖視圖。
圖6示出根據一些實施例的PCRAM單元的剖視圖。
圖7示出根據一些實施例的PCRAM單元的剖視圖。
圖8到圖13示出在製造根據一些實施例的PCRAM單元時的中間階段的剖視圖。
圖14示出根據一些實施例的PCRAM單元的剖視圖。
圖15是示出根據一些實施例形成PCRAM單元的方法的流程圖。
圖16是示出根據一些實施例形成PCRAM單元的方法的流程圖。
101:基底
103:存取電晶體
105:閘極介電質
107:閘極電極
109:間隙壁
111:源極/汲極區
113:互連結構
1150
,1151
,115M
,115M+1
,115M+N
:金屬化層
1170
,1171
,117M
,117M+1
,117M+N
:介電層
1191
,119M
,119M+1
,119M+N
:導線
1210
:導電插塞
1211
,121M
,121M+1
,121M+N
:導電通孔
1231
,123M
,123M+1
,123M+N
:蝕刻終止層(ESL)
125:介電層
201:導電層
303:相變層
305:緩衝層
307:導電層
401:介電層
500:PCRAM單元
501:PCRAM結構
Claims (1)
- 一種相變記憶體，包括： 基底； 第一介電層，位於所述基底上方； 底部電極，延伸穿過所述第一介電層； 第一緩衝層，位於所述底部電極上方； 相變層，位於所述第一緩衝層上方； 頂部電極，位於所述相變層上方，其中所述頂部電極的寬度大於所述底部電極的寬度；以及 第二介電層，位於所述第一介電層上方，所述第二介電層圍繞所述相變層及所述頂部電極。
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