CN116631981A - 半导体元件及其制备方法 - Google Patents

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Nanya Technology Corp
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Abstract

本公开提供一种半导体元件及其制备方法。该半导体元件包括一导电图案，设置在一半导体基底上；以及一互连结构，设置在该导电图案上，其中该互连结构包括一石墨烯衬垫。该半导体元件亦包括一互连衬垫，设置在该互连结构与该导电图案之间，并围绕该互连结构。该互连衬垫的多个内侧壁表面直接接触该互连结构，而该互连衬垫的多个外侧壁表面之间的一最大距离大于该导电图案的一宽度。该半导体元件还包括一半导体裸片，接合到该半导体基底。该半导体裸片包括一导电垫，面对该互连结构设置，其中该导电垫电性连接到该导电图案。

Description

半导体元件及其制备方法
本发明主张美国第17/675,042号专利申请案的优先权(即优先权日为“2022年2月18日”)，其内容以全文引用的方式并入本发明中。
技术领域
本公开涉及一种半导体元件及其制备方法。尤其涉及一种具有一石墨烯层的一互连结构的半导体元件及其制备方法。
背景技术
对于许多现代应用，半导体元件是不可或缺的。随着电子科技的进步，半导体元件的尺寸变得越来越小，于此同时提供较佳的功能以及包含较大的集成电路数量。由于半导体元件的规格小型化，实现不同功能的半导体元件的不同型态与尺寸规模，整合(integrated)并封装(packaged)在一单一模块中。再者，许多制造步骤执行于各式不同型态的半导体装置的整合(integration)。
然而，多个所述半导体元件的制造与整合包含许多复杂步骤与操作。在多个所述半导体元件中的整合变得越加复杂。多个所述半导体元件的制造与整合的复杂度中的增加可能造成多个缺陷，例如在多个导电元件中的未期望的空缺，其由填满多个开口所形成。据此，有持续改善多个所述半导体元件的制造流程的需要，以便解决多个所述问题。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本发明的任一部分。
发明内容
本公开的一实施例提供一种半导体元件。该半导体元件包括一导电图案，设置在一半导体基底；以及一互连结构，设置在该导电图案上，其中该互连结构包括一石墨烯衬垫。该半导体元件亦包括一互连衬垫，设置在该互连结构与该导电图案之间，并围绕该互连结构。该互连衬垫的多个内侧壁表面直接接触该互连结构，而该互连衬垫的多个外侧壁表面之间的一最大距离大于该导电图案的一宽度。该半导体元件还包括一半导体裸片，接合到该半导体基底。该半导体裸片包括一导电垫，面对该互连结构设置，且该导电垫电性连接到该导电图案。
本公开的另一实施例提供一种半导体元件。该半导体元件包括一导电图案，设置在一半导体基底上；以及一互连结构，设置在该导电图案上。该半导体元件亦包括一互连衬垫，设置在该互连结构与该导电图案之间并围绕该互连结构。该互连衬垫具有一突出部，该突出部直接接触该导电图案的一侧壁表面。该半导体元件还包括一半导体裸片，接合到该半导体基底。该半导体裸片包括一导电垫，而该导电垫经由该互连结构与该互连衬垫而电性连接到该导电图案。
本公开的一实施例提供一种半导体元件的制备方法。该制备方法包括形成一导电图案在一半导体基底上；以及形成一侧壁间隙子在该导电图案的一侧壁表面上。该制备方法亦包括形成一第一钝化层以覆盖该导电图案与该侧壁间隙子；以及移除该第一钝化层的一部分以及该侧壁间隙子的一部分，以使该导电图案的一上表面与该侧壁表面通过一第一开口而暴露。该制备方法还包括形成一互连衬垫以及一互连结构在该第一开口中，其中该互连结构通过该互连衬垫而与该导电图案分隔开。此外，该制备方法包括将一半导体裸片接合到该半导体基底。该半导体裸片包括一导电垫，该导电垫面对该互连结构设置，其中该导电垫电性连接到该导电图案。
依据本公开，提供一半导体元件的一些实施例。该半导体元件包括一导电图案，设置在一半导体基底上；一互连结构，设置在该导电图案中；以及一半导体裸片，接合到该半导体基底，以使该半导体裸片的一导电垫电性连接到设置在该半导体基底上的该导电图案。该半导体元件亦包括一互连衬垫，设置在该互连结构与该导电图案之间，其中该互连结构被该互连衬垫所围绕。由于该互连衬垫的多个外侧壁表面之间的一最大距离大于该导电图案的一宽度，所以增加该互连结构与该半导体裸片的该导电垫之间的一接触面积。这可能造成在该互连结构与该导电垫之间的电阻相对应减小。因此，可改善整体元件效能。
上文已相当广泛地概述本公开的技术特征及优点，以使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离随附的权利要求所界定的本公开的精神和范围。
附图说明
当与附图一起阅读时，从以下详细描述中可以最好地理解本公开的各方面。应当理解，根据业界的标准惯例，各种特征并非按比例绘制。事实上，为了清楚讨论，可以任意增加或减少各种特征的尺寸。
图1是剖视示意图，例示本公开一些实施例的半导体元件。
图2是流程示意图，例示本公开一些实施例的半导体元件的制备方法。
图3是剖视示意图，例示本公开一些实施例制备半导体元件的一中间阶段。
图4是剖视示意图，例示本公开一些实施例制备半导体元件的一中间阶段。
图5是剖视示意图，例示本公开一些实施例制备半导体元件的一中间阶段。
图6是剖视示意图，例示本公开一些实施例制备半导体元件的一中间阶段。
图7是剖视示意图，例示本公开一些实施例制备半导体元件的一中间阶段。
图8是剖视示意图，例示本公开一些实施例制备半导体元件的一中间阶段。
图9是剖视示意图，例示本公开一些实施例制备半导体元件的一中间阶段。
图10是剖视示意图，例示本公开一些实施例制备半导体元件的一中间阶段。
附图标记如下：
10:制备方法
100:半导体元件
101:半导体基底
103a:导电图案
103b:导电图案
105a:侧壁间隙子
105a':侧壁间隙子
105b:侧壁间隙子
105b':侧壁间隙子
107:加衬层
107':加衬层
107'P:最高点
109:第一钝化层
109':第一钝化层
111:第二钝化层
111':第二钝化层
113:图案化掩模
120a:开口
120b:开口
130a:开口
130b:开口
140a:开口
140a':开口
140b:开口
140b':开口
151a:互连加衬层
151a':互连衬垫
151b:互连加衬层
151b':互连衬垫
152a:石墨烯衬垫
152a':石墨烯衬垫
152b:石墨烯衬垫
152b':石墨烯衬垫
153a:互连填充层
153a':互连结构
153b:互连填充层
153b':互连结构
201:半导体裸片
203a:导电垫
203b:导电垫
205a:导电衬垫
205b:导电衬垫
BS:下表面
D:最大距离
P:突出部
S11:步骤
S13:步骤
S15:步骤
S17:步骤
S19:步骤
S21:步骤
S23:步骤
SW1:内侧壁表面
SW2:外侧壁表面
SW3:侧壁表面
SW4:侧壁表面
TS1:上表面
TS2:上表面
W1:宽度
W2:宽度
W3:宽度
W4:宽度
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1是剖视示意图，例示本公开一些实施例的半导体元件100。如图1所示，依据一些实施例，半导体元件100包括在一半导体基底101上的导电图案103a与103b、侧壁间隙子105a'与105b'以及一加衬层107'。应当理解，半导体基底101可包括不同元件，而导电图案103a与103b用于将在半导体基底101中的多个元件电性连接到接合在其上的其他裸片，例如将于后进行详细描述的一半导体裸片201。
再者，在一些实施例中，侧壁间隙子105a'与105b'设置在导电图案103a与103b的各侧壁表面SW3上，而加衬层107'覆盖半导体基底101与侧壁间隙子105a'与105b'的各侧壁表面SW4。为了简化及清楚的目的，侧壁表面SW3与SW4仅在图1的左侧部分标示出。然而，图1的右侧部分可具有类似于左侧部分的各特征。在一些实施例中，加衬层107'通过侧壁间隙子105a'、105b'而与导电图案103a、103b分隔开。
再者，半导体元件100亦包括互连衬垫151a'、151b'以及互连结构153a'、153b'，而互连结构153a'、153b'具有在导电图案103a与103b上的石墨烯衬垫152a'、152b'。在一些实施例中，互连结构153a'、153b'通过互连衬垫151a'、151b'而与导电图案103a、103b分隔开，且互连衬垫151a'、151b'分别围绕互连结构153a'、153b'。
应当理解，互连衬垫151a'具有多个内侧壁表面SW1以及多个外侧壁表面SW2，而导电图案103a具有一宽度W1。依据一些实施例，互连衬垫151a'的多个内侧壁表面SW1直接接触互连结构153a'的石墨烯衬垫152a'，而互连衬垫151a'的多个外侧壁表面SW2之间的一最大距离D大于导电图案103a的宽度W1。
在一些实施例中，互连结构153a'具有一宽度W2，而宽度W2大于导电图案103a的宽度W1。换言之，依据一些实施例，互连结构153a'具有一锥形宽度，从其上部到其下部而逐渐变细。为了简化及清楚的目的，侧壁表面SW3与SW4、最大距离D以及宽度W1与W2仅在图1的左侧部分标示出。然而，图1的右侧部分可具有类似于左侧部分的各特征。
此外，依据一些实施例，互连衬垫151a'具有多个突出部P，多个突出部P直接接触导电图案103a的多个侧壁表面SW3。在一些实施例中，多个突出部P直接接触侧壁间隙子105a'。再者，在一些实施例中，侧壁间隙子105a'被多个突出部P、导电图案103a、半导体基底101以及加衬层107'所包围。在一些实施例中，加衬层107'的最高点107'P高于多个突出部P的各下表面BS。
为了简化与清楚的目的，多个突出部P、最高点107'P以及下表面BS仅在图1的左侧部分标示出。然而，图1的右侧部分可具有类似于左侧部分的各特征。
仍请参考图1，依据一些实施例，半导体元件100包括一第一钝化层109'以及一第二钝化层111'，第一钝化层109'设置在加衬层107'上，第二钝化层111'设置在第一钝化层109'上。在一些实施例中，第一钝化层109'与第二钝化层111'围绕互连衬垫151a'、151b'以及互连结构153a'、153b'。特别是，在一些实施例中，第一钝化层109'与第二钝化层111'邻接互连衬垫151a'、151b'的各外侧壁表面SW2。
应当理解，依据一些实施例，互连结构153a'、153b'与互连衬垫151a'、151b'从第二钝化层111'突伸。在一些实施例中，如图1所示，依据一些实施例，互连衬垫151b'的一上表面TS1高于第二钝化层111'的一上表面TS2。为了简化与清楚的目的，上表面TS1与TS2仅在图1的左侧部分标示出。然而，图1的右侧部分可具有类似于左侧部分的各特征。
半导体元件100还包括半导体裸片201，半导体裸片201接合到半导体基底101。半导体裸片201具有导电垫203a、203b以及导电衬垫205a、205b。在一些实施例中，导电垫203a、203b与导电衬垫205a、205b嵌设在半导体裸片201中，而导电垫203a、203b通过导电衬垫205a、205b而与半导体裸片201分隔开。
在一些实施例中，半导体裸片201以面对互连结构153a'、153b'的导电垫203a、203b而接合到半导体基底101。在一些实施例中，半导体裸片201为一逻辑裸片、一系统上芯片(SoC)裸片、一存储器裸片或其他可应用的裸片。存储器裸片可包括多个存储器元件，例如静态随机存取存储器(SRAM)元件、动态随机存取存储器(DRAM)元件、其他适合的元件或其组合。在一些实施例中，导电垫203a、203b用于将在半导体裸片201中的多个元件经由互连结构153a'与153b'、互连衬垫151a'与151b'以及导电图案103a、103b而电性连接到在半导体基底101中的各元件。
图1是流程示意图，例示本公开一些实施例的半导体元件结构100的制备方法10，而制备方法10包括步骤S11、S13、S15、S17、S19、S21以及S23。图2的步骤S11到S23结合下列附图进行描述。
图3到图10是剖视示意图，例示本公开一些实施例制备半导体元件100的各中间阶段。
如图3所示，提供半导体基底101。半导体基底101可为一集成电路(IC)芯片的一部分，其包括各式不同的无源与有源微电子元件，例如电阻器、电容器、电感器、二极管、p型场效晶体管(pFETs)、n型场效晶体管(nFETs)、金属氧化物半导体场效晶体管(MOSFETs)、互补式半导体氧化物半导体(CMOS)晶体管、双极接面晶体管(BJTs)、横向扩散金属氧化物半导体(LDMOS)晶体管、高电压晶体管、高频晶体管、鳍式场效晶体管(FinFETs)、其他适合的IC元件或其组合。
取决于IC的制造阶段，半导体基底101可包括不同材料层(例如介电层、半导体层及/或导电层)，经配置以形成IC特征(例如掺杂区、绝缘特征、栅极特征、源极/漏极特征、互连特征、其他特征或其组合)。为了清楚起见，已经简化半导体基底101。应当理解，可增加额外的特征到半导体基底101中，而且在其他的实施例中，可取代、改良或排除以下所述的一些特征。
依据一些实施例，导电图案103a与103b设置在半导体基底101上。个别的步骤示出在如图2所示的制备方法10中的步骤S11。在一些实施例中，导电图案103a与103b包含铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)、钽合金或其组合。替代地，可使用其他可应用的导电材料。
在一些实施例中，导电图案103a与103b的制作技术包含一沉积工艺以及一蚀刻工艺。沉积工艺可为一化学气相沉积(CVD)工艺、一物理气相沉积(PVD)工艺、一原子层沉积(ALD)工艺、一旋转涂布工艺、一喷溅工艺或其他可应用的工艺。蚀刻工艺可包括一干蚀刻工艺或是一湿蚀刻工艺，并可通过使用一图案化掩模当作一蚀刻掩模而执行。
再者，依据一些实施例，多个侧壁间隙子105a设置在导电图案103a的多个侧壁表面SW3上，而多个侧壁间隙子105b设置在导电图案103b的多个侧壁表面SW3上。个别的步骤示出在如图2所示的制备方法10中的步骤S13。在所述的实施例中，侧壁间隙子105a与105b包含氮化硅。在一些其他实施例中，侧壁间隙子105a与105b包含氧化硅、氮氧化硅、其他可应用的介电材料或其组合。
在一些实施例中，侧壁间隙子105a与105b的制作技术包含一沉积工艺以及一蚀刻工艺。举例来说，一侧壁间隙子材料(图未示)共形地沉积在半导体基底101、导电图案103a与103b的侧壁表面SW3与上表面TS3上，然后通过一各向异性蚀刻工艺而部分移除该侧壁间隙子材料，该工艺在所有位置垂直地移除类似数量的侧壁间隙子层，留下沿着导电图案103a与103b的侧壁表面SW3的侧壁间隙子105a与105b。在一些实施例中，蚀刻工艺包括一干蚀刻工艺、一湿蚀刻工艺或其组合。
仍请参考图3，依据一些实施例，形成一加衬层107以覆盖半导体基底101、侧壁间隙子105a与105b的多个侧壁表面SW4以及导电图案103a与103b的多个上表面TS3。个别的步骤示出在如图2所示的制备方法10中的步骤S15。
在一些实施例中，加衬层107与侧壁间隙子105a、105b包含相同材料。在一些实施例中，加衬层107与侧壁间隙子105a、105b包含具有改善导电图案103a、103b与接下来所形成的各层之间的黏性的功能的一材料，以及具有抑制导电图案103a与103b的各元件原子的扩散的功能的材料。
接着，如图4所示，依据一些实施例，一第一钝化层109设置在加衬层107上，且一第二钝化层111设置在第一钝化层109上。个别的步骤示出在如图2所示的制备方法10中的步骤S17。在一些实施例中，第一钝化层109以及第二钝化层111包含不同材料。再者，在一些实施例中，第二钝化层111、加衬层107以及侧壁间隙子105a、105b包含相同材料。
在所述的实施例中，第一钝化层109包含氧化硅，而第二钝化层111包含氮化硅。在一些其他实施例中，第一钝化层109与第二钝化层111包含氧化硅、氮化硅、碳化硅、氮氧化硅、碳氧化硅、氮碳化硅、氮碳氧化硅、其他可应用的介电材料或其组合。
此外，第一钝化层109与第二钝化层111的制作技术包含多个沉积工艺。该沉积工艺可为CVD、PVD、ALD、旋转涂布或其他适合的沉积工艺。在一些实施例中，第一钝化层109与第二钝化层111为个别地形成。
接着，如图5所示，依据一些实施例，一图案化掩模113设置在第二钝化层111上，其中图案化掩模113具有开口120a与120b。应当理解，开口120a、120b分别与导电图案103a、103b重叠，以使开口120a与120b用于形成多个开口，多个开口暴露在接下来的工艺中的导电图案103a与103b。
在一些实施例中，图案化掩模113为一图案化光祖层。再者，在一些实施例中，图案化掩模113的制作技术包含一沉积工艺以及一图案化工艺。用于形成图案化掩模113的沉积工艺可为CVD、高密度等离子体CVD(HDPCVD)、旋转涂布、喷溅或其他可应用的工艺。用于形成图案化掩模113的图案化工艺可包括一光刻工艺以及一蚀刻工艺。光刻工艺可包括光刻胶涂布(例如旋转涂布)、软烘烤、掩模对准、曝光、曝光后烘烤、显影该光刻胶、冲洗(rinsing)以及干燥(例如硬烘烤)。蚀刻工艺可包括一干蚀刻工艺或是一湿蚀刻工艺。
如图6所示，依据一些实施例，在形成图案化掩模113之后，通过一蚀刻工艺并使用图案化掩模113当作一蚀刻掩模而部分移除第二钝化层111，以使开口130a与130b设置在余留的第二钝化层111'中。用于形成开口130a与130b的蚀刻工艺可为一干蚀刻工艺、一湿蚀刻工艺或其组合。应当理解，第一钝化层109通过余留的第二钝化层111'的开口130a与130b而暴露。
接着，如图7所示，依据一些实施例，经由第二钝化层111'的开口130a与130b而部分移除第一钝化层109，以使开口140a与140b设置在余留的第一钝化层109'中。用于形成开口140a与140b的蚀刻工艺可为一干蚀刻工艺、一湿蚀刻工艺或其组合。应当理解，加衬层107通过余留的第一钝化层109'的开口140a与140b而暴露。
接着，如图8所示，依据一些实施例，经由第一钝化层109'的开口140a与140b而部分移除加衬层107与侧壁间隙子105a、105b，以便获得加深的开口140a'与140b'。个别的步骤示出在如图2所示的制备方法10中的步骤S19。用于形成加深的开口140a'与140b'的蚀刻工艺可为一干蚀刻工艺、一湿蚀刻工艺或其组合。
应当理解，依据一些实施例，导电图案103a、103b的上表面TS3与侧壁表面SW3通过开口140a'与140b'而暴露。在一些实施例中，开口120a、130a、140a'建构一锥形开口结构，其从上部到下部而逐渐变细。类似地，开口120b、130b、140b'建构一锥形开口结构，其从上部到下部而逐渐变细。
在一些实施例中，开口130a具有一宽度W3，而开口140a'具有一宽度W4。宽度W3位在开口130a的中间部分处，而宽度W4位在开口140a'的中间部分处。在一些实施例中，宽度W3大于宽度W4。在导电图案103a与103b通过开口140a'与140b'而暴露之后，即获得蚀刻的侧壁间隙子105a'、105b'以及蚀刻的加衬层107'。
接着，如图9所示，依据一些实施例，一互连加衬层151a、一石墨烯衬垫152a以及一互连填充层153a沉积进入开口120a、130a、140a'，且一互连加衬层151b、一石墨烯衬垫152b以及一互连填充层153b沉积进入开口120b、130b、140b'。在一些实施例中，互连填充层153a、153b通过互连加衬层151a、151b而与导电图案103a、103b而分隔开，且互连填充层153a、153b被互连加衬层151a、151b围绕。
应当理解，依据一些实施例，互连加衬层151a与151b具有多个突出部P，多个突出部P直接接触导电图案103a与103b的各侧壁SW3(请参考图9)。再者，依据一些实施例，多个突出部P夹置在加衬层107'与导电图案103a、103b之间。
在一些实施例中，互连加衬层151a与151b包含Ta、TaN、Ti、TiN、CoW或其他可应用的材料，且互连加衬层151a与151b的制作技术包含电镀、CVD、PVD、ALD或其他可应用的工艺。
在一些实施例中，互连填充层153a与153b包含Cu、W、Co、Ti、Al、Ta或其他可应用的材料，且互连填充层153a与153b的制作技术包含电镀、CVD、PVD、ALD或其他可应用的工艺。
在一些实施例中，石墨烯衬垫152a的制作技术包含一CVD工艺。在一些实施例中，使用用于形成石墨烯衬垫152a的CVD工艺的气体包括一主气体以及一载体气体。在一些实施例中，主气体包括CxHy，例如CH4，而载体气体包括He、Ar或其组合。在一些实施例中，用于形成石墨烯衬垫152a的CVD工艺在大约25℃到大约425℃的一温度下执行。在CVD工艺之后，可在石墨烯衬垫152a上执行一退火工艺以稳定该结构。由于石墨烯是一低电阻导电材料，所以可降低经由多个导电层所传输的多个信号的电阻-电容(RC)延迟。
类似地，石墨烯衬垫152b的制作技术包含一CVD工艺。在一些实施例中，使用用于形成石墨烯衬垫152b的CVD工艺的气体包括一主气体以及一载体气体。在一些实施例中，主气体包括CxHy，例如CH4，而载体气体包括He、Ar或其组合。在一些实施例中，用于形成石墨烯衬垫152b的CVD工艺在大约25℃到大约425℃的一温度下执行。在CVD工艺之后，可在石墨烯衬垫152b上执行一退火工艺以稳定该结构。由于石墨烯是一低电阻导电材料，所以可降低经由多个导电层所传输的多个信号的电阻-电容(RC)延迟。
如图10所示，依据一些实施例，在开口120a、120b、130a、130b、140a'、140b'被互连加衬层151a、151b与互连填充层153a、153b所填满之后，在图9的结构上执行一平坦化工艺以移除图案化掩模113并形成互连加衬层151a'、151b'以及互连结构153a'、153b'。个别的步骤示出在如图2所示的制备方法10中的步骤S21。平坦化工艺可为一化学机械研磨(CMP)工艺。
应当理解，依据一些实施例，在平坦化工艺之后，互连结构153a'、153b'的各上表面与互连加衬层151a'、151b'的各上表面TS1大致呈共面。在本公开的内容中，字词“大致上(substantially)”意指较佳者为90％，更佳者为95％，在更佳者为98％，而最佳者为99％。
在一些实施例中，互连加衬层151a'、151b'的各上表面TS1高于在平坦化工艺之后的第二钝化层111'的上表面TS2。再者，在一些实施例中，导电图案103a与103b的各上表面TS3高于互连加衬层151a'、151b'的各下表面BS。
接着，如图1所示，依据一些实施例，半导体裸片201以导电垫203a、203b面对互连结构153a'、153b'的方式而接合到半导体基底101。个别的步骤示出在如图2所示的制备方法10中的步骤S23。
在一些实施例中，导电垫203a与203b直接接触互连结构153a'、153b'。在一些实施例中，导电垫203a与203b直接接触互连加衬层151a'、151b'以及互连结构153a'、153b'。在半导体裸片201接合到半导体基底101之后，即获得半导体元件100。此外，互连加衬层151a'、151b'的各上表面TS1(或是互连结构153a'、153b'的各上表面)高于第二钝化层111'的上表面TS2，一电性通道(electrical pathway)包含在多个介电元件(例如第二钝化层111'与半导体裸片201的多个介电部分)之间的多个导电元件(例如导电垫203a与203b、导电衬垫205a与205b、互连结构153a'与153b'以及互连加衬层151a'、151b')。
如上所述，导电垫203a与203b用于将在半导体裸片201中的多个元件电性连接到与半导体裸片201接合的其他半导体结构。导电垫203a与203b可包含W、Co、Ti、Al、Cu、Ta、Pt、Mo、Ag、Mn、Zr、Ru或其他可应用的导电材料，而导电衬垫205a、205b可包含Ta、TaN、Ti、TiN、CoW或其他可应用的材料。
本公开提供半导体元件100及其制备方法的多个实施例。半导体元件100包括导电图案103a与103b、互连结构153a'与153b'以及半导体裸片201，导电图案103a与103b设置在半导体基底101上，互连结构153a'与153b'设置在导电图案103a与103b上，半导体裸片201接合到半导体基底101以使半导体裸片201的导电垫203a与203b电性连接到在半导体基底101上的导电图案103a与103b。半导体元件100亦包括互连加衬层151a'、151b'，设置在互连结构153a'、153b'与导电图案103a、103b之间，且互连结构153a'、153b'被互连加衬层151a'、151b'所围绕。
由于互连加衬层151a'或151b'的多个外侧壁表面SW2之间的最大距离D大于导电图案103a或103b的宽度W1，所以互连结构153a'、153b'与半导体裸片201的导电垫203a与203b之间的接触面积大于当导电图案103a、103b直接接触导电垫203a与203b而没有形成互连结构153a'、153b'与互连加衬层151a'、151b'的接触面积。此较大的接触面积可造成互连结构153a'、153b'与导电垫203a、203b之间的电阻相对应的降低。因此，可改善整体元件效能。
再者，互连结构153a'、153b'与互连加衬层151a'、151b'为锥形结构，其从上部到下部逐渐变细。因此，可降低或排除在互连结构153a’、153b’以及互连衬垫151a’、151b’中的颈缩效应(necking effect)以及可轻易地通过填满多个开孔所形成的未期望的孔隙(voids)，且可改善整体元件效能。
再者，由于互连衬垫151a’与151b’具有多个突出部P，多个突出部P直接接触导电图案103a与103b的各侧壁表面SW3，所以互连衬垫151a’、151b’与导电图案103a、103b之间的接触面积大于当互连衬垫151a’、151b’仅接触导电图案103a、103b的各上表面TS3时的接触面积，而如此的较大接触面积降低互连衬垫151a’、151b’与导电图案103a、103b之间的电阻。因此，可改善整体元件效能。
本公开的一实施例提供一种半导体元件。该半导体元件包括一导电图案，设置在一半导体基底；以及一互连结构，设置在该导电图案上，其中该互连结构包括一石墨烯衬垫。该半导体元件亦包括一互连衬垫，设置在该互连结构与该导电图案之间，并围绕该互连结构。该互连衬垫的多个内侧壁表面直接接触该互连结构，而该互连衬垫的多个外侧壁表面之间的一最大距离大于该导电图案的一宽度。该半导体元件还包括一半导体裸片，接合到该半导体基底。该半导体裸片包括一导电垫，面对该互连结构设置，且该导电垫电性连接到该导电图案。
本公开的另一实施例提供一种半导体元件。该半导体元件包括一导电图案，设置在一半导体基底上；以及一互连结构，设置在该导电图案上。该半导体元件亦包括一互连衬垫，设置在该互连结构与该导电图案之间并围绕该互连结构。该互连衬垫具有一突出部，该突出部直接接触该导电图案的一侧壁表面。该半导体元件还包括一半导体裸片，接合到该半导体基底。该半导体裸片包括一导电垫，而该导电垫经由该互连结构与该互连衬垫而电性连接到该导电图案。
本公开的一实施例提供一种半导体元件的制备方法。该制备方法包括形成一导电图案在一半导体基底上；以及形成一侧壁间隙子在该导电图案的一侧壁表面上。该制备方法亦包括形成一第一钝化层以覆盖该导电图案与该侧壁间隙子；以及移除该第一钝化层的一部分以及该侧壁间隙子的一部分，以使该导电图案的一上表面与该侧壁表面通过一第一开口而暴露。该制备方法还包括形成一互连衬垫以及一互连结构在该第一开口中，其中该互连结构通过该互连衬垫而与该导电图案分隔开。此外，该制备方法包括将一半导体裸片接合到该半导体基底。该半导体裸片包括一导电垫，该导电垫面对该互连结构设置，其中该导电垫电性连接到该导电图案。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本发明的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本发明的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一导电图案，设置在一半导体基底；
一互连结构，设置在该导电图案上，其中该互连结构包括一石墨烯衬垫；
一互连衬垫，设置在该互连结构与该导电图案之间，并围绕该互连结构，其中该互连衬垫的多个内侧壁表面直接接触该互连结构，而该互连衬垫的多个外侧壁表面之间的一最大距离大于该导电图案的一宽度；以及
一半导体裸片，接合到该半导体基底，其中该半导体裸片包括一导电垫，面对该互连结构设置，且该导电垫电性连接到该导电图案。
2.如权利要求1所述的半导体元件，其中该互连结构的一宽度大于多个所述电图案的该宽度。
3.如权利要求1所述的半导体元件，其中该互连衬垫具有一突出部，直接接触该导电图案的一侧壁表面。
4.如权利要求3所述的半导体元件，还包括一侧壁间隙子，设置在该导电图案的该侧壁表面上，其中该互连衬垫的该突出部直接接触该侧壁间隙子。
5.如权利要求4所述的半导体元件，还包括一加衬层，覆盖该半导体元件与该侧壁间隙子的一侧壁表面，其中该加衬层的一材料与该侧壁间隙子的一材料是相同的。
6.如权利要求5所述的半导体元件，还包括：
一第一钝化层，设置在该加衬层上并围绕该互连衬垫；以及
一第二钝化层，设置在该第一钝化层上并围绕该互连衬垫，其中该互连结构与该互连衬垫从该第二钝化层突伸。
7.如权利要求6所述的半导体元件，其中该第一钝化层包含氧化硅，而该第二钝化层、该加衬层以及该侧壁间隙子包含氮化硅。
8.一种半导体元件，包括：
一导电图案，设置在一半导体基底上；
一互连结构，设置在该导电图案上，其中该互连结构包括一石墨烯衬垫；
一互连衬垫，设置在该互连结构与该导电图案之间并围绕该互连结构，其中该互连衬垫具有一突出部，该突出部直接接触该导电图案的一侧壁表面；以及
一半导体裸片，接合到该半导体基底，其中该半导体裸片包括一导电垫，而该导电垫经由该互连结构与该互连衬垫而电性连接到该导电图案。
9.如权利要求8所述的半导体元件，还包括：
一侧壁间隙子，设置在该导电图案的该侧壁表面上；以及
一加衬层，覆盖该半导体基底与该侧壁间隙子，其中该侧壁间隙子被该互连衬垫的该突出部、该导电图案、该半导体基底以及该加衬层所包围。
10.如权利要求9所述的半导体元件，其中该加衬层的一最高点高于该互连衬垫的该突出部的一下表面。
11.如权利要求9所述的半导体元件，还包括：
一第一钝化层，设置在该加衬层上；以及
一第二钝化层，设置在该第一钝化层上，其中该第一钝化层与该第二钝化层包含不同材料；以及
其中该第一钝化层与该第二钝化层邻接该互连衬垫的一侧壁表面，而该互连衬垫的一上表面高于该第二钝化层一上表面。
12.如权利要求8所述的半导体元件，其中该互连结构具有一锥形宽度，其从一上部到一下部而逐渐变细。
13.如权利要求8所述的半导体元件，其中该导电垫直接接触该互连结构与该互连衬垫。
14.一种半导体元件的制备方法，包括：
形成一导电图案在一半导体基底上；
形成一侧壁间隙子在该导电图案的一侧壁表面上；
形成一第一钝化层以覆盖该导电图案与该侧壁间隙子；
移除该第一钝化层的一部分以及该侧壁间隙子的一部分，以使该导电图案的一上表面与该侧壁表面通过一第一开口而暴露；
形成一互连衬垫以及具有一石墨烯衬垫的一互连结构在该第一开口中，其中该互连结构通过该互连衬垫而与该导电图案分隔开；以及
将一半导体裸片接合到该半导体基底，其中该半导体裸片包括一导电垫，该导电垫面对该互连结构设置，而该导电垫电性连接到该导电图案。
15.如权利要求14所述的半导体元件的制备方法，其中该互连结构通过该互连衬垫而与该第一钝化层分隔开，而该导电图案的该上表面高于该互连衬垫的一下表面。
16.如权利要求14所述的半导体元件的制备方法，还包括：
在形成该第一钝化层之前，形成一加衬层以覆盖该半导体基底、该侧壁间隙子以及该导电图案，其中该加衬层的一材料不同于该第一钝化层的一材料。
17.如权利要求16所述的半导体元件的制备方法，其中在形成该第一开口的步骤期间，部分移除该加衬层。
18.如权利要求16所述的半导体元件的制备方法，其中该互连衬垫具有一突出部，该突出部夹置在该加衬层与该导电图案之间。
19.如权利要求14所述的半导体元件的制备方法，还包括：
在形成该第一开口之前，形成一第二钝化层在该第一钝化层上；以及
在形成该第一开口之前，移除该第二钝化层的一部分以形成一第二开口，其中该第二开口的一宽度大于该第一开口的一宽度。
20.如权利要求19所述的半导体元件的制备方法，其中在该半导体裸片接合到该半导体基底之前，该互连衬垫的一上表面高于该第二钝化层的一上表面。
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