TWI741869B - 具有內連接結構的半導體元件及其製備方法 - Google Patents

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TWI741869B
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Abstract

本揭露提供一種半導體元件，包括一導電圖案以及一內連接結構，該導電圖案設置在一半導體基底上，該內連接結構設置在該導電圖案上。該半導體元件亦包括一內連接襯墊，形成在該內連接結構與該導電圖案之間，並圍繞該內連接結構設置。該內連接襯墊的多個內側壁表面直接接觸該內連接結構，且在該內連接襯墊的各外側壁表面之間的一最大距離大於該導電圖案的一寬度。該半導體元件還包括一半導體晶粒，接合到該半導體基底。該半導體晶粒具有一導電墊，面對該內連接結構設置，其中該導電墊電性連接到該導電圖案。

Description

具有內連接結構的半導體元件及其製備方法
本申請案主張2019年12月18日申請之美國正式申請案第16/719,129號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是關於一種具有內連接結構的半導體元件及其製備方法。
對於許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體裝置的尺寸變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。由於半導體裝置的小型化，實現不同功能的半導體裝置之不同型態與尺寸規模，係整合(integrated)並封裝(packaged)在一單一模組中。再者，許多製造操作執行於不同型態之半導體裝置的整合(integration)。
然而，半導體裝置的製造(manufacturing)與整合(integration)係包含許多複雜步驟(steps)與操作(operations)。在該等半導體元件中的整合則變得更加複雜。半導體元件之製造與整合的複雜度增加可造成許多缺陷(deficiencies)，例如在導電零件(conductive elements)中 的孔隙(voids)，而所述的孔隙則是藉由充填開孔(openings)所形成。據此，需要持續改善該等半導體元件的結構與製造，以便可改善該等缺陷。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一導電圖案，設置在一半導體基底上；以及一內連接結構，設置在該導電圖案上。該半導體元件亦包括一內連接襯墊，設置在該內連接結構與該導電圖案之間，並圍繞該內連接結構設置。該內連接襯墊的多個內側壁表面直接接觸該內連接結構，且該內連接襯墊的多個外側壁表面之間的一最大距離大於該導電圖案的一寬度。該半導體元件還包括一半導體晶粒，接合到該半導體基底。該半導體晶粒包括一導電墊，面對該內連接結構設置，且該導電墊電性連接到該導電圖案。
在本揭露之一些實施例中，該內連接結構的一寬度大於該導電圖案的該寬度。
在本揭露之一些實施例中，該內連接襯墊具有一突出部，直接接觸該導電圖案的一側壁表面。
在本揭露之一些實施例中，該半導體元件還包括一側壁間隙子，設置在該導電圖案的該側壁表面上，其中該內連接襯墊的該突出部直接接觸該側壁間隙子。
在本揭露之一些實施例中，該半導體元件還包括一襯墊層，覆蓋該半導體基底以及該側壁間隙子的一側壁表面，其中該襯墊層的 一材料相同於該側壁間隙子的一材料。
在本揭露之一些實施例中，該半導體元件還包括：一第一鈍化層，設置在該襯墊層上，並圍繞該內連接襯墊設置；以及一第二鈍化層，設置在該第一鈍化層上，並圍繞該內連接襯墊設置，其中該內連接結構與該內連接襯墊從該第二鈍化層突伸。
本揭露之一些實施例中，該第一鈍化層由氧化矽所製，而該第二鈍化層、該襯墊層以及該側壁間隙子則由氮化矽所製。
本揭露之另一實施例提供一種半導體元件。該半導體元件包括一導電圖案，設置在一半導體基底上；以及一內連接結構，設置在該導電圖案上。該半導體元件亦包括一內連接襯墊，設置在該內連接結構與該導電圖案之間，並圍繞該內連接結構設置。該內連接襯墊具有一突出部，直接接觸該導電圖案的一側壁表面。該半導體元件還包括一半導體晶粒，接合到該半導體基底。該半導體晶粒包括一導電墊，且該導電墊透過該內連接結構與該內接襯墊而電性連接到該導電圖案。
在本揭露之一些實施例中，該半導體元件還包括：一側壁間隙子，設置在該導電圖案的該側壁表面上；以及一襯墊層，覆蓋該半導體基底與該側壁間隙子，其中該內連接襯墊的該突出部、該導電圖案、該半導體基底以及該襯墊層包圍該側壁間隙子。
在本揭露之一些實施例中，該襯墊層的一最頂點高於該內連接襯墊之該突出部的一下表面。
在本揭露之一些實施例中，該半導體元件還包括：一第一鈍化層，設置在該襯墊層上；以及一第二鈍化層，設置在該第一鈍化層上，其中該第一鈍化層與該第二鈍化層由不同材料所製；以及其中該第一 鈍化層與該第二鈍化層鄰接該內連接襯墊的一側壁表面，且該內連接襯墊的一上表面高於該第二鈍化層的一上表面。
在本揭露之一些實施例中，該內連接結構具有一錐形寬度，其係從一上部到一下部逐漸變細。
在本揭露之一些實施例中，該導電墊直接接觸該內連接結構與該內連接襯墊。
本揭露之另一實施例提供一種半導體元件的製備方法。該半導體元件的製備方法的步驟包括形成一導電圖案在一半導體基底上；以及形成一側壁間隙子在該導電圖案的一側壁表面上。該製備方法亦包括形成一第一鈍化層覆蓋該導電圖案與該側壁間隙子；以及移除該第一鈍化層的一部份以及該側壁間隙子的一部份，以便藉由一第一開孔暴露該導電圖案的一上表面以及該側壁表面。該製備方法還包括形成一內連接襯墊以及一內連接結構在該第一開孔中，其中該內連接結構與該導電圖案藉由該內連接襯墊而相互間隔設置。此外，該製備方法包括接合一半導體晶粒到該半導體基底，其中該半導體晶粒包括一導電墊，面對該內連接結構設置，且該導電墊電性連接到該導電圖案。
在本揭露之一些實施例中，該內連接結構與該第一鈍化層藉由該內連接襯墊而相互間隔設置，且該導電圖案的該上表面高於該內連接襯墊的一下表面。
在本揭露之一些實施例中，該半導體元件的製備方法還包括：在形成該第一鈍化層之前，形成一襯墊層覆蓋該半導體基底、該側壁間隙子以及該導電圖案，其中該襯墊層的一材料不同於該第一鈍化層的一材料。
在本揭露之一些實施例中，在形成該第一開孔的該步驟期間，部分移除該襯墊層。
在本揭露之一些實施例中，該內連接襯墊具有一突出部，夾置在該襯墊層與該導電圖案之間。
在本揭露之一些實施例中，該半導體元件的製備方法還包括：在形成該第一開孔之前，形成一第二鈍化層在該第一鈍化層上；以及在形成該第一開孔之前，移除該第二鈍化層的一部份以形成一第二開孔，其中該第二開孔的一寬度大於該第一開孔的一寬度。
在本揭露之一些實施例中，在該半導體晶粒接合到該半導體基底之前，該內連接襯墊的一上表面高於該第二鈍化層的一上表面。
依據本揭露的一些實施例，係提供一種半導體元件的實施例。該半導體元件包括一導電圖案、一內連接結構以及一半導體晶粒，該導電圖案位在一半導體基底上，該內連接結構位在該導電圖案上，該半導體晶粒接合到該半導體基底，以使一導電墊電性連接到位在該半導體基底上的該導電圖案。該半導體元件亦包括一內連接襯墊，位在該內連接結構與該導電圖案之間，其中該內連接襯墊圍繞該內連接結構設置。由於該內連接襯墊的該等外側壁表面之間的一最大距離大於該導電圖案的一寬度，所以增加該內連接結構與該半導體晶粒的該導電墊之間的接觸面積。這可造成該內連接結構與該導電墊之間的阻抗(resistance)對應減少。因此，可改善整體元件效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知 識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:半導體元件
101:半導體基底
103a:導電圖案
103b:導電圖案
105a’:側壁間隙子
105b’:側壁間隙子
107:襯墊層
107’:襯墊層
107’P:最高點
109:第一鈍化層
109’:第一鈍化層
111:第二鈍化層
111’:第二鈍化層
113:圖案化遮罩
120a:開孔
120b:開孔
130a:開孔
130b:開孔
140a:開孔
140a’:開孔
140b:開孔
140b’:開孔
151a:內連接襯墊層
151a’:內連接襯墊
151b:內連接襯墊層
151b’:內連接襯墊
153a:內連接填充層
153a’:內連接結構
153b:內連接填充層
153b’:內連接結構
201:半導體晶粒
203a:導電墊
203b:導電墊
205a:導電襯墊
205b:導電襯墊
BS:下表面
D:距離
P:突出部
SW1:內側壁表面
SW2:外側壁表面
SW3:側壁
SW4:側壁
TS1:上表面
TS2:上表面
TS3:上表面
W1:寬度
W2:寬度
W3:寬度
W4:寬度
10:製備方法
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1為依據本揭露一些實施例的一種半導體元件的剖視示意圖。
圖2為依據本揭露一些實施例的一種半導體元件之製備方法的流程圖。
圖3為依據本揭露一些實施例的一種半導體元件之製備方法中的一中間階段之剖視示意圖。
圖4為依據本揭露一些實施例的一種半導體元件之製備方法中的一中間階段之剖視示意圖。
圖5為依據本揭露一些實施例的一種半導體元件之製備方法中的一中間階段之剖視示意圖。
圖6為依據本揭露一些實施例的一種半導體元件之製備方法中的一中間階段之剖視示意圖。
圖7為依據本揭露一些實施例的一種半導體元件之製備方法中的一中間階段之剖視示意圖。
圖8為依據本揭露一些實施例的一種半導體元件之製備方法中的一中間階段之剖視示意圖。
圖9為依據本揭露一些實施例的一種半導體元件之製備方法中的一中間階段之剖視示意圖。
圖10為依據本揭露一些實施例的一種半導體元件之製備方法中的一中間階段之剖視示意圖。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
應理解，以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或裝 置的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。在附圖中，為簡化起見，可省略一些層/特徵。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1為依據本揭露一些實施例的一種半導體元件100的剖視示意圖。如圖1所示，依據一些實施例，半導體元件100包括導電圖案103a與103b、側壁間隙子105a’與105b’以及一襯墊層107’，而襯墊層107’位在一半導體基底101上。應當理解，半導體基底101可包括不同元件，而導電圖案103a與103b被用來將在半導體基底101中的該等元件電性連接到在接合在半導體基底101上的其他晶粒，例如一半導體晶粒201，其係將於後詳述。
再者，在一些實施例中，側壁間隙子105a’與105b’形成在導電圖案103a與103b的側壁SW3上，而襯墊層107’則覆蓋半導體基底101以及側壁間隙子105a’與105b’的側壁SW4。為了簡單明瞭，側壁SW3與 SW4僅標示在圖1的左半部。然而，圖1的右半部可具有類似於左半部的特徵。在一些實施例中，襯墊層107’與導電圖案103a與103b藉由側壁間隙子105a’與105b’而相互間隔設置。
再者，半導體元件100亦包括內連接襯墊151a’、151b’以及內連接結構153a’、153b’，而內連接結構153a’、153b’位在導電圖案103a、103b上。在一些實施例中，內連接結構153a’、153b’與導電圖案103a、103b藉由內連接襯墊151a’、151b’而相互間隔設置，且內連接襯墊151a’、151b’分別圍繞內連接結構153a’、153b’設置。
應當理解，內連接襯墊151a’具有多個內側壁表面SW1以及多個外側壁表面SW2，而導電圖案103a具有一寬度W1。依據一些實施例，內連接襯墊151a’的該等內側壁表面SW1直接接觸內連接結構153a’，且內連接襯墊151a’的該等外側壁表面SW2之間的一最大距離D大於導電圖案103的寬度W1。
在一些實施例中，內連接結構153a’具有一寬度W2，且寬度W2大於導電圖案103a的寬度W1。換言之，依據一些實施例，內連接結構153a’具有一錐形寬度，其係從其上部到其下部逐漸變細。為了簡單明瞭，側壁表面SW3與SW4、最大距離D以及寬度W1與W2僅標示在圖1的左半部。然而，圖1的右半部可具有類似於左半部的特徵。
此外，依據一些實施例，內連接襯墊151a’具有多個突出部P，直接接觸導電圖案103a的該等側壁表面SW3。在一些實施例中，該等突出部P直接接觸該等側壁105a’。再者，在一些實施例中，該等突出部P、導電圖案103a、半導體基底101以及襯墊層107’包圍側壁105a’設置。在一些實施例中，襯墊層107’的最頂點107’P高於該等突出部P的下表面 BS。
為了簡單明瞭，該等突出部P、最高點107’P以及下表面BS僅標示在圖1的左半部。然而，圖1的右半部可具有類似於左半部的特徵。
仍請參考圖1，依據一些實施例，半導體元件100包括一第一鈍化層109’以及一第二鈍化層111’，第一鈍化層109’位在襯墊層107’上，而第二鈍化層111’位在第一鈍化層109’上。在一些實施例中，第一鈍化層109’以及第二鈍化層111’圍繞內連接襯墊151a’、151b’以及內連接結構153a’、153b’設置。尤其是，在一些實施例中，第一鈍化層109’與第二鈍化層111’鄰接內連接襯墊151a’、151b’的側壁表面SW2設置。
應當理解，依據一些實施例，如圖1所示，內連接結構153a’、153b’以及內連接襯墊151a’、151b’從第二鈍化層111’突伸。更特別地是，內連接襯墊151b’的一上表面TS1高於第二鈍化層111’的一上表面TS2。為了簡單明瞭，上表面TS1與TS2僅標示在圖1的左半部。然而，圖1的右半部可具有類似於左半部的特徵。
半導體元件100還包括半導體晶粒201，係接合到半導體基底101。半導體晶粒201包括導電墊203a、203b以及導電襯墊205a、205b。在一些實施例中，導電墊203a、203b以及導電襯墊205a、205b嵌入在半導體晶粒201中，而導電墊203a、203b則與半導體晶粒201藉由導電襯墊205a、205b而相互間隔設置。
尤其是，半導體晶粒201接合到半導體基底101，而半導體基底101則具有導電墊203a、203b，且導電墊203a、203b面對內連接結構153a’、153b’設置。在一些實施例中，半導體晶粒201為一邏輯晶粒、一晶片上系統(SoC)晶粒、一記憶體(memory)晶粒，或其他可應用的晶粒。 半導體晶粒包括記憶體元件，例如靜態隨機存取記憶體(SRAM)元件、動態隨機存取記憶體(DRAM)元件、其他適合的元件或其組合。在一些實施例中，導電墊203a、203b用來將在半導體晶粒201中的該等元件經由內連接結構153a’與153b’、內連接襯墊151a’與151b’以及導電圖案103a與103b而電性連接到在半導體基底101中的該等元件。
圖2為依據本揭露一些實施例的一種半導體元件100之製備方法10的流程圖，而依據一些實施例，製備方法10包括步驟S11、S13、S15、S17、S19、S21以及S23。圖2的步驟S11到S23結合下列圖式進行詳細說明。
圖3到圖10為依據本揭露一些實施例的一種半導體元件100之製備方法10中的各中間階段之剖視示意圖。
如圖3所示，提供一半導體基底101。半導體基底101可為一積體電路(IC)晶片的一部份，其係包括各式各樣的被動與主動微電子元件，例如電阻器、電容器、電感器、二極體、p型場效電晶體(pFETs)、n型場效電晶體(nFETs)、金屬氧化半導體場效電晶體(MOSFETs)、互補式金屬氧化物半導體(CMOS)電晶體、雙極接面電晶體(BJTs)、橫向擴散金屬氧化物半導體(LDMOS)電晶體、高電壓電晶體、高頻電晶體、鰭式場效應電晶體(FinFETs)、其他適合的積體電路零件或其組合。
取決於積體電路製造階段，半導體基底101可包括不同的材料層(例如介電層、半導體層，及/或導電層)，其係經配置以形成積體電路特徵(例如摻雜區、絕緣特徵、閘極特徵、源極/汲極特徵、內連接特徵、其他特徵或其組合)。為了清楚起見，已經簡化半導體基底101。應當理解，可以增加額外的特徵在半導體基底101中，且以下所述的一些特徵將 會在其他實施例中被取代、改良或排除。
在一些實施例中，導電圖案103a、103b形成在半導體基底101上。個別的步驟係圖例在如圖2所示的製備方法10中的步驟S11。在一些實施例中，導電圖案103a、103b由銅(Cu)、銅合金、鋁(Al)、鋁合金、鎢(W)、鎢合金、鈦(ti)、鈦合金、鉭(Ta)、鉭合金或其組合所製。或者是，可使用其他可應用的導電材料。
在一些實施例中，導電圖案103a、103b係藉由一沉積製程以及一蝕刻製程所形成。沉積製程可為一化學氣相沉積(PVD)製程、一原子層沉積(ALD)製程、一旋轉塗佈(spin coating)製程、一噴濺(sputtering)製程，或其他可應用的製程。蝕刻製程可包括一乾蝕刻製程或一濕蝕刻製程，並可藉由使用一圖案化遮罩當作一蝕刻遮罩來執行。
再者，依據一些實施例，該等側壁間隙子105a形成在導電圖案103a的該等側壁表面SW3上，而該等側壁間隙子105b形成在導電圖案103b的該等側壁表面SW3上。個別的步驟係圖例在如圖2所示的製備方法10中的步驟S13。在所述的實施例中，該等側壁間隙子105a與105b由氮化矽所製。在一些實施例中，該等側壁間隙子105a、105b由氧化矽、氮氧化矽、其他可應用的介電材料或其組合所製。
在一些實施例中，該等側壁間隙子105a、105b藉由一沉積製程以及一蝕刻製程所形成。舉例來說，一側壁間隙子材料(圖未示)保形地沉積在半導體基底101、導電圖案103a與103b的該等側壁表面SW3以及該等上表面TS3上，然後，藉由一非等向性蝕刻製程部分移除側壁間隙子材料，其係在所有位置垂直地移除類似數量的側壁間隙子層，沿著導電圖案103a、103b的側壁表面SW3而餘留該等側壁間隙子105a、105b。在一 些實施例中，蝕刻製程包括一乾蝕刻製程、一濕蝕刻製程或其組合。
仍請參考圖3，依據一些實施例，形成一襯墊層107覆蓋半導體基底101、該等側壁間隙子105a與105b的該側壁表面SW4以及導電圖案103a與103b的上表面TS3。個別的步驟係圖例在如圖2所示的製備方法10中的步驟S15。在一些實施例中，襯墊層107與該等側壁間隙子105a、105b由相同材料所製。
在所述的實施例中，襯墊層107由氮化矽所製。在一些其他實施例中，襯墊層107由氧化矽、氮氧化矽、其他可應用的介電材料或其組合所製。再者，襯墊層107藉由一沉積製程所形成，例如CVD、PVD、ALD、旋轉塗佈或其他可應用的製程。
接著，依據一些實施例，如圖4所示，一第一鈍化層109形成在襯墊層107上，而一第二鈍化層111形成在第一鈍化層109上。個別的步驟係圖例在如圖2所示的製備方法10中的步驟S17。在一些實施例中，第一鈍化層109與第二鈍化層111由不同材料所製。再者，在一些實施例中，第二鈍化層111、襯墊層107以及該等側壁間隙子105a、105b由相同材料所製。
在所述的實施例中，第一鈍化層109由氧化矽所製，而第二鈍化層111由氮化矽所製。在一些其他實施例中，第一鈍化層109與第二鈍化層111由氧化矽、氮化矽、氮氧化矽、碳氧化矽(silicon oxycarbide)、碳氮化矽(silicon carbonitride)、碳氧化矽(silicon oxide carbonitride)、其他可應用的介電材料或其組合所製。
此外，第一鈍化層109與第二鈍化層111藉由一沉積製程所形成。沉積製程可為CVD、PVD、ALD、旋轉塗佈，或其他可應用的沉 積製程。在一些實施例中，第一鈍化層109與第二鈍化層111各自獨立形成。
接著，依據一些實施例，如圖5所示，一圖案化遮罩113形成在第二鈍化層111上，其中圖案化遮罩113具有開孔120a與120b。應當理解，開孔120a、120b分別與導電圖案103a、103b重疊，以使開孔120a、120b可被用來形成多個開孔，該多個開孔在接下來的製程中暴露導電圖案103a、103b。
在一些實施例中，圖案化遮罩113為一圖案化光阻層。再者，在一些實施例中，圖案化遮罩113藉由一沉積製程以及一圖案化製程所形成。用於形成圖案化遮罩113的沉積製程可為CVD、高密度電漿CVD(HDPCVD)、旋轉塗佈、噴濺或其他可應用的製程。用於形成圖案化遮罩113的圖案化製程可包括光阻塗佈(例如旋轉塗佈)、軟烤(soft baking)、光罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如：硬烤)。蝕刻製程可包括一乾蝕刻製程或一濕蝕刻製程。
依據一些實施例，如圖6所示，在形成圖案化遮罩113之後，使用圖案化遮罩113當作一蝕刻遮罩並藉由一蝕刻製程部分移除第二鈍化層111，以使開孔130a、130b形成在餘留的第二鈍化層111’中。用於形成開孔130a、130b的蝕刻製程可為一乾蝕刻製程、一濕蝕刻製程或其組合。應當理解，第一鈍化層109藉由餘留之第二鈍化層111’的開孔130a、130b而暴露。
接下來，依據一些實施例，如圖7所示，第一鈍化層109經由第二鈍化層111’的開孔130a、130b而部分移除，以使開孔140a、140b形成在餘留的第一鈍化層109’中。用於形成開孔140a、140b的蝕刻製程 可為一乾蝕刻製程、一濕蝕刻製程或其組合。應當理解，襯墊層107藉由餘留之第一鈍化層109’的開孔140a、140b而暴露。
接下來，依據一些實施例，如圖8所示，襯墊層107與該等側壁間隙子105a、105b經由第一鈍化層109’的開孔140a、140b而部分移除，以便獲得加深的開孔140a’、140b’。個別的步驟係圖例在如圖2所示的製備方法10中的步驟S19。用於形成加深的開孔140a’、140b’的蝕刻製程可為一乾蝕刻製程、一濕蝕刻製程或其組合。
應當理解，依據一些實施例，導電圖案103a、103b的上表面TS3與側壁表面SW3藉由開孔140a’、140b’而暴露。在一些實施例中，開孔120a、130a、140a’構成一錐形(tapered)開孔結構，其係從上部到下部漸細。類似地，開孔120b、130b、140b’構成一錐形開孔結構，其係從上部到下部漸細。
尤其是，開孔130a、130b具有一寬度W3，而開孔140a’、140b’具有一寬度W4。寬度W3位在開孔130a的中間部位，而寬度W4位在開孔140a’的中間部位。在一些實施例中，寬度W3大於寬度W4。在導電圖案103a、103b藉由開孔140a’、140b’而暴露之後，則獲得蝕刻的側壁間隙子105a’、105b’以及蝕刻的襯墊層107’。
接著，依據一些實施例，如圖9所示，一內連接襯墊層151a以及一內連接填充層153a沉積進入開孔120a、130a、140a’，而一內連接襯墊層151b以及一內連接填充層153b沉積進入開孔120b、130b、140b’。在一些實施例中，內連接填充層153a、153b與導電圖案103a、103b藉由內連接襯墊層151a、151b而相互間隔設置，且內連接襯墊層151a、151b圍繞內連接填充層153a、153b設置。
應當理解，依據一些實施例，內連接襯墊層151a、151b具有突出部P，其係直接接觸導電圖案103a、103b的側壁SW3(請參視圖9)。再者，依據一些實施例，該等突出部P夾置在襯墊層107’與導電圖案103a、103b之間。
在一些實施例中，內連接襯墊層151a與151b由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鎢化鈷(CoW)或其他可應用的材料所製，而內連接襯墊層151a與151b由電鍍、CVD、PVD、ALD或其他可應用的製程所形成。
在一些實施例中，內連接襯墊層153a與153b由銅(Cu)、鎢(W)、鈷(Co)、鈦(Ti)、鋁(Al)、鉭(Ta)或其他可應用的材料所製，而內連接襯墊層153a與153b由電鍍、CVD、PVD、ALD或其他可應用的製程所形成。
依據一些實施例，如圖10所示，在開孔120a、120b、130a、130b、140a’、140b’被內連接襯墊層151a、151b以及內連接填充層153a、153b所充填之後，一平坦化製程執行在如圖9的結構上，以移除圖案化遮罩113並形成內連接襯墊151a’、151b’以及內連接結構153a’、153b’。個別的步驟係圖例在如圖2所示的製備方法10中的步驟S21。平坦化製程可為一化學機械研磨(CMP)製程。
應當理解，依據一些實施例，在平坦化製程之後，內連接結構153a’、153b’的上表面大致地與內連接襯墊151a’、151b’的上表面TS1共面。在本揭露的內容中，術語「大致地(substantially)」是指較佳者為至少90%，更佳者為95%，再更佳者為98%，而最佳者為99%。
在一些實施例中，在平坦化製程之後，內連接襯墊151a’、 151b’的上表面TS1高於第二鈍化層111’的上表面TS2。再者，在一些實施例中，導電圖案103a、103b的上表面TS3高於內連接襯墊151a’、151b’的下表面BS。
接下來，依據一些實施例，如圖1所示，半導體晶粒201接合到半導體基底101，而半導體基底101具有導電圖案203a、203b，且導電圖案203a、203b面對內連接結構153a’、153b’設置。個別的步驟係圖例在如圖2所示的製備方法10中的步驟S23。
在一些實施例中，導電墊203a、203b直接接觸內連接結構153a’、153b’。在一些實施例中，導電墊203a、203b直接接觸內連接襯墊151a’、151b’以及內連接結構153a’、153b’。在半導體晶粒201接合到半導體基底101之後，即獲得半導體元件100。此外，由於內連接襯墊151a’、151b’的上表面TS1(或是內連接結構153a’、153b’的上表面)高於第二鈍化層111’的上表面TS2，一電子通路可藉由導電零件(例如導電墊203a與203b、導電襯墊205a與205b、內連接結構153a’與153b’以及內連接襯墊151a’與151’)在多個介電零件(例如第二鈍化層111’與半導體晶粒201的介電部分)之間的接觸之前先接觸而形成。
如上所述，導電墊203a、203b用於將在半導體晶粒201中的多個元件電性連接到與半導體晶粒201接合的其他半導體結構。導電墊203a、203b可由鎢、鈷、鈦、鋁、銅、鉭、鉑(Pt)、鉬(Mo)、銀(Ag)、錳(Mn)、鋯(Zr)、釕(Ru)或其他可應用的導電材料所製，而導電襯墊205a、205b可由鉭、氮化鉭、鈦、氮化鈦、鎢化鈷或其他可應用的材料所製。
依據本揭露的一些實施例，係提供一種半導體元件100及其製備方法的實施例。半導體元件100包括導電圖案103a與103b、內連接結 構153a’與153b’以及一半導體晶粒201，導電圖案103a與103b位在半導體基底101上，內連接結構153a’與153b’位在導電圖案103a與103b上，半導體晶粒201接合到半導體基底101，以使半導體晶粒201的導電墊203a與203b電性連接到位在半導體基底101上的導電圖案103a與103b。半導體元件100亦包括內連接襯墊151a’與151b’，位在內連接結構153a’與153b’與導電圖案103a與103b之間，其中內連接襯墊151a’與151b’圍繞內連接結構153a’與153b’設置。
由於內連接襯墊151a’或151b’的該等外側壁表面SW2之間的最大距離D大於導電圖案103a或103b的寬度W1，所以內連接結構153a’、153b’與半導體晶粒201的導電墊203a、203b之間的接觸面積大於當導電圖案103a、103b直接接觸導電墊203a、203b且沒有形成內連接結構153a’、153b’以及內連接襯墊151a’、151b’時的接觸面積。如此較大的接觸面積可造成內連接結構153a’、153b’與導電墊203a、203b之間的阻抗(resistance)對應減少。因此，可改善整體元件效能。
再者，內連接結構153a’、153b’與內連接襯墊151a’、151b’為錐形結構，其係從上部到下部漸細。因此，可降低或排除在內連接結構153a’、153b’以及內連接襯墊151a’、151b’中的頸縮效應(necking effect)以及可輕易地藉由充填該等開孔所形成之未預期的孔隙(voids)，且可改善整體元件效能。
再者，由於內連接襯墊151a’與151b’具有突出部P，其係直接接觸導電圖案103a與103b的側壁表面SW3，所以內連接襯墊151a’、151b’與導電圖案103a、103b之間的接觸面積大於當內連接襯墊151a’、151b’僅接觸導電圖案103a、103b之上表面TS3時的接觸面積，而如此的 較大接觸面積降低內連接襯墊151a’、151b’與導電圖案103a、103b之間的阻抗(resistance)。因此，可改善整體元件效能。
在本揭露之一實施例中，提供一種半導體元件。該半導體元件包括一導電圖案，設置在一半導體基底上；以及一內連接結構，設置在該導電圖案上。該半導體元件亦包括一內連接襯墊，設置在該內連接結構與該導電圖案之間，並圍繞該內連接結構設置。該內連接襯墊的多個內側壁表面直接接觸該內連接結構，且該內連接襯墊的多個外側壁表面之間的一最大距離大於該導電圖案的一寬度。該半導體元件還包括一半導體晶粒，接合到該半導體基底。該半導體晶粒包括一導電墊，面對該內連接結構設置，且該導電墊電性連接到該導電圖案。
在本揭露之另一實施例中，提供一種半導體元件。該半導體元件包括一導電圖案，設置在一半導體基底上；以及一內連接結構，設置在該導電圖案上。該半導體元件亦包括一內連接襯墊，設置在該內連接結構與該導電圖案之間，並圍繞該內連接結構設置。該內連接襯墊具有一突出部，直接接觸該導電圖案的一側壁表面。該半導體元件還包括一半導體晶粒，接合到該半導體基底。該半導體晶粒包括一導電墊，且該導電墊透過該內連接結構與該內接襯墊而電性連接到該導電圖案。
在本揭露之另一實施例中，提供一種半導體元件的製備方法。該半導體元件的製備方法的步驟包括形成一導電圖案在一半導體基底上；以及形成一側壁間隙子在該導電圖案的一側壁表面上。該製備方法亦包括形成一第一鈍化層覆蓋該導電圖案與該側壁間隙子；以及移除該第一鈍化層的一部份以及該側壁間隙子的一部份，以便藉由一第一開孔暴露該導電圖案的一上表面以及該側壁表面。該製備方法還包括形成一內連接襯 墊以及一內連接結構在該第一開孔中，其中該內連接結構與該導電圖案藉由該內連接襯墊而相互間隔設置。此外，該製備方法包括接合一半導體晶粒到該半導體基底，其中該半導體晶粒包括一導電墊，面對該內連接結構設置，且該導電墊電性連接到該導電圖案。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:半導體元件 101:半導體基底 103a:導電圖案 103b:導電圖案 105a’:側壁間隙子 105b’:側壁間隙子 107’:襯墊層 107’P:最高點 109’:第一鈍化層 111’:第二鈍化層 151a’:內連接襯墊 151b’:內連接襯墊 153a’:內連接結構 153b’:內連接結構 201:半導體晶粒 203a:導電墊 203b:導電墊 205a:導電襯墊 205b:導電襯墊 BS:下表面 D:距離 P:突出部 SW1:內側壁表面 SW2:外側壁表面 SW3:側壁 SW4:側壁 TS1:上表面 TS2:上表面 W1:寬度 W2:寬度

Claims (19)

  1. 一種半導體元件，包括：一導電圖案，設置在一半導體基底上；一內連接結構，設置在該導電圖案上；一內連接襯墊，設置在該內連接結構與該導電圖案之間，並圍繞該內連接結構設置，其中該內連接襯墊的多個內側壁表面直接接觸該內連接結構，且該內連接襯墊的多個外側壁表面之間的一最大距離大於該導電圖案的一寬度；以及一半導體晶粒，接合到該半導體基底，其中該半導體晶粒包括一導電墊，面對該內連接結構設置，其中該導電墊電性連接到該導電圖案；其中該內連接襯墊具有一突出部，直接接觸該導電圖案的一側壁表面。
  2. 如請求項1所述之半導體元件，其中該內連接結構的一寬度大於該導電圖案的該寬度。
  3. 如請求項1所述之半導體元件，還包括：一側壁間隙子，設置在該導電圖案的該側壁表面上，其中該內連接襯墊的該突出部直接接觸該側壁間隙子。
  4. 如請求項3所述之半導體元件，還包括： 一襯墊層，覆蓋該半導體基底以及該側壁間隙子的一側壁表面，其中該襯墊層的一材料相同於該側壁間隙子的一材料。
  5. 如請求項4所述之半導體元件，還包括：一第一鈍化層，設置在該襯墊層上，並圍繞該內連接襯墊設置；以及一第二鈍化層，設置在該第一鈍化層上，並圍繞該內連接襯墊設置，其中該內連接結構與該內連接襯墊從該第二鈍化層突伸。
  6. 如請求項5所述之半導體元件，其中該第一鈍化層由氧化矽所製，而該第二鈍化層、該襯墊層以及該側壁間隙子則由氮化矽所製。
  7. 一種半導體元件，包括：一導電圖案，設置在一半導體基底上；一內連接結構，設置在該導電圖案上；一內連接襯墊，設置在該內連接結構與該導電圖案之間，並圍繞該內連接結構設置，其中該內連接襯墊具有一突出部，直接接觸該導電圖案的一側壁表面；以及一半導體晶粒，接合到該半導體基底，其中該半導體晶粒包括一導電墊，且該導電墊透過該內連接結構與該內接襯墊而電性連接到該導電圖案。
  8. 如請求項7所述之半導體元件，還包括： 一側壁間隙子，設置在該導電圖案的該側壁表面上；以及一襯墊層，覆蓋該半導體基底與該側壁間隙子，其中該內連接襯墊的該突出部、該導電圖案、該半導體基底以及該襯墊層包圍該側壁間隙子。
  9. 如請求項8所述之半導體元件，其中該襯墊層的一最頂點高於該內連接襯墊之該突出部的一下表面。
  10. 如請求項8所述之半導體元件，還包括：一第一鈍化層，設置在該襯墊層上；以及一第二鈍化層，設置在該第一鈍化層上，其中該第一鈍化層與該第二鈍化層由不同材料所製；以及其中該第一鈍化層與該第二鈍化層鄰接該內連接襯墊的一側壁表面，且該內連接襯墊的一上表面高於該第二鈍化層的一上表面。
  11. 如請求項7所述之半導體元件，其中該內連接結構具有一錐形寬度，其係從一上部到一下部逐漸變細。
  12. 如請求項7所述之半導體元件，其中該導電墊直接接觸該內連接結構與該內連接襯墊。
  13. 一種半導體元件的製備方法，包括：形成一導電圖案在一半導體基底上； 形成一側壁間隙子在該導電圖案的一側壁表面上；形成一第一鈍化層覆蓋該導電圖案與該側壁間隙子；移除該第一鈍化層的一部份以及該側壁間隙子的一部份，以便藉由一第一開孔暴露該導電圖案的一上表面以及該側壁表面；形成一內連接襯墊以及一內連接結構在該第一開孔中，其中該內連接結構與該導電圖案藉由該內連接襯墊而相互間隔設置；以及接合一半導體晶粒到該半導體基底，其中該半導體晶粒包括一導電墊，面對該內連接結構設置，且該導電墊電性連接到該導電圖案。
  14. 如請求項13所述之半導體元件的製備方法，其中該內連接結構與該第一鈍化層藉由該內連接襯墊而相互間隔設置，且該導電圖案的該上表面高於該內連接襯墊的一下表面。
  15. 如請求項13所述之半導體元件的製備方法，還包括：在形成該第一鈍化層之前，形成一襯墊層覆蓋該半導體基底、該側壁間隙子以及該導電圖案，其中該襯墊層的一材料不同於該第一鈍化層的一材料。
  16. 如請求項14所述之半導體元件的製備方法，其中在形成該第一開孔的該步驟期間，部分移除該襯墊層。
  17. 如請求項15所述之半導體元件的製備方法，其中該內連接襯墊具有 一突出部，夾置在該襯墊層與該導電圖案之間。
  18. 如請求項13所述之半導體元件的製備方法，還包括：在形成該第一開孔之前，形成一第二鈍化層在該第一鈍化層上；以及在形成該第一開孔之前，移除該第二鈍化層的一部份以形成一第二開孔，其中該第二開孔的一寬度大於該第一開孔的一寬度。
  19. 如請求項18所述之半導體元件的製備方法，其中在該半導體晶粒接合到該半導體基底之前，該內連接襯墊的一上表面高於該第二鈍化層的一上表面。
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