TWI778899B - 封裝結構以及半導體製造方法 - Google Patents

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Abstract

一種封裝結構包括第一導線架、第二導線架、第三導線架、第一載板、增強型電晶體、空乏型III-V族電晶體以及二極體。第一載板放置於第一導線架上，且與第一導線架電性隔離。增強型電晶體放置於第一載板上，包括耦接至第二導線架之第一閘極端、耦接至第一導線架之第一源極端以及耦接至第一載板之第一汲極端。空乏型III-V族電晶體放置於第一導線架，包括耦接至第一導線架之第二閘極端、耦接至第一載板之第二源極端以及耦接至第三導線架之第二汲極端。二極體包括耦接至第一導線架之陽極端以及耦接至第二源極端之陰極端。

Description

封裝結構以及半導體製造方法
本發明係有關於一種封裝結構以及半導體製造方法，特別係有關於一種將增強型電晶體以及空乏型III-V族電晶體串疊在一起之封裝結構以及整合空乏型III-V族電晶體與二極體之半導體製造方法。
III-V族電晶體，例如氮化鎵場效電晶體（GaN FET），由於其高效率的特性以及適合高電壓操作，常常使用於高功率和高性能之電路應用。此外， III-V族電晶體往往會與其他電晶體（如，矽場效電晶體）組合而產生高性能的開關裝置，例如串疊（cascoded）開關。
一般的封裝設計可以將離散的元件並排放置於相同的支撐表面上，如放置於導線架（lead frame）上之覆銅陶瓷載板（Direct Bonding Copper，DBC）或陶瓷基板。然而，僅僅將離散元件並排放置於支撐表面上往往會帶來許多不可預期之非理想效應，因此有必要針對不可預期之非理想效應進行排除，以提高開關裝置之效能。
本發明提出封裝結構以及功率電晶體，以有效率且具有成本效益的方式整合III-V族電晶體與其他場效電晶體，並且利用二極體排除當功率電晶體不導通時累積於III-V族電晶體之源極端之電荷，進而保護III-V族電晶體免於因III-V族電晶體之源極端累積電荷而造成損壞。本發明更提出半導體裝置之製造方法，用以將III-V族電晶體以及二極體整合在一起，以進一步降低成本以及減少所需元件數。
有鑑於此，本發明提出一種封裝結構，包括一第一導線架、一第二導線架、一第三導線架、一第一載板、一增強型電晶體、一空乏型III-V族電晶體以及一二極體。上述第一載板放置於上述第一導線架上，且與上述第一導線架電性隔離。上述增強型電晶體放置於上述第一載板上，包括耦接至上述第二導線架之一第一閘極端、耦接至上述第一導線架之一第一源極端以及耦接至上述第一載板之一第一汲極端。上述空乏型III-V族電晶體放置於上述第一導線架，包括耦接至上述第一導線架之一第二閘極端、耦接至上述第一載板之一第二源極端以及耦接至上述第三導線架之一第二汲極端。上述二極體包括耦接至上述第一導線架之一陽極端以及耦接至上述第二源極端之一陰極端。
根據本發明之一實施例，上述空乏型III-V族電晶體更包括一基體端，其中上述基體端係與上述第一導線架相互接觸，其中上述增強型電晶體係為一垂直式電晶體，其中上述第一汲極端係透過一鍍金屬而與上述第一載板相互接觸。
根據本發明之一實施例，上述增強型電晶體以及上述空乏型III-V族電晶體係串疊連接而為一功率電晶體，其中上述功率電晶體包括一功率閘極端、一功率源極端以及一功率汲極端，其中上述第一導線架係耦接至上述功率源極端，上述第二導線架係耦接至上述功率閘極端，上述第三導線架係耦接至上述功率汲極端。
根據本發明之一實施例，上述二極體之崩潰電壓係大於上述空乏型III-V族電晶體之導通臨限電壓的1.5倍，且小於上述空乏型III-V族電晶體具有不小於十年壽命之閘極電壓。
根據本發明之一實施例，上述二極體係放置於上述第一導線架上。
根據本發明之另一實施例，上述二極體係放置於上述第一載板上。
根據本發明之一實施例，上述二極體係內嵌於空乏型III-V族電晶體中。
本發明更提出一種半導體裝置製造方法，包括提供一基板，其中上述基板具有一第一導電型；形成一第一III-V族化合物層於該基板上；形成一第二III-V族化合物層於上述第一III-V族化合物層上，使得一載子通道形成於該第一III-V族化合物層與上述第二III-V族化合物層之間的一界面上；於上述第一III-V族化合物層以及上述第二III-V族化合物層形成一開口，並暴露出基板之一頂面；於上述開口下方之上述基板中形成一摻雜區，其中上述摻雜區具有一第二導電型；形成一閘極結構於上述第二III-V族化合物層之上；以及形成一源極區及一汲極區於該閘極結構的相對兩側，其中上述載子通道延伸於上述源極區以及上述汲極區之間，上述源極區係位於上述開口以及上述汲極區之間。
根據本發明之一實施例，上述半導體製造方法更包括形成一內連結構，使得上述摻雜區以及上述源極區相互電性耦接。
根據本發明之一實施例，上述第一III-V族化合物層具有一厚度，上述開口具有一寬度，其中上述寬度係為上述厚度之五至十倍。
根據本發明之一實施例，上述摻雜區以及上述基板係形成一二極體，上述閘極結構、上述源極區以及上述汲極區係形成一空乏型III-V族電晶體，其中上述二極體之崩潰電壓係大於上述空乏型III-V族電晶體之導通臨限電壓的1.5倍。
根據本發明之一實施例，上述二極體之崩潰電壓係小於上述空乏型III-V族電晶體具有不小於十年壽命之閘極電壓。
以下說明為本發明的實施例。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範圍當以申請專利範圍所界定者為準。
以下針對本揭露一些實施例之元件基底、半導體裝置及半導體裝置之製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。
能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。
除非另外定義，在此使用的全部用語（包括技術及科學用語）具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。
在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。
第1A圖係顯示根據本發明之一實施例所述之封裝結構之上視圖，第1B圖係顯示根據本發明之一實施例所述之封裝結構之剖面圖。如第1A所示，封裝結構100包括第一導線架111、第二導線架112、第三導線架113、第一載板121、增強型電晶體131以及空乏型III-V族電晶體132。根據本發明之一實施例，第一導線架111、第二導線架112、第三導線架113用以將增強型電晶體131以及空乏型III-V族電晶體132之電極耦接至封裝結構100外之外部電路。
如第1A圖所示，第一載板121以及第二載板122皆放置於第一導線架111之上，並且第一載板121以及第二載板122相互隔離。根據本發明之一實施例，第一載板121以及第二載板122係為覆銅陶瓷載板（Direct Bonding Copper，DBC）。
如第1B圖所示，第一載板121包括第一金屬層121A以及第一絕緣層121B，第二載板122包括第二金屬層122A以及第二絕緣層122B。由於第一金屬層121A以及第二金屬層122A分別透過第一絕緣層121B以及第二絕緣層122B而與第一導線架111接觸，因此第一金屬層121A、第二金屬層122A以及第一導線架111之間係為相互電性隔離。
如第1A圖所示，增強型電晶體131係放置於第一載板121之上，空乏型III-V族電晶體132係放置於第二載板122之上。如第1B圖所示，增強型電晶體131係與第一金屬層121A相互接觸，空乏型III-V族電晶體132係與第二金屬層122A相互接觸。
根據本發明之一實施例，增強型電晶體131以及空乏型III-V族電晶體132係透過鍍金屬，而分別與第一金屬層121A以及第二金屬層122A相互接觸，並且分別固定於第一載板121以及第二載板122之上。由於第一金屬層121A以及第二金屬層122A相互電性隔離，因此增強型電晶體131以及空乏型III-V族電晶體132亦相互電性隔離。
如第1A圖所示，增強型電晶體131包括第一閘極端G1、第一源極端S1以及第一汲極端D1。第一閘極端G1係耦接至第二導線架112，第一源極端S1係耦接至第一導線架111，第一汲極端D1係耦接至第一載板121。根據本發明之一實施例，第一閘極端G1以及第一源極端S1係透過接合導線（bonding wire），分別電性耦接至第二導線架112以及第一導線架111。根據本發明之一實施例，增強型電晶體131係為垂直式電晶體，因此增強型電晶體131之第一汲極端D1係與第一載板121之第一金屬層121A相互接觸。根據本發明之一實施例，增強型電晶體131係為N型電晶體。
如第1A圖所示，空乏型III-V族電晶體132包括第二閘極端G2、第二源極端S2以及第二汲極端D2。第二閘極端G2係耦接至第一導線架111，第二源極端S2係耦接至第一載板121，第二汲極端D2係耦接至第三導線架113。如第1B圖所示，第二源極端S2係耦接至第一金屬層121A，使得第二源極端S2以及第一汲極端D1相互電性耦接。根據本發明之一實施例，第二閘極端G2、第二源極端S2以及第二汲極端D2係透過接合導線，分別電性耦接至第一導線架111、第一載板121以及第三導線架113。根據本發明之一實施例，空乏型III-V族電晶體132係為常開型氮化鎵電晶體。
第2圖係顯示根據本發明之一實施例所述之功率電晶體之電路圖。如第2圖所示，功率電晶體200係顯示第1A、1B圖之增強型電晶體131以及空乏型III-V族電晶體132之間的連接關係，其中功率電晶體200係由增強型電晶體131以及空乏型III-V族電晶體132所組成之開關元件，包括功率閘極端G、功率源極端S以及功率汲極端D。將第1A圖與第2圖相互比對，第一導線架111係對應至功率電晶體200之功率源極端S，第二導線架112係對應至功率電晶體200之功率閘極端G，第三導線架113係對應至功率電晶體200之功率汲極端D。
如第2圖所示，空乏型III-V族電晶體132更包括基體端B，其中基體端B係為浮接狀態。如第1A、1B圖所示，基體端B係位於空乏型III-V族電晶體132之背面而與第二載板122之第二金屬層122B相互接觸，並且第二金屬層122B係為浮接狀態，故基體端B亦為浮接狀態。
根據本發明之許多實施例，由於實際上發現當空乏型III-V族電晶體132之基體端B為浮接狀態且功率電晶體200係為不導通（即，功率閘極端G至功率源極端S之跨壓係為0V）時，累積在第二源極端S2（亦即，第一汲極端D1）電荷無法透過增強型電晶體131之通道放電至功率源極端S而發生第二源極端S2（亦即，第一汲極端D1）電壓升高的現象，進而造成空乏型III-V族電晶體132之閘極介電層產生損傷。
第3A圖係顯示根據本發明之一實施例所述之封裝結構之上視圖。第3B圖係顯示根據本發明之一實施例所述之封裝結構之剖面圖。將第3A圖與第1A圖相比，封裝結構300相較於封裝結構100省略了第二載板122，更包括了二極體133。如第3B圖所示，空乏型III-V族電晶體132係放置於第一導線架111之上。根據本發明之一實施例，空乏型III-V族電晶體132係透過鍍金屬而與第一導線架111黏合，並且基體端B係透過鍍金屬而與第一導線架111相互接觸。
如第3A圖所示，二極體133包括陽極端NA以及陰極端NC，其中陽極端NA係耦接至第一導線架111，陰極端NC係耦接至第一載板121。如第1B圖所示，二極體133係耦接於第一汲極端D1(或第二源極端S2)以及第一導線架111之間。根據本發明之一實施例，由於空乏型III-V族電晶體132之基體端B係與第一導線架111相互接觸，因此二極體133係耦接於空乏型III-V族電晶體132之第二源極端S2以及基體端B之間。根據本發明之一實施例，二極體133係為外部元件，且放置於第一導線架111之上。根據本發明之另一實施例，二極體133係放置於第一載板121之上。根據本發明之另一實施例，二極體133係與空乏型III-V族電晶體132整合在一起，下文中將詳細描述如何將空乏型III-V族電晶體132以及二極體133整合在一起。
第4圖係顯示根據本發明之一實施例所述之功率電晶體之電路圖。如第4圖所示，功率電晶體400係顯示第3A、3B圖之增強型電晶體131、空乏型III-V族電晶體132以及二極體133之間的連接關係，其中功率電晶體400係由增強型電晶體131、空乏型III-V族電晶體132以及二極體133所組成之開關元件，包括功率閘極端G、功率源極端S以及功率汲極端D。將第3A圖與第4圖相互比對，第一導線架111係對應至功率電晶體400之功率源極端S，第二導線架112係對應至功率電晶體400之功率閘極端G，第三導線架113係對應至功率電晶體400之功率汲極端D。
如第4圖所示，空乏型III-V族電晶體132之基體端B係電性耦接至增強型電晶體131之第一源極端S1以及二極體133之陽極端NA，亦即基體端B、第一源極端S1以及陽極端NA皆電性耦接至功率電晶體400之功率源極端S。如第3A、3B圖所示，基體端B係位於空乏型III-V族電晶體132之背面，透過鍍金屬而與第一導線架111相互接觸。
當功率電晶體400不導通（即，功率閘極端G至功率源極端S之跨壓係為0V）時，累積在第二源極端S2（亦即，第一汲極端D1）電荷可以透過逆偏之二極體133而將多餘的電荷排除至功率源極端S，進而降低第二源極端S2（亦即，第一汲極端D1）之電壓而延長空乏型III-V族電晶體132之壽命。此外，封裝結構300相較於第1圖之封裝結構100，更可省下第一載板122之成本。
根據本發明之一實施例，二極體133之崩潰電壓係大於空乏型III-V族電晶體132之導通臨限電壓的1.5倍，且小於空乏型III-V族電晶體132之時依性介電崩潰（time-dependent dielectric breakdown，TDDB）具有不小於十年壽命之閘極電壓。根據本發明之其他實施例，二極體133可為其他用以排除多餘電荷之常閉元件，如靜電保護元件等。
第5A-5E圖係顯示根據本發明之一實施例所述之半導體製造方法之流程圖。如第5A圖所示，半導體裝置500包括基板510，其中半導體裝置500係形成於基板510之上，且基板510係為具有第一導電型之矽基板。根據本發明之一實施例，第一導電型係為P型。
如第5A圖所示，半導體裝置500更包括第一III-V族化合物層520以及第二III-V族化合物層530，其中第一III-V族化合物層520形成於基板510上，而第二III-V族化合物層530再形成於第一III-V族化合物層520上。根據本發明之一實施例，第一III-V族化合物層520及第二III-V族化合物層530是具有不同能帶隙（band gap）的材料層。根據本發明之一實施例，第一III-V族化合物層520及第二III-V族化合物層530是由週期表上第III-V族的元素所形成的化合物所構成，然而，第一III-V族化合物層520及第二III-V族化合物層530彼此在組成上是不同的。
根據本發明之一實施例，第一III-V族化合物層520包含GaN層，第二III-V族化合物層530包含Al xGa 1-xN層，其中0＜x＜1。第一III-V族化合物層520與第二III-V族化合物層530彼此直接接觸。由於第一III-V族化合物層520及第二III-V族化合物層530具有不同能帶隙（band gap），因此在第一III-V族化合物層520及第二III-V族化合物層530的界面形成一異質接面（heterojunction）。
第一III-V族化合物層520與第二III-V族化合物層530之間的能帶差異（band gap discontinuity）與壓電效應（piezo-electric effect）在第一III-V族化合物層520與第二III-V族化合物層530之間的界面附近產生具有高移動傳導電子的載子通道（圖中並未顯示），此載子通道稱為二維電子氣（two-dimensional electron gas，2-DEG），其形成載子通道於第一III-V族化合物層520與第二III-V族化合物層530的界面上。
如5B圖所示，於第一III-V族化合物層520以及第二III-V族化合物層530形成開口OP，並暴露出基板510之頂面S。根據本發明之一實施例，開口OP具有寬度W，第一III-V族化合物層520具有厚度Y，其中寬度W係大於厚度Y的十倍。根據本發明之一實施例，可利用圖案化製程於第一III-V族化合物層520以及第二III-V族化合物層530形成開口OP而暴露出機板510之頂面S，圖案化製程例如合適之微影（photolithography）製程及蝕刻製程。
在一些實施例中，微影製程包括光阻（photoresist）塗佈（例如：自旋塗佈（spin-on coating））、軟烤、光罩對準、曝光、曝後烤、顯影光阻、沖洗（rinsing）、乾燥（例如：硬烤）。在其他實施例中，微影製程可藉由其他適當的方法來執行或取代，例如無光罩微影（maskless photolithography）、電子束寫入（electron- beam writing）、以及離子（ion-beam writing）束寫入。在一些實施例中，蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應式離子蝕刻（reactive ion etching，RIE）、及/或其他合適之製程。
如第5C圖所示，半導體裝置500更包括摻雜區540。摻雜區540係形成於開口OP下方之基板510中，其中摻雜區540具有第二導電型。摻雜區540形成方法可藉由離子佈植（implantation）製程，離子佈植製程可佈植具有第二導電型之雜質至開口OP下方之基板510中，以形成摻雜區540。根據本發明之一實施例，第二導電型係為N型。
如5D圖所示，半導體裝置500更包括閘極結構550、源極區560以及汲極區570。閘極結構550係形成於第二III-V族化合物層530上，並且於閘極結構550之相對兩側形成源極區560以及汲極區570。在一些實施例中，源極區560與閘極區550相距第一距離L1，汲極區570與閘極區550相距第二距離L2，其中第二距離L2大於第一距離L1。
閘極結構550可包含閘極介電層和閘極電極（未繪示）。閘極介電層可包含一或多層介電材料，例如氧化矽、氮化矽、高介電常數介電材料或其他適合的介電材料。高介電常數介電材料的例子包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、HfO 2-Al2O 3合金或其他適合的高介電常數介電材料。閘極電極可包含一或多層導體材料，如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、鎳矽化物（nickel silicide）、鈷矽化物（cobalt silicide）、氮化鈦、氮化鎢、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金或其他適合的材料。
源極區560以及汲極區570包含一種或一種以上的導電材料，例如源極區560以及汲極區570包含金屬，其係選自於由鈦、鋁、鎳與金所組成的群組。源極區560以及汲極區570可藉由物理氣相沈積法(physical vapor deposition，PVD)、化學氣相沉積法(chemical vapor deposition，CVD)、原子層沉積法(atomic layer deposition，ALD)、塗佈、濺鍍或其他適合的技術形成。在此實施例中，載子通道580延伸於源極區560以及汲極區570之間，且形成於第一III-V族化合物層520與第二III-V族化合物層530的界面上。根據本發明之一實施例，源極區560係鄰近摻雜區540。
如第5E圖所示，半導體裝置500更形成內連結構590，其中內連結構590用以將摻雜區540電性耦接至源極區560。根據本發明之一實施例，摻雜區540以及基板510係形成二極體，閘極結構550、源極區560以及汲極區570係形成空乏型III-V族電晶體。
換句話說，當第4圖之空乏型III-V族電晶體132以及二極體133整合在一起時，第5E圖之閘極結構550、源極區560以及汲極區570係形成第4圖之空乏型III-V族電晶體132，第5E圖之摻雜區540以及基板510係形成第4圖之二極體133。當空乏型III-V族電晶體132以及二極體133整合在一起時，有助於降低成本，並且二極體133提供了累積於第二源極端S2(亦即，第一汲極端D1)之電荷的排除路徑，有助於降低對空乏型III-V族電晶體132之損害，進而提高空乏型III-V族電晶體132之壽命。
本發明提出封裝結構以及功率電晶體，以有效率且具有成本效益的方式整合III-V族電晶體與其他場效電晶體，並且利用二極體排除當功率電晶體不導通時累積於III-V族電晶體之源極端之電荷，進而保護III-V族電晶體免於因III-V族電晶體之源極端累積電荷而造成損壞。本發明更提出半導體裝置之製造方法，用以將III-V族電晶體以及二極體整合在一起，以進一步降低成本以及減少所需元件數。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
100,300:封裝結構
111:第一導線架
112:第二導線架
113:第三導線架
121:第一載板
122:第二載板
121A:第一金屬層
122A:第二金屬層
121B:第一絕緣層
122B:第二絕緣層
131:增強型電晶體
132:空乏型III-V族電晶體
133:二極體
200,400:功率電晶體
500:半導體裝置
510:基板
520:第一III-V族化合物層
530:第二III-V族化合物層
540:摻雜區
550:閘極結構
560:源極區
570:汲極區
580:載子通道
590:內連結構
G1:第一閘極端
G2:第二閘極端
S1:第一源極端
S2:第二源極端
D1:第一汲極端
D2:第二汲極端
NA:陽極端
NC:陰極端
G:功率閘極端
S:功率源極端
D:功率汲極端
B:基體端
OP:開口
W:寬度
S:頂面
Y:厚度
L1:第一距離
L2:第二距離
第1A圖係顯示根據本發明之一實施例所述之封裝結構之上視圖； 第1B圖係顯示根據本發明之一實施例所述之封裝結構之剖面圖； 第2圖係顯示根據本發明之一實施例所述之功率電晶體之電路圖； 第3A圖係顯示根據本發明之一實施例所述之封裝結構之上視圖； 第3B圖係顯示根據本發明之一實施例所述之封裝結構之剖面圖； 第4圖係顯示根據本發明之一實施例所述之功率電晶體之電路圖；以及 第5A-5E圖係顯示根據本發明之一實施例所述之半導體裝置之製造方法之流程圖。
300:封裝結構
111:第一導線架
112:第二導線架
113:第三導線架
121:第一載板
131:增強型電晶體
132:空乏型III-V族電晶體
133:二極體
G1:第一閘極端
G2:第二閘極端
S1:第一源極端
S2:第二源極端
D1:第一汲極端
D2:第二汲極端
NA:陽極端
NC:陰極端
G:功率閘極端
S:功率源極端
D:功率汲極端

Claims (8)

  1. 一種封裝結構，包括：一第一導線架；一第二導線架；一第三導線架；一第一載板，放置於上述第一導線架上，且與上述第一導線架電性隔離；一增強型電晶體，放置於上述第一載板上，包括耦接至上述第二導線架之一第一閘極端、耦接至上述第一導線架之一第一源極端，以及耦接至上述第一載板之一第一汲極端；一空乏型III-V族電晶體，放置於上述第一導線架，包括耦接至上述第一導線架之一第二閘極端、耦接至上述第一載板之一第二源極端，以及耦接至上述第三導線架之一第二汲極端，其中上述空乏型III-V族電晶體更包括一基體端，其中上述基體端係與上述第一導線架相互接觸，其中上述增強型電晶體係為一垂直式電晶體，其中上述第一汲極端係透過一鍍金屬而與上述第一載板相互接觸；以及一二極體，包括耦接至上述第一導線架之一陽極端以及耦接至上述第二源極端之一陰極端。
  2. 如請求項1之封裝結構，其中上述增強型電晶體以及上述空乏型III-V族電晶體係串疊連接而為一功率電晶體，其中上述功率電晶體包括一功率閘極端、一功率源極端以及一功 率汲極端，其中上述第一導線架係耦接至上述功率源極端，上述第二導線架係耦接至上述功率閘極端，上述第三導線架係耦接至上述功率汲極端。
  3. 如請求項1之封裝結構，其中上述二極體之崩潰電壓係大於上述空乏型III-V族電晶體之導通臨限電壓的1.5倍；且小於上述空乏型III-V族電晶體具有不小於十年壽命之閘極電壓。
  4. 如請求項1之封裝結構，其中上述二極體係放置於上述第一導線架上。
  5. 如請求項1之封裝結構，其中上述二極體係放置於上述第一載板上。
  6. 如請求項1之封裝結構，其中上述二極體係內嵌於空乏型III-V族電晶體中。
  7. 一種半導體製造方法，包括：提供一基板，其中上述基板具有一第一導電型；形成一第一III-V族化合物層於該基板上；形成一第二III-V族化合物層於上述第一III-V族化合物層上；使得一載子通道形成於該第一III-V族化合物層與上述第二III-V族化合物層之間的一界面上；於上述第一III-V族化合物層以及上述第二III-V族化合物層形成一開口，並暴露出基板之一頂面； 於上述開口下方之上述基板中形成一摻雜區，其中上述摻雜區具有一第二導電型；形成一閘極結構於上述第二III-V族化合物層之上；以及形成一源極區及一汲極區於該閘極結構的相對兩側，其中上述載子通道延伸於上述源極區以及上述汲極區之間，上述源極區係位於上述開口以及上述汲極區之間，其中上述摻雜區以及上述基板係形成一二極體，上述閘極結構、上述源極區以及上述汲極區係形成一空乏型III-V族電晶體，其中上述二極體之崩潰電壓係大於上述空乏型III-V族電晶體之導通臨限電壓的1.5倍。
  8. 如請求項7之半導體製造方法，更包括：形成一內連結構，使得上述摻雜區以及上述源極區相互電性耦接。
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