TWI775529B - 半導體元件及其操作方法 - Google Patents

Abstract

一種半導體元件，包括基底、第一閘極結構、第一井區、汲極區、源極區以及第二閘極結構。基底具有第一導電型。第一閘極結構設置於基底上。第一井區設置於基底中且位於第一閘極結構的兩側，具有第二導電型。源極區與汲極區各自設置於不同的第一井區中，且具有第二導電型。第二閘極結構設置於基底中，且位於第一閘極結構與汲極區之間以及第一閘極結構與源極區之間。第二閘極結構包括複合介電層以及導電層。複合介電層包括由氧化矽層與氮化矽層組成的複合層。導電層設置於複合介電層上。第一閘極結構覆蓋部分的複合介電層。第二閘極結構與第一閘極結構藉由接觸結構以彼此電性連接。

Description

半導體元件及其操作方法

本發明是有關於一種半導體元件及其操作方法，且特別是有關於一種高壓半導體元件及其操作方法。

隨著使用者對於顯示器顯示的畫面品質的要求越來越高，顯示器中的閘極驅動器須處理的資料也因此增加，對此，在操作此顯示器時易遭遇到下述問題；當顯示器中的畫素離閘極驅動器越遠，此畫素接收到的閘極訊號的波形將改變而造成與其對應的顯示畫面發生亮度不均勻的現象，導致使用者觀賞此顯示器時產生視覺差異的缺陷。為了有效地改善上述問題，可將具有高崩潰電壓的特性的高壓半導體元件應用於顯示器的閘極驅動器中。

對於高壓半導體元件，一般希望其具有低導通電阻的特性。對此，習知使用的技術為使汲極區與通道區之間的間距縮短而降低導通電阻且亦可增加開啟狀態時產生的電流；然而，此設計亦將明顯地增加高壓半導體元件於關閉狀態時產生的截止電流。相對地，若為降低截止電流而使汲極區與通道區之間的間距增加，則 導通電阻亦將因此上升。

本發明提供一種半導體元件及其操作方法，其在不改變汲極區與通道區之間的間距的情況下降低截止電流。

本發明的半導體元件包括基底、第一閘極結構、第一井區、汲極區、源極區以及第二閘極結構。基底具有第一導電型。第一閘極結構設置於基底上。第一井區設置於基底中且位於第一閘極結構的兩側，具有第二導電型。源極區與汲極區各自設置於不同的第一井區中，且具有第二導電型。第二閘極結構設置於基底中，且位於第一閘極結構與汲極區之間以及第一閘極結構與源極區之間。第二閘極結構包括複合介電層以及導電層。複合介電層包括由氧化矽層與氮化矽層組成的複合層。導電層設置於複合介電層上。第一閘極結構覆蓋部分的複合介電層。第二閘極結構與第一閘極結構藉由接觸結構以彼此電性連接。

在本發明的一實施例中，上述的複合層包括三層結構，其中氮化矽層設置於兩層氧化矽層之間。

在本發明的一實施例中，上述的半導體元件更包括第二井區、第一基體區、第二基體區、隔離結構以及第三井區。第二井區設置於基底中且位於第一閘極結構的兩側，具有第一導電型，其中第一井區位於第二井區與第一閘極結構之間。第一基體區與第二基體區各自設置於不同的第二井區中，且具有第一導電型。隔離結構設置於基底中，且位於第一基體區與汲極區之間以及第二基 體區與源極區之間。第三井區設置於基底中且具有第一導電型，其中第一井區與第二井區位於第三井區中。

在本發明的一實施例中，上述的第一導電型為P型，且第二導電型為N型；或者上述的第一導電型為N型，且第二導電型為P型。

本發明的上述半導體元件在第一導電型為P型時，包括以下操作步驟。當半導體元件處於關閉狀態之前，使施加至導電層的電壓大於施加至汲極區的電壓，其中導電層與汲極區之間的壓差為10V~40V。當半導體元件處於開啟狀態之前，使施加至導電層的電壓小於施加至汲極區的電壓，其中導電層與汲極區之間的壓差為-10V~-40V。另外，本發明的上述半導體元件在第一導電型為N型時，包括以下操作步驟。當半導體元件處於開啟狀態之前，使施加至導電層的電壓大於施加至汲極區的電壓，其中導電層與汲極區之間的壓差為10V~40V。當半導體元件處於關閉狀態之前，使施加至導電層的電壓小於施加至汲極區的電壓，其中導電層與汲極區之間的壓差為-10V~-40V。

在本發明的一實施例中，使施加至導電層的電壓大於施加至汲極區的電壓的步驟為：對導電層施加10V~40V的電壓且使汲極區接地。

在本發明的一實施例中，在使導電層與汲極區之間的壓差為10V~40V時，氮化矽層補捉來自第一井區、汲極區與源極區的電子。

在本發明的一實施例中，使施加至導電層的電壓小於施加至汲極區的電壓的步驟為：對導電層施加-10V~-40V的電壓且使汲極區接地。

在本發明的一實施例中，在使導電層與汲極區之間的壓差為-10V~-40V時，氮化矽層中的電子被移除。

在本發明的一實施例中，在上述的第一導電型為P型時，當半導體元件處於開啟狀態之前，對導電層施加-20V~-40V的電壓且使汲極區接地。

在本發明的一實施例中，在上述的第一導電型為N型時，當半導體元件處於關閉狀態之前，對導電層施加-20V~-40V的電壓且使汲極區接地。

基於上述，本發明的半導體元件包括的第二閘極結構具有由氧化矽層與氮化矽層組成的複合介電層以及導電層的結構。當本發明的半導體元件為N型金氧半電晶體(第一導電型為P型)時，在關閉半導體元件之前使施加至導電層的電壓大於施加至汲極區的電壓，其可使複合介電層中的氮化矽層捕捉從汲極區、源極區以及鄰近井區的電子而呈現帶負電的狀態。當半導體元件呈關閉狀態時，截止電流中的電子行進路徑因與上述複合介電層中的電子互斥而增長，藉此在不改變汲極區與通道區之間的間距的情況下降低了半導體元件於關閉狀態時的截止電流。另外，在本發明的半導體元件為P型金氧半電晶體(第一導電型為N型)時，在關閉半導體元件之前使施加至導電層的電壓小於施加至汲極區的 電壓亦可得到上述類似的功效。

10:半導體元件

100:基底

102、104a、104b、106a、106b:井區

108a:汲極區

108b:源極區

110a、110b:基體區

112、200:閘極結構

114a、114b、116a、116b、118:接觸結構

200a:閘極結構

210a:複合介電層

212a:第一介電層

214a:第二介電層

216a:第三介電層

220a:導電層

CP1、CP2、CP2’:電子路徑

e^-:電子

HP1、HP2、HP2’:電洞路徑

V_D1、V_D2、V_D3、V_D4、V_D1’、V_D2’、V_D3’、V_D4’、V_G1、V_G2、V_G3、V_G4、V_G5、V_G1’、V_G2’、V_G3’、V_G4’、V_G5’、V_G5’:電壓

Ta、Tb、Tc:溝渠

圖1為本發明的一實施方式的半導體元件的剖面示意圖。

圖2A以及圖2B各自示出第一實施方式的半導體元件於關閉狀態之前與關閉狀態時的操作方法。

圖3A以及圖3B各自示出第一實施方式的半導體元件於開啟狀態之前與開啟狀態時的第一操作方法。

圖3C以及圖3D各自示出第一實施方式的半導體元件於開啟狀態之前與開啟狀態時的第二操作方法。

圖4A以及圖4B各自示出第二實施方式的半導體元件於開啟狀態之前與開啟狀態時的操作方法。

圖5A以及圖5B各自示出第二實施方式的半導體元件於關閉狀態之前與關閉狀態時的第一操作方法。

圖5C以及圖5D各自示出第二實施方式的半導體元件於關閉狀態之前與關閉狀態時的第二操作方法。

在以下的實施方式中，第一導電型為P型，且第二導電型為N型；然而，本發明並不以此為限。在其他實施方式中，第一導電型可以為N型，且第二導電型可以為P型。P型摻雜例如 是硼，且N型摻雜例如是磷或砷。

除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

本文的示意圖僅是用以示意本發明部分的實施例。因此，示意圖中所示之各個元件的形狀、數量及比例大小不應被用來限制本發明。

圖1為本發明的一實施方式的半導體元件的剖面示意圖。

請參照圖1，本實施方式的半導體元件10例如是一種超高壓半導體元件。在一些實施方式中，半導體元件10包括基底100、閘極結構112、井區104a、井區104b、汲極區108a、源極區108b以及閘極結構200a。在本實施方式中，半導體元件10具有對稱結構，其例如具有通過閘極結構112的中心的對稱平面，而半導體元件10的其餘構件以此對稱平面彼此對稱，但本發明不以此為限。

基底100例如為具有第一導電型的半導體基底。在本實施方式中，基底100為P型基底，且基底100的材料可例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。在另一些實施方式中，基底100也可為覆矽絕緣(SOI)基底。在又一些實施方式中，基底100可為 P型磊晶(P-epi)晶圓。

閘極結構112例如設置於基底100上。在一些實施方式中，閘極結構112可包括閘間介電層(未示出)、閘極(未示出)以及間隙壁(未示出)。閘極例如設置於基底100上，且閘間介電層例如設置於閘極與基底100之間，間隙壁例如設置於閘極的側壁上。在一些實施例中，可藉由進行一系列的製程(例如物理氣相沉積法或化學氣相沉積法、微影製程以及蝕刻製程等相關製程)以在基底100上形成閘極結構112。閘間介電層的材料可為氧化矽或為具有高介電常數的材料。閘極的材料可為摻雜多晶矽、非摻雜多晶矽或其組合，但本發明不以此為限。在另一些實施例中，閘極的材料可為金屬、金屬氮化物或其他合適的材料，其可包括Ti、W、TiN、TaN、TiSiN、Mo、MoN、MoSiN、HfN、HfSi或其組合。間隙壁的材料可為氧化矽。

井區104a與井區104b例如設置於基底100中且位於閘極結構112的兩側。另外，井區104a與井區104b具有第二導電型，即，井區104a與井區104b為N型井區。在本實施方式中，井區104a與井區104b各自作為半導體元件10的汲極井區以及源極井區。井區104a與井區104b可例如藉由先進行離子植入製程後再進行熱處理製程以形成，其中於離子植入製程中所植入的摻雜例如是磷或砷，本發明不以此為限。

汲極區108a與源極區108b例如設置於基底100中且位於閘極結構112的兩側。另外，汲極區108a與源極區108b具有 第二導電型，即汲極區108a與源極區108b為N型井區。在本實施方式中，汲極區108a與源極區108b各自位於井區104a與井區104b中的一者。詳細地說，汲極區108a位於井區104a中，且源極區108b位於井區104b中。汲極區108a與源極區108b可例如藉由先進行離子植入製程後再進行熱處理製程以形成，其中於離子植入製程中所植入的摻雜例如是磷或砷，本發明不以此為限。在一些實施方式中，汲極區108a與源極區108b的摻雜劑量大於井區104a與井區104b的摻雜劑量。

閘極結構200a例如設置於基底100中。舉例而言，閘極結構200a可為溝渠型閘極結構。在一些實施方式中，閘極結構200a設置於基底100的溝渠Ta中。基底100的溝渠Ta可例如是藉由進行圖案化製程以及蝕刻製程而形成，閘極結構200a則可例如是藉由進行物理氣相沉積法或化學氣相沉積法而形成，本發明不以此為限。在本實施方式中，閘極結構200a位於閘極結構112的兩側，詳細地說，閘極結構200a位於閘極結構112與汲極區108a之間以及閘極結構112與源極區108b之間。閘極結構200a例如包括複合介電層210a以及導電層220a。在本實施方式中，複合介電層210a包括有多層結構且共形地形成於基底100的溝渠Ta中。舉例而言，複合介電層210a包括由第一介電層212a、第二介電層214a與第三介電層216a組成的三層結構，其中第一介電層212a、第二介電層214a與第三介電層216a於溝渠Ta的側表面與頂表面上依序地堆疊。複合介電層210a的材料可包括氧化物、氮化物或 其組合。舉例而言，複合介電層210a可包括由氧化矽層與氮化矽層組成的複合層。在本實施方式中，第一介電層212a的材料為氧化矽，第二介電層214a的材料為氮化矽，且第三介電層216a的材料為氧化矽，因此，複合介電層210a為包括氧化物-氮化物-氧化物(ONO)的複合層。在本實施方式中，第二介電層214a作為電荷捕獲層使用，其可用於捕捉因電場改變而至鄰近井區穿隧第一介電層212a而來的電子或放出此電子。導電層220a例如設置於複合介電層210a上。在本實施方式中，導電層220a設置於第三介電層216a上且填滿溝渠Ta。導電層220a的材料與閘極結構112中的閘極的材料可例如相同，但本發明不以此為限。舉例而言，導電層220a的材料可為摻雜多晶矽、非摻雜多晶矽或其組合。在本實施方式中，導電層220a的頂面、複合介電層210a的頂面與閘極結構112的閘間介電層的底面共平面。

在本實施方式中，閘極結構112覆蓋部分的複合介電層210a。舉例而言，閘極結構112至少覆蓋第一介電層212a。在本實施方式中，閘極結構112覆蓋第一介電層212a、第二介電層214a以及部分的第三介電層216a。另外，閘極結構200a與閘極結構112藉由設置於其上的接觸結構118以彼此電性連接。詳細地說，可在閘極結構200a與閘極結構112的上方設置有覆蓋其的絕緣層(未示出)，而之後對絕緣層進行蝕刻製程以形成各自暴露出閘極結構200a的頂部與閘極結構112的頂部的貫孔後，於此貫孔中填入接觸結構118以使閘極結構200a與閘極結構112彼此電性連 接。接觸結構118的材料例如為導電材料，本發明不以此為限。

在一些實施方式中，本實施方式的半導體元件10更包括井區106a、井區106b、井區102、基體區110a、基體區110b、隔離結構200b以及隔離結構200c。

井區106a與井區106b例如設置於基底100中且各自位於閘極結構112的兩側，其中井區104a位於井區106a與閘極結構112之間，且井區104b位於井區106b與閘極結構112之間。另外，井區106a與井區106b具有第一導電型，即，井區106a與井區106b為P型井區。井區106a與井區106b可例如藉由先進行離子植入製程後再進行熱處理製程以形成，其中於離子植入製程中所植入的摻雜例如是硼，本發明不以此為限。

井區102例如設置於基底100中，且井區104a、井區104b、井區106a以及井區106b位於井區102中。另外，井區102具有第一導電型，即，井區102為P型井區。在本實施方式中，井區102為高壓P型井區(HVNW)，且其具有的摻雜劑量可小於井區104a、井區104b、井區106a以及井區106b的摻雜劑量，本發明不以此為限。井區102可例如藉由先進行離子植入製程後再進行熱處理製程以形成，其中於離子植入製程中所植入的摻雜例如是硼，本發明不以此為限。另外，在本實施方式中，被閘極結構112覆蓋的井區102、井區104a以及井區104b可作為通道區。

基體區110a與基體區110b例如設置於基底100中且位於閘極結構112的兩側。另外，基體區110a與基體區110b具有 第一導電型，即，基體區110a與基體區110b為P型井區。在本實施方式中，基體區110a與基體區110b各自位於井區106a以及井區106b中的一者。詳細地說，基體區110a位於井區106a中，且基體區110b位於井區106b中。基體區110a與基體區110b可例如藉由先進行離子植入製程後再進行熱處理製程以形成，其中於離子植入製程中所植入的摻雜例如是硼，本發明不以此為限。

隔離結構200b與隔離結構200c例如設置於基底100中且位於閘極結構112的兩側。舉例而言，隔離結構200b與隔離結構200c可各自為淺溝渠隔離結構。在一些實施方式中，隔離結構200b與隔離結構200c各自設置於基底100的溝渠Tb與溝渠Tc中。基底100的溝渠Tb與溝渠Tc可例如是藉由進行圖案化製程以及蝕刻製程而形成，隔離結構200b與隔離結構200c則可例如是藉由進行化學氣相沉積法而形成，本發明不以此為限。在本實施例中，隔離結構200b位於基體區110a與汲極區108a之間以及基體區110b與源極區108b之間，且基體區110a以及基體區110b各自位於隔離結構200b與隔離結構200c之間。

在一些實施方式中，本實施方式的半導體元件10更包括接觸結構114a、接觸結構114b、接觸結構116a以及接觸結構116b。接觸結構114a例如設置於基底100上且與汲極區108a電性連接，接觸結構114b例如設置於基底100上且與源極區108b電性連接，接觸結構116a例如設置於基底100上且與基體區110a電性連接，且接觸結構116b例如設置於基底100上且與基體區110b電性連 接。詳細地說，可在汲極區108a、源極區108b、基體區110a與基體區110b的上方設置有覆蓋其的絕緣層(未示出)，而之後對絕緣層進行蝕刻製程以形成各自暴露出汲極區108a、源極區108b、基體區110a與基體區110b的多個貫孔後，依此順序各自於該些貫孔中填入接觸結構114a、接觸結構114b、接觸結構116a以及接觸結構116b。接觸結構114a、接觸結構114b、接觸結構116a以及接觸結構116b的材料例如為導電材料，本發明不以此為限。

在一些實施方式中，本實施方式的半導體元件10可應用於顯示器中的閘極驅動器。以下將介紹一些實施方式的半導體元件10的操作方法。

圖2A以及圖2B各自示出第一實施方式的半導體元件於關閉狀態之前與關閉狀態時的操作方法。值得說明的是，第一實施方式是以第一導電型為P型為例，即，本實施方式的半導體元件10為N型金氧半電晶體。

請同時參照圖2A以及圖2B，在半導體元件10處於如圖2B所示的關閉狀態(意指閘極與源極間的電壓低於臨界電壓的狀態)之前，使施加至閘極結構200a中的導電層220a的電壓大於施加至汲極區108a的電壓，以使閘極結構200a中的第二介電層214a補捉來自井區104a與汲極區108a的電子。在一實施方式中，對閘極結構200a中的導電層220a施加10V~40V，且使汲極區108a接地。詳細地說，在圖2A所示的一實施方式的操作模式中，汲極區108a的電壓V_D1設定為0V(接地)、源極區108b與基底100接 地，閘極結構200a中的導電層220a經由接觸結構118被施加大於10V的電壓V_G1，其產生的電場使井區104a與汲極區108a中的電子e^-具有足夠的能量可穿隧由氧化矽組成的第一介電層212a，但被由氮化矽組成的第二介電層214a捕獲。在圖2B所示的一實施方式的操作模式(關閉狀態)中，導電層220a(電壓V_G2=0V)、源極區108b與基底100接地，汲極區108a經由接觸結構114a被施加電壓V_D2(電壓V_D2為系統電源電壓，在本實施方式中電壓V_D2=32V)，此時第二介電層214a因捕捉了上述電子e^-而使其呈現帶負電的狀態，使得從汲極區108a流出的截止電流中的電子路徑CP1因與第二介電層214a中的電子e^-互斥，而導致此電子路徑CP1增長，藉此而降低了半導體元件10於關閉狀態時的截止電流。值得說明的是，在藉由接觸結構118與接觸結構114a使施加至導電層220a的電壓大於施加至汲極區108a的電壓時，位於閘極結構200a另一側中的第二介電層214a亦會補捉來自井區104b與源極區108b的電子e^-，其亦會使半導體元件10於關閉狀態時的截止電流的電子路徑CP1增長，此處不再予以贅述。

圖3A以及圖3B各自示出第一實施方式的半導體元件於開啟狀態之前與開啟狀態時的第一操作方法，且圖3C以及圖3D各自示出第一實施方式的半導體元件於關閉狀態之前與關閉狀態時的第二操作方法。

請同時參照圖3A以及圖3B，在半導體元件10處於如圖3B所示的開啟狀態(意指閘極與源極間的電壓高於臨界電壓的狀 態)之前，使施加至閘極結構200a中的導電層220a的電壓小於施加至汲極區108a的電壓，以使閘極結構200a中的第二介電層214a至少移除來自井區104a與汲極區108a的電子e^-。在一實施方式中，對閘極結構200a中的導電層220a施加-10V~-40V，且使汲極區接地。詳細地說，在圖3A所示的一實施方式的操作模式中，汲極區108a的電壓V_D3設定為0V(接地)、源極區108b與基底100接地，閘極結構200a中的導電層220a經由接觸結構118被施加小於-10V的電壓V_G3，其產生的電場使第二介電層214a中的電子e^-具有足夠的能量可穿隧由氧化矽組成的第一介電層212a，而返回至汲極區108a以及井區104a。在圖3B所示的一實施方式的操作模式(開啟狀態)中，源極區108b與基底100接地，導電層220a與汲極區108a各自經由接觸結構118a以及接觸結構114a被施加電壓V_G4與電壓V_D4(電壓V_G4與電壓V_D4為系統電源電壓，在本實施方式中電壓V_G4=V_D4=32V)，此時第二介電層214a因放出了上述電子e^-而不具有前述帶負電的狀態，使得從汲極區108a流出的導通電流中的電子路徑CP2可維持，藉此可避免半導體元件10於開啟狀態時的導通電阻上升而維持導通電流大小。在另一實施方式中，如圖3C至圖3D所示，在汲極區108a的電壓V_D3設定為0V(接地)時，對閘極結構200a中的導電層220a施加-20V~-40V的電壓V_G5可使第二介電層214a更放出了自身電子e^-而帶有正電，使得從汲極區108a流出的導通電流中的電子路徑CP2’可被第二介電層214a吸引而縮短，因此，後續半導體元件10 於開啟狀態時的導通電流可提升。值得說明的是，在藉由接觸結構118與接觸結構114a使施加至導電層220a的電壓小於施加至汲極區108a的電壓時，位於閘極結構200a另一側中的第二介電層214a亦會至少移除來自井區104b與源極區108b的電子e^-，其亦會使半導體元件10於開啟狀態時的導通電流的電子路徑維持或縮短，此處不再予以贅述。

圖4A以及圖4B各自示出第二實施方式的半導體元件於開啟狀態之前與開啟狀態時的操作方法。值得說明的是，第二實施方式是以第一導電型為N型為例，即，本實施方式的半導體元件10為P型金氧半電晶體。

請同時參照圖4A以及圖4B，在半導體元件10處於如圖4B所示的開啟狀態之前，使施加至閘極結構200a中的導電層220a的電壓大於施加至汲極區108a的電壓，以使閘極結構200a中的第二介電層214a補捉來自井區104a與汲極區108a的電子。在一實施方式中，對閘極結構200a中的導電層220a施加10V~40V，且使汲極區108a接地。詳細地說，在圖4A所示的一實施方式的操作模式中，汲極區108a的電壓V_D1’設定為0V(接地)、源極區108b與基底100接地，閘極結構200a中的導電層220a經由接觸結構118被施加大於10V的電壓V_G1’，其產生的電場使井區104a與汲極區108a中的電子e^-具有足夠的能量可穿隧由氧化矽組成的第一介電層212a，但被由氮化矽組成的第二介電層214a捕獲。在圖4B所示的一實施方式的操作模式(開啟狀態)中，源極區108b 與基底100接地，導電層220a與汲極區108a各自經由接觸結構118a以及接觸結構114a被施加電壓V_G2’與電壓V_D2’(電壓V_G2’與電壓V_D2’為系統電源電壓，在本實施方式中電壓V_G2’=V_D2’=-32V)，此時第二介電層214a因捕捉了上述電子e^-而使其呈現帶負電的狀態，使得流至汲極區108a的導通電流中的電洞路徑HP1因與第二介電層214a中的電子e^-彼此吸引而縮短，藉此提升了半導體元件10於開啟狀態時的導通電流。值得說明的是，在藉由接觸結構118與接觸結構114a使施加至導電層220a的電壓大於施加至汲極區108a的電壓時，位於閘極結構200a另一側中的第二介電層214a亦會補捉來自井區104b與源極區108b的電子e^-，其亦會使半導體元件10於開啟狀態時的導通電流的電洞路徑HP1縮短，此處不再予以贅述。

圖5A以及圖5B各自示出第二實施方式的半導體元件於關閉狀態之前與關閉狀態時的第一操作方法，且圖5C以及圖5D各自示出第二實施方式的半導體元件於關閉狀態之前與關閉狀態時的第二操作方法。

請同時參照圖5A以及圖5B，在半導體元件10處於如圖5B所示的關閉狀態之前，使施加至閘極結構200a中的導電層220a的電壓小於施加至汲極區108a的電壓，以使閘極結構200a中的第二介電層214a至少移除來自井區104a與汲極區108a的電子e^-。在一實施方式中，對閘極結構200a中的導電層220a施加-10V~-40V，且使汲極區接地。詳細地說，在圖5A所示的一實施方式的 操作模式中，汲極區108a的電壓V_D3’設定為0V(接地)、源極區108b與基底100接地，閘極結構200a中的導電層220a經由接觸結構118被施加小於-10V的電壓V_G3’，其產生的電場使第二介電層214a中的電子e^-具有足夠的能量可穿隧由氧化矽組成的第一介電層212a，而返回至汲極區108a以及井區104a。在圖5B所示的一實施方式的操作模式(關閉狀態)中，導電層220a(電壓V_G4’=0V)、源極區108b與基底100接地，汲極區108a經由接觸結構114a被施加電壓V_D4’(電壓V_D4’為系統電源電壓，在本實施方式中電壓V_D4’=-32V)，此時第二介電層214a因放出了上述電子e^-而不具有前述帶負電的狀態，使得流至汲極區108a的導通電流中的電洞路徑HP2可維持，藉此可避免半導體元件10於關閉狀態時的截止電流增加。在另一實施方式中，如圖5C至圖5D所示，在汲極區108a的電壓V_D3’設定為0V(接地)時，對閘極結構200a中的導電層220a施加-20V~-40V的電壓V_G5’可使第二介電層214a更放出了自身電子e^-而帶有正電，使得從汲極區108a流出的導通電流中的電洞路徑HP2’因與第二介電層214a互斥而可進一步增加，因此，後續半導體元件10於關閉狀態時的截止電流可降低。值得說明的是，在藉由接觸結構118與接觸結構114a使施加至導電層220a的電壓小於施加至汲極區108a的電壓時，位於閘極結構200a另一側中的第二介電層214a亦會至少移除來自井區104b與源極區108b的電子e^-，其亦會使半導體元件10於關閉狀態時的截止電流的電洞路徑維持或縮短，此處不再予以贅述。

綜上所述，本發明的半導體元件包括有位於第一閘極結構與汲極區之間以及第一閘極結構與源極區之間的第二閘極結構，其中第二閘極結構包括有由氧化矽層與氮化矽層組成的複合介電層以及導電層。基於此，當本發明的半導體元件為N型金氧半電晶體時，藉由在關閉半導體元件之前使施加至導電層的電壓大於施加至汲極區的電壓，其可使複合介電層中的氮化矽層捕捉來自汲極區、源極區以及鄰近井區的電子而呈現帶負電的狀態，當半導體元件呈關閉狀態時，截止電流中的電子行進路徑因與上述複合介電層中的電子互斥而增長，藉此降低了半導體元件於關閉狀態時的截止電流，從而提升了半導體元件的效能。再者，本發明在不改變汲極區與通道區之間的間距的情況下降低半導體元件的截止電流，藉此可避免本發明的半導體元件的導通電阻上升。另外，在本發明的半導體元件為P型金氧半電晶體時，在關閉半導體元件之前使施加至導電層的電壓小於施加至汲極區的電壓亦可得到上述類似的功效。

10:半導體元件

100:基底

102、104a、104b、106a、106b:井區

108a:汲極區

108b:源極區

110a、110b:基體區

112、200:閘極結構

114a、114b、116a、116b、118:接觸結構

200a:閘極結構

210a:複合介電層

212a:第一介電層

214a:第二介電層

216a:第三介電層

220a:導電層

Ta、Tb、Tc:溝渠

Claims (11)

1. 一種半導體元件，包括： 基底，具有第一導電型； 第一閘極結構，設置於所述基底上； 第一井區，設置於所述基底中且位於所述第一閘極結構的兩側，具有第二導電型； 源極區與汲極區，各自設置於不同的所述第一井區中，且具有所述第二導電型；以及 第二閘極結構，設置於所述基底中，且位於所述第一閘極結構與所述汲極區之間以及所述第一閘極結構與所述源極區之間，包括： 複合介電層，包括由氧化矽層與氮化矽層組成的複合層；以及 導電層，設置於所述複合介電層上， 其中所述第一閘極結構覆蓋部分的所述複合介電層， 其中所述第二閘極結構與所述第一閘極結構藉由接觸結構以彼此電性連接。
2. 如請求項1所述的半導體元件，其中所述複合層包括三層結構，其中所述氮化矽層設置於兩層所述氧化矽層之間。
3. 如請求項1所述的半導體元件，其更包括： 第二井區，設置於所述基底中且位於所述第一閘極結構的兩側，具有所述第一導電型，其中所述第一井區位於所述第二井區與所述第一閘極結構之間； 第一基體區與第二基體區，各自設置於不同的所述第二井區中，且具有所述第一導電型； 隔離結構，設置於所述基底中，且位於所述第一基體區與所述汲極區之間以及所述第二基體區與所述源極區之間；以及 第三井區，設置於所述基底中且具有所述第一導電型，其中所述第一井區與所述第二井區位於所述第三井區中。
4. 如請求項1所述的半導體元件，其中所述第一導電型為P型，且所述第二導電型為N型；或者所述第一導電型為N型，且所述第二導電型為P型。
5. 一種如請求項1所述的半導體元件的操作方法，包括： 在所述第一導電型為P型時，包括以下操作步驟： 當所述半導體元件處於關閉狀態之前，使施加至所述導電層的電壓大於施加至所述汲極區的電壓，其中所述導電層與所述汲極區之間的壓差為10V~40V；且 當所述半導體元件處於開啟狀態之前，使施加至所述導電層的電壓小於施加至所述汲極區的電壓，其中所述導電層與所述汲極區之間的壓差為-10V~-40V；以及 在所述第一導電型為N型時，包括以下操作步驟： 當所述半導體元件處於開啟狀態之前，使施加至所述導電層的電壓大於施加至所述汲極區的電壓，其中所述導電層與所述汲極區之間的壓差為10V~40V；且 當所述半導體元件處於關閉狀態之前，使施加至所述導電層的電壓小於施加至所述汲極區的電壓，其中所述導電層與所述汲極區之間的壓差為-10V~-40V。
6. 如請求項5所述的半導體元件的操作方法，其中使施加至所述導電層的電壓大於施加至所述汲極區的電壓的步驟包括：對所述導電層施加10V~40V的電壓且使所述汲極區接地。
7. 如請求項5所述的半導體元件的操作方法，其中當使所述導電層與所述汲極區之間的壓差為10V~40V時，所述氮化矽層補捉來自所述第一井區、所述汲極區與所述源極區的電子。
8. 如請求項5所述的半導體元件的操作方法，其中使施加至所述導電層的電壓小於施加至所述汲極區的電壓的步驟包括：對所述導電層施加-10V~-40V的電壓且使所述汲極區接地。
9. 如請求項5所述的半導體元件的操作方法，其中當使所述導電層與所述汲極區之間的壓差為-10V~-40V時，所述氮化矽層中的電子被移除。
10. 如請求項6所述的半導體元件的操作方法，其中在所述第一導電型為P型時，當所述半導體元件處於開啟狀態之前，對所述導電層施加-20V~-40V的電壓且使所述汲極區接地。
11. 如請求項8所述的半導體元件的操作方法，其中在所述第一導電型為N型時，當所述半導體元件處於關閉狀態之前，對所述導電層施加-20V~-40V的電壓且使所述汲極區接地。

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