TWI771828B

TWI771828B - 重置方法、重置裝置及智能網卡

Info

Publication number: TWI771828B
Application number: TW109144522A
Authority: TW
Inventors: 王彥庚
Original assignee: 英業達股份有限公司
Priority date: 2020-12-16
Filing date: 2020-12-16
Publication date: 2022-07-21
Also published as: TW202225957A

Abstract

一種重置方法，適用於配置在主機上的閘道設備，閘道設備包括FPGA晶片和SOC晶片。重置方法包括在閘道設備上電初始化後，檢測是否接收到由主機發送的第一重置訊號，若是，則向FPGA晶片發送第二重置訊號，以控制FPGA晶片與主板CPU的PCIe匯流排重置，等待接收FPGA晶片發送的配置完成訊號和SOC晶片回授的上電狀態訊息，當接收到FPGA晶片發送的配置完成訊號以及SOC晶片上電完成後，向SOC晶片發送就緒訊號，以使得SOC晶片在收到就緒訊號後發出第三重置訊號，當接收到第三重置訊號時，向FPGA晶片發送第四重置訊號，以控制FPGA晶片與SOC晶片的PCIe匯流排重置。

Description

重置方法、重置裝置及智能網卡

本發明係關於智能網卡配置技術領域，特別係一種重置方法、重置裝置及智能網卡。

目前，帶有SOC晶片（系統級晶片）的基於FPGA的智能網卡（Smart-NIC）在重置的時候需要完成以下兩個步驟：1）智能網卡對FPGA與主板CPU的PCIe通訊接口IP完成重置；2）智能網卡對FPGA與板卡上SOC晶片的PCIe通訊接口IP完成重置；其中，針對SOC晶片的通訊接口重置需要在與主板CPU的通訊接口重置完成後才能進行，以使得智能網卡重置能夠正確完成。

現有技術中，SOC晶片在上電（power-on）初始化完成後，會自動執行重置指令，向智能網卡的FPGA晶片發送PCIe主線重置訊號以驅動FPGA完成相應的重置操作，但由於智能網卡的FPGA被配置在不同種類（如不同品牌、不同類型）的主機環境下，其在執行與主板CPU的通訊接口重置和初始化配置的時間會根據邏輯量的大小有所不同，因此為確保對SOC晶片的重置能夠正確完成，通常需要針對性設置SOC晶片發出重置指令的等待時長，以控制SOC晶片在相應的延時時間後才發出重置訊號。

但是上述針對智能網卡的重置機制設置技術方案中，需要針對不同的主機類型分別設置智能網卡的重置機制，不能滿足智能網卡針對不同種類主機的通用性要求。

針對上述提出的智能閘道設備重置技術方案存在通用性不足的問題，本發明旨在提供一種重置方法、重置裝置及智能網卡，以適配目前市面上各種主機（如服務器或PC主機）的應用。

第一方面，本發明示出一種重置方法，適用於配置在主機上的閘道設備，該閘道設備包括FPGA晶片和SOC晶片，該重置方法包括：在閘道設備上電（power-on）初始化後，檢測是否接收到由主機發送的第一重置訊號，若是，則向FPGA晶片發送第二重置訊號，以控制FPGA晶片與主板CPU的PCIe匯流排重置；等待接收FPGA晶片發送的配置完成訊號和SOC晶片回授的上電狀態訊息；當接收到FPGA晶片發送的配置完成訊號以及SOC晶片上電完成後，向SOC晶片發送就緒訊號，以使得SOC晶片在收到就緒訊號後發出第三重置訊號；當接收到第三重置訊號時，向FPGA晶片發送第四重置訊號，以控制FPGA晶片與SOC晶片的PCIe匯流排重置。

一種實施方式中，該方法還包括：透過鎖存模組接收由主機發送的第一重置訊號；檢測是否接收到由主機發送的第一重置訊號，包括：檢測鎖存模組的輸出狀態；當檢測到鎖存模組響應第一重置訊號而輸出第一鎖存訊號時，向FPGA晶片發送第二重置訊號。

一種實施方式中，當檢測到鎖存模組響應第一重置訊號而輸出第一鎖存訊號時，還包括：控制鎖存模組切換為鎖存狀態，以使得鎖存狀態下的鎖存模組不再響應由主機發送的重置訊號而輸出第一鎖存訊號。

一種實施方式中，該方法還包括：當超過設定的閾值時間沒有檢測到鎖存模組輸出第一鎖存訊號時，向FPGA晶片發送第二重置訊號，並控制鎖存模組切換為鎖存狀態，以使得鎖存狀態下的鎖存模組不再響應由主機發送的重置訊號而輸出第一鎖存訊號。

一種實施方式中，當接收到FPGA晶片發送的配置完成訊號以及SOC上電完成後，向SOC晶片發送就緒訊號，具體包括：當接收到FPGA晶片發送的配置完成訊號時，向SOC晶片發送上電控制訊號，並等待接收SOC晶片回授的上電狀態訊息；當接收到SOC晶片回授的上電完成訊息後，向SOC晶片發送就緒訊號。

第二方面，本發明示出一種重置裝置，適用於配置在主機上的閘道設備，該閘道設備包括FPGA晶片和SOC晶片，該重置裝置分別與主機、FPGA晶片和SOC晶片連接，其包括：主機通訊模組，用於接收由主機發送的第一重置訊號；板卡通訊模組，用於接收由SOC晶片發送的第三重置訊號和上電狀態訊息，以及向SOC晶片發送就緒訊號；FPGA通訊模組，用於接收由FPGA晶片回授的配置完成訊號；控制模組，用於向FPGA晶片發送第二重置訊號，以控制FPGA晶片與主板CPU的PCIe匯流排重置；以及向FPGA晶片發送第四重置訊號，以控制FPGA晶片與SOC晶片的PCIe匯流排重置；處理模組，用於在閘道設備上電初始化後，檢測是否接收到由主機發送的第一重置訊號，若是，則驅動控制模組向FPGA晶片發送第二重置訊號；當透過FPGA通訊模組接收到FPGA晶片發送的配置完成訊號以及透過板卡通訊模組接收到SOC晶片回授的上電完成後，透過板卡通訊模組向SOC晶片發送就緒訊號，以使得SOC晶片在收到就緒訊號後發出第三重置訊號；以及當透過板卡通訊模組接收到第三重置訊號時，驅動控制模組向FPGA晶片發送第四重置訊號。

一種實施方式中，主機通訊模組包括鎖存模組；鎖存模組用於接收由主機發送的第一重置訊號，並響應該第一重置訊號輸出第一鎖存訊號；處理模組還包括：檢測該鎖存模組的輸出狀態；當檢測到鎖存模組響應該第一重置訊號輸出第一鎖存訊號時，驅動控制模組向FPGA晶片發送第二重置訊號。

一種實施方式中，處理模組還包括：當檢測到鎖存模組響應該第一重置訊號輸出第一鎖存訊號時，控制該鎖存模組切換為鎖存狀態，以使得鎖存狀態下的鎖存模組不再響應由主機發送的重置訊號而輸出第一鎖存訊號。

一種實施方式中，處理模組還包括：當超過設定的閾值時間沒有檢測到鎖存模組輸出第一鎖存訊號時，驅動控制模組向FPGA晶片發送第二重置訊號，並控制該鎖存模組切換為鎖存狀態，以使得鎖存狀態下的鎖存模組不再響應由主機發送的重置訊號而輸出第一鎖存訊號。

一種實施方式中，處理模組包括：當透過FPGA通訊模組接收到FPGA晶片發送的配置完成訊號時，驅動板卡通訊模組向SOC晶片發送上電控制訊號，並等待接收SOC晶片回授的上電狀態訊息；當透過板卡通訊模組接收到SOC晶片回授的上電完成訊息後，透過板卡通訊模組向SOC晶片發送就緒訊號。

第三方面，本發明示出一種智能網卡，該智能網卡應用於主機上，該智能網卡包括重置裝置、FPGA晶片和SOC晶片；其中FPGA晶片透過PCIe匯流排與主機CPU連接，以及透過PCIe匯流排與SOC晶片連接，重置裝置與主機、FPGA晶片以及SOC晶片連接；該重置裝置包括上述第二方面中任一種實施方式所示的重置裝置。

本發明的有益效果為：透過在智能閘道設備中設置重置裝置分別接收由主機CPU發送的重置訊號以及SOC晶片發出的重置訊號，並根據接收的重置訊號對FPGA晶片進行旁路控制，能夠根據FPGA晶片回授的配置狀態，自適應地控制SOC晶片在FPGA晶片在配置完成後才發出相應的重置訊號，確保智能網卡能夠適應不同種類的主機環境下，準確完成重置操作，提高了智能網卡的通用性。同時有效提高智能網卡的重置性能。

以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。

以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。

結合以下應用場景對本發明作進一步描述。

本發明提供一種用於配置在主機上的智能閘道設備的重置方法，其中該智能閘道設備（Smart-NIC）包括重置裝置，該重置裝置與閘道設備的FPGA晶片和SOC晶片，以及主機連接。其中該重置方法的邏輯設計框圖如圖1所示，該重置方法具體包括：在智能閘道設備上電初始化後，重置裝置檢測是否接收到由主機（Host）發送的第一重置訊號（PCIe reset），若是，則向FPGA晶片發送第二重置訊號（host reset），以控制FPGA晶片與主機的主板CPU的PCIe匯流排重置；重置裝置等待接收FPGA晶片發送的配置完成訊號（config done）和SOC晶片電源模組回授的上電狀態訊息；當重置裝置接收到FPGA晶片發送的配置完成訊號以及SOC晶片電源模組回授的上電完成訊號後，向SOC晶片發送就緒訊號（Power State），以使得SOC晶片在收到就緒訊號後向重置裝置發出第三重置訊號（PLT reset）；當接收到第三重置訊號時，重置裝置向FPGA晶片發送第四重置訊號（SOC reset），以控制FPGA晶片與SOC晶片的PCIe匯流排重置。

上述實施方式中，透過在智能閘道設備中設置重置裝置分別接收由主機CPU發送的重置訊號以及SOC晶片發出的重置訊號，並根據接收的重置訊號對FPGA晶片進行旁路控制，能夠根據FPGA晶片回授的配置狀態，自適應地控制SOC晶片在FPGA晶片在配置完成後才發出相應的重置訊號。確保智能網卡能夠適應不同種類的主機環境下，準確完成重置操作，提高了智能網卡的通用性。同時有效提高智能網卡的重置性能。

為提高智能網卡的適應性，以滿足應用在不同主機環境下的設計需求，重置裝置中還設置有鎖存模組，以使得重置裝置的功能性得到擴展。

一種實施方式中，該方法還包括：透過鎖存模組接收由主機發送的第一重置訊號；檢測是否接收到由主機發送的第一重置訊號，包括：重置裝置檢測鎖存模組的輸出狀態；當檢測到鎖存模組響應第一重置訊號而輸出第一鎖存訊號時，重置裝置向FPGA晶片發送第二重置訊號。

透過進一步設置鎖存模組接收由主機發送的第一重置訊號，透過鎖存模組能對由主機CPU提前發送的第一重置訊號進行鎖存，以使得智能閘道設備在上電後能夠第一時間響應該鎖存的訊號，並執行相應的重置操作。同時以鎖存模組的輸出狀態間接反映第一重置訊號的接收情況，有助於後續進一步對鎖存模組進行進一步的邏輯設置和監測，進一步擴展本發明重置方法的是適應性。

為避免智能閘道設備在正常工作期間，有可能會受到有主機後續發出的重置訊號（例如warm reset、cold reset等）影響，影響智能閘道設備的正常工作狀態。

一種實施方式中，該方法中，當檢測到鎖存模組響應第一重置訊號而輸出第一鎖存訊號時，還包括：重置裝置控制鎖存模組切換為鎖存狀態，以使得鎖存狀態下的鎖存模組不再響應由主機發送的重置訊號而輸出第一鎖存訊號。

一種應用場景中，在智能閘道設備上電完畢後，當透過鎖存模組接收到由主機CPU發送的PCIe reset訊號時，鎖存模組輸出端被置起（「1」狀態）；由重置裝置檢測到鎖存模組被置起後觸發向FPGA發送host reset訊號，以使得FPGA執行主板CPU的PCIe匯流排重置。並且鎖存模組被設置為重置狀態，即鎖存模組輸入端置零，並且不再受輸入端的狀態影響，以使得由主機發送的重置訊號無效。

上述實施方式中，透過設置鎖存模組以及相應的邏輯設定，使得智能閘道設備在上電後僅配合主機發送的PCIe reset訊號做一次響應，以使得FPGA完成相應的匯流排重置和配置，同時能夠有效避免主機後續的匯流排重置訊號對智能閘道設備的影響，提高智能閘道設備在正常工作期間的穩定性。

針對FPGA晶片需要在上電初始化完成後才會接受到來自主機發出的PCIe reset訊號，但是由於運行在不同的主機環境下，FPGA的上電初始化時間會有所不同，因此主機發出PCIe reset訊號的時間也會影響智能閘道設備能否正常執行重置操作。例如以目前流行的Purley和Whitley兩個服務器為例，FPGA在在上述兩個服務器模式下進行初始化的狀態也有所不同，FPGA在Purley的12V main power電源下初始化時間比較晚，這種情況Host發來的PCIe Reset比初始化時間早；FPGA在Whitley的12V STBY power電源下的初始化比較早，這種情況Host發來的PCIe Reset比初始化時間晚。

針對服務器發出的PCIe reset訊號比初始化時間早的情況，透過鎖存模組的設置，能夠有效地對重置訊號進行鎖存，以使得智能閘道設備能夠正確相應該重置訊號；但是針對服務器發出的PCIe reset訊號比初始化時間晚的情況，甚至一些情況下智能閘道設備採用主機系統S4（Standby）狀態的電源供電，需要智能閘道設備在系統S4狀態下開始工作，但此時由於主機系統的CPU在S4狀態下沒上電，因此CPU不會發出PCIe reset訊號的情況下，智能閘道設備依然無法正常執行重置。

針對上述情況，一種實施方式中，該方法還包括：當超過設定的閾值時間沒有檢測到鎖存模組輸出第一鎖存訊號時，重置裝置向FPGA晶片發送第二重置訊號，並控制鎖存模組切換為鎖存狀態，以使得鎖存狀態下的鎖存模組不再響應由主機發送的重置訊號而輸出第一鎖存訊號。

智能閘道設備在上電後，便進入等待由主機發出PCIe reset訊號的狀態，針對應用場景下，主機無法發出PCIe reset訊號，導致智能閘道設備無法正常工作的情況。上述實施方式中，在智能閘道設備進入等待主機PCIe reset訊號後，還設置相應的邏輯指令，當智能閘道設備超過設定的時間沒有檢測到由主機發出的PCIe reset訊號時，其透過內部邏輯控制FPGA執行相應的主機匯流排重置和配置。其中還具體提供了一種透過旁路模組執行邏輯判斷並旁路控制鎖存模組內部置起輸出端，以實現向FPGA發出host reset訊號，可以讓智能閘道設備及時在主機CPU不上電的情況下，依然可以最小系統啟動工作，能夠進一步提高智能閘道設備在不同主機環境下工作的通用性和適應性。

在一種應用場景中，設置的等待閾值時間為2秒，當智能閘道設備上電後檢測到超過2秒的時間沒有檢測到由主機發出的PCIe reset訊號，則內部置起鎖存模組以控制FPGA執行主機PCIe匯流排接口重置。

針對SOC晶片需要在FPGA執行主機通訊接口重置配置完成後才能有效的情況，為進一步確保FPGA執行與板卡上SOC晶片的PCIe通訊接口IP重置的穩定性。一種實施方式中，該方法中，當接收到FPGA晶片發送的配置完成訊號以及SOC上電完成後，重置裝置向SOC晶片發送就緒訊號，具體包括：當重置裝置接收到FPGA晶片發送的配置完成訊號時，重置裝置向SOC晶片發送上電控制訊號，並等待接收SOC晶片回授的上電狀態訊息；當重置裝置接收到SOC晶片回授的上電完成訊息後，重置裝置向SOC晶片發送就緒訊號。

上述實施方式中，在重置裝置向FPGA晶片發送host reset訊號後，等待FPGA晶片在完成與主板CPU的PCIe通訊接口IP重置後回授的config done訊號，當接收到由FPGA回授的config done訊號後，重置裝置向SOC晶片的電源控制模組發送上電控制訊號，以控制SOC晶片進行上電，並等待由SOC晶片在上電完成後回授的上電狀態訊息；當接收到由SOC晶片回授的上電狀態訊息後，重置裝置向SOC晶片發出就緒訊號，以使得SOC晶片在獲取到就緒訊號後發出PLT reset訊號，重置裝置接收到PLT reset訊號後向FPGA晶片發出SOC reset訊號，以使得FPGA在接收到SOC reset訊號後執行FPGA與板卡上SOC晶片的PCIe通訊接口IP重置。透過上述的重置設置方式，能夠自適應地控制SOC晶片在FPGA完成主機PCIe匯流排重置和FPGA進行重置配置完成後，才發出相應的重置指令，以使得FPGA能夠正確完成與SOC晶片的PCIe匯流排重置，提高了智能閘道設備重置機制的智能化水平，同時提高了智能閘道設備的通用性和穩定性。

參見圖2，其示出本發明一種智能閘道設備重置方法的邏輯設計流程圖，結合該邏輯流程圖，進一步說明本申請提出的智能閘道設備重置方法如下。

智能閘道設備在上電後，等待主機CPU發送的主機匯流排重置訊號（PCIe reset），透過檢測鎖存模組的輸出端狀態，當鎖存模組輸出端被置起時，向FPGA發送host reset訊號，以控制FPGA執行主機PCIe匯流排重置配置；當超過設定的閾值時間沒有檢測到接收到主機CPU發送的主機匯流排重置訊號時，透過旁路控制模組控制鎖存模組輸出端置起。之後，智能閘道設備等待FPGA完成主機PCIe匯流排重置配置後和SOC晶片上電後發出的回授訊息，當同時滿足收到FPGA完成主機PCIe匯流排重置配置的回授訊息以及SOC晶片成功上電的回授訊息後，向SOC發出就緒訊號，以使得SOC晶片在收到該就緒訊號後發出板卡SOC匯流排重置訊號（PLE reset），並根據該重置訊號向FPGA發送SOC reset訊號，以控制FPGA執行SOC晶片的PCIe匯流排重置配置，並最終完成智能閘道設備的重置操作。

其中，上述重置方法中，從主機發出的重置訊號（PCIe reset）在智能閘道設備上好電後便會無效。SOC在正常上電後，重置裝置發送一個就緒訊號給SOC後，SOC就可以正常發出重置訊號（PLT reset）。把主機發出的重置訊號和SOC發出的重置訊號都接到重置裝置中，由重置裝置利用這些訊號旁路操作FPGA，這樣針對不同的環境，使用鎖存模組監測PCIe reset無效後經過鎖存發給FPGA，並採用重置裝置接收FPGA配置完成訊號（config done）用作SOC晶片的電PVCCIN的控制訊號，這樣可以間接滿足FPGA在配置結束後向SOC晶片發送就緒訊號；內部使用鎖存以後的Host reset訊號和該就緒訊號做「與」邏輯後，再將邏輯後的就緒訊號發送給SOC；同時，如果監測到2S內沒接收由主機發出的重置訊號，則內部置位鎖存模組以向FPGA發出Host reset訊號，可以讓智能閘道設備在即使主板不上DC（未置位PCIe reset），也可以最小系統啟動工作，以使得智能閘道設備能夠同時滿足上述多種實施方式提出的設計需求。

參見圖3，其示出本發明一種智能閘道設備重置裝置的框架結構圖，該裝置適用於配置在主機4上的智能閘道設備，該智能閘道設備包括FPGA晶片2和SOC晶片3，該重置裝置1分別與主機4、FPGA晶片2和SOC晶片3連接，其包括：主機通訊模組11，用於接收由主機4發送的第一重置訊號（PCIe reset）；板卡通訊模組13，用於接收由SOC晶片3發送的第三重置訊號（PLT reset）和上電狀態訊息，以及向SOC晶片3發送就緒訊號；FPGA通訊模組12，用於接收由FPGA晶片2回授的配置完成訊號（config done）；控制模組14，用於向FPGA晶片2發送第二重置訊號（host reset），以控制FPGA晶片2與主板CPU的PCIe匯流排重置；以及向FPGA晶片2發送第四重置訊號（SOC reset），以控制FPGA晶片2與SOC晶片3的PCIe匯流排重置；處理模組15，用於在智能閘道設備上電初始化後，檢測是否接收到由主機4發送的第一重置訊號，若是，則驅動控制模組14向FPGA晶片2發送第二重置訊號；當透過FPGA通訊模組12接收到FPGA晶片2發送的配置完成訊號以及透過板卡通訊模組13接收到SOC晶片3回授的上電完成後，透過板卡通訊模組13向SOC晶片3發送就緒訊號，以使得SOC晶片3在收到就緒訊號後發出第三重置訊號；以及當透過板卡通訊模組13接收到第三重置訊號時，驅動控制模組14向FPGA晶片2發送第四重置訊號。

一種實施方式中，主機通訊模組11包括鎖存模組16；鎖存模組16用於接收由主機4發送的第一重置訊號，並響應該第一重置訊號輸出第一鎖存訊號；處理模組15還包括：檢測該鎖存模組16的輸出狀態；當檢測到鎖存模組16響應該第一重置訊號輸出第一鎖存訊號時，驅動控制模組14向FPGA晶片2發送第二重置訊號。

一種實施方式中，處理模組15還包括：當檢測到鎖存模組16響應該第一重置訊號輸出第一鎖存訊號時，控制該鎖存模組16切換為鎖存狀態，以使得鎖存狀態下的鎖存模組16不再響應由主機4發送的重置訊號而輸出第一鎖存訊號。

一種實施方式中，處理模組15還包括：當超過設定的閾值時間沒有檢測到鎖存模組16輸出第一鎖存訊號時，驅動控制模組14向FPGA晶片2發送第二重置訊號，並控制該鎖存模組16切換為鎖存狀態，以使得鎖存狀態下的鎖存模組16不再響應由主機4發送的重置訊號而輸出第一鎖存訊號。

一種實施方式中，處理模組15包括：當透過FPGA通訊模組12接收到FPGA晶片2發送的配置完成訊號時，驅動板卡通訊模組13向SOC晶片3發送上電控制訊號，並等待接收SOC晶片3回授的上電狀態訊息；當透過板卡通訊模組13接收到SOC晶片3回授的上電完成訊息後，透過板卡通訊模組13向SOC晶片3發送就緒訊號。

需要說明的是，上述重置裝置1用於實現上述的如圖1和圖2所示的一種智能閘道設備重置方法，裝置中的各模組能夠對應實現上述推送方法以及其不同實施方式中對應的步驟和功能，在此不再重複敘述。

參見圖4，其示出本發明一種智能閘道器卡的框架結構圖，該智能網卡9應用於主機4上，該智能網卡9包括重置裝置1、FPGA晶片2和SOC晶片3；其中FPGA晶片2透過PCIe匯流排與主機4CPU連接，以及透過PCIe匯流排與SOC晶片3連接，重置裝置1與主機4、FPGA晶片2以及SOC晶片3連接；該重置裝置1包括上述任一種實施方式所示的重置裝置1。

需要說明的是，上述智能網卡用於實現上述的如圖1和圖2所示的一種智能閘道設備重置方法，該智能網卡中的各模組能夠對應實現上述推送方法以及其不同實施方式中對應的步驟和功能，在此不再重複敘述。

需要說明的是，在本發明各個實施例中的各功能單元/模組可以集成在一個處理單元/模組中，也可以是各個單元/模組單獨物理存在，也可以是兩個或兩個以上單元/模組集成在一個單元/模組中。上述集成的單元/模組既可以採用硬件的形式實現，也可以採用軟件功能單元/模組的形式實現。例如，本申請上述重置裝置，可以是獨立物理存在的控制裝置，也可以是集成在智能閘道設備中的邏輯單元（如CPLD）；本申請在此不作具體限定。

透過以上的實施方式的描述，所屬領域的技術人員可以清楚地瞭解應當理解，可以以硬件、軟件、固件、中間件、代碼或其任何恰當組合來實現這裡描述的實施例。對於硬件實現，處理器可以在一個或多個下列單元中實現：專用集成電路（ASIC）、數字訊號處理器（DSP）、數字訊號處理設備（DSPD）、可編程邏輯器件（PLD）、現場可編程門陣列（FPGA）、處理器、控制器、微控制器、微處理器、設計用於實現這裡所描述功能的其他電子單元或其組合。對於軟件實現，實施例的部分或全部流程可以透過電腦程序來指令相關的硬件來完成。實現時，可以將上述程序儲存在電腦可讀介質中或作為電腦可讀介質上的一個或多個指令或代碼進行傳輸。電腦可讀介質包括電腦儲存介質和通訊介質，其中通訊介質包括便於從一個地方向另一個地方傳送電腦程序的任何介質。儲存介質可以是電腦能夠存取的任何可用介質。電腦可讀介質可以包括但不限於RAM、ROM、EEPROM、CD-ROM或其他光盤儲存、磁盤儲存介質或者其他磁儲存設備、或者能夠用於攜帶或儲存具有指令或數據結構形式的期望的程序代碼並能夠由電腦存取的任何其他介質。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。

1 重置裝置 2 FPGA晶片 3 SOC晶片 4 主機 9 智能網卡 11 主機通訊模組 12 FPGA通訊模組 13 板卡通訊模組 14 控制模組 15 處理模組 16 鎖存模組

利用附圖對本發明作進一步說明，但附圖中的實施例不構成對本發明的任何限制，對於本領域的普通技術人員，在不付出創造性勞動的前提下，還可以根據以下附圖獲得其它的附圖。圖1為本發明一種實施方式所示的重置方法邏輯設計框圖。圖2為本發明一種實施方式所示的重置方法邏輯設計流程圖。圖3為本發明一種實施方式所示的重置裝置結構框圖。圖4為本發明一種實施方式所示的智能網卡結構框圖。

Claims

一種重置方法，適用於配置在一主機上的一閘道設備，該閘道設備包括一FPGA晶片和一SOC晶片，且該重置方法包括：在該閘道設備上電初始化後，檢測是否接收到由該主機發送的一第一重置訊號，若是，則向該FPGA晶片發送一第二重置訊號，以控制該FPGA晶片與一主板CPU的PCIe匯流排重置；等待接收該FPGA晶片發送的一配置完成訊號和該SOC晶片回授的一上電狀態訊息；當接收到該FPGA晶片發送的該配置完成訊號以及該SOC晶片上電完成後，向該SOC晶片發送一就緒訊號，以使得該SOC晶片在收到該就緒訊號後發出一第三重置訊號；以及當接收到該第三重置訊號時，向該FPGA晶片發送一第四重置訊號，以控制該FPGA晶片與該SOC晶片的PCIe匯流排重置。
如請求項1所述之重置方法，更包含：透過一鎖存模組接收由該主機發送的該第一重置訊號；其中檢測是否接收到由該主機發送的該第一重置訊號包含：檢測該鎖存模組的輸出狀態；以及當檢測到該鎖存模組響應該第一重置訊號而輸出一第一鎖存訊號時，向該FPGA晶片發送該第二重置訊號。
如請求項2所述之重置方法，其中當檢測到該鎖存模組響應該第一重置訊號而輸出該第一鎖存訊號時，更包含：控制該鎖存模組切換為鎖存狀態，以使得該鎖存狀態下的該鎖存模組不再響應由該主機發送的該第一重置訊號而輸出該第一鎖存訊號。
如請求項2所述之重置方法，更包含：當超過設定的一閾值時間沒有檢測到該鎖存模組輸出該第一鎖存訊號時，向該FPGA晶片發送該第二重置訊號，並控制該鎖存模組切換為一鎖存狀態，以使得該鎖存狀態下的該鎖存模組不再響應由該主機發送的該第一重置訊號而輸出該第一鎖存訊號。
如請求項1所述之重置方法，其中當接收到該FPGA晶片發送的該配置完成訊號以及該SOC晶片上電完成後，向該SOC晶片發送該就緒訊號包含：當接收到該FPGA晶片發送的該配置完成訊號時，向該SOC晶片發送一上電控制訊號，並等待接收該SOC晶片回授的該上電狀態訊息；以及當接收到該SOC晶片回授的上電完成訊息後，向SOC晶片發送該就緒訊號。
一種重置裝置，適用於配置在一主機上的一閘道設備，該閘道設備包括一FPGA晶片和一SOC晶片，該重置裝置分別與該主機、該FPGA晶片和該SOC晶片連接，且包括：一主機通訊模組，用於接收由該主機發送的一第一重置訊號；一板卡通訊模組，用於接收由該SOC晶片發送的一第三重置訊號和一上電狀態訊息，以及向該SOC晶片發送一就緒訊號；一FPGA通訊模組，用於接收由該FPGA晶片回授的一配置完成訊號；一控制模組，用於向該FPGA晶片發送一第二重置訊號，以控制該FPGA晶片與一主板CPU的PCIe匯流排重置；以及向該FPGA晶片發送一第四重置訊號，以控制該FPGA晶片與該SOC晶片的PCIe匯流排重置；以及一處理模組，用於在該閘道設備上電初始化後，檢測是否接收到由該主機發送的該第一重置訊號，若是，則驅動該控制模組向該FPGA晶片發送該第二重置訊號；當透過該FPGA通訊模組接收到該FPGA晶片發送的該配置完成訊號以及透過該板卡通訊模組接收到該SOC晶片回授的上電完成後，透過該板卡通訊模組向該SOC晶片發送該就緒訊號，以使得該SOC晶片在收到該就緒訊號後發出該第三重置訊號；以及當透過該板卡通訊模組接收到該第三重置訊號時，驅動該控制模組向該FPGA晶片發送該第四重置訊號。
如請求項6所述之重置裝置，其中該主機通訊模組包括一鎖存模組，該鎖存模組用於接收由該主機發送的該第一重置訊號，並響應該第一重置訊號輸出一第一鎖存訊號；該處理模組更用於檢測該鎖存模組的輸出狀態，且當檢測到該鎖存模組響應該第一重置訊號輸出該第一鎖存訊號時，驅動該控制模組向該FPGA晶片發送該第二重置訊號。
如請求項7所述之重置裝置，其中該處理模組更用於：當檢測到該鎖存模組響應該第一重置訊號輸出該第一鎖存訊號時，控制該鎖存模組切換為一鎖存狀態，以使得該鎖存狀態下的該鎖存模組不再響應由該主機發送的該第一重置訊號而輸出該第一鎖存訊號；及/或當超過設定的一閾值時間沒有檢測到該鎖存模組輸出該第一鎖存訊號時，驅動該控制模組向該FPGA晶片發送該第二重置訊號，並控制該鎖存模組切換為該鎖存狀態，以使得該鎖存狀態下的該鎖存模組不再響應由該主機發送的該第一重置訊號而輸出該第一鎖存訊號。
如請求項6所述之重置裝置，其中該處理模組更用於當透過該FPGA通訊模組接收到該FPGA晶片發送的該配置完成訊號時，驅動該板卡通訊模組向該SOC晶片發送一上電控制訊號，並等待接收該SOC晶片回授的該上電狀態訊息，且當透過該板卡通訊模組接收到該SOC晶片回授的上電完成訊息後，透過該板卡通訊模組向該SOC晶片發送該就緒訊號。
一種智能網卡，該智能網卡應用於該主機上，包括一重置裝置、一FPGA晶片和一SOC晶片，其中該FPGA晶片透過一PCIe匯流排與主機CPU連接，以及透過另一PCIe匯流排與該SOC晶片連接，該重置裝置與該主機、該FPGA晶片以及該SOC晶片連接，且該重置裝置包括請求項6~9中任一項所述的該重置裝置。