TWI770790B - 半導體元件及其製備方法 - Google Patents

半導體元件及其製備方法 Download PDF

Info

Publication number
TWI770790B
TWI770790B TW110102890A TW110102890A TWI770790B TW I770790 B TWI770790 B TW I770790B TW 110102890 A TW110102890 A TW 110102890A TW 110102890 A TW110102890 A TW 110102890A TW I770790 B TWI770790 B TW I770790B
Authority
TW
Taiwan
Prior art keywords
isolation layer
connection
contact points
layer
semiconductor
Prior art date
Application number
TW110102890A
Other languages
English (en)
Other versions
TW202137478A (zh
Inventor
施信益
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202137478A publication Critical patent/TW202137478A/zh
Application granted granted Critical
Publication of TWI770790B publication Critical patent/TWI770790B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05672—Vanadium [V] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05681—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本揭露提供一種半導體元件及其製備方法。該半導體元件包括一第一半導體結構；一第一連接結構，包括一第一連接隔離層、複數個第一連接接觸點以及複數個第一支撐接觸點，該第一連接隔離層位在該第一半導體結構上，該複數個第一連接接觸點位在該第一連接隔離層中，該複數個第一支撐接觸點位在該第一連接隔離層中；以及一第二半導體結構，設置於該第一連接結構上，其中該複數個第一連接接觸點的上表面接觸該第二半導體結構的一下表面；其中該複數個第一連接接觸點的上表面以及該複數個第一支撐接觸點的上表面凸出該第一連接隔離層的上表面。

Description

半導體元件及其製備方法
本申請案主張2020年3月19日申請之美國正式申請案第16/823,759號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及該半導體元件的一製備方法。特別是關於一種具有導電突部的半導體元件及該半導體元件的製備方法。
半導體元件係使用在不同的電子應用中，例如個人電腦、行動電話、數位相機，以及其他電子設備。半導體元件的尺寸持續地等比例縮小，以符合運算力(computing ability)的需求。然而，許多之問題的變異係出現在等比例縮小製程期間，且這些問題的數量及複雜度不斷增加。因此，在達到改善品質、良率、效能與可靠度以及降低複雜度上仍具有挑戰性。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一第一半導體結構；一第一連接結構，包括一第一連接隔離層、複數個第一連接接觸點以及複數個第一支撐接觸點，該第一連接隔離層位在該第一半導體結構上，該複數個第一連接接觸點位在該第一連接隔離層中，該複數個第一支撐接觸點位在該第一連接隔離層中；以及一第二半導體結構，設置於該第一連接結構上，其中該複數個第一連接接觸點的上表面接觸該第二半導體結構的一下表面；其中該複數個第一連接接觸點的上表面以及該複數個第一支撐接觸點的上表面凸出該第一連接隔離層的上表面。
在一些實施例中，該複數個第一連接接觸點具有一厚度，大於該複數個第一支撐接觸點的一厚度。
在一些實施例中，該第一半導體結構包括一第一基底以及一第一內連接結構，該第一基底位在該第一連接結構下，該第一內連接結構位在該第一基底與該第一連接結構之間，其中該第一連接隔離層位在該第一內連接結構上。
在一些實施例中，該第一內連接結構包括一第一隔離層以及複數個第一導電特徵，該第一隔離層位在該第一基底上，該複數個第一導電特徵位在該第一隔離層中，其中該複數個第一連接接觸點的下表面接觸該複數個第一導電特徵的上表面，而該複數個第一導電特徵的上表面與該第一隔離層的一上表面為共面。
在一些實施例中，該第二半導體結構包括一第二內連接結構以及一第二基底，該第二內連接結構位在該第一連接結構上，該第二基底位在該第二內連接結構上。該第二內連接結構包括一第二隔離層以及複 數個第二導電特徵，該第二隔離層位在該第一連接結構上，該複數個第二導電特徵位在該第二隔離層中。該複數個第一連接接觸點的上表面接觸該複數個第二導電特徵的下表面，而該複數個第二導電特徵的下表面與該第二隔離層的一下表面為共面。
在一些實施例中，該第二內連接結構包括複數個保護環(guard rings)，位在該第二隔離層中，其中該複數個保護環的下表面接觸該複數個第一支撐接觸點的上表面。
在一些實施例中，該半導體元件還包括複數個第一襯墊，位在該複數個第一連接接觸點的側壁上，並位在該複數個第一連接接觸點下表面上。
在一些實施例中，半導體元件，還包括一第一多孔(porous)層，位在該第一連接隔離層與該第二隔離層之間、該第一連接隔離層與該複數個第一連接接觸點之間，以及該第一連接隔離層與該複數個第一支撐接觸點之間。該第一多孔層的一孔隙率介於大約25%到大約100%之間。
在一些實施例中，該半導體元件還包括複數個第一襯墊，位在該第一多孔層與該複數個第一連接接觸點之間以及在該第一多孔層與該等第一支撐接觸點之間。
在一些實施例中，該半導體元件還包括一貫穿基底通孔(through substrate via)，位在該第二基底中。
在一些實施例中，該第一連接隔離層包括一第一下隔離層、一第一中間隔離層以及一第一上隔離層，該第一下隔離層位在該第一半導體結構的該上表面上，該第一中間隔離層位在該第一下隔離層上，該第一上隔離層位在該第一中間隔離層上，其中該複數個第一連接接觸點穿 過該第一下隔離層、該第一中間隔離層以及該第一上隔離層，且該複數個第一支撐接觸點位在該第一上隔離層中。
在一些實施例中，該半導體元件還包括一第二連接結構以及一第二半導體結構，該第二連接結構位在該第一連接結構上，該第二半導體結構位在該第二連接結構上。該第二連接結構包括一第二連接隔離層、複數個第二連接接觸點以及複數個第二支撐接觸點，該第二連接隔離層位在該第一連接結構上，該複數個第二連接接觸點位在該第二連接隔離層中，該複數個第二支撐接觸點位在該第二連接隔離層中。該複數個第二連接接觸點的下表面接觸該複數個第一連接接觸點的上表面。
在一些實施例中，該複數個第一連接接觸點之側壁的一剖面輪廓呈傾斜的。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一半導體結構；以及形成一第一連接結構，該連接結構包括一第一連接隔離層、複數個第一連接接觸點以及複數個第一支撐接觸點，該第一連接隔離層位在該第一半導體結構上，該複數個第一連接接觸點位在該第一連接隔離層中，該複數個第一支撐接觸點位在該第一連接隔離層中；，其中該複數個第一連接接觸點的上表面以及該複數個第一支撐接觸點的上表面凸出該第一連接隔離層的上表面；鍵合一第二半導體結構至該第一連接結構，其中該複數個第一連接接觸點的上表面接觸該第二半導體結構的一下表面。
在一些實施例中，該第一連接隔離層包括一第一下隔離層、一第一中間隔離層以及一第一上隔離層，該第一下隔離層形成在該第一半導體結構上，該第一中間隔離層形成在該第一下隔離層上，該第一上 隔離層形成在該第一中間隔離層上，其中形成該複數個第一連接接觸點以穿過該第一上隔離層、該第一中間隔離層以及該第一下隔離層，且該複數個第一支撐接觸點形呈在該第一上隔離層中。
在一些實施例中，該半導體元件的製備方法還包括：形成一能量可移除材料的一層在該第一連接隔離層的一上表面上、在該複數個第一連接接觸點與該第一連接隔離層之間以及在該複數個第一支撐接觸點與該第一連接隔離層之間；以及執行一能量處理以轉換該能量可移除材料的該層成為一第一多孔層。該第一多孔層的一孔隙率介於大約25%到大約100%之間。
在一些實施例中，該能量可移除材料包含一基礎材料以及一可分解成孔劑材料。
在一些實施例中，該基礎材料包括甲基矽酸鹽(methylsilsesquioxane)、低介電材料或氧化矽。
在一些實施例中，該能量處理的一能量源為熱、光或其組合。
在一些實施例中，該半導體元件的製備方法另包含：薄化在該第一上隔離層之上表面上的該第一多孔層，使得該複數個第一連接接觸點的上表面以及該複數個第一支撐接觸點的上表面凸出該第一連接隔離層的上表面。
由於本揭露之半導體元件的設計，多個半導體元件可經由該第一連接結構而連接在一起，以在佔據較小體積時，提供更複雜的功能。因此，可降低該半導體元件的成本，並可增加該半導體元件的利潤(profit)。此外，該複數個第一支撐接觸點可改善在該第一連接結構與該 多個半導體結構之間的接合強度(bonding strength)。
此外，該複數個突部可避免金屬-金屬之間被該第一上隔離層或該第二隔離層電氣隔離；因此，本揭露之技術可以在該第二半導體結構與該第一連接結構之間實現更可靠的鍵合。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10A:半導體元件
10B:半導體元件
10C:半導體元件
10D:半導體元件
10E:半導體元件
10F:半導體元件
10G:半導體元件
10H:半導體元件
10I:半導體元件
10J:半導體元件
100:第一半導體結構
101:第一基底
103:第一內連接結構
105:第一隔離層
107:第一導電線
109:第一導電通孔
111:第一導電接觸點
113:第一阻障層
115:第一保護環
117:貫通基底通孔
121:第一下鈍化層
200:第二半導體結構
201:第二基底
203:第二內連接結構
205:第二隔離層
207:第二導電線
209:第二導電通孔
211:第二導電接觸點
213:第二阻障層
215:第二保護環
217:第二貫穿基底通孔
219:第二隔離側壁
221:第二下鈍化層
223:第二上鈍化層
225:第二重分布層
227:第二上凸塊金屬化層
229:第二導電凸塊
231:第二墊結構
400:第一連接結構
401:第一連接隔離層
403:第一下隔離層
405:第一中間隔離層
407:第一上隔離層
409:第一連接接觸點
410:突部
411:第一支撐接觸點
413:第一襯墊
415:第一多孔層
417:能量可移除材料
500:第二連接結構
501:第二連接隔離層
503:第二下隔離層
505:第二中間隔離層
507:第二上隔離層
509:第二連接接觸點
511:第二支撐接觸點
513:第二襯墊
515:第二多孔層
Z:方向
20:製備方法
S11:步驟
S13:步驟
S15:步驟
S17:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1為依據本揭露一些實施例的一種半導體元件之剖視示意圖。
圖2到圖10為依據本揭露一些實施例的各個半導體元件之剖視示意圖。
圖11為依據本揭露一些實施例的一種半導體元件的製備方法之流程示意圖。
圖12到圖16為依據本揭露一實施例中製備該半導體元件的之一流程之剖視示意圖。
圖17到圖20為依據本揭露另一實施例中製備一半導體元件的之一流 程之剖視示意圖。
圖21到圖23為依據本揭露另一實施例中製備一半導體元件的之一流程之剖視示意圖。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例 可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
此外，在本揭露中形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的 (same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。特別地是，本街漏之該等實施例的該等半導體元件可為動態隨機存取記憶體元件。
需注意的是，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一些實施例的一種半導體元件10A之剖視示意圖。
請參考圖1，半導體元件10A可包括一第一半導體結構 100、一第二半導體結構200以及一第一連接結構400。第一半導體結構100與第二半導體結構200可為一半導體晶圓、一半導體晶圓的一部分或是一半導體晶粒。在所述的實施例中，第一半導體結構100與第二半導體結構200為半導體晶粒。第一半導體結構100可包括一第一基底101以及一第一內連接結構103。第一內連接結構103可設置在第一基底101上。
請參考圖1，舉例來說，第一基底101可由下列材料所製：矽、碳化矽(silicon carbide)、鍺矽鍺(germanium silicon germanium)、砷化鎵、砷化銦(indium arsenide)或其他包含III族、IV族以及V族的半導體材料。在一些實施例中，第一基底101可包括一絕緣體上覆矽(silicon-on-insulator)結構。舉例來說，第一基底101可包括一埋入氧化物層，藉由使用例如氧離子佈植分離(separation by implanted oxygen)的一製程所形成。
請參考圖1，第一內連接結構103可包括一第一隔離層105、複數個裝置元件(device elements)(為了清楚故並未顯示在圖1中)以及複數個第一導電特徵。第一隔離層105可設置在第一基底101上。在一些實施例中，第一隔離層105可為一堆疊層結構。第一隔離層105可包括複數個第一隔離子層。每一第一隔離子層可具有一厚度，介於大約0.5微米到大約3.0微米之間。舉例來說，複數個第一隔離子層可由下列材料所製：氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass)、未摻雜矽酸鹽玻璃(undoped silicate glass)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass)、低介電常數(low-k)的介電材料、其類似物或其組合。複數個隔離子層可由不同材料所製，但並不以此為限。低介電常數的介電材料可具有小於3.0或甚至小於2.5的一介電常數。在一些實施例中，低介電常數的介 電材料可具有小於2.0的一介電常數。
在一些實施例中，複數個裝置元件可設置在第一隔離層105的一下部中。複數個裝置元件可設置在第一基底101上。舉例來說，複數個裝置元件可為雙極接面電晶體(bipolar junction transistor)、金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor)、二極體、系統大型積體電路(system large-scale integration)、快閃記憶體(flash memories)、動態隨機存取記憶體、靜態隨機存取記憶體、電性可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memories)、影像感測器、微機電系統(micro-electro-mechanical-systems)、主動元件或被動元件。在一些實施例中，裝置元件的一部分可設置在第一基底101中。舉例來說，一金屬氧化物半導體場效電晶體的源極/汲極區可設置在第一基底101中。在一些實施例中，該等裝置元件可藉由隔離結構而電性隔離鄰近的裝置元件，而隔離結構係例如淺溝隔離(shallow trench isolations)。
應當理解，在本揭露的描述中，沿著Z方向位在最高垂直高度(level)之一元件(或一特徵)的一表面，係表示該元件(或該特徵)的一上表面。沿著Z方向位在最低垂直高度之一元件(或一特徵)的一表面，係表示該元件(或該特徵)的一下表面。
請參考圖1，複數個第一導電特徵可設置在第一隔離層105中。舉例來說，複數個第一導電特徵可包括複數個第一導電線107、複數個第一導電通孔109以及複數個第一導電接觸點111。該等導電通孔109沿著Z方向可連接鄰近的該等導電線。該等導電通孔109可改善在第一內連接結構103中的散熱，並提供結構性支撐給第一內連接結構103。在一些 實施例中，複數個裝置元件可經由複數個第一導電特徵而進行內連接。在一些實施例中，一些第一導電特徵可包括較寬的部分。該等較寬的部分可表示為第一導電墊。在一些實施例中，複數個第一阻障層113可設置在複數個第一導電特徵與第一隔離層105之間。每一第一阻障層113可覆蓋相對應之第一導電特徵的側壁以及一下表面。一些第一阻障層113可設置在一些第一導電特徵之間。舉例來說，其中一第一阻障層113可設置在相互鄰近的一第一導電線107與一第一導電通孔109之間。
請參考圖1，第一內連接結構103可包括複數個第一保護環(first guard rings)115。複數個第一保護環115由一些第一導電線107以及一些第一導電通孔109電性連接所組成。複數個第一保護環115可為虛擬(dummies)。複數個第一保護環115可具有與第一隔離層105相同的一厚度。換言之，複數個第一保護環115沿Z方向可穿過第一隔離層105。在複數個第一導電特徵形成期間，複數個第一保護環115可促進平坦化製程。複數個第一保護環115亦可促進與其他結構的一接合(bonding)製程，該其他結構係例如第一連接結構400或第二半導體結構200。再者，複數個第一保護環115可改善第一內連接結構103的機械強度(mechanical strength)。在一些實施例中，第一保護環115可由沿著Z方向並相互分開設置的一些導電線107所組成。
應當理解，一元件表示成一「虛擬(dummy)」元件係意指該元件電性隔離所有的裝置元件。此外，當半導體元件在操狀狀態下，將不會有外部電壓或電流施加到該元件。
請參考圖1，第一隔離層105的上表面以及一些第一導電線107的上表面可大致共面。在一些實施例中，第一隔離層105的上表面、 一些第一導電線107的上表面以及一些第一保護環115的上表面可大致共面。在一些實施例中，第一隔離層105的上表面、一些第一導電線107的上表面、一些第一保護環115的上表面以及一些第一阻障層113的上表面可大致共面。由第一隔離層105的上表面、一些第一導電線107的上表面、一些第一保護環115的上表面以及一些第一阻障層113的上表面所組成的平面可表示為第一內連接結構103的上表面。
在一些實施例中，一些第一導電接觸點111的下表面以及第一隔離層105的下表面可大致共面。在一些實施例中，一些第一導電接觸點111的下表面、一些其他第一保護環115的下表面、第一隔離層105的下表面以及第一基底101的上表面可大致共面。由一些第一導電接觸點111的下表面、一些其他第一保護環115的下表面以及第一隔離層105的下表面所構成的平面可表示為第一內連接結構103的下表面。
舉例來說，複數個第一導電線107、複數個第一導電通孔109以及複數個第一導電接觸點111可由下列材料所製：銅、鋁、鈦、其類似物或其組合。複數個第一導電線107、複數個第一導電通孔109以及複數個第一導電接觸點111可由不同材料所製，但並不以此為限。舉例來說，複數個第一阻障層113可由下列材料所製：氮化鈦、氮化鉭、鈦、鉭、鈦鎢(titanium tungsten)、其類似物或其組合。
請參考圖1，第二半導體結構200可與第一半導體結構100相對設置，且第一連接結構400夾置在第二半導體結構200與第一半導體結構100之間。第一半導體結構100與第二半導體結構200可提供不同功能。舉例來說，第一半導體結構100可提供一邏輯功能，且第二半導體結構200可提供一記憶體功能。在一些實施例中，第一半導體結構100與第二 半導體結構200可提供相同功能。
請參考圖1，第二半導體結構200可包括一第二基底201、一第二內連接結構203、一第二貫穿基底通孔(through substrate via)217、多個第二隔離側壁219、一第二上鈍化層223、一第二重分布層225、一第二上凸塊金屬化層227以及一第二導電凸塊229。
請參考圖1，第二基底201與第一連接結構400可相對設置，且第二內連接結構203夾置在第二基底201與第一連接結構400之間。第二基底201具有類似於第一基底101的一結構，但並不以此為限。第二基底201可由與第一基底101相同的材料所製，但並不以此為限。第二內連接結構203可具有類似於第一內連接結構103的一結構，但並不以此為限。在本實施例中，第二內連接結構203可具有類似於第一內連接結構103的一結構，但可以上下顛倒的方式設置。第二內連接結構203可包括一第二隔離層205、複數個裝置元件(為了清楚故並未顯示在圖1中)、複數個第二導電特徵、複數個第二阻障層213以及複數個第二保護環215。第二半導體結構200的複數個裝置元件可設置在鄰近第二隔離層205的一上部處。
請參考圖1，複數個第二導電特徵可設置在第二隔離層205中。複數個第二導電特徵可包括複數個第二導電線207、複數個第二導電通孔209以及複數個第二導電接觸點211。複數個保護環215可由一些第二導電線207連接到一些第二導電通孔209所組成。複數個第二保護環215可為虛擬(dummies)。
請參考圖1，一些第二導電線207的下表面、第二隔離層205的下表面、一些第二保護環215的下表面以及一些第二阻障層213的下表面可大致共面。由一些第二導電線207的下表面、第二隔離層205的下表 面、一些第二保護環215的下表面以及一些第二阻障層213的下表面所組成的平面可表示成第二內連接結構203的下表面。一些第二導電接觸點211的上表面、一些第二保護環215的上表面以及第二隔離層205的上表面可大致共面。由一些第二導電接觸點211的上表面、一些第二保護環215的上表面以及第二隔離層205的上表面所組成的平面可表示成第二內連接結構203的上表面。
請參考圖1，第二貫穿基底通孔217可設置在第二基底201中，並電性連接到其中一第二導電接觸點211。在一些實施例中，第二貫穿基底通孔217可經由一些第二導電特徵而電性連接到第一半導體結構100的其中一裝置元件。在一些實施例中，第二貫穿基底通孔217可經由一些導電特徵而電性連接到第一內連接結構400。在一些實施例中，第二貫穿基底通孔217可不穿經第二隔離層205。在一些實施例中，第二貫穿基底通孔217可不佔用第二半導體結構200之多餘的空間。因此，更多的裝置元件可設置在第二半導體結構200中，以提供一更複雜的半導體元件。舉例來說，第二貫穿基底通孔217可由下列材料所製：銅、鋁、鈦、其類似物或其組合。
請參考圖1，該等第二隔離側壁219可設置在第二貫通基底通孔217的側壁上。該等第二隔離側壁219可電性絕緣第二貫通基底通孔217與鄰近的裝置元件，而鄰近的該等裝置元件設置在鄰近第二貫通基底通孔217的兩側處。第二下鈍化層221可設置在第二基底201上。第二上鈍化層223可設置在第二下鈍化層221上。一第二重分布層225可設置在第二下鈍化層221中。第二下鈍化層221的一部分以及第二上鈍化層223的一部分可凹陷以暴露第二重分布層225之一上表面的一部分。舉例來說，第二 下鈍化層221與第二上鈍化層223可由下列材料所製：氮化矽、氮氧化矽、氮化氧化矽(silicon oxide nitride)、聚亞醯胺(polyimide)、聚苯並惡唑(polybenzoxazole)或其組合。第二下鈍化層221與第二上鈍化層223可由不同材料所製，但並不以此為限。第二重分布層225可電性連接到第二貫通基底通孔217。舉例來說，第二重分布層225可由下列材料所製：鎢、鈦、錫、鎳、銅、金、鋁、鉑、鈷或其組合。
應當理解，在本揭露中，氮氧化矽表示一物質(substance)，其係包含矽、氮以及氧，且氧的一比率大於氮的一比率。氧化氮化矽(Silicon nitride oxide)表示一物質，其係包含矽、氧以及氮，且氮的一比率大於氧的一比率。
請參考圖1，第二下凸塊金屬化層227可設置在第二上鈍化層223與第二重分布層225之上表面的該部分上。第二導電凸塊229可設置在第二下凸塊金屬化層227上，並電性連接到第二重分布層225。舉例來說，第二下凸塊金屬化層227可由下列材料所製：鉻(chromium)、鎢、鈦、銅、鎳、鋁、鈀(palladium)、金、釩(vanadium)或其組合。第二導電凸塊229可為一焊料凸塊(solder bump)。
第二下凸塊金屬化層227可為一單一層結構或多層的一堆疊結構。舉例來說，第二下凸塊金屬化層227可包括依序堆疊的一第一導電層、一第二導電層以及一第三導電層。第一導電層可當作是一黏著層，用於穩定貼合第二導電凸塊229到第二重分布層225與第二上鈍化層223。舉例來說，第一導電層可包含以下至少其中之一：鈦、鈦鎢(titanium-tungsten)、鉻以及鋁。第二導電層可當作是一阻障層，以避免包含在第二導電凸塊229中的一導電材料擴散進入第二重分布層225或第二上鈍化層 223。第二導電層可包含以下至少其中之一：銅、鎳、鉻銅(chromium-copper)以及鎳釩(nickel-vanadium)。第三導電層可當作是一晶種層(seed layer)，用以形成第二導電凸塊229，或者是當作是一潤濕層(wetting layer)，用以改善第二導電凸塊229的濕潤特性(wetting characteristics)。第三導電層可包含以下至少其中之一：鎳、銅以及鋁。
請參考圖1，第一連接結構400可設置在第一半導體結構100與第二半導體結構200之間。第一連接結構400可包括一第一連接隔離層401、複數個第一連接接觸點409、複數個第一支撐接觸點411以及複數個第一襯墊413。第一連接隔離層401可設置在第一內連接結構103的上表面上。
請參考圖1，複數個第一連接接觸點409與複數個第一支撐接觸點411可設置在第一連接隔離層401中。複數個第一支撐接觸點411可為虛擬(dummies)。複數個第一連接接觸點409可具有一厚度，係大於複數個第一支撐接觸點411的一厚度。複數個第一連接接觸點409的上表面可接觸或接合到一些第二導電線207的下表面，而該些第二導電線207的下表面係與第二內連接結構203共面。複數個第一連接接觸點409的上表面可具有一寬度，係等於或小於一些第二導電線207之下表面的一寬度，而該些第二導電線207的下表面係與第二內連接結構203的下表面共面。複數個第一連接接觸點409的下表面可接觸或接合到一些第一導電線107的上表面，該些第一導電線107的上表面係與第一內連接結構103的上表面共面。複數個第一連接接觸點409的下表面可具有一寬度，係等於或小於一些第一導電線107之上表面的一寬度，而該些第一導電線107的上表面係與第一內連接結構103的上表面共面。
請參考圖1，複數個第一支撐接觸點411的上表面可接觸或接合到複數個第二保護環215的下表面，而該複數個第二保護環215的下表面係與第二內連接結構203的下表面共面。在一些實施例中，複數個第一支撐接觸點411的一些上表面可接觸或接合到複數個第二保護環215的下表面，而該複數個第二保護環215的下表面係與第二內連接結構203的下表面共面。在一些實施例中，複數個第一支撐接觸點411的下表面可接觸或接合到一些第二保護環215，該些第二保護環215係與第二內連接結構203的下表面共面。
在一些實施例中，複數個第一連接接觸點409可沿著Z方向而穿過第一連接隔離層401，並經由一些第一導電特徵以及一些第二導電特徵而電性連接第一半導體結構100的裝置元件以及第二半導體結構200的裝置元件。在一些實施例中，第一連接隔離層401可為一多層結構，包含一第一下隔離層403、一第一中間隔離層405以及一第一上隔離層407。第一下隔離層403可設置在第一內連接結構103的上表面上。第一下隔離層403可為一蝕刻終止層，舉例來說，並可由下列材料所製：氮化矽、碳化矽、氧化矽、低介電常數(low-k)的介電材料、極低介電常數的介電材料、其類似物或其組合。舉例來說，低介電常數的介電材料可為摻碳氧化物(carbon doped oxides)。舉例來說，極低介電常數的介電材料可為多孔摻碳氧化矽(porous carbon doped silicon oxide)。
請參考圖1，第一中間隔離層405可設置在第一下隔離層403上。第一上隔離層407可設置在第一中間隔離層405上。第二內連接結構203可設置在第一上隔離層407上。舉例來說，第一中間隔離層405與第一上隔離層407可由下列材料所製：氧化矽、氮氧化矽、氮化矽、硼矽酸鹽 玻璃(borosilicate glass)、硼磷矽酸鹽玻璃(borophosphosilicate glass)、磷矽酸鹽玻璃(phosphoric silicate glass)、氟化矽玻璃(fluorinated silicate glass)、低介電常數介電材料或其組合。第一中間隔離層405與第一上隔離層407可由相同材料所製，但並不以此為限。舉例來說，複數個第一連接接觸點409與複數個第一支撐接觸點411可由下列材料所製：鋁、銅、鎢或鈷。
請參考圖1，複數個第一連接接觸點409沿著Z方向可穿過第一上隔離層407、第一中間隔離層405以及第一下隔離層403。複數個第一支撐接觸點411沿著Z方向可穿過第一上隔離層407。在一些實施例中，複數個第一支撐接觸點411可穿過第一上隔離層407與第一中間隔離層405的一上部。複數個第一支撐接觸點411可促進與第二半導體結構200的一接合製程。
請參考圖1，複數個第一襯墊413可設置在複數個第一連接接觸點409的側壁上、在複數個第一連接接觸點409的下表面上、在複數個第一支撐接觸點411的側壁上以及複數個第一支撐接觸點411的下表面上。舉例來說，複數個第一襯墊413可由下列材料所製：氮化鈦、氮化鉭、鈦、鉭、鈦鎢(titanium tungsten)、其類似物或其組合。
請參考圖1，複數個第一連接接觸點409的上表面、複數個第一支撐接觸點411的上表面、複數個第一襯墊413的上表面以及第一上隔離層407的一上表面可大致共面。由複數個第一連接接觸點409的上表面、複數個第一支撐接觸點411的上表面、複數個第一襯墊413的上表面以及第一上隔離層407的上表面所構成的平面，可表示為第一連接結構400的上表面。
圖2到圖10為依據本揭露一些實施例的各個半導體元件10B、10C、10D、10E、10F、10G、10H、101以及10J之剖視示意圖。
請參考圖2，在半導體元件10B中，一第一多孔層415可設置在第一上隔離層407的一上表面上、在複數個第一支撐接觸點411的側壁與下表面上以及複數個第一連接接觸點409的側壁上。在一些實施例中，複數個第一襯墊413可設置在第一多孔層415與複數個第一連接接觸點409之間，以及在第一多孔層415與複數個第一支撐接觸點411之間。第一多孔層415可由一能量可移除材料所製，將於後詳述。
第一多孔層415可包括一骨架(skeleton)以及複數個空的空間，而複數個空的空間設置在骨架各處。複數個空的空間可相互連接，並充填有空氣。舉例來說，骨架可包含氮化矽、低介電材料或甲基矽酸鹽(methylsilsesquioxane)。第一多孔層415可具有一孔隙率(porosity)，介於25%到100%之間。應當理解，當孔隙率為100%時，其係指第一多孔層415緊包括一空的空間，且第一多孔層415可當成是一氣隙。在一些實施例中，第一多孔層415的孔隙率可介於45%到95%之間。第一多孔層415之複數個空的空間可充填有空氣。結果，舉例來說，第一多孔層415的一介電常數可甚低於由氧化矽所製的一層。因此，第一多孔層415可大大地降低在複數個第一連接接觸點409與複數個第一支撐接觸點411之間的寄生電容(parasitic capacitance)。意即，第一多孔層415可大大地減輕在由第一連接結構400所產生的電子訊號與施加到第一連接結構400的電子訊號之間的一干涉效應(interference effect)。
能量可移除材料可包含一材料，例如一熱可分解材料、一光可分解材料、一電子束可分解材料或其組合。舉例來說，能量可移除材 料可包括一基礎材料以及一可分解成孔劑材料(decomposable porogen material)，而該可分解成孔劑材料係在暴露在一能量源時而被犧牲地移除。
請參考圖3，在半導體元件10C中，第一多孔層415可僅設置在第一上隔離層407上。第一連接隔離層401與能量可移除材料的一層可依序形成在第一內連接結構103上。接下來，複數個第一連接接觸點409、複數個第一支撐接觸點411以及複數個第一襯墊413可藉由執行一單一或雙鑲嵌(damascene)製程的單一或多個疊代(iterations)並經由圖案化在第一多孔層415上所形成。
請參考圖4，在半導體元件10D中，複數個第一連接接觸點409的側壁以及複數個第一支撐接觸點411的側壁可具有一傾斜剖面輪廓。在一些實施例中，每一第一連接接觸點409的一寬度或是每一第一支撐接觸點411的一寬度，可沿著Z方向從下到上逐漸變寬。在一些實施例中，每一第一連接接觸點409的整體或每一第一支撐接觸點411的整體可具有一均勻斜率。
請參考圖5，在半導體元件10E中，第一半導體結構100可以上下顛倒的方式置放。第一連接結構400可設置在第一基底101上。複數個第一貫通基底通孔117可設置在第一基底101中。複數個第一貫通基底通孔117可電性連接複數個第一連接接觸點409到一些第一導電接觸點111。一第一下鈍化層121可設置在第一內連接結構103下方。舉例來說，第一下鈍化層121可由下列材料所製：氮化矽、氮氧化矽、氮化氧化矽、聚亞醯胺、聚苯並惡唑或其組合。第一半導體結構100與第二半導體結構200可以面對背(face-to-back)的方式堆疊。
請參考圖6，在半導體元件10F中，一第二下鈍化層221可設置在第二基底201上。舉例來說，第二下鈍化層221可由下列材料所製：氮化矽、氮氧化矽、氮化氧化矽、聚亞醯胺、聚苯並惡唑或其組合。一第二墊結構231可穿過第二下鈍化層221、第二基底201以及第二內連接結構203的一上部。第二墊結構231可電性連接到其中一個第二導電線207。
請參考圖7，在半導體元件10G中，第二半導體結構200可以類似於第一半導體結構100的方式置放。第二基底201可設置在第一連接結構400上。第二下鈍化層221可設置在第二內連接結構203上。第二貫通基底通孔217可設置在第二基底201中。第二貫通基底通孔217可電性連接一些第二導電接觸點211到負數個第一連接接觸點409。第一半導體結構100與第二半導體結構200可以背對面(back-to-face)方式堆疊。
請參考圖8，在半導體元件10H中，第一連接結構400可以上下顛倒方式置放。第一上隔離層407可設置在第一內連接結構103上。第二內連接結構203可設置在第一下隔離層403上。複數個第一支撐接觸點411的下表面可接觸該等第一保護環115的上表面。
請參考圖9，在半導體元件101中，一第二連接結構500可設置在第二半導體結構200與第一連接結構400之間。第二連接結構500可具有類似於第一連接結構400的一結構，但以上下顛倒方式置放。第二連接結構500可包括一第二連接隔離層501、複數個第二連接接觸點509、複數個第二支撐接觸點511以及複數個第二襯墊513。第二連接隔離層501可包括一第二下隔離層503、一第二中間隔離層505以及一第二上隔離層507。第二上隔離層507可設置在第一連接結構400上。第二中間隔離層505可設置在第二上隔離層507上。第二下隔離層503可設置在第二中間隔離層505 上，並可為一蝕刻終止層。
請參考圖9，複數個第二連接接觸點509可穿過第二下隔離層503、第二中間隔離層505以及第二上隔離層507。複數個第二連接接觸點509可電性連接一些第二導電線207到複數個第一連接接觸點409。該等第二支撐接觸點511可設置在第二下隔離層503中。複數個第二支撐接觸點511的下表面可接觸或接合到複數個第一支撐接觸點411的上表面。複數個第二襯墊513可設置在複數個第二連接接觸點509與第二連接隔離層501之間、在複數個第二支撐接觸俺511與第二連接隔離層501之間以及在複數個第二連接接觸點509與一些第二導電線207之間。
請參考圖10，在半導體元件10J中，一第二多孔層515可設置在第二上隔離層507的下表面上、在複數個第二支撐接觸點511的側壁與下表面上以及在複數個第二連接接觸點509的側壁上。第二多孔層515可由與第一多孔層415相同的材料所製。第二多孔層515可具有一孔隙率，介於25%到100%之間。設置在第二上隔離層507之下表面上的第二多孔層515以及設置在第一上隔離層407之上表面上的第一多孔層407可相互接觸或接合。在一些實施例中，第一多孔層415可僅設置在第一上隔離層407的上表面上，且第二多孔層515可僅設置在第二上隔離層507的下表面上。
應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一零件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。
圖11為依據本揭露一些實施例的一種半導體元件10A的製備方法之流程示意圖。圖12到圖16為依據本揭露一實施例中製備該半導體元件的之一流程之剖視示意圖。
請參考圖11及圖12，在步驟S11，可提供一第一半導體結構100。第一半導體結構100可包括一第一基底101以及一第一內連接結構103，而第一內連接結構103形成在第一基底101上。第一內連接結構103可包括一第一隔離層105、複數個裝置元件、複數個第一導電特徵、複數個第一阻障層113以及複數個第一保護環115。第一半導體結構100的複數個裝置元件可形成在第一隔離層105的一下部中。一些裝置元件的一部分可形成在第一基底101的一上部中。複數個第一導電特徵、複數個第一阻障層113以及複數個第一保護環115可形成在第一隔離層105中。舉例來說，複數個第一導電特徵可包括複數個第一導電線107、複數個第一導電通孔109以及複數個第一導電接觸點111。一些第一導電線107、一些第一導電通孔109以及一些第一阻障層113可一起形成複數個第一保護環115。第一半導體結構100的複數個裝置元件與複數個第一導電特徵可電性連接。
請參考圖11及圖13，在步驟S13，一第一連接結構400可形成在第一半導體結構100上。第一連接結構400可包括一第一連接隔離層401、複數個第一連接接觸點409、複數個第一支撐接觸點411以及複數個 第一襯墊413。第一連接隔離層401可包括一第一下隔離層403、一第一中間隔離層405以及一第一上隔離層407。第一下隔離層403、第一中間隔離層405以及第一上隔離層407可依序形成在第一內連接結構103上。
可執行一系列的微影製程、蝕刻製程、沉積製程以及平坦化製程，以形成複數個第一連接接觸點409、複數個第一支撐接觸點411以及複數個第一襯墊413。可形成複數個第一連接接觸點409以便穿過第一上隔離層407、第一中間隔離層405以及第一下隔離層403，並可電性連接到鄰近第一內連接結構103之一上表面的一些第一導電特徵。複數個第一支撐接觸點411可形成在第一上隔離層407中。複數個第一襯墊413可形成在複數個第一連接接觸點409與第一連接隔離層401之間、在複數個第一支撐接觸點411與第一連接隔離層401之間以及在複數個第一連接接觸點409與鄰近第一內連接結構103之一上表面的一些第一導電特徵之間。
請參考圖11、圖14及圖15，在步驟S15，一第二半導體結構200可經由一接合製程而接合到第一連接結構400。請參考圖14，可提供一第二半導體結構200。第二半導體結構200可藉由一類似於用於形成第一半導體結構100的一程序(procedure)所形成，並可具有類似於第一半導體結構100的結構。第二半導體結構200可以上下顛倒的方式置放。請參考圖15，上下顛倒的第二半導體結構200可置放在第一連接結構400的上表面上。可執行一熱處理以達到在第二半導體結構200與用於接合製程的第一連接結構400的元件之間的一混合接合(hybrid bonding)。混合接合可包括一氧化物與氧化物接合(oxide-to-oxide bonding)以及一金屬與金屬接合(metal-to-metal bonding)。氧化物與氧化物接合可源自於在第二隔離層205與第一上隔離層407之間的接合。金屬與金屬接合可源自於在複數個 第一連接接觸點409與一些第二導電線207之間的接合，以及源自於在複數個第一支撐接觸點411與複數個第二保護環215之間的接合。接合製程的一溫度可介於大約300℃到大約450℃之間。一薄化(thinning)製程可執行在第二基底201上，而薄化製程可使用一蝕刻製程、一化學機些研磨製程或一拋光(polishing)製程，以縮減第二基底201的一厚度。
請參考圖11及圖16，在步驟S17，一第二貫通基底通孔217與多個第二隔離側壁219可形成在第二半導體結構200的第二基底201上，且一第二下鈍化層221、一第二上鈍化層223、一第二重分布層225、一第二下凸塊金樹化層227以及一第二導電凸塊229可形成在第二半導體結構200的第二基底201上。第二下鈍化層221與第二上鈍化層223可依序形成在第二基底201上。第二重分布層225可形成在第二下鈍化層221中。第二貫通基底通孔217可形成在第二基底201中，並可電性連接第二重分布層225到其中一個第二導電接觸點211。第二下鈍化層221的一部分與第二上鈍化層223的一部分可凹陷，以形成一開孔，進而暴露第二重分布層225之一上表面的一部份。第二下凸塊金屬化層227與第二導電凸塊229可依序形成在該開孔中。
圖17到圖20為依據本揭露另一實施例中製備一半導體元件10B的之一流程之剖視示意圖。
請參考圖17，一能量可移除材料417的一層可形成在第一上隔離層407的上表面上、形成在複數個第一連接接觸點409與第一連接隔離層401之間，以及形成在複數個第一支撐接觸點411與第一連接隔離層401之間。能量可移除材料417可包含一材料，例如一熱可分解材料、一光可分解材料、一電子束可分解材料或其組合。舉例來說，能量可移除材 料417可包括一基礎材料以及一可分解成孔劑材料，而該可分解成孔劑材料係在暴露在一能量源時而被大致地移除。基礎材料包含一甲基矽酸鹽(methylsilsesquioxane)基礎材料。可分解成孔劑材料則可包含一成孔劑有機化合物，其隙提供孔隙率給能量可移除材料的基礎材料。在能量可移除材料417的該層形成之後，藉由使用能量源，一能量處理可執行在圖17的中間半導體元件上。能量源可包括熱、光或其組合。當熱被用來當作能量源時，能量處理的一溫度可介於大約800℃到大約900℃之間。當光被用來當作能量源時，可使用一紫外光(ultraviolet light)。能量處理可從能量可移除材料移除可分解成孔劑材料，以產生空的空間(孔洞(pores))，且基礎材料保留在原處。
或者是，在另一實施例中，基礎材料可為氧化矽。可分解成孔劑材料可包括化合物，化合物包含多個不飽和鍵(unsaturated bonds)，例如雙鍵或三鍵。在能量處理期間，可分解成孔劑材料的該等不飽合鍵可交聯(cross-link)基礎材料的氧化矽。因此，可分解成孔劑材料可收縮並產生多個空的空間，且基礎材料保留在原處。該等空的空間可充填有空氣，以使該等空的空間之一介電常數可為極低。在一些實施例中，基礎材料可為低介電常數(low-k)的介電材料。
在一些實施例中，能量可移除材料417可包括一相對高濃度的可分解成孔劑材料以及一相對低濃度的基礎材料，但並不以此為限。舉例來說，能量可移除材料417可包含大約75%或更高的可分解成孔劑材料以及大約25%或更低的基礎材料。在其他的例子中，能量可移除材料417可包含大約95%或更高的可分解成孔劑材料以及大約5%或更低的基礎材料。在另外的例子中，能量可移除材料417可包含大約100%的可分解成孔 劑材料，且沒有基礎材料。在另外的例子中，能量可移除材料417可包含大約45%或更高的可分解成孔劑材料以及大約55%或更低的基礎材料。
請參考圖18，在能量處理之後，能量可移除材料417的該層可轉變成一第一多孔層415。基礎材料可轉變成第一多孔層415的一骨架，且該等空的空間可分布在第一多孔層415之骨架的各處。依據能量可移除材料417的成分，第一多孔層415可具有一孔隙率，孔隙率為45%、75%、95%或100%。在能量處理之後，可執行一平坦化製程，例如化學機械研磨，以提供一大致平坦表面給接下來的處理步驟。
請參考圖19，在第一連接結構400與第二半導體結構200之間的一接合製程期間，由於其多孔特性，所以可薄化形成在第一上隔離層407之上表面上的第一多孔層415。結果，複數個第一連接接觸點409的上表面、複數個第一支撐接觸點411的上表面以及複數個第一襯墊413的上表面可形成複數個突部410(protrusions)(以虛線圓圈凸顯在圖19中)。複數個突部可避免金屬與金屬接合與第一上隔離層407或第二隔離層205的介電干涉。因此，可達到在第二半導體結構200與第一連接結構400之間一更可靠的接合。請參考圖20，多個元件可以類似於如圖16所圖例的一程序(procedure)所形成。
圖21到圖23為依據本揭露另一實施例中製備一半導體元件10H的之一流程之剖視示意圖。
請參考圖21，一第一半導體結構100與一第二半導體結構200可以類似於如圖12所圖例的一程序所形成。第一連接結構400可以類似於如圖13所圖例的一程序而形成在第二半導體結構200上。接下來，第二半導體結構200與第一連接結構400可以上下顛倒的方式置放，並位在 第一半導體結構100上方。
請參考圖22，可執行一接合製程以接合第一連接結構400到第一半導體結構100。一熱處理可使用在圖22中的中間半導體元件，以達到第一半導體結構100到第一連接結構400的一混合接合。請參考圖23，一第二下鈍化層221可形成在第二基底201上。可形成一第二墊結構231以便穿過第二下鈍化層221、第二基底201以及第二隔離層205的一上部。第二墊結構231可電性連接到其中一個第二導電線207。
本揭露之一實施例提供一種半導體元件，包括一第一半導體結構；一第一連接結構，包括一第一連接隔離層、複數個第一連接接觸點以及複數個第一支撐接觸點，該第一連接隔離層位在該第一半導體結構上，該複數個第一連接接觸點位在該第一連接隔離層中，該複數個第一支撐接觸點位在該第一連接隔離層中；以及一第二半導體結構，設置於該第一連接結構上，其中該複數個第一連接接觸點的上表面接觸該第二半導體結構的一下表面；其中該複數個第一連接接觸點的上表面以及該複數個第一支撐接觸點的上表面凸出該第一連接隔離層的上表面。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一半導體結構；以及形成一第一連接結構，該連接結構包括一第一連接隔離層、複數個第一連接接觸點以及複數個第一支撐接觸點，該第一連接隔離層位在該第一半導體結構上，該複數個第一連接接觸點位在該第一連接隔離層中，該複數個第一支撐接觸點位在該第一連接隔離層中；，其中該複數個第一連接接觸點的上表面以及該複數個第一支撐接觸點的上表面凸出該第一連接隔離層的上表面；鍵合一第二半導體結構至該第一連接結構，其中該複數個第一連接接觸點的上表面接觸該第二半導體 結構的一下表面。
由於本揭露之半導體元件的設計，第一半導體結構100與第二半導體結構200可經由第一連接結構400而連接在一起，以在佔據較小體積時，提供更複雜的功能。因此，可降低該半導體元件的成本，並可增加該半導體元件的利潤(profit)。此外，該複數個第一支撐接觸點411可改善在該第一連接結構400與第一半導體結構100或第二半導體結構200之間的接合強度(bonding strength)。
此外，該複數個突部可避免金屬-金屬之間被該第一上隔離層或該第二隔離層電氣隔離；因此，本揭露之技術可以在該第二半導體結構與該第一連接結構之間實現更可靠的鍵合。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10A:半導體元件
100:第一半導體結構
101:第一基底
103:第一內連接結構
105:第一隔離層
107:第一導電線
109:第一導電通孔
111:第一導電接觸點
113:第一阻障層
115:第一保護環
200:第二半導體結構
201:第二基底
203:第二內連接結構
205:第二隔離層
207:第二導電線
209:第二導電通孔
211:第二導電接觸點
213:第二阻障層
215:第二保護環
217:第二貫穿基底通孔
219:第二隔離側壁
221:第二下鈍化層
223:第二上鈍化層
225:第二重分布層
227:第二上凸塊金屬化層
229:第二導電凸塊
400:第一連接結構
401:第一連接隔離層
403:第一下隔離層
405:第一中間隔離層
407:第一上隔離層
409:第一連接接觸點
411:第一支撐接觸點
413:第一襯墊
Z:方向

Claims (18)

  1. 一種半導體元件，包括：一第一半導體結構；一第一連接結構，包括一第一連接隔離層、複數個第一連接接觸點以及複數個第一支撐接觸點，該第一連接隔離層位在該第一半導體結構上，該複數個第一連接接觸點位在該第一連接隔離層中，該複數個第一支撐接觸點位在該第一連接隔離層中；以及一第二半導體結構，設置於該第一連接結構上，其中該複數個第一連接接觸點的上表面接觸該第二半導體結構的一下表面；其中該複數個第一連接接觸點的上表面以及該複數個第一支撐接觸點的上表面凸出該第一連接隔離層的上表面；其中該第一連接隔離層包括一第一下隔離層、一第一中間隔離層以及一第一上隔離層，該第一下隔離層位在該第一半導體結構的該上表面上，該第一中間隔離層位在該第一下隔離層上，該第一上隔離層位在該第一中間隔離層上，其中該複數個第一連接接觸點穿過該第一下隔離層、該第一中間隔離層以及該第一上隔離層，且該複數個第一支撐接觸點位在該第一上隔離層中。
  2. 如請求項1所述之半導體元件，其中該複數個第一連接接觸點具有一厚度，大於該複數個第一支撐接觸點的一厚度。
  3. 如請求項2所述之半導體元件，其中該第一半導體結構包括一第一基 底以及一第一內連接結構，該第一基底位在該第一連接結構下，該第一內連接結構位在該第一基底與該第一連接結構之間，其中該第一連接隔離層位在該第一內連接結構上。
  4. 如請求項3所述之半導體元件，其中該第一內連接結構包括一第一隔離層以及複數個第一導電特徵，該第一隔離層位在該第一基底上，該複數個第一導電特徵位在該第一隔離層中，其中該複數個第一連接接觸點的下表面接觸該複數個第一導電特徵的上表面，而該複數個第一導電特徵的上表面與該第一隔離層的一上表面為共面。
  5. 如請求項4所述之半導體元件，其中該第二半導體結構包括一第二內連接結構以及一第二基底，該第二內連接結構位在該第一連接結構上，該第二基底位在該第二內連接結構上，其中該第二內連接結構包括一第二隔離層以及複數個第二導電特徵，該第二隔離層位在該第一連接結構上，該複數個第二導電特徵位在該第二隔離層中，其中該複數個第一連接接觸點的上表面接觸該複數個第二導電特徵的下表面，而該複數個第二導電特徵的下表面與該第二隔離層的一下表面為共面。
  6. 如請求項5所述之半導體元件，其中該第二內連接結構包括複數個保護環，位在該第二隔離層中，其中該複數個保護環的下表面接觸該複數個第一支撐接觸點的上表面。
  7. 如請求項6所述之半導體元件，還包括複數個第一襯墊，位在該複數 個第一連接接觸點的側壁上，並位在該複數個第一連接接觸點下表面上。
  8. 如請求項7所述之半導體元件，還包括一第一多孔層，位在該第一連接隔離層與該第二隔離層之間、該第一連接隔離層與該複數個第一連接接觸點之間，以及該第一連接隔離層與該複數個第一支撐接觸點之間，其中該第一多孔層的一孔隙率介於大約25%到大約100%之間。
  9. 如請求項8所述之半導體元件，還包括複數個第一襯墊，位在該第一多孔層與該複數個第一連接接觸點之間以及在該第一多孔層與該等第一支撐接觸點之間。
  10. 如請求項9所述之半導體元件，還包括一貫穿基底通孔，位在該第二基底中。
  11. 如請求項2所述之半導體元件，還包括一第二連接結構以及一第二半導體結構，該第二連接結構位在該第一連接結構上，該第二半導體結構位在該第二連接結構上，其中該第二連接結構包括一第二連接隔離層、複數個第二連接接觸點以及複數個第二支撐接觸點，該第二連接隔離層位在該第一連接結構上，該複數個第二連接接觸點位在該第二連接隔離層中，該複數個第二支撐接觸點位在該第二連接隔離層中，其中該複數個第二連接接觸點的下表面接觸該複數個第一連接接觸點的上表面。
  12. 如請求項2所述之半導體元件，其中該複數個第一連接接觸點之側壁 的一剖面輪廓呈傾斜的。
  13. 一種半導體元件的製備方法，包括：提供一第一半導體結構；以及形成一第一連接結構，該連接結構包括一第一連接隔離層、複數個第一連接接觸點以及複數個第一支撐接觸點，該第一連接隔離層位在該第一半導體結構上，該複數個第一連接接觸點位在該第一連接隔離層中，該複數個第一支撐接觸點位在該第一連接隔離層中，其中該複數個第一連接接觸點的上表面以及該複數個第一支撐接觸點的上表面凸出該第一連接隔離層的上表面；鍵合一第二半導體結構至該第一連接結構，其中該複數個第一連接接觸點的上表面接觸該第二半導體結構的一下表面；其中該第一連接隔離層包括一第一下隔離層、一第一中間隔離層以及一第一上隔離層，該第一下隔離層形成在該第一半導體結構上，該第一中間隔離層形成在該第一下隔離層上，該第一上隔離層形成在該第一中間隔離層上，其中形成該複數個第一連接接觸點以穿過該第一上隔離層、該第一中間隔離層以及該第一下隔離層，且該複數個第一支撐接觸點形呈在該第一上隔離層中。
  14. 如請求項13所述之半導體元件的製備方法，還包括：形成一能量可移除材料的一層在該第一連接隔離層的一上表面上、在該複數個第一連接接觸點與該第一連接隔離層之間以及在該複數個第一支撐接觸點與該第一連接隔離層之間；以及 執行一能量處理以轉換該能量可移除材料的該層成為一第一多孔層；其中該第一多孔層的一孔隙率介於大約25%到大約100%之間。
  15. 如請求項14所述之半導體元件的製備方法，其中該能量可移除材料包含一基礎材料以及一可分解成孔劑材料。
  16. 如請求項15所述之半導體元件的製備方法，其中該基礎材料包括甲基矽酸鹽、低介電材料或氧化矽。
  17. 如請求項16所述之半導體元件的製備方法，其中該能量處理的一能量源為熱、光或其組合。
  18. 如請求項17所述之半導體元件的製備方法，另包含：薄化在該第一上隔離層之上表面上的該第一多孔層，使得該複數個第一連接接觸點的上表面以及該複數個第一支撐接觸點的上表面凸出該第一連接隔離層的上表面。
TW110102890A 2020-03-19 2021-01-26 半導體元件及其製備方法 TWI770790B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/823,759 2020-03-19
US16/823,759 US11127632B1 (en) 2020-03-19 2020-03-19 Semiconductor device with conductive protrusions and method for fabricating the same

Publications (2)

Publication Number Publication Date
TW202137478A TW202137478A (zh) 2021-10-01
TWI770790B true TWI770790B (zh) 2022-07-11

Family

ID=77748932

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110102890A TWI770790B (zh) 2020-03-19 2021-01-26 半導體元件及其製備方法

Country Status (3)

Country Link
US (1) US11127632B1 (zh)
CN (1) CN113496974B (zh)
TW (1) TWI770790B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417608B2 (en) * 2020-04-16 2022-08-16 Nanya Technology Corporation Semiconductor device with EMI protection structure and method for fabricating the same
JP2023043671A (ja) * 2021-09-16 2023-03-29 キオクシア株式会社 半導体記憶装置及びその設計方法
TWI825927B (zh) * 2022-06-02 2023-12-11 南亞科技股份有限公司 具有保護環的半導體元件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201533868A (zh) * 2014-02-25 2015-09-01 Taiwan Semiconductor Mfg Co Ltd 半導體裝置與接合半導體裝置的方法
US20190074350A1 (en) * 2014-05-15 2019-03-07 Texas Instruments Incorporated High voltage galvanic isolation device
TW201911526A (zh) * 2017-05-23 2019-03-16 美商美光科技公司 具有表面安裝晶粒支撐結構之半導體裝置總成

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100358140C (zh) * 2004-04-22 2007-12-26 台湾积体电路制造股份有限公司 半导体内连线结构与避免其覆盖层和介电层间脱层的方法
US8674513B2 (en) * 2010-05-13 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for substrate
WO2016025478A1 (en) * 2014-08-11 2016-02-18 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including at least one integrated circuit structure
KR20170041333A (ko) * 2015-10-06 2017-04-17 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR102372300B1 (ko) * 2015-11-26 2022-03-08 삼성전자주식회사 스택 패키지 및 그 제조 방법
US9923011B2 (en) * 2016-01-12 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with stacked semiconductor dies
DE102018122358A1 (de) * 2017-09-27 2019-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiter-bauelement und verfahren
US10629540B2 (en) * 2017-09-27 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102018123492A1 (de) * 2018-03-26 2019-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren
US10861710B2 (en) * 2018-06-29 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices
US11145560B2 (en) * 2019-04-30 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacturing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201533868A (zh) * 2014-02-25 2015-09-01 Taiwan Semiconductor Mfg Co Ltd 半導體裝置與接合半導體裝置的方法
US20190074350A1 (en) * 2014-05-15 2019-03-07 Texas Instruments Incorporated High voltage galvanic isolation device
TW201911526A (zh) * 2017-05-23 2019-03-16 美商美光科技公司 具有表面安裝晶粒支撐結構之半導體裝置總成

Also Published As

Publication number Publication date
TW202137478A (zh) 2021-10-01
CN113496974A (zh) 2021-10-12
CN113496974B (zh) 2024-10-18
US20210296174A1 (en) 2021-09-23
US11127632B1 (en) 2021-09-21

Similar Documents

Publication Publication Date Title
TWI770790B (zh) 半導體元件及其製備方法
TWI763277B (zh) 半導體元件及其製備方法
TWI786535B (zh) 半導體元件
TWI779499B (zh) 半導體元件及其製備方法
TWI750002B (zh) 具有連接結構的半導體元件及其製備方法
TWI743000B (zh) 半導體元件及其製備方法
TWI757099B (zh) 半導體元件及其製備方法
TWI825737B (zh) 具有複合導電特徵的半導體元件及其製備方法