TWI769386B - 資料抹除方法、記憶體控制電路單元及記憶體儲存裝置 - Google Patents

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Abstract

資料抹除方法、記憶體控制電路單元及記憶體儲存裝置。所述方法包括：從多個實體抹除單元組中選擇第一實體抹除單元組；以及對第一實體抹除單元組執行一抹除操作。其中第一實體抹除單元組包括多個第一實體抹除單元，且在同一時間點中被用來執行所述抹除操作的所述多個第一實體抹除單元中的至少一第二實體抹除單元的數量不同於所述多個第一實體抹除單元的數量。

Description

資料抹除方法、記憶體控制電路單元及記憶體儲存裝置
本發明是有關於一種資料抹除方法、記憶體控制電路單元及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，可複寫式非揮發性記憶體模組可以包括多個記憶體子模組。為了增加寫入效率，通常記憶體管理電路會以平行(parallel)方式將資料透過多個資料匯流排寫入至前述的記憶體子模組中。而在平行寫入的過程中，假設用於寫入的資料量剛好等於一個實體抹除單元組所能儲存的資料量時，實體抹除單元組中的每一個實體抹除單元通常會在某一時間點同時地被資料寫滿。
假設之後記憶體管理電路因故需對前述的實體抹除單元組中的實體抹除單元執行一抹除操作時(例如，執行有效資料合併或其他操作)時，記憶體管理電路通常會同時地對實體抹除單元組中的多個實體抹除單元執行抹除操作。也就是說，在習知技術中，為了維持平行寫入的效率，通常是以一個實體抹除單元組為單位執行抹除操作以釋放一個實體抹除單元組的空間並作為後續的平行寫入之用。
在一實體抹除單元組包括每一個記憶體子模組中的一實體抹除單元的情況下，當以一個實體抹除單元組為單位執行抹除操作時，由於可複寫式非揮發性記憶體中的所有的記憶體子模組皆被用來執行抹除操作，假設此時主機系統持續下達多個寫入指令，則來自主機系統的資料並無法被寫入可複寫式非揮發性記憶體中而需被暫存在緩衝記憶體中。然而，由於緩衝記憶體的空間有限，在抹除操作的執行時間越長且主機系統持續下達寫入指令的情況下，需要容量較大的緩衝記憶體才能暫存來自主機系統的資料。因此，如何避免可複寫式非揮發性記憶體中所有的記憶體子模組同時被用來執行抹除操作所造成的問題，是本領域技術人員所欲解決的問題之一。
本發明提供一種資料抹除方法、記憶體控制電路單元及記憶體儲存裝置，可以不使用容量較大的緩衝記憶體並且避免可複寫式非揮發性記憶體中的所有的記憶體子模組同時被用來執行抹除操作所造成的問題。
本發明提出一種資料抹除方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個實體抹除單元組，所述多個實體抹除單元組中的每一個實體抹除單元組具有多個實體抹除單元，所述資料抹除方法包括：從所述多個實體抹除單元組中選擇一第一實體抹除單元組；以及對所述第一實體抹除單元組執行一抹除操作，其中所述第一實體抹除單元組包括多個第一實體抹除單元，且在同一時間點中被用來執行所述抹除操作的所述多個第一實體抹除單元中的至少一第二實體抹除單元的數量不同於所述多個第一實體抹除單元的數量。
在本發明的一實施例中，所述方法更包括：根據至少一寫入指令對所述多個實體抹除單元組中的一第二實體抹除單元組執行一寫入操作，其中所述第二實體抹除單元組包括多個第三實體抹除單元；當所述第二實體抹除單元組中所儲存的資料量達到一第一門檻值時，執行對所述第一實體抹除單元組執行所述抹除操作的步驟以對所述多個第一實體抹除單元中的一第四實體抹除單元執行所述抹除操作；以及當所述第二實體抹除單元組中所儲存的資料量達到一第二門檻值時，執行對所述第一實體抹除單元組執行所述抹除操作的步驟以對所述多個第一實體抹除單元中的一第五實體抹除單元執行所述抹除操作，其中所述第一門檻值小於所述第二門檻值。
在本發明的一實施例中，當所述第二實體抹除單元組中所儲存的資料量達到所述第二實體抹除單元組可用以儲存資料的容量時，所述第一實體抹除單元組的所述多個第一實體抹除單元中所儲存的資料皆已被抹除。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組分別通過多個通道連接一記憶體控制電路單元，所述多個實體抹除單元組中的每一個實體抹除單元組的所述多個實體抹除單元分別屬於所述多個記憶體子模組中不同的記憶體子模組。
在本發明的一實施例中，所述記憶體控制電路單元藉由所述多個通道對所述第二實體抹除單元組中的所述多個第三實體抹除單元執行所述寫入操作以將多個資料平行地寫入所述多個第三實體抹除單元中。
在本發明的一實施例中，在對所述第一實體抹除單元組執行所述抹除操作之前，所述方法更包括：調整對所述多個第一實體抹除單元執行一寫入操作的順序；以及根據所述寫入順序以及一寫入指令對所述多個第一實體抹除單元執行所述寫入操作以使得當所述第二實體抹除單元的儲存空間被寫滿時，所述多個第一實體抹除單元中的至少一第六實體抹除單元尚有可使用的儲存空間。
在本發明的一實施例中，在所述多個實體抹除單元組中，同一個實體抹除單元組中的所述多個實體抹除單元對應至一邏輯位址-實體位址映射表中一相同的索引碼。
在本發明的一實施例中，所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元以及一第二實體程式化單元。當每一所述多個第一實體抹除單元的所述第一實體程式化單元皆先被程式化後，每一所述多個第一實體抹除單元的所述第二實體程式化單元會才可以被程式化。
在本發明的一實施例中，所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元。當所述第一實體抹除單元組被寫入一連續資料時，所述第一實體抹除單元組中的所述第一實體抹除單元的所述第一實體程式化單元所儲存的多個資料所對應的多個邏輯位址為連續的。
在本發明的一實施例中，所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元以及一第二實體程式化單元。當所述第一實體抹除單元組被寫入一連續資料時，所述第一實體抹除單元組中的一第七實體抹除單元的所述第一實體程式化單元所儲存的資料所對應的邏輯位址與所述第七實體抹除單元的所述第二實體程式化單元所儲存的資料所對應的邏輯位址為不連續的，且所述第七實體抹除單元的所述第一實體程式化單元與所述第二實體程式化單元實體上是連續地排列。
本發明提出一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元組，所述多個實體抹除單元組中的每一個實體抹除單元組具有多個實體抹除單元，所述記憶體控制電路單元包括：主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至一主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。記憶體管理電路耦接至所述主機介面以及所述記憶體介面，並用以執行下述運作：從所述多個實體抹除單元組中選擇一第一實體抹除單元組；以及對所述第一實體抹除單元組執行一抹除操作，其中所述第一實體抹除單元組包括多個第一實體抹除單元，且在同一時間點中被用來執行所述抹除操作的所述多個第一實體抹除單元中的至少一第二實體抹除單元的數量不同於所述多個第一實體抹除單元的數量。
在本發明的一實施例中，所述記憶體管理電路更用以根據至少一寫入指令對所述多個實體抹除單元組中的一第二實體抹除單元組執行一寫入操作，其中所述第二實體抹除單元組包括多個第三實體抹除單元。當所述第二實體抹除單元組中所儲存的資料量達到一第一門檻值時，所述記憶體管理電路更用以執行對所述第一實體抹除單元組執行所述抹除操作的運作以對所述多個第一實體抹除單元中的一第四實體抹除單元執行所述抹除操作。當所述第二實體抹除單元組中所儲存的資料量達到一第二門檻值時，所述記憶體管理電路更用以執行對所述第一實體抹除單元組執行所述抹除操作的運作以對所述多個第一實體抹除單元中的一第五實體抹除單元執行所述抹除操作，其中所述第一門檻值小於所述第二門檻值。
在本發明的一實施例中，當所述第二實體抹除單元組中所儲存的資料量達到所述第二實體抹除單元組可用以儲存資料的容量時，所述第一實體抹除單元組的所述多個第一實體抹除單元中所儲存的資料皆已被抹除。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組分別通過多個通道連接所述記憶體管理電路，所述多個實體抹除單元組中的每一個實體抹除單元組的所述多個實體抹除單元分別屬於所述多個記憶體子模組中不同的記憶體子模組。
在本發明的一實施例中，所述記憶體管理電路藉由所述多個通道對所述第二實體抹除單元組中的所述多個第三實體抹除單元執行所述寫入操作以將多個資料平行地寫入所述多個第三實體抹除單元中。
在本發明的一實施例中，在對所述第一實體抹除單元組執行所述抹除運作之前，所述記憶體管理電路更用以調整對所述多個第一實體抹除單元執行一寫入操作的順序。所述記憶體管理電路更用以根據所述寫入順序以及一寫入指令對所述多個第一實體抹除單元執行所述寫入操作以使得當所述第二實體抹除單元的儲存空間被寫滿時，所述多個第一實體抹除單元中的至少一第六實體抹除單元尚有可使用的儲存空間。
在本發明的一實施例中，在所述多個實體抹除單元組中，同一個實體抹除單元組中的所述多個實體抹除單元對應至一邏輯位址-實體位址映射表中一相同的索引碼。
在本發明的一實施例中，所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元以及一第二實體程式化單元。當每一所述多個第一實體抹除單元的所述第一實體程式化單元皆先被程式化後，每一所述多個第一實體抹除單元的所述第二實體程式化單元會才可以被程式化。
在本發明的一實施例中，所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元。當所述第一實體抹除單元組被寫入一連續資料時，所述第一實體抹除單元組中的所述第一實體抹除單元的所述第一實體程式化單元所儲存的多個資料所對應的多個邏輯位址為連續的。
在本發明的一實施例中，所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元以及一第二實體程式化單元。當所述第一實體抹除單元組被寫入一連續資料時，所述第一實體抹除單元組中的一第七實體抹除單元的所述第一實體程式化單元所儲存的資料所對應的邏輯位址與所述第七實體抹除單元的所述第二實體程式化單元所儲存的資料所對應的邏輯位址為不連續的，且所述第七實體抹除單元的所述第一實體程式化單元與所述第二實體程式化單元實體上是連續地排列。
本發明提出一種記憶體儲存裝置，包括：連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接至一主機系統。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元組，所述多個實體抹除單元組中的每一個實體抹除單元組具有多個實體抹除單元。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組並用以執行下述運作：從所述多個實體抹除單元組中選擇一第一實體抹除單元組；以及對所述第一實體抹除單元組執行一抹除操作，其中所述第一實體抹除單元組包括多個第一實體抹除單元，且在同一時間點中被用來執行所述抹除操作的所述多個第一實體抹除單元中的至少一第二實體抹除單元的數量不同於所述多個第一實體抹除單元的數量。
在本發明的一實施例中，所述記憶體控制電路單元更用以根據至少一寫入指令對所述多個實體抹除單元組中的一第二實體抹除單元組執行一寫入操作，其中所述第二實體抹除單元組包括多個第三實體抹除單元。當所述第二實體抹除單元組中所儲存的資料量達到一第一門檻值時，所述記憶體控制電路單元更用以執行對所述第一實體抹除單元組執行所述抹除操作的步驟以對所述多個第一實體抹除單元中的一第四實體抹除單元執行所述抹除操作。當所述第二實體抹除單元組中所儲存的資料量達到一第二門檻值時，所述記憶體控制電路單元更用以執行對所述第一實體抹除單元組執行所述抹除操作的步驟以對所述多個第一實體抹除單元中的一第五實體抹除單元執行所述抹除操作，其中所述第一門檻值小於所述第二門檻值。
在本發明的一實施例中，當所述第二實體抹除單元組中所儲存的資料量達到所述第二實體抹除單元組可用以儲存資料的容量時，所述第一實體抹除單元組的所述多個第一實體抹除單元中所儲存的資料皆已被抹除。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組分別通過多個通道連接一記憶體控制電路單元，所述多個實體抹除單元組中的每一個實體抹除單元組的所述多個實體抹除單元分別屬於所述多個記憶體子模組中不同的記憶體子模組。
在本發明的一實施例中，所述記憶體控制電路單元藉由所述多個通道對所述第二實體抹除單元組中的所述多個第三實體抹除單元執行所述寫入操作以將多個資料平行地寫入所述多個第三實體抹除單元中。
在本發明的一實施例中，在對所述第一實體抹除單元組執行所述抹除運作之前，所述記憶體控制電路單元更用以調整對所述多個第一實體抹除單元執行一寫入操作的順序，述記憶體控制電路單元更用以根據所述寫入順序以及一寫入指令對所述多個第一實體抹除單元執行所述寫入操作以使得當所述第二實體抹除單元的儲存空間被寫滿時，所述多個第一實體抹除單元中的至少一第六實體抹除單元尚有可使用的儲存空間。
在本發明的一實施例中，在所述多個實體抹除單元組中，同一個實體抹除單元組中的所述多個實體抹除單元對應至一邏輯位址-實體位址映射表中一相同的索引碼。
在本發明的一實施例中，所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元以及一第二實體程式化單元。當每一所述多個第一實體抹除單元的所述第一實體程式化單元皆先被程式化後，每一所述多個第一實體抹除單元的所述第二實體程式化單元會才可以被程式化。
在本發明的一實施例中，所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元。當所述第一實體抹除單元組被寫入一連續資料時，所述第一實體抹除單元組中的所述第一實體抹除單元的所述第一實體程式化單元所儲存的多個資料所對應的多個邏輯位址為連續的。
在本發明的一實施例中，所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元以及一第二實體程式化單元。當所述第一實體抹除單元組被寫入一連續資料時，所述第一實體抹除單元組中的一第七實體抹除單元的所述第一實體程式化單元所儲存的資料所對應的邏輯位址與所述第七實體抹除單元的所述第二實體程式化單元所儲存的資料所對應的邏輯位址為不連續的，且所述第七實體抹除單元的所述第一實體程式化單元與所述第二實體程式化單元實體上是連續地排列。
基於上述，在本發明的資料抹除方法、記憶體控制電路單元及記憶體儲存裝置中，由於同一時間點不會對一實體抹除單元組中的所有實體抹除單元執行抹除操作，因此於同一時間點並非所有的記憶體子模組皆被用來執行抹除操作。此時當主機系統仍持續下達寫入指令時，則來自主機系統的資料可以被寫入可複寫式非揮發性記憶體中而不需被暫存在緩衝記憶體中等待抹除操作的完成。藉此，本發明的資料抹除方法可以不使用容量較大的緩衝記憶體並且避免可複寫式非揮發性記憶體中的所有的記憶體子模組同時被用來執行抹除操作所造成的問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是符合高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準，且相容於快速非揮發性記憶體(NVM express)介面標準。具體而言，快速非揮發性記憶體介面標準為一種主機系統與記憶體裝置之間通訊的協議，其定義了記憶體儲存裝置之控制器與主機系統之作業系統之間的暫存器介面、指令集與功能集，並藉由對記憶體儲存裝置的介面標準最佳化，來促進以PCIe介面為主的記憶體儲存裝置之資料存取速度與資料傳輸速率。然而，在另一範例實施例中，連接介面單元402亦可以是符合其他適合的標準。此外，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明第一範例實施例所繪示之可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖6，可複寫式非揮發性記憶體模組406包括第一記憶體子模組310、第二記憶體子模組320、第三記憶體子模組330與第四記憶體子模組340。例如，第一、第二、第三與第四記憶體子模組310、320、330與340分別地為記憶體晶粒(die)。第一記憶體子模組310具有實體抹除單元410(0)~410(N)。第二記憶體子模組320具有實體抹除單元420(0)~420(N)。第三記憶體子模組330具有實體抹除單元430(0)~430(N)。第四記憶體子模組340具有實體抹除單元440(0)~440(N)。
例如，第一、第二、第三與第四記憶體子模組310、320、330與340是分別地透過獨立的資料匯流排316、326、336與346耦接至記憶體控制電路單元404。基此，記憶體管理電路502可以平行(parallel)方式將資料透過資料匯流排316、326、336與346寫入至第一、第二、第三與第四記憶體子模組310、320、330與340。
然而，必須瞭解的是，在本發明另一範例實施例中，第一、第二、第三與第四記憶體子模組310、320、330與340亦可僅透過1個資料匯流排與記憶體控制電路單元404耦接。在此，記憶體管理電路502可以交錯(interleave)方式將資料透過單一資料匯流排寫入至第一、第二、第三與第四記憶體子模組310、320、330與340。
特別是，第一、第二、第三與第四記憶體子模組310、320、330與340可以分別包括多條字元線，而同一條字元線上的多個記憶胞會形成多個實體頁面，同一條字元線的多個實體頁面可以稱為實體頁面組。第一、第二、第三與第四記憶體子模組310、320、330與340的每一實體抹除單元分別具有複數個實體頁面，其中屬於同一個實體抹除單元之實體頁面可被獨立地寫入且被同時地抹除。例如，每一實體抹除單元是由128個實體頁面所組成。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體頁面、256個實體頁面或其他任意個實體頁面所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體頁面為程式化的最小單元。即，實體頁面為寫入資料的最小單元。然而，必須瞭解的是，在本發明另一範例實施例中，寫入資料的最小單位亦可以是扇區(Sector)或其他大小。每一實體頁面通常包括資料位元區與冗餘位元區。資料位元區用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，錯誤檢查與校正碼）。需注意的是，在另一範例實施例中，一個實體抹除單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。
值得一提的是，雖然本發明範例實施例是以包括四個記憶體子模組的可複寫式非揮發性記憶體模組406為例來描述。但本發明不限於此，在其他的實施例中，可複寫式非揮發性記憶體模組406也可以包含六、八或十個記憶體子模組。
在此，可以將同時用於平行寫入的多個實體抹除單元統稱為一個「實體抹除單元組」。在本實施例中，一個實體抹除單元組中的多個實體抹除單元分別是屬於不同的記憶體子模組並且可以透過資料匯流排被同時地寫入。以實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)所構成的實體抹除單元組為例，記憶體管理電路502可以透過資料匯流排316、326、336與346平行地將資料寫入實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)。實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)是分別位於不同的記憶體子模組中。再例如，以實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)所構成的實體抹除單元組為例，記憶體管理電路502可以透過資料匯流排316、326、336與346平行地將資料寫入實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)。實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)是分別位於不同的記憶體子模組中。
特別是，在本實施例中，為了方便於管理，同一個實體抹除單元組中的多個實體抹除單元會對應至一邏輯位址-實體位址映射表中一相同的索引碼，不同的實體抹除單元組對應至不同的索引碼。例如，以實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)所構成的實體抹除單元組為例，實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)會對應至邏輯位址-實體位址映射表中一相同的索引碼，此索引碼的值例如是 「001」。再例如，以實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)所構成的實體抹除單元組為例，實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1) 會對應至邏輯位址-實體位址映射表中一相同的索引碼，此索引碼的值例如是 「002」。其他的實體抹除單元組亦有相類似的情形，在此不再贅述。
需注意的是，一般來說，為了增加寫入效率，通常記憶體管理電路502會以平行(parallel)方式將資料透過資料匯流排316、326、336與346寫入至第一、第二、第三與第四記憶體子模組310、320、330與340。例如，記憶體管理電路502會透過資料匯流排316、326、336與346平行地將資料寫入上述實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)所構成的實體抹除單元組中。而在平行寫入的過程中，假設用於寫入的資料量剛好等於一個實體抹除單元組所能儲存的資料量(即，四個實體抹除單元所能儲存的資料量)時，實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)通常會在某一時間點同時地被資料寫滿。
假設之後記憶體管理電路502因故需對實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)所構成的實體抹除單元組執行一抹除操作時(例如，執行有效資料合併或其他操作)時，記憶體管理電路502通常會同時地對實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)執行抹除操作。也就是說，在習知技術中，為了維持平行寫入的效率，通常是以一個實體抹除單元組為單位執行抹除操作以釋放一個實體抹除單元組的空間並作為後續的平行寫入之用。
在此情況下，由於可複寫式非揮發性記憶體406中的四個記憶體子模組皆被用來執行抹除操作，假設此時主機系統11持續下達多個寫入指令，則來自主機系統11的資料並無法被寫入可複寫式非揮發性記憶體406中而需被暫存在緩衝記憶體510中。然而，由於緩衝記憶體510的空間有限，在抹除操作的執行時間越長且主機系統11持續下達寫入指令的情況下，需要容量較大的緩衝記憶體510才能暫存來自主機系統11的資料。因此，如何避免可複寫式非揮發性記憶體406中的所有的記憶體子模組同時被用來執行抹除操作，是本領域技術人員所欲解決的問題之一。
圖7是根據本發明一範例實施例所繪示之資料抹除方法的流程圖。
請參照圖7，假設需執行抹除操作時，在步驟S701中，記憶體管理電路502從可複寫式非揮發性記憶體406中的多個實體抹除單元組中選擇一實體抹除單元組(亦稱為，第一實體抹除單元組)。之後，在步驟S703中，記憶體管理電路502會對前述的第一實體抹除單元組執行抹除操作。特別是，第一實體抹除單元組包括多個實體抹除單元(亦稱為，第一實體抹除單元)，且在同一時間點中被用來執行抹除操作的第一實體抹除單元中的至少一實體抹除單元(亦稱為，第二實體抹除單元)的數量不同於第一實體抹除單元的數量。
需說明的是，在本實施例中，由於一個實體抹除單元組中的多個實體抹除單元分別是屬於不同的記憶體子模組，而在本發明的資料抹除方法中，由於同一時間點不會對一實體抹除單元組中的所有實體抹除單元執行抹除操作，因此於同一時間點並非所有的記憶體子模組皆被用來執行抹除操作。此時當主機系統11仍持續下達寫入指令時，則來自主機系統11的資料可以被寫入可複寫式非揮發性記憶體406中而不需被暫存在緩衝記憶體510中等待抹除操作的完成。藉此，本發明的資料抹除方法可以不使用容量較大的緩衝記憶體510並且避免可複寫式非揮發性記憶體406中的所有的記憶體子模組同時被用來執行抹除操作所造成的問題。
以下以多個實施例來描述本發明的資料抹除方法。
[第一實施例]
圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A與圖12B是根據本發明第一範例實施例所繪示之資料抹除方法的範例的示意圖。
首先，請參照圖8A與圖8B，在此將實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)所構成的實體抹除單元組稱為「第一實體抹除單元組」，且第一實體抹除單元組所擁有的多個實體抹除單元可以稱為「第一實體抹除單元」。此外，在此將實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)所構成的實體抹除單元組稱為「第二實體抹除單元組」，且第二實體抹除單元組所擁有的多個實體抹除單元可以稱為「第三實體抹除單元」。
在第一實施例的初始狀態中，第二實體抹除單元組的實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)尚未儲存資料，而第一實體抹除單元組的實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)儲存資料OD1~OD16。如圖8B所示，實體抹除單元410(1)的第1~4個實體程式化單元分別儲存資料OD1、資料OD5、資料OD9與資料OD13。實體抹除單元420(1)的第1~4個實體程式化單元分別儲存資料OD2、資料OD6、資料OD10與資料OD14。實體抹除單元430(1)的第1~4個實體程式化單元分別儲存資料OD3、資料OD7、資料OD11與資料OD15。實體抹除單元440(1)的第1~4個實體程式化單元分別儲存資料OD4、資料OD8、資料OD12與資料OD16。
由於實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)已儲存資料OD1~OD16，假設記憶體管理電路502因故需對實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)進行抹除操作，在本實施例中，記憶體管理電路502會將對前述多個實體抹除單元所執行的抹除操作分散在寫入操作中執行。
更詳細來說，請同時參照圖9A與圖9B，假設之後主機系統11下達寫入指令以將資料ND1~ND4寫入至可複寫式非揮發性記憶體10中。由於第二實體抹除單元組尚未儲存資料，故記憶體管理電路502可以選擇第二實體抹除單元組用於寫入。之後，記憶體管理電路502可以根據主機系統11下達的寫入指令對第二實體抹除單元組執行一寫入操作。例如，記憶體管理電路502可以根據主機系統11下達的寫入指令先將資料ND1~ND4平行地寫入至第二實體抹除單元組中實體抹除單元410(0)的第1個實體程式化單元、實體抹除單元420(0)的第1個實體程式化單元、實體抹除單元430(0)的第1個實體程式化單元以及實體抹除單元440(0)的第1個實體程式化單元中。
此時，記憶體管理電路502會判斷第二實體抹除單元組中所儲存的資料量是否達到一門檻值(亦稱為，第一門檻值)。在本範例中，假設第一門檻值為一個實體抹除單元組中可儲存的資料量的四分之一，然而本發明並不用於限定第一門檻值的確切數值。
由於圖9A中第二實體抹除單元組中含有16個實體程式化單元，而此些實體程式化單元中有4個實體程式化單元儲存資料ND1~ND4，故記憶體管理電路502會判斷第二實體抹除單元組中所儲存的資料量達到第一門檻值。此時，記憶體管理電路502可以對第一實體抹除單元組的實體抹除單元410(1)(亦稱為，第四實體抹除單元)執行抹除操作，如圖9B所示。
之後，請同時參照圖10A與圖10B，假設之後主機系統11下達寫入指令以將資料ND5~ND8寫入至可複寫式非揮發性記憶體10中。記憶體管理電路502可以根據前述主機系統11下達的寫入指令對第二實體抹除單元組再次執行寫入操作。例如，記憶體管理電路502可以根據主機系統11下達的寫入指令將資料ND5~ND8平行地寫入至第二實體抹除單元組中實體抹除單元410(0)的第2個實體程式化單元、實體抹除單元420(0)的第2個實體程式化單元、實體抹除單元430(0)的第2個實體程式化單元以及實體抹除單元440(0)的第2個實體程式化單元中。
此時，記憶體管理電路502會判斷第二實體抹除單元組中所儲存的資料量是否達到另一門檻值(亦稱為，第二門檻值)。在本範例中，假設第二門檻值為一個實體抹除單元組中可儲存的資料量的二分之一，然而本發明並不用於限定第二門檻值的確切數值。
由於圖10A中第二實體抹除單元組中含有16個實體程式化單元，而此些實體程式化單元中有8個實體程式化單元儲存資料ND1~ND8，故記憶體管理電路502會判斷第二實體抹除單元組中所儲存的資料量達到第二門檻值。此時，記憶體管理電路502可以對第一實體抹除單元組的實體抹除單元420(1)(亦稱為，第五實體抹除單元)執行抹除操作，如圖10B所示。
之後，請同時參照圖11A與圖11B，假設之後主機系統11下達寫入指令以將資料ND9~ND12寫入至可複寫式非揮發性記憶體10中。記憶體管理電路502可以根據前述主機系統11下達的寫入指令對第二實體抹除單元組再次執行寫入操作。例如，記憶體管理電路502可以根據主機系統11下達的寫入指令將資料ND9~ND12平行地寫入至第二實體抹除單元組中實體抹除單元410(0)的第3個實體程式化單元、實體抹除單元420(0)的第3個實體程式化單元、實體抹除單元430(0)的第3個實體程式化單元以及實體抹除單元440(0)的第3個實體程式化單元中。
此時，記憶體管理電路502會判斷第二實體抹除單元組中所儲存的資料量是否達到另一門檻值(亦稱為，第三門檻值)。在本範例中，假設第三門檻值為一個實體抹除單元組中可儲存的資料量的四分之三，然而本發明並不用於限定第三門檻值的確切數值。
由於圖11A中第二實體抹除單元組中含有16個實體程式化單元，而此些實體程式化單元中有12個實體程式化單元儲存資料ND1~ND12，故記憶體管理電路502會判斷第二實體抹除單元組中所儲存的資料量達到第三門檻值。此時，記憶體管理電路502可以對第一實體抹除單元組的實體抹除單元430(1)執行抹除操作，如圖11B所示。
之後，請同時參照圖12A與圖12B，假設之後主機系統11下達寫入指令以將資料ND13~ND16寫入至可複寫式非揮發性記憶體10中。記憶體管理電路502可以根據前述主機系統11下達的寫入指令對第二實體抹除單元組再次執行寫入操作。例如，記憶體管理電路502可以根據主機系統11下達的寫入指令將資料ND13~ND16平行地寫入至第二實體抹除單元組中實體抹除單元410(0)的第4個實體程式化單元、實體抹除單元420(0)的第4個實體程式化單元、實體抹除單元430(0)的第4個實體程式化單元以及實體抹除單元440(0)的第4個實體程式化單元中。
此時，記憶體管理電路502會判斷第二實體抹除單元組中所儲存的資料量是否達到另一門檻值(亦稱為，第四門檻值)。在本範例中，假設第四門檻值為一個實體抹除單元組可儲存的資料量，然而本發明並不用於限定第四門檻值的確切數值。
由於圖12A中第二實體抹除單元組中含有16個實體程式化單元，而此些實體程式化單元中有16個實體程式化單元儲存資料ND1~ND16，故記憶體管理電路502會判斷第二實體抹除單元組中所儲存的資料量達到第四門檻值。此時，記憶體管理電路502可以對第一實體抹除單元組的實體抹除單元440(1)執行抹除操作，如圖12B所示。
換句話說，在本發明的資料寫入方法中，當第二實體抹除單元組中所儲存的資料量達到第二實體抹除單元組可用以儲存資料的容量時(即，第二實體抹除單元組中的16個實體程式化單元皆已被寫入資料時)，第一實體抹除單元組的實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)中所儲存的資料皆已被抹除。因此，在完成前述對應於資料ND1~ND16的寫入操作後，由於第二實體抹除單元組會恢復為閒置狀態，故當主機系統11持續下達寫入指令時，記憶體管理電路502可以直接地對第二實體抹除單元組平行地寫入。
在此需說明的是，在此可以將實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)中的第1個實體程式化單元稱為「第一實體程式化單元」，並且將實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)中的第2個實體程式化單元稱為「第二實體程式化單元」。特別是，在平行寫入的過程中，在實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)中的第1個實體程式化單元皆先被程式化後，實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)中的第2個實體程式化單元才可以被程式化。
此外，假設前述的資料ND1~ND16為連續的資料。也就是說，資料ND1~ND16的資料依序為資料ND1~ND16。在前述的範例中，由於實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)所構成的實體抹除單元組被用來寫入連續的資料ND1~ND16，故實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)所儲存的資料所對應的多個邏輯位址為連續的。舉例來說，實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)中的第1個實體程式化單元分別用以儲存資料ND1~ND4，而資料ND1~ND4所對應的多個邏輯位址為連續的。
需注意的是，在前述將連續的資料ND1~ND16平行地寫入實體抹除單元410(0)、實體抹除單元420(0)、實體抹除單元430(0)與實體抹除單元440(0)的過程當中，同一個實體抹除單元中的多個實體程式化單元所儲存的資料彼此為不連續的。舉例來說，以實體抹除單元430(0)(亦稱為，第七實體抹除單元)為例，實體抹除單元430(0)的第1個實體程式化單元所儲存的資料ND3所對應的邏輯位址與實體抹除單元430(0)的第2個實體程式化單元所儲存的資料ND7所對應的邏輯位址為不連續的。然而，在實體抹除單元430(0)中，實體抹除單元430(0)的第1個實體程式化單元與實體抹除單元430(0)的第2個實體程式化單元實體上是連續地排列。其他的實體抹除單元也有相類似的現象，在此不再贅述。
藉由前述方式，由於同一時間點記憶體管理電路502不會對一實體抹除單元組中的所有實體抹除單元執行抹除操作，因此於同一時間點並非所有的記憶體子模組皆被用來執行抹除操作。藉由此方式，可以避免習知技術中同時對可複寫式非揮發性記憶體406中的所有的記憶體子模組同時執行抹除操作所造成的問題，並且可以有效地降低緩衝記憶體510的容量。
[第二實施例]
圖13是根據本發明第二範例實施例所繪示之資料抹除方法的範例的示意圖。在此需說明的是，在本發明的第二實施例中，記憶體管理電路502會調整對一實體抹除單元組中的多個實體抹除單元執行寫入操作的順序，藉此讓該些實體抹除單元不會同時間地被寫滿資料。特別是，先被寫滿資料的實體抹除單元可以先被用來執行抹除操作，藉此避免習知技術中同時對可複寫式非揮發性記憶體406中的所有的記憶體子模組同時執行抹除操作所造成的問題。
詳細來說，請參照圖13，在此假設對前述的第一實體抹除單元組進行寫入。假設主機系統11下達寫入指令以將資料ID1~ID8寫入至可複寫式非揮發性記憶體10中。記憶體管理電路502可以根據前述主機系統11下達的寫入指令對第一實體抹除單元組執行寫入操作。特別是，不同於習知技術使用平行寫入的方式，在本發明的第二實施例中，記憶體管理電路502會調整對第一抹除單元中的多個第一實體抹除單元執行寫入操作的順序。例如，記憶體管理電路502可以根據一演算法或一查找表來獲得對一實體抹除單元組中的多個實體抹除單元執行寫入操作的順序。特別是，本發明並不用於限制寫入操作的順序以及該順序的產生與獲得方式。
在此，假設記憶體管理電路502根據演算法或查找表所獲得的寫入操作的順序依序為「實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)、實體抹除單元440(1)、實體抹除單元420(1)與實體抹除單元420(1)」。記憶體管理電路502會根據此寫入順序以及前述的寫入指令對實體抹除單元410(1)、實體抹除單元420(1)、實體抹除單元430(1)與實體抹除單元440(1)執行寫入操作。更詳細來說，記憶體管理電路502會根據前述的寫入順序，將資料ID1寫入至實體抹除單元410(1)、將資料ID2寫入至實體抹除單元420(1)、將資料ID3寫入至實體抹除單元410(1)、將資料ID4寫入至實體抹除單元420(1)、將資料ID5寫入至實體抹除單元430(1)、將資料ID6寫入至實體抹除單元440(1)、將資料ID7寫入至實體抹除單元420(1)以及將資料ID8寫入至實體抹除單元420(1)中，結果如圖13所示。
也就是說，在本發明的第二實施例中，當一實體程式化單元組中的一實體抹除單元(例如，實體抹除單元420(1))的儲存空間被寫滿時，實體程式化單元組中其他至少一實體抹除單元尚有可使用的儲存空間。特別是，先被寫滿資料的實體抹除單元可以先被用來執行抹除操作，藉此避免習知技術中同時對可複寫式非揮發性記憶體406中的所有的記憶體子模組同時執行抹除操作所造成的問題。
基於上述，在本發明的資料抹除方法、記憶體控制電路單元及記憶體儲存裝置中，由於同一時間點不會對一實體抹除單元組中的所有實體抹除單元執行抹除操作，因此於同一時間點並非所有的記憶體子模組皆被用來執行抹除操作。此時當主機系統仍持續下達寫入指令時，則來自主機系統的資料可以被寫入可複寫式非揮發性記憶體中而不需被暫存在緩衝記憶體中等待抹除操作的完成。藉此，本發明的資料抹除方法可以不使用容量較大的緩衝記憶體並且避免可複寫式非揮發性記憶體中的所有的記憶體子模組同時被用來執行抹除操作所造成的問題。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
30、10:記憶體儲存裝置 31、11:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 310:第一記憶體子模組 320:第二記憶體子模組 330:第三記憶體子模組 340:第四記憶體子模組 316、326、336、346:資料匯流排 410(0)~410(N)、420(0)~420(N)、430(0)~430(N)、440(0)~440(N):實體抹除單元 OD1~OD16、ND1~ND16、ID1~ID6:資料 S701:從多個實體抹除單元組中選擇第一實體抹除單元組的步驟 S703:對第一實體抹除單元組執行抹除操作，其中第一實體抹除單元組包括多個第一實體抹除單元，且在同一時間點中被用來執行抹除操作的第一實體抹除單元中的第二實體抹除單元的數量不同於第一實體抹除單元的數量的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明第一範例實施例所繪示之可複寫式非揮發性記憶體模組的概要方塊圖。 圖7是根據本發明一範例實施例所繪示之資料抹除方法的流程圖。 圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A與圖12B是根據本發明第一範例實施例所繪示之資料抹除方法的範例的示意圖。 圖13是根據本發明第二範例實施例所繪示之資料抹除方法的範例的示意圖。
S701:從多個實體抹除單元組中選擇第一實體抹除單元組的步驟
S703:對第一實體抹除單元組執行抹除操作，其中第一實體抹除單元組包括多個第一實體抹除單元，且在同一時間點中被用來執行抹除操作的第一實體抹除單元中的第二實體抹除單元的數量不同於第一實體抹除單元的數量的步驟

Claims (27)

  1. 一種資料抹除方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個實體抹除單元組，所述多個實體抹除單元組中的每一個實體抹除單元組具有多個實體抹除單元，所述資料抹除方法包括：從所述多個實體抹除單元組中選擇一第一實體抹除單元組；對所述第一實體抹除單元組執行一抹除操作，其中所述第一實體抹除單元組包括多個第一實體抹除單元，且在同一時間點中被用來執行所述抹除操作的所述多個第一實體抹除單元中的至少一第二實體抹除單元的數量不同於所述多個第一實體抹除單元的數量；根據至少一寫入指令對所述多個實體抹除單元組中的一第二實體抹除單元組執行一寫入操作，其中在對所述第二實體抹除單元組執行所述寫入操作時，抹除所述第一實體抹除單元組中的所述至少一第二實體抹除單元，其中所述第二實體抹除單元組包括多個第三實體抹除單元；以及當所述第二實體抹除單元組中所儲存的資料量達到一第一門檻值時，執行對所述第一實體抹除單元組執行所述抹除操作的步驟以對所述多個第一實體抹除單元中的一第四實體抹除單元執行所述抹除操作；以及當所述第二實體抹除單元組中所儲存的資料量達到一第二門檻值時，執行對所述第一實體抹除單元組執行所述抹除操作的步 驟以對所述多個第一實體抹除單元中的一第五實體抹除單元執行所述抹除操作，其中所述第一門檻值小於所述第二門檻值。
  2. 如申請專利範圍第1項所述的資料抹除方法，其中當所述第二實體抹除單元組中所儲存的資料量達到所述第二實體抹除單元組可用以儲存資料的容量時，所述第一實體抹除單元組的所述多個第一實體抹除單元中所儲存的資料皆已被抹除。
  3. 如申請專利範圍第1項所述的資料抹除方法，其中所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組分別通過多個通道連接一記憶體控制電路單元，所述多個實體抹除單元組中的每一個實體抹除單元組的所述多個實體抹除單元分別屬於所述多個記憶體子模組中不同的記憶體子模組。
  4. 如申請專利範圍第3項所述的資料抹除方法，其中所述記憶體控制電路單元藉由所述多個通道對所述第二實體抹除單元組中的所述多個第三實體抹除單元執行所述寫入操作以將多個資料平行地寫入所述多個第三實體抹除單元中。
  5. 如申請專利範圍第1項所述的資料抹除方法，其中在對所述第一實體抹除單元組執行所述抹除操作之前，所述方法更包括：調整對所述多個第一實體抹除單元執行一寫入操作的順序；以及 根據所述寫入順序以及一寫入指令對所述多個第一實體抹除單元執行所述寫入操作以使得當所述第二實體抹除單元的儲存空間被寫滿時，所述多個第一實體抹除單元中的至少一第六實體抹除單元尚有可使用的儲存空間。
  6. 如申請專利範圍第1項所述的資料抹除方法，其中在所述多個實體抹除單元組中，同一個實體抹除單元組中的所述多個實體抹除單元對應至一邏輯位址-實體位址映射表中一相同的索引碼。
  7. 如申請專利範圍第1項所述的資料抹除方法，其中所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元以及一第二實體程式化單元，當每一所述多個第一實體抹除單元的所述第一實體程式化單元皆先被程式化後，每一所述多個第一實體抹除單元的所述第二實體程式化單元會才可以被程式化。
  8. 如申請專利範圍第1項所述的資料抹除方法，其中所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元，當所述第一實體抹除單元組被寫入一連續資料時，所述第一實體抹除單元組中的所述第一實體抹除單元的所述第一實體程式化單元所儲存的多個資料所對應的多個邏輯位址為連續的。
  9. 如申請專利範圍第1項所述的資料抹除方法，其中所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元以及一第二實體程式化單元，當所述第一實體抹除單元組被寫入一連續資料時，所述第一實體抹除單元組中的一第七實體抹除單元的所述第一實體程式化單元所儲存的資料所對應的邏輯位址與所述第七實體抹除單元的所述第二實體程式化單元所儲存的資料所對應的邏輯位址為不連續的，且所述第七實體抹除單元的所述第一實體程式化單元與所述第二實體程式化單元實體上是連續地排列。
  10. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元組，所述多個實體抹除單元組中的每一個實體抹除單元組具有多個實體抹除單元，所述記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組；一記憶體管理電路，耦接至所述主機介面以及所述記憶體介面，其中所述記憶體管理電路用以從所述多個實體抹除單元組中選擇一第一實體抹除單元組，其中所述記憶體管理電路更用以對所述第一實體抹除單元組執行一抹除操作，其中所述第一實體抹除單元組包括多個第一實 體抹除單元，且在同一時間點中被用來執行所述抹除操作的所述多個第一實體抹除單元中的至少一第二實體抹除單元的數量不同於所述多個第一實體抹除單元的數量，所述記憶體管理電路更用以根據至少一寫入指令對所述多個實體抹除單元組中的一第二實體抹除單元組執行一寫入操作，其中在對所述第二實體抹除單元組執行所述寫入操作時，抹除所述第一實體抹除單元組中的所述至少一第二實體抹除單元，所述第二實體抹除單元組包括多個第三實體抹除單元，當所述第二實體抹除單元組中所儲存的資料量達到一第一門檻值時，所述記憶體管理電路更用以執行對所述第一實體抹除單元組執行所述抹除操作的運作以對所述多個第一實體抹除單元中的一第四實體抹除單元執行所述抹除操作，當所述第二實體抹除單元組中所儲存的資料量達到一第二門檻值時，所述記憶體管理電路更用以執行對所述第一實體抹除單元組執行所述抹除操作的運作以對所述多個第一實體抹除單元中的一第五實體抹除單元執行所述抹除操作，其中所述第一門檻值小於所述第二門檻值。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中當所述第二實體抹除單元組中所儲存的資料量達到所述第二實體抹除單元組可用以儲存資料的容量時，所述第一實體抹除單元組的所述多個第一實體抹除單元中所儲存的資料皆已被抹除。
  12. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組分別通過多個通道連接所述記憶體管理電路，所述多個實體抹除單元組中的每一個實體抹除單元組的所述多個實體抹除單元分別屬於所述多個記憶體子模組中不同的記憶體子模組。
  13. 如申請專利範圍第12項所述的記憶體控制電路單元，其中所述記憶體管理電路藉由所述多個通道對所述第二實體抹除單元組中的所述多個第三實體抹除單元執行所述寫入操作以將多個資料平行地寫入所述多個第三實體抹除單元中。
  14. 如申請專利範圍第10項所述的記憶體控制電路單元，其中在對所述第一實體抹除單元組執行所述抹除運作之前，所述記憶體管理電路更用以調整對所述多個第一實體抹除單元執行一寫入操作的順序，所述記憶體管理電路更用以根據所述寫入順序以及一寫入指令對所述多個第一實體抹除單元執行所述寫入操作以使得當所述第二實體抹除單元的儲存空間被寫滿時，所述多個第一實體抹除單元中的至少一第六實體抹除單元尚有可使用的儲存空間。
  15. 如申請專利範圍第10項所述的記憶體控制電路單元，其中在所述多個實體抹除單元組中，同一個實體抹除單元組中的所述多個實體抹除單元對應至一邏輯位址-實體位址映射表中一相同的索引碼。
  16. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元以及一第二實體程式化單元，當每一所述多個第一實體抹除單元的所述第一實體程式化單元皆先被程式化後，每一所述多個第一實體抹除單元的所述第二實體程式化單元會才可以被程式化。
  17. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元，當所述第一實體抹除單元組被寫入一連續資料時，所述第一實體抹除單元組中的所述第一實體抹除單元的所述第一實體程式化單元所儲存的多個資料所對應的多個邏輯位址為連續的。
  18. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元以及一第二實體程式化單元，當所述第一實體抹除單元組被寫入一連續資料時，所述第一實體抹除單元組中的一第七實體抹除單元的所述第一實體程式化單元所儲存的資料所對應的邏輯位址與所述第七實體抹除單元的所述第二實體程式化單元所儲存的資料所對應的邏輯位址為不連續的，且所述第七實體抹除單元的所述第一實體程式化單元與所述第二實體程式化單元實體上是連續地排列。
  19. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個實體抹除單元組，所述多個實體抹除單元組中的每一個實體抹除單元組具有多個實體抹除單元；以及一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以從所述多個實體抹除單元組中選擇一第一實體抹除單元組，其中所述記憶體控制電路單元更用以對所述第一實體抹除單元組執行一抹除操作，其中所述第一實體抹除單元組包括多個第一實體抹除單元，且在同一時間點中被用來執行所述抹除操作的所述多個第一實體抹除單元中的至少一第二實體抹除單元的數量不同於所述多個第一實體抹除單元的數量，所述記憶體控制電路單元更用以根據至少一寫入指令對所述多個實體抹除單元組中的一第二實體抹除單元組執行一寫入操作，其中在對所述第二實體抹除單元組執行所述寫入操作時，抹除所述第一實體抹除單元組中的所述至少一第二實體抹除單元，所述第二實體抹除單元組包括多個第三實體抹除單元，當所述第二實體抹除單元組中所儲存的資料量達到一第一門檻值時，所述記憶體控制電路單元更用以執行對所述第一實體抹除單元組執行所述抹除操作的步驟以對所述多個第一實體抹除單元中的一第四實體抹除單元執行所述抹除操作， 當所述第二實體抹除單元組中所儲存的資料量達到一第二門檻值時，所述記憶體控制電路單元更用以執行對所述第一實體抹除單元組執行所述抹除操作的步驟以對所述多個第一實體抹除單元中的一第五實體抹除單元執行所述抹除操作，其中所述第一門檻值小於所述第二門檻值。
  20. 如申請專利範圍第19項所述的記憶體儲存裝置，其中當所述第二實體抹除單元組中所儲存的資料量達到所述第二實體抹除單元組可用以儲存資料的容量時，所述第一實體抹除單元組的所述多個第一實體抹除單元中所儲存的資料皆已被抹除。
  21. 如申請專利範圍第19項所述的記憶體儲存裝置，其中所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組分別通過多個通道連接所述記憶體控制電路單元，所述多個實體抹除單元組中的每一個實體抹除單元組的所述多個實體抹除單元分別屬於所述多個記憶體子模組中不同的記憶體子模組。
  22. 如申請專利範圍第21項所述的記憶體儲存裝置，其中所述記憶體控制電路單元藉由所述多個通道對所述第二實體抹除單元組中的所述多個第三實體抹除單元執行所述寫入操作以將多個資料平行地寫入所述多個第三實體抹除單元中。
  23. 如申請專利範圍第19項所述的記憶體儲存裝置，其中在對所述第一實體抹除單元組執行所述抹除運作之前，所述記憶體控制電路單元更用以調整對所述多個第一實體抹 除單元執行一寫入操作的順序，所述記憶體控制電路單元更用以根據所述寫入順序以及一寫入指令對所述多個第一實體抹除單元執行所述寫入操作以使得當所述第二實體抹除單元的儲存空間被寫滿時，所述多個第一實體抹除單元中的至少一第六實體抹除單元尚有可使用的儲存空間。
  24. 如申請專利範圍第19項所述的記憶體儲存裝置，其中在所述多個實體抹除單元組中，同一個實體抹除單元組中的所述多個實體抹除單元對應至一邏輯位址-實體位址映射表中一相同的索引碼。
  25. 如申請專利範圍第19項所述的記憶體儲存裝置，其中所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元以及一第二實體程式化單元，當每一所述多個第一實體抹除單元的所述第一實體程式化單元皆先被程式化後，每一所述多個第一實體抹除單元的所述第二實體程式化單元會才可以被程式化。
  26. 如申請專利範圍第19項所述的記憶體儲存裝置，其中所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元，當所述第一實體抹除單元組被寫入一連續資料時，所述第一實體抹除單元組中的所述第一實體抹除單元的所述第一實體程式化單元所儲存的多個資料所對應的多個邏輯位址為連續的。
  27. 如申請專利範圍第19項所述的記憶體儲存裝置，其中所述第一實體抹除單元組中的每一所述多個第一實體抹除單元包括一第一實體程式化單元以及一第二實體程式化單元，當所述第一實體抹除單元組被寫入一連續資料時，所述第一實體抹除單元組中的一第七實體抹除單元的所述第一實體程式化單元所儲存的資料所對應的邏輯位址與所述第七實體抹除單元的所述第二實體程式化單元所儲存的資料所對應的邏輯位址為不連續的，且所述第七實體抹除單元的所述第一實體程式化單元與所述第二實體程式化單元實體上是連續地排列。
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