TWI768796B - 靜電放電保護電路及其操作方法 - Google Patents

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Abstract

本揭露提供一種靜電放電(ESD)保護電路以及操作ESD 保護電路的方法。ESD保護電路包括第一二極體、第二二極體以及ESD箝位電路。第一二極體位於半導體晶圓中，且耦接至輸入輸出(IO)接墊。第二二極體位於半導體晶圓中，且耦接至第一二極體及IO接墊。ESD箝位電路位於半導體晶圓中，且耦接至第一二極體及第二二極體。ESD箝位電路包括位於半導體晶圓中的第一訊號分接點區。第一訊號分接點區耦接至第一電壓源。第一二極體耦接至ESD箝位電路且被配置成與ESD箝位電路共享第一訊號分接點區。

Description

靜電放電保護電路及其操作方法
本揭露是有關於一種保護電路，且特別是有關於一種靜電放電(ESD)保護電路以及操作ESD保護電路的方法。
使積體電路(integrated circuit，IC)微型化的最近趨勢已形成更小的裝置，所述更小的裝置會消耗更少的功率，但以較之前高的速度提供更多的功能。由於各種因素(例如，較薄的介電質厚度及相關聯的較低的介電質崩潰電壓(breakdown voltage))，微型化製程亦已增大裝置對靜電放電(electrostatic discharge，ESD)事件的敏感性。ESD是電子電路損壞的原因之一且亦是半導體先進技術方面的考慮因素之一。
在本揭露的一實施例中，靜電放電(ESD)保護電路包括第一二極體、第二二極體以及ESD箝位電路。第一二極體位於半導體晶圓中且耦接至輸入輸出(IO)接墊。第二二極體位於半導 體晶圓中且耦接至第一二極體及IO接墊。ESD箝位電路位於半導體晶圓中，耦接至第一二極體及第二二極體。ESD箝位電路包括位於半導體晶圓中的第一訊號分接點區。第一訊號分接點區耦接至第一電壓源。第一二極體耦接至ESD箝位電路且被配置成與ESD箝位電路共享第一訊號分接點區。
在本揭露的一實施例中，靜電放電(ESD)保護電路包括第一二極體、第二二極體、內部電路以及ESD箝位電路。第一二極體位於半導體晶圓中，且耦接至第一接墊。第二二極體位於半導體晶圓中，且耦接至第一二極體及第一接墊。內部電路耦接至第一二極體及第二二極體。ESD箝位電路位於半導體晶圓中，藉由第一節點耦接至第一二極體且藉由第二節點耦接至第二二極體。ESD箝位電路包括耦接至電壓源的第一訊號分接點區及耦接至參考電壓源的第二訊號分接點區。第一二極體耦接至ESD箝位電路且被配置成與ESD箝位電路共享第一訊號分接點區。第二二極體耦接至ESD箝位電路且被配置成與ESD箝位電路共享第二訊號分接點區。
在本揭露的一實施例中，操作靜電放電(ESD)保護電路的方法包括：在第一節點上接收第一ESD電壓，第一ESD電壓大於電壓源的供應電壓，第一ESD電壓對應於第一ESD事件；將第一二極體導通，藉此將第一ESD電流自第一二極體的第一陽極傳導至第一二極體的第一陰極；將第一ESD電流自第一二極體的第一陰極傳導至ESD箝位電路的第一訊號分接點；以及藉由ESD箝 位電路對第一ESD事件的第一ESD電流進行放電。
100、200、300A、300B、400、700A、700B、700C、700D、700E:積體電路
102:內部電路
104:電壓供應節點
106:參考電壓供應節點
108:輸入/輸出(IO)接墊
110:IO電路
120、310:ESD箝位電路
202、320:基板
203、303:背側
205、305:前側
220:箝位電路/ESD箝位電路
250、252:訊號分接點/訊號分接點區
302、304、D1、D2:二極體
302a:陽極區/陽極
302b、304b、310b、312b:閘極結構
302c、302d、304c、304d:陰極區/陰極
302e、304e、310d、312d:通道區
304a:陽極
310a:汲極區/源極/汲極區/汲極
310c、312c:源極區/源極/汲極區/源極
312a:汲極區/汲極
320:晶圓
321、712、722:絕緣層
322、360、362:阱區/阱
324、334:重摻雜區/區
326、336:側
328、338:STI區
328a、328b、328c、328d:淺溝渠隔離區(STI)
332:阱
340、342、344、346:導電結構
350、352:訊號分接點區/訊號分接點
390、392:導電線/導電結構
500、600:方法
502、504、506、508、510、512、514、516、602、602a、602b、604、604a、604b、606、606a、606b、608、610、612、614、616、618、620:操作
704:氧化物層
706:通孔
708:磊晶層
710:第一組導電結構
720:第二組導電結構
C1:電容器
I1:反相器/ESD電流/電流/電流路徑
I1a、I2a:電流/ESD電流
I2:ESD電流/電流/電流路徑
IO:輸入輸出
N1、N2:NMOS電晶體
Nd1、Nd2、Nd3、Nd4:節點
VDD:供應電壓/電壓
VSS:參考供應電壓/電壓
R1:電阻器
X:第一方向
Y:第二方向
Z:方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據一些實施例的積體電路的示意性方塊圖。
圖2是根據一些實施例的積體電路的示意性方塊圖。
圖3A是根據一些實施例的積體電路的剖視圖。
圖3B是根據一些實施例的積體電路的剖視圖。
圖4是根據一些實施例的積體電路的剖視圖。
圖5是根據一些實施例的操作ESD電路的方法的流程圖。
圖6是根據一些實施例的製造ESD電路的方法的流程圖。
圖7A至圖7E是根據一或多個實施例的積體電路的剖視圖。
以下揭露內容提供用於實施所提供標的的特徵的許多不同實施例或實例。以下闡述組件、材料、值、步驟、佈置等的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。亦會設想其他組件、材料、值、步驟、佈置等。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中 第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡單及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在一些實施例中，一種ESD保護電路包括第一二極體、第二二極體以及ESD箝位電路。第一二極體位於半導體晶圓中，且耦接至輸入輸出(IO)接墊。第二二極體位於半導體晶圓中，且耦接至第一二極體及IO接墊。ESD箝位電路位於半導體晶圓中，且耦接至第一二極體及第二二極體。ESD箝位電路包括位於半導體晶圓中的第一訊號分接點區及第二訊號分接點區。第一訊號分接點區耦接至第一電壓源。第二訊號分接點區耦接至不同於第一電壓源的第二電壓源。
第一二極體耦接至ESD箝位電路且被配置成與ESD箝位電路共享第一訊號分接點區。第二二極體耦接至ESD箝位電路且被配置成與ESD箝位電路共享第二訊號分接點區。在一些實施例中，藉由第一二極體與ESD箝位電路共享第一訊號分接點區，且藉由第二二極體與ESD箝位電路共享第二訊號分接點區，本揭露的ESD保護電路佔據較其他方法少的面積。
在一些實施例中，藉由第一二極體與ESD箝位電路共享第一訊號分接點區，且藉由第二二極體與ESD箝位電路共享第二訊號分接點區，本揭露的ESD保護電路具有較其他方法少的訊號分接點，進而使得本揭露的ESD保護電路具有較其他方法小的電阻。在一些實施例中，藉由具有較其他方法小的電阻，本揭露的ESD保護電路具有較其他方法低的箝位電壓(clamping voltage)且較其他方法操作得快。
圖1是根據一些實施例的積體電路100的示意性方塊圖。
積體電路100包括內部電路102、電壓供應節點104、參考電壓供應節點106、輸入/輸出(IO)接墊108、二極體D1、二極體D2、IO電路110及ESD箝位電路120。在一些實施例中，至少積體電路100、積體電路200(圖2)或積體電路300A至積體電路300B(圖3A至圖3B)結合於單個積體電路(IC)或單個半導體基板上。在一些實施例中，至少積體電路100、積體電路200(圖2)或積體電路300A至積體電路300B(圖3A至圖3B)包括結合於一或多個單個半導體基板上的一或多個IC。
內部電路102耦接至IO電路110。在一些實施例中，內部電路102進一步耦接至IO接墊108、二極體D1及二極體D2。內部電路102被配置成藉由IO電路110自IO接墊108接收IO訊號。在一些實施例中，內部電路102耦接至電壓供應節點104(例如，VDD)及參考電壓供應節點106(例如，VSS)。在一些實施例中，內部電路102被配置成接收來自電壓供應節點104(例如，VDD)的供應電壓VDD以及來自參考電壓供應節點106(例如，VSS)的參考供應電壓VSS。
內部電路102包括：電路系統，被配置成產生或處理由IO接墊108接收或輸出至IO接墊108的IO訊號。在一些實施例中，內部電路102包括：核心電路系統，被配置成在較電壓供應節點104的供應電壓VDD低的電壓下操作。在一些實施例中，內部電路102包括至少一個n型電晶體裝置或p型電晶體裝置。在一些實施例中，內部電路102包括至少邏輯閘單元(logic gate cell)。在一些實施例中，邏輯閘單元包括及(AND)、或(OR)、反及(NAND)、反或(NOR)、互斥或(XOR)、反相(INV)、及或反相(AND-OR-Invert，AOI)、或及反相(OR-AND-Invert，OAI)、多工器(MUX)、正反器、緩衝器(BUFF)、鎖存器、延遲或時脈單元。在一些實施例中，內部電路102包括至少記憶單元。在一些實施例中，記憶單元包括靜態隨機存取記憶體(static random access memory，SRAM)、動態RAM(dynamic RAM，DRAM)、電阻式RAM(resistive RAM，RRAM)、磁阻式(magnetoresistive RAM，MRAM)或唯讀記憶體(read only memory，ROM)。在一些實施例中，內部電路102包括一或多個主動元件或被動元件。主動元件的實例包括但不限於電晶體及二極體。電晶體的實例包括但不限於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極接面電晶體(bipolar junction transistor，BJT)、高壓電晶體、高頻電晶體、p型通道場效電晶體(p-channel field effect transistor，PFET)及/或n型通道場效電晶體(n-channel field effect transistor，NFET)、鰭式場效電晶體(fin field-effect transistor，FinFET)及具有凸起的源極/汲極的平面金屬氧化物半導體(metal oxide semiconductor，MOS)電晶體。被動元件的實例包括但不限於電容器、電感器、熔絲(fuse)及電阻器。
電壓供應節點104在節點Nd1處被耦接至二極體D1及ESD箝位電路120。參考電壓供應節點106在節點Nd2處被耦接至二極體D2及ESD箝位電路120。電壓供應節點104被配置成接收用於內部電路102的正常操作的供應電壓VDD。類似地，參考電壓供應節點106被配置成接收用於內部電路102的正常操作的參考供應電壓VSS。在一些實施例中，至少電壓供應節點104是電壓供應接墊。在一些實施例中，至少參考電壓供應節點106是參考電壓供應接墊。在一些實施例中，接墊是至少導電表面、引腳、節點或匯流排。電壓供應節點104或參考電壓供應節點106 亦被稱為電源供應電壓匯流排或電源軌。在圖1、圖2或者圖3A至圖3B中的示例性配置中，供應電壓VDD是正供應電壓，電壓供應節點104是正電源供應電壓，參考供應電壓VSS是接地供應電壓，且參考電壓供應節點106是接地電壓端子。其他電源供應佈置亦處於本揭露的範圍內。
IO接墊108藉由節點Nd3被耦接至IO電路110。IO接墊108藉由IO電路110被耦接至內部電路102。在一些實施例中，IO電路110不包括於積體電路100中，且IO接墊直接被耦接至內部電路102。IO接墊108被配置成自IO電路110接收IO訊號，或者被配置成向IO電路110輸出IO訊號。IO接墊108是被耦接至IO電路110或內部電路102的至少引腳。在一些實施例中，IO接墊108是被耦接至IO電路110或內部電路102的節點、匯流排、或導電表面。
二極體D1被耦接於電壓供應節點104與IO接墊108之間。二極體D1被耦接於節點Nd1與節點Nd3之間。二極體D1的陽極被耦接至節點Nd3、IO電路110、IO接墊108、及二極體D2的陰極。二極體D1的陰極耦接至電壓供應節點104、ESD箝位電路120及節點Nd1。在一些實施例中，二極體D1的陰極藉由節點Nd1被耦接至ESD箝位電路120。在一些實施例中，二極體D1是上拉二極體或被稱為p+型二極體。舉例而言，在該些實施例中，p+-型二極體被形成於p型阱區(例如，圖3A至圖3B所示阱322)與n型阱區(未示出)之間，且n型阱區連接至VDD(參見 圖3A至圖3B)。在一些實施例中，二極體D1是垂直阱二極體。二極體D1的其他二極體類型亦處於本揭露的範圍內。
二極體D2被耦接於參考電壓供應節點106與IO接墊108之間。二極體D2被耦接於節點Nd3與節點Nd2之間。二極體D2的陽極被耦接至參考電壓供應節點106、ESD箝位電路120及節點Nd2。二極體D2的陰極被耦接至節點Nd3、IO電路110、IO接墊108、及二極體D1的陽極。在一些實施例中，二極體D2是下拉二極體或被稱為n+型二極體。舉例而言，在該些實施例中，n+-型二極體被形成於n型阱區(例如，圖3A至圖3B所示阱332)與P型阱(未示出)之間，且P型基板連接至地或VSS。在一些實施例中，二極體D2是垂直阱二極體。二極體D2的其他二極體類型亦處於本揭露的範圍內。
二極體D1及二極體D2被配置成對內部電路102或積體電路100的正常行為(例如，沒有ESD條件或事件)具有最小的影響。在一些實施例中，當向至少電壓供應節點104、參考電壓供應節點106或IO接墊108施加較內部電路102的正常操作期間預期的電壓或電流的位準高的ESD電壓或電流時，會發生ESD事件。
當沒有ESD事件發生時，二極體D1及二極體D2不會影響積體電路100的操作。在ESD事件期間，二極體D1被配置成取決於二極體D1被正向偏置亦或反向偏置、以及電壓供應節點104的電壓位準及IO接墊108的電壓位準以在電壓供應節點104與IO接墊108之間傳輸電壓或電流。
舉例而言，在ESD應力或事件的正對VDD(Positive-to-VDD，PD)模式期間，二極體D1被正向偏置且被配置成將電壓或電流自IO接墊108傳輸至電壓供應節點104。在PD模式下，正的ESD應力或ESD電壓(至少大於供應電壓VDD)被施加至IO接墊108，同時電壓供應節點104(例如，VDD)是接地的且參考電壓供應節點106(例如，VSS)是浮置的。
舉例而言，在ESD應力或事件的負對VDD(Negative-to-VDD，ND)模式期間，二極體D1被反向偏置且被配置成將電壓或電流自電壓供應節點104傳輸至IO接墊108。在ND模式下，IO接墊108接收到負的ESD應力，同時電壓供應節點104(例如，VDD)是接地的且參考電壓供應節點106(例如，VSS)是浮置的。
在ESD事件期間，二極體D2被配置成取決於二極體D2被正向偏置亦或反向偏置、以及參考電壓供應節點106的電壓位準及IO接墊108的電壓位準而在參考電壓供應節點106與IO接墊108之間傳輸電壓或電流。
舉例而言，在ESD應力或事件的正對VSS(PS)模式期間，二極體D2被反向偏置且被配置成將電壓或電流自IO接墊108傳輸至參考電壓供應節點106。在PS模式下，正的ESD應力或ESD電壓(至少大於參考供應電壓VSS)被施加至IO接墊108，同時電壓供應節點104(例如，VDD)是浮置的且參考電壓供應節點106(例如，VSS)是接地的。
舉例而言，在ESD應力或事件的負對VSS(NS)模式期間，二極體D2被正向偏置且被配置成將電壓或電流自參考電壓供應節點106傳輸至IO接墊108。在NS模式下，IO接墊108接收到負的ESD應力，同時電壓供應節點104(例如，VDD)是浮置的且參考電壓供應節點106(例如，VSS)是接地的。
至少二極體D1或二極體D2的其他二極體類型、配置及佈置亦處於本揭露的範圍內。
IO電路110耦接至IO接墊108、內部電路102、二極體D1及二極體D2、以及節點Nd3。IO電路耦接於節點Nd3與內部電路102之間。在一些實施例中，IO電路是被配置成對發送至內部電路102或自內部電路102發送的訊號進行緩衝的IO緩衝器。在一些實施例中，IO電路110包括至少上述邏輯閘單元。IO電路110的其他電路類型、配置及佈置亦處於本揭露的範圍內。
ESD箝位電路120耦接於電壓供應節點104(例如，供應電壓VDD)與參考電壓供應節點106(例如，VSS)之間。ESD箝位電路120耦接於節點Nd1與節點Nd2之間。ESD箝位電路120藉由節點Nd1耦接至二極體D1。ESD箝位電路120藉由節點Nd2耦接至二極體D2。
當沒有ESD事件發生時，ESD箝位電路120被關斷。舉例而言，當沒有ESD事件發生時，ESD箝位電路120被關斷，且因此在內部電路102的正常操作期間是非導電裝置或電路。換言之，在不存在ESD事件的情況下，ESD箝位電路120被關斷或者 是非導電的。
若發生ESD事件，則ESD箝位電路120被配置成感測ESD事件，並且被配置成導通且在電壓供應節點104(例如，供應電壓VDD)或節點Nd1與參考電壓供應節點106(例如，VSS)節點Nd2之間提供電流分流路徑(current shunt path)，以藉此對ESD電流進行放電。舉例而言，當ESD事件發生時，ESD箝位電路120兩端的電壓差等於或大於ESD箝位電路120的臨限值電壓，且ESD箝位電路120被導通，藉此在電壓供應節點104(例如，VDD)與參考電壓供應節點106(例如，VSS)之間傳導電流。
在ESD事件期間，ESD箝位電路120被配置成導通且自參考電壓供應節點106(例如，VSS)至電壓供應節點104(例如，VDD)對正向ESD方向上的ESD電流(例如，電流I1a)進行放電。為簡單起見，電流I1a在圖1中示出於節點Nd2至節點Nd1之間，但應理解，電流I1a是自參考電壓供應節點106(例如，VSS)至電壓供應節點104(例如，VDD)。
在ESD事件期間，ESD箝位電路120被配置成導通且自電壓供應節點104(例如，VDD)至參考電壓供應節點106(例如，VSS)對反向ESD方向上的ESD電流(例如，電流I2a)進行放電。為簡單起見，電流I2a在圖1中示出於節點Nd1至節點Nd2之間，但應理解，電流I2a是自電壓供應節點104(例如，VDD)至參考電壓供應節點106(例如，VSS)。
在參考電壓供應節點106上的正ESD突波(surge)期 間，ESD箝位電路120被配置成導通且自參考電壓供應節點106(例如，VSS)至電壓供應節點104(例如，VDD)對正向ESD方向上的ESD電流I1a進行放電。在一些實施例中，ESD箝位電路120被配置成在ESD的PS模式(如上所述)之後導通，且自節點Nd3至節點Nd2對正向ESD方向上的ESD電流I1進行放電，且藉由節點Nd1將ESD電流I1自節點Nd2放電至電壓供應節點104(例如，VDD)。
在電壓供應節點104上的正ESD突波期間，ESD箝位電路120被配置成導通且自電壓供應節點104(例如，VDD)至參考電壓供應節點106(例如，VSS)對反向ESD方向上的ESD電流I2a進行放電。在一些實施例中，ESD箝位電路120被配置成在ESD的PD模式(如上所述)之後導通，且自節點Nd3至節點Nd1對反向ESD方向上的ESD電流I2進行放電，且藉由節點Nd2將ESD電流I2自節點Nd1放電至參考電壓供應節點106(例如，VSS)。
在一些實施例中，ESD箝位電路120是瞬態箝位(transient clamp)。舉例而言，在一些實施例中，ESD箝位電路120被配置成處置瞬態或ESD事件，例如ESD事件所引起的電壓及/或電流的快速改變。在瞬態或ESD期間，ESD箝位電路120被配置成導通，以在ESD事件可能引起對積體電路100內的一或多個元件造成損壞之前在電壓供應節點104(例如，供應電壓VDD)與參考電壓供應節點106(例如，VSS)之間提供分流路徑。在一些實施 例中，ESD箝位電路120被配置成較其導通時慢地關斷。
在一些實施例中，ESD箝位電路120是靜態箝位。在一些實施例中，靜態箝位被配置成提供靜態或穩態電壓及電流反應。舉例而言，靜態箝位由固定電壓位準導通。
在一些實施例中，ESD箝位電路120包括：大的N型金屬氧化物半導體(N-type Metal Oxide Semiconductor，NMOS)電晶體，被配置成攜帶ESD電流而不進入ESD箝位電路120的雪崩崩潰區。在一些實施例中，ESD箝位電路120是在ESD箝位電路120內部不具有雪崩接面的情況下實施，且亦被稱為「非突返保護方案(non-snapback protection scheme)」。
ESD箝位電路120的其他箝位電路類型、配置及佈置亦處於本揭露的範圍內。
積體電路100中電路的其他配置或數量亦處於本揭露的範圍內。
圖2是根據一些實施例的積體電路200的示意性方塊圖。
積體電路200是積體電路100的實施例，且因此省略類似的詳細說明。舉例而言，積體電路200包括積體電路100的被包括作為基板202的一部分的至少一部分。儘管圖2所示積體電路200示出積體電路100的一部分，但應理解，可修改積體電路200以包括積體電路100的特徵中的每一者，且因此為了簡化而省略類似的詳細說明。
與圖1、圖2、圖3A至圖3B及圖4(如下所示)中的一 或多者中的組件相同或類似的組件被賦予相同的參考編號，且因此省略其詳細說明。
積體電路200包括電壓供應節點104、參考電壓供應節點106、IO接墊108、二極體D1、二極體D2、基板202及箝位電路220。
積體電路200是圖1所示積體電路100的變型，且因此省略類似的詳細說明。與積體電路100相比，ESD箝位電路220取代圖1所示ESD箝位電路120，且因此省略類似的詳細說明。
ESD箝位電路220被形成於基板202上。基板202在第一方向X上延伸。基板202具有背側203及在第二方向Y上與背側203相對的前側205。在一些實施例中，第二方向Y不同於第一方向X。在一些實施例中，基板202的主體已在晶圓減薄期間被移除。在一些實施例中，基板202是超級電源軌(super power rail，SPR)技術或製程的一部分。在一些實施例中，基板202是絕緣體上矽(silicon on insulator，SOI)技術或製程。在一些實施例中，至少二極體D1或二極體D2被形成於基板202上。用於基板202的其他類型的基板技術或製程亦處於本揭露的範圍內。
ESD箝位電路220包括訊號分接點250及訊號分接點252。
在一些實施例中，至少訊號分接點252對應於阱分接點。在一些實施例中，阱分接點是將基板202的阱區(如圖3A至圖3B中所示)耦接至電壓供應節點104(例如，供應電壓VDD)的 電性導電引線(lead)。舉例而言，在一些實施例中，阱區包括位於p型基板上的n型阱中的重摻雜n型區。在一些實施例中，重摻雜n型區藉由阱分接點耦接至電壓供應節點104(例如，供應電壓VDD)，藉此設定n型阱的電位，以防止自相鄰的源極/汲極區洩漏至阱中。
在一些實施例中，至少訊號分接點250對應於基板分接點。在一些實施例中，基板分接點是將基板202的區耦接至參考電壓供應節點106(例如，參考供應電壓VSS)的電性導電引線。舉例而言，在一些實施例中，基板202的區包括形成於p型基板中的重摻雜p型區。在一些實施例中，重摻雜p型區藉由基板分接點耦接至參考電壓供應節點106(例如，參考供應電壓VSS)，藉此設定基板202的電位，以防止來自相鄰的源極/汲極區的洩漏。
藉由使用訊號分接點250及訊號分接點252，基板202的電阻及積體電路200中不期望的正反饋得到減小。在一些實施例中，至少訊號分接點250或訊號分接點252被配置成限制通往基板202的阱(如圖3A至圖3B中所示)的電源或地連接之間的電阻。在一些實施例中，至少訊號分接點250或訊號分接點252的使用使得基板202中的漂移(drift)更少，藉此防止閂鎖效應(latch-up effect)。
訊號分接點250耦接至基板202的背側203上的電壓供應節點104(例如，電壓VDD)。訊號分接點250進一步耦接至二極體D1的陰極。
訊號分接點252耦接至基板202的背側203上的參考電壓供應節點106(例如，電壓VSS)。訊號分接點252進一步耦接至二極體D2的陽極。
IO接墊108位於基板202的背側203上，且耦接至二極體D1的陽極及二極體D2的陰極。在一些實施例中，積體電路200被電性連接至基板202的背側203上的一或多個其他封裝結構(未示出)。
在一些實施例中，二極體D1被配置成與ESD箝位電路220共享訊號分接點250，且二極體D2被配置成與ESD箝位電路220共享訊號分接點252。在一些實施例中，藉由與ESD箝位電路220共享訊號分接點250，二極體D1不包括訊號分接點，進而使得積體電路200佔據較其他方法少的面積。在一些實施例中，藉由與ESD箝位電路220共享訊號分接點252，二極體D2不包括訊號分接點，進而使得積體電路200佔據較其他方法少的面積。
藉由至少二極體D1或二極體D2不包括對應的訊號分接點，積體電路200具有更小的電阻，此乃因積體電路200包括較其他方法少的訊號分接點。
ESD箝位電路120的其它箝位電路類型、配置及佈置亦處於本揭露的範圍內。
積體電路200中電路的其他配置或數量亦處於本揭露的範圍內。
圖3A是根據一些實施例的積體電路300A的剖視圖。
積體電路300A是至少圖1所示積體電路100或圖2所示積體電路200的實施例，且因此省略類似的詳細說明。
儘管圖3A至圖3B是針對圖1所示積體電路100或圖2所示積體電路200的一部分進行闡述的，但圖3A至圖3B的教示亦適用於積體電路100或積體電路200的其他部分(未針對至少圖3A至圖3B進行闡述)，且因此為了簡化而省略類似的詳細說明。
積體電路300A包括二極體302、二極體304、ESD箝位電路310及基板320。
二極體302是圖1至圖2所示二極體D1的實施例，二極體304是圖1至圖2所示二極體D2的實施例，ESD箝位電路310是圖1所示ESD箝位電路120或圖2所示210的實施例，且基板320是圖2所示基板202的實施例，且因此省略類似的詳細說明。
至少二極體302、二極體D2或ESD箝位電路310被形成於基板320上。在一些實施例中，至少二極體302、二極體D2或ESD箝位電路310被形成於基板320的前側305上。
基板320具有前側305及在第二方向Y上與前側305相對的背側303。基板320具有側邊326及在第一方向X上與側邊326相對的側邊336。在一些實施例中，基板320的主體已在晶圓減薄期間被移除。在一些實施例中，基板320是超級電源軌(SPR)技術或製程的一部分。在一些實施例中，基板320是絕緣體上矽(SOI)技術或製程。在一些實施例中，基板320亦被稱為晶圓。在一些實施例中，基板320包括絕緣層321。絕緣層321位於基板 320的背側303與前側305之間。在一些實施例中，絕緣層321是非導電氧化物材料。在一些實施例中，在晶圓減薄及氧化物再生長之後，絕緣層321被形成於基板320的背側303上。在一些實施例中，前側305與背側303藉由至少絕緣層321彼此電性隔離。在一些實施例中，絕緣層321包含介電材料，所述介電材料包括氧化物或另一種合適的絕緣材料。
基板320是p型基板。在一些實施例中，基板320是n型基板。在一些實施例中，基板320包含：元素半導體，包括晶體、多晶或非晶結構的矽或鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP；任何其他合適的材料；或其組合。在一些實施例中，合金半導體基板具有梯度SiGe特徵，在梯度SiGe特徵中，Si與Ge的組成自梯度SiGe特徵的一個位置處的一個比率改變至另一位置處的另一比率。在一些實施例中，合金SiGe被形成於矽基板之上。在一些實施例中，基板320是應變SiGe基板。在一些實施例中，半導體基板具有絕緣體上半導體結構，例如絕緣體上矽(SOI)結構。在一些實施例中，半導體基板包括經摻雜的磊晶(epitaxial，epi)層或掩埋層。在一些實施例中，化合物半導體基板具有多層式結構，或者所述基板包括多層式化合物半導體結構。
二極體302包括陽極302a、閘極結構302b、陰極302c、陰極302d、通道區302e及阱322。二極體302是垂直阱二極體。 在一些實施例中，二極體302是奈米片垂直阱二極體。在一些實施例中，二極體302被形成於基板320的前側305上。二極體302的其他二極體類型亦處於本揭露的範圍內。
二極體302對應於圖1至圖2所示二極體D1，且省略類似的詳細說明。陽極302a對應於圖1至圖2所示二極體D1的陽極，陰極302c及陰極302d對應於圖1至圖2所示二極體D1的陰極，且通道區302e對應於二極體D1的通道區，且省略類似的詳細說明。
阱322被形成於基板320中。阱322具有p型摻雜劑雜質且被稱為P型阱。在一些實施例中，阱322具有n型摻雜劑雜質且被稱為N型阱。
阱322包括區324。區324被嵌置於阱322中。區324是重摻雜p型區。在一些實施例中，區324是重摻雜n型區。
陽極302a包括阱322及區324。陽極302a是在阱322中具有P型摻雜劑的P型主動區。
陰極302c是具有N型摻雜劑的N型主動區且位於阱322上。陰極302d是具有N型摻雜劑的N型主動區且位於阱322上。在一些實施例中，至少陰極302c或陰極302d是具有P型摻雜劑的P型主動區。陰極302c與陰極302d在第一方向X上彼此隔開。在一些實施例中，陰極302c與陰極302d是被並聯耦接於一起的兩個二極體的對應陰極。積體電路300A至積體電路300B示出為具有兩個陰極(例如，陰極302c及陰極302d)及單個陽極(例如， 陽極302a)。陰極302c或陰極302d及/或陽極302a的其他數目亦處於本揭露的範圍內。
陽極302a與陰極302c一起形成PN接面，且陽極302a與陰極302d一起形成另一PN接面。在一些實施例中，至少陰極302c或陰極302d在基板320上方延伸。在一些實施例中，至少陰極302c的頂表面或陰極302d的頂表面與基板320的前側305齊平。
閘極結構302b至少局部地位於阱322之上，且位於陰極302c與陰極302d之間。在一些實施例中，閘極結構302b是電性浮置的。在一些實施例中，閘極結構302b電性耦接至陰極302c及陰極302d。通道區302e耦接陰極302c與陰極302d。在一些實施例中，通道區302e位於阱322中。
在一些實施例中，二極體302不包括訊號分接點區。在一些實施例中，二極體302被配置成與ESD箝位電路310共享訊號分接點區350。舉例而言，在一些實施例中，二極體302藉由至少導電結構390電性耦接至ESD箝位電路310的訊號分接點區350。在一些實施例中，藉由與ESD箝位電路310共享訊號分接點區350，積體電路300A或積體電路300B佔據較其他方法少的面積。在一些實施例中，藉由與ESD箝位電路310共享訊號分接點區350，積體電路300A或積體電路300B具有較其他方法少的訊號分接點，進而使得積體電路300A或積體電路300B具有較其他方法小的電阻，以及較其他方法簡單的佈線。
二極體302的其他電路類型、配置及佈置亦處於本揭露的範圍內。
二極體304包括陽極304a、閘極結構304b、陰極304c、陰極304d、通道區304e及阱332。二極體304是垂直阱二極體。在一些實施例中，二極體304是奈米片垂直阱二極體。在一些實施例中，二極體304被形成於基板320的前側305上。二極體304的其他二極體類型亦處於本揭露的範圍內。
二極體304對應於圖1至圖2所示二極體D2，且省略類似的詳細說明。陽極304a對應於圖1至圖2所示二極體D2的陽極，陰極304c及陰極304d對應於圖1至圖2所示二極體D2的陰極，且通道區304e對應於二極體D2的通道區，且省略類似的詳細說明。
阱332被形成於基板320中。阱332具有n型摻雜劑雜質且被稱為N型阱。在一些實施例中，阱332具有p型摻雜劑雜質且被稱為P型阱。
阱332包括區334。區334嵌置於阱332中。區334是重摻雜n型區。在一些實施例中，區334是重摻雜p型區。
陽極304a包括阱332及區334。陽極304a是在阱332中具有N型摻雜劑的N型主動區。
陰極304c是具有P型摻雜劑的P型主動區且位於阱332上。陰極304d是具有P型摻雜劑的P型主動區且位於阱332上。在一些實施例中，至少陰極304c或陰極304d是具有N型摻雜劑 的N型主動區。陰極304c與陰極304d在第一方向X上彼此被隔開。在一些實施例中，陰極304c與陰極304d是被並聯耦接於一起的兩個二極體的對應陰極。積體電路300A至積體電路300B示出為具有兩個陰極(例如，陰極304c及陰極304d)及單個陽極(例如，陽極304a)。陰極304c或陰極304d及/或陽極304a的其他數目亦處於本揭露的範圍內。
陽極304a與陰極304c一起形成PN接面，且陽極304a與陰極304d一起形成另一PN接面。在一些實施例中，至少陰極304c或陰極304d在基板320上方延伸。在一些實施例中，至少陰極304c的頂表面或陰極304d的頂表面與基板320的前側305齊平。
閘極結構304b至少局部地位於阱332之上，且位於陰極304c與陰極304d之間。在一些實施例中，閘極結構304b是電性浮置的。在一些實施例中，閘極結構304b電性耦接至陰極304c及陰極304d。通道區304e耦接陰極304c與陰極304d。在一些實施例中，通道區304e位於阱332中。
在一些實施例中，二極體304不包括訊號分接點區。在一些實施例中，二極體304被配置成與ESD箝位電路310共享訊號分接點區352。舉例而言，在一些實施例中，二極體304藉由至少導電結構392電性耦接至ESD箝位電路310的訊號分接點區352。在一些實施例中，藉由與ESD箝位電路310共享訊號分接點區352，積體電路300A或積體電路300B佔據較其他方法少的面 積。在一些實施例中，藉由與ESD箝位電路310共享訊號分接點區352，積體電路300A或積體電路300B具有較其他方法少的訊號分接點，進而使得積體電路300A或積體電路300B具有較其他方法小的電阻，以及較其他方法簡單的佈線。
二極體304的其他電路類型、配置及佈置亦處於本揭露的範圍內。
ESD箝位電路310包括N型金屬氧化物半導體(NMOS)電晶體N1、NMOS電晶體N2、訊號分接點區250及訊號分接點區252。NMOS電晶體N1與NMOS電晶體N2串聯耦接。為了易於例示，NMOS電晶體N1及NMOS電晶體N2未被示出為耦接至圖3A至圖3B中的其他元件。在一些實施例中，至少NMOS電晶體N1或NMOS電晶體N2是P型金屬氧化物半導體(PMOS)電晶體。
NMOS電晶體N1包括汲極區310a、閘極結構310b、源極區310c、通道區310d及阱區360。
阱區360被形成於基板320中。阱區360具有p型摻雜劑雜質且被稱為P型阱。在一些實施例中，阱區360具有n型摻雜劑雜質且被稱為N型阱。
閘極結構310b位於阱區360之上。汲極區310a是在阱區360中植入N型摻雜劑的N型主動區。源極區310c是在阱區360中植入N型摻雜劑的N型主動區。在一些實施例中，至少源極區310c或汲極區310a在基板320上方延伸。通道區310d位於 阱區360中且耦接汲極區310a與源極區310c。
NMOS電晶體N2包括汲極區312a、閘極結構312b、源極區312c、通道區312d及阱區362。
阱區362被形成於基板320中。阱區362具有p型摻雜劑雜質且被稱為P型阱。在一些實施例中，阱區362具有n型摻雜劑雜質且被稱為N型阱。
閘極結構312b位於阱區362之上。汲極區312a是在阱區362中植入N型摻雜劑的N型主動區。源極區312c是在阱區362中植入N型摻雜劑的N型主動區。在一些實施例中，至少源極區312c或汲極區312a在基板320上方延伸。通道區312d位於阱區362中且耦接汲極區312a與源極區312c。
訊號分接點區350是圖2所示訊號分接點區250的實施例，且訊號分接點區352是圖2所示訊號分接點區252的實施例，且因此省略類似的詳細說明。
訊號分接點區350位於阱區360中。訊號分接點區350耦接至導電結構344。訊號分接點區350及導電結構344中的每一者耦接至節點Nd1，所述節點Nd1對應於電壓供應端子(例如，電壓VDD)。訊號分接點區350進一步藉由導電線390耦接至二極體D1的陰極302c及二極體D1的陰極302d。在一些實施例中，ESD箝位電路310的訊號分接點區350是與二極體302共享的。
在一些實施例中，訊號分接點區350是阱分接點，且將基板320的阱區360電性耦接至電壓供應節點104(例如，供應電 壓VDD)。在一些實施例中，訊號分接點區350包括位於基板320(例如，P型的)上的阱區360中的重摻雜n型區。在一些實施例中，重摻雜n型區藉由阱分接點耦接至電壓供應節點104(例如，供應電壓VDD)，藉此設定阱區360(例如，N型的)的電位，以防止自相鄰的源極/汲極區洩漏至阱區360中。在一些實施例中，訊號分接點區350包括位於基板320上的阱區360中的重摻雜p型區。
訊號分接點區352位於阱區362中。在一些實施例中，阱區362與阱區360是同一連續阱的一部分。在一些實施例中，阱區362與阱區360是隔開的非連續阱。訊號分接點區352耦接至導電結構346。訊號分接點區352及導電結構346中的每一者耦接至節點Nd2，所述節點Nd2對應於參考電壓供應端子(例如，電壓VSS)。訊號分接點區352進一步藉由導電線392耦接至二極體D2的陰極304c及二極體D2的陰極304d。在一些實施例中，ESD箝位電路310的訊號分接點區352是與二極體304共享的。
在一些實施例中，訊號分接點區352是基板分接點，且將基板320的阱區362電性耦接至參考電壓供應節點106(例如，供應電壓VSS)。在一些實施例中，訊號分接點區352包括位於基板320(例如，P型的)上的阱區362中的重摻雜p型區。在一些實施例中，重摻雜p型區藉由基板分接點耦接至參考電壓供應節點106(例如，供應電壓VSS)，藉此設定基板320(例如，P型的)電位，以防止自相鄰的源極/汲極區洩漏。在一些實施例中，訊號 分接點區352包括位於基板320上的阱區362中的重摻雜n型區。
二極體D1的陰極302c、二極體D1的陰極302d及訊號分接點區350中的每一者藉由導電線390耦接於一起，導電線390對應於圖1至圖2所示節點Nd1。
二極體D2的陰極304c、二極體D2的陰極304d及訊號分接點區352中的每一者藉由導電線392耦接於一起，導電線392對應於圖1至圖2所示節點Nd2。
在一些實施例中，圖3A至圖3B所示ESD箝位電路310的汲極區310a及源極區310c或者汲極區312a及源極區312c被稱為氧化物界定(oxide definition，OD)區，OD區界定圖3A至圖3B所示NMOS電晶體N1或NMOS電晶體N2的源極或汲極擴散區。
在一些實施例中，至少汲極區310a或汲極區312a是延伸的汲極區且具有較至少源極區310c或源極區312c大的大小。在至少一個實施例中，矽化物層(未示出)覆蓋至少汲極區310a或汲極區312a的一部分，但非全部。汲極區310a的此種局部矽化配置會改善ESD箝位電路310的NMOS電晶體N1或NMOS電晶體N2免受ESD事件的影響的自我保護。在至少一個實施例中，至少汲極區310a或汲極區312a被完全矽化。
閘極結構310b佈置於汲極區310a與源極區310c之間。閘極結構312b佈置於汲極區312a與源極區312c之間。在一些實施例中，閘極結構310b與閘極結構312b電性耦接於一起。
在一些實施例中，至少閘極結構302b、304b、310b或312b是金屬閘極，且包含例如金屬等導電材料。在一些實施例中，至少閘極結構302b、304b、310b或312b包含多晶矽(本文中亦被稱為「POLY」)。
在一些實施例中，根據鰭式場效電晶體(FinFET)互補金屬氧化物半導體(CMOS)技術，至少通道區302e、304e、310d或312d包括鰭。在一些實施例中，至少通道區302e、304e、310d或312d包括奈米片電晶體的奈米片。在一些實施例中，至少通道區302e、304e、310d或312d包括奈米配線電晶體的奈米配線。在一些實施例中，根據平面CMOS技術，至少通道區302e、304e、310d或312d不包括鰭。電晶體的其他類型亦處於本揭露的範圍內。
ESD箝位電路310的其他電路類型、配置及佈置亦處於本揭露的範圍內。
積體電路300A更包括一或多個淺溝渠隔離區(shallow trench isolation，STI)328a、328b、328c或328d。
STI區328a與二極體304的陽極304a相鄰。STI區328b位於二極體302與ESD箝位電路310之間。STI區328c位於二極體304與ESD箝位電路310之間。STI區328d與二極體302的陰極302d相鄰。
STI區328a被配置成將二極體304的部分與積體電路300A或積體電路300B的其他部分(未示出)電性隔離。STI區 328b被配置成將二極體304的部分與ESD箝位電路310的部分彼此電性隔離。在一些實施例中，STI區328c被配置成將二極體302的至少部分與ESD箝位電路310的部分彼此電性隔離。STI區328d被配置成將二極體302的部分與積體電路300A或積體電路300B的其他部分(未示出)電性隔離。
在一些實施例中，積體電路300A或積體電路300B中不包括至少STI區328a、328b、328c或328d。在一些實施例中，在至少積體電路300A或積體電路300B中，至少STI 328a、328b、328c或328d被對應的虛設單元取代。在一些實施例中，虛設單元是虛設裝置。在一些實施例中，虛設裝置是無功能電晶體或無功能二極體裝置。
在一些實施例中，阱區322與阱區360是同一連續阱的一部分。在一些實施例中，阱區322與阱區360是隔開的非連續阱，且STI區328位於阱區322與阱區360之間。
在一些實施例中，阱區332與阱區362是同一連續阱的一部分。在一些實施例中，阱區322與阱區362是隔開的非連續阱，且STI區338位於阱區322與阱區362之間。
在一些實施例中，阱區360位於阱區362與阱區322之間。在一些實施例中，阱區360與至少阱區362或阱區322相鄰。在一些實施例中，第一元件相鄰於第二元件與第一元件直接接近第二元件對應。在一些實施例中，第一元件與相鄰於第二元件與第一元件不直接接近第二元件對應。在一些實施例中，二極體302 相鄰於ESD箝位電路310。在一些實施例中，訊號分接點區350相鄰於陰極302c。
在一些實施例中，阱區362位於阱區360與阱區332之間。在一些實施例中，阱區362與至少阱區360或阱區332相鄰。在一些實施例中，二極體304相鄰於ESD箝位電路310。在一些實施例中，訊號分接點區352相鄰於陰極304c。
ESD箝位電路310的其他電路類型、配置及佈置亦處於本揭露的範圍內。
積體電路300A更包括導電結構340、導電結構342、導電結構344及導電結構346。導電結構340、導電結構342、導電結構344及導電結構346被形成於積體電路300A至積體電路300B的背側203上。在一些實施例中，至少導電結構340、導電結構342、導電結構344或導電結構346嵌置於基板320中。在一些實施例中，至少導電結構340、導電結構342、導電結構344或導電結構346被配置成在積體電路300A至積體電路300B的一或多個電路元件及積體電路300A至積體電路300B的其他一或多個電路元件或其他封裝結構(未示出)之間提供電性連接。
在一些實施例中，導電結構340、導電結構342及導電結構344以及導電結構346中的每一者是對應的通孔。在一些實施例中，由於前側305及背側303藉由至少絕緣層321彼此電性隔離，因此導電結構340、導電結構342及導電結構344、導電結構346或訊號分接點350中的一或多者用於將訊號自基板320的前側 305電性耦接至背側303。在一些實施例中，至少導電結構340、342、344或346與對應的源極/汲極區310a、310c或312c直接耦接。
在一些實施例中，積體電路300A藉由至少導電結構340、導電結構342、導電結構344或導電結構346電性連接至基板320的背側203上的一或多個其他封裝結構(未示出)。
在一些實施例中，至少導電結構340、導電結構342、導電結構344或導電結構346對應於包含至少導電材料(例如銅等)的銅柱結構。
在一些實施例中，至少導電結構340、導電結構342、導電結構344或導電結構346對應於包含具有低電阻率的導電材料(例如焊料或焊料合金)的焊料凸塊結構。在一些實施例中，焊料合金包括Sn、Pb、Ag、Cu、Ni、Bi、或其組合。至少導電結構340、導電結構342、導電結構344或導電結構346的其他配置、佈置及材料亦處於本揭露的設想範圍內。
導電結構340耦接至二極體302的陽極區302a。導電結構340耦接至二極體302的阱區322及區324。在一些實施例中，導電結構340對應於圖1至圖2所示節點Nd3。在一些實施例中，導電結構340電性耦接至圖1至圖2所示節點Nd3。在一些實施例中，導電結構340電性耦接至圖1至圖2所示IO接墊108。
導電結構342耦接至二極體304的陽極區304a。導電結構342耦接至二極體304的阱區332及區334。在一些實施例中， 導電結構342對應於圖1至圖2所示節點Nd3。在一些實施例中，導電結構342電性耦接至圖1至圖2所示節點Nd3。在一些實施例中，導電結構342電性耦接至圖1至圖2所示IO接墊108。
在一些實施例中，導電結構340與導電結構342耦接至彼此。為了易於例示，導電結構340與導電結構342未被示出為耦接至彼此。
導電結構344耦接至訊號分接點區350。導電結構344被配置成向訊號分接點區350提供電壓VDD。在一些實施例中，導電結構344電性耦接至圖1至圖2所示電壓供應節點104(例如，電壓VDD)。在一些實施例中，導電結構344對應於圖1至圖2所示節點Nd1。在一些實施例中，導電結構344對應於接墊或引腳。在一些實施例中，導電結構344電性耦接至圖1至圖2所示節點Nd1。在一些實施例中，導電結構344對應於圖1至圖2所示節點Nd1。
導電結構346耦接至訊號分接點區352。導電結構346被配置成向訊號分接點區352提供電壓VSS。在一些實施例中，導電結構346電性耦接至圖1至圖2所示參考電壓供應節點106(例如，電壓VSS)。在一些實施例中，導電結構346對應於圖1至圖2所示節點Nd2。在一些實施例中，導電結構346對應於接墊或引腳。在一些實施例中，導電結構346電性耦接至圖1至圖2所示節點Nd2。在一些實施例中，導電結構346對應於圖1至圖2所示節點Nd2。
在一些實施例中，至少導電結構340、342、344、346、390或392包括導電材料的一或多個層。在一些實施例中，導電材料包括鎢、鈷、釕、銅等或其組合。
至少導電結構340、342、344、346、390或392的其他配置、佈置及材料亦處於本揭露的設想範圍內。
積體電路300A中電路的其他配置或數量亦處於本揭露的範圍內。
在ESD應力或事件的PD模式期間，二極體302被正向偏置且電流I2藉由二極體302自陽極302a流至陰極302c及陰極302d。二極體302被配置成將電流I2或ESD電壓自IO接墊108(節點Nd3)傳輸至節點Nd1。電流I2自陰極302c及陰極302d直接流至ESD箝位電路302的訊號分接點區350。反應於節點Nd1處的電流I2及ESD電壓，ESD箝位電路310中的NMOS電晶體N1及NMOS電晶體N2被配置成導通，且藉由訊號分接點區352及節點Nd2將ESD電流I2自訊號分接點區350或節點Nd1經由通道區310d及通道區312d放電至參考電壓供應節點106(例如，VSS)。
在一些實施例中，藉由與ESD箝位電路310共享訊號分接點區350，積體電路300A具有較其他方法少的訊號分接點，進而使得電流I2流經較其他方法少的訊號分接點，並且直接自陰極302c及陰極302d流至ESD箝位電路320的訊號分接點區350，藉此與其他方法相比會減小積體電路300A的訊號分接點電阻。
圖3B是根據一些實施例的積體電路300B的剖視圖。
積體電路300B是至少ESD箝位電路120或ESD箝位電路310的實施例，且因此省略類似的詳細說明。積體電路300B是積體電路300A的實施例，且因此省略類似的詳細說明。
積體電路300B是至少圖1所示積體電路100或圖2所示積體電路200的實施例，且因此省略類似的詳細說明。
積體電路300B是圖3A所示積體電路300A的變型，且因此省略類似的詳細說明。與積體電路300A相比，電流I1取代電流I2，且因此省略類似的詳細說明。換言之，積體電路300B被配置成示出ESD應力的PS模式期間的ESD電流流動。
在ESD應力或事件的PS模式期間，二極體304被反向偏置且電流I1藉由二極體304自陽極304a流至陰極304c及陰極304d。二極體304被配置成將電流I1或ESD電壓自IO接墊108(節點Nd3)傳輸至節點Nd2。電流I1直接自陰極304c及陰極304d流至ESD箝位電路302的訊號分接點區352。反應於節點Nd2處的電流I1及ESD電壓，ESD箝位電路310中的NMOS電晶體N2及NMOS電晶體N1被配置成導通，且藉由訊號分接點區350及節點Nd1將ESD電流I1自訊號分接點區352或節點Nd2經由通道區312d及通道區310d放電至電壓供應節點104(例如，VDD)。
在一些實施例中，藉由與ESD箝位電路310共享訊號分接點區352，積體電路300B具有較其他方法少的訊號分接點，進而使得電流I1流經較其他方法少的訊號分接點，且直接自陰極 304c及陰極304d流至ESD箝位電路320的訊號分接點區352，藉此與其他方法相比會減小積體電路300B的訊號分接點電阻。
積體電路300B中電路的其他配置或數量亦處於本揭露的範圍內。
圖4是根據一些實施例的積體電路400的電路圖。
積體電路400是圖1所示至少ESD箝位電路120的實施例，且因此省略類似的詳細說明。在一些實施例中，積體電路400是圖3A至圖3B所示ESD箝位電路310的等效電路。在一些實施例中，圖4所示NMOS電晶體N1對應於圖3A至圖3B所示NMOS電晶體N1，且圖4所示NMOS電晶體N2對應於圖3A至圖3B所示NMOS電晶體N2。
積體電路400包括電阻器R1、電容器C1、反相器I1、NMOS電晶體N1及NMOS電晶體N2。在一些實施例中，NMOS電晶體N1及NMOS電晶體N2被稱為ESD放電電路，ESD放電電路被配置成在節點Nd1或節點Nd2處的ESD事件期間耦接節點Nd1與節點Nd2，藉此在節點Nd1與節點Nd2之間提供ESD路徑。
電阻器R1的第一端、節點Nd1、反相器I1的第一電壓供應節點(未標記)及NMOS電晶體N1的汲極中的每一者耦接於一起。電阻器R1的第二端、電容器C1的第一端、反相器I1的輸入端子及節點Nd4中的每一者耦接於一起。
電容器C1的第二端、節點Nd2、NMOS電晶體N2的源極、NMOS電晶體N1的本體、NMOS電晶體N2的本體、及反相 器I1的第二電壓供應節點(未標記)中的每一者耦接於一起。
反相器I1的輸出端子耦接至NMOS電晶體N1的閘極及NMOS電晶體N2的閘極。
在一些實施例中，電容器C1是電晶體耦接的電容器。舉例而言，在一些實施例中，電容器C1是以下電晶體：所述電晶體使汲極與源極耦接於一起，藉此形成電晶體耦接的電容器。
電阻器R1及電容器C1被配置成電阻器電容器(resistor capacitor，RC)網路。取決於RC網路的輸出的位置，RC網路被配置成低通濾波器或高通濾波器中的任一者。
在一些實施例中，反相器I1包括耦接於一起作為反相器電路的NMOS電晶體(未示出)與PMOS電晶體(未示出)。因此，節點Nd4處緩慢上升的電壓將被反相器I1反相，藉此使得節點Nd3快速上升。此外，節點Nd4處快速上升的電壓將被反相器I1反相，藉此使得節點Nd3緩慢上升。在一些實施例中，反相器I1被配置成反應於輸入訊號(未示出)而產生經反相的輸入訊號(未示出)。
由於節點Nd4處的電壓對應於低通濾波器的輸出電壓(例如，關於節點Nd2的電容器C1兩端的電壓)，因此當節點Nd1處發生ESD事件(例如，反向ESD方向上的ESD電流I2a)時，節點Nd1處的ESD電流或電壓快速上升，使得節點Nd4處的電壓(例如，電容器C1兩端的電壓)緩慢上升(例如，慢於快速)。換言之，電容器C1被配置成低通濾波器，且ESD事件引起的快 速改變的電壓或電流被電容器C1濾波。反應於節點Nd4處緩慢上升的電壓，反相器I1中的PMOS電晶體(未示出)將導通，藉此將節點Nd3耦接至節點Nd1且使得節點Nd3因節點Nd1處的ESD事件快速上升。因此，節點Nd3及NMOS電晶體N1及NMOS電晶體N2的閘極被節點Nd1處的ESD事件充電。反應於被節點Nd3處的ESD事件充電，NMOS電晶體N1及NMOS電晶體N2導通且將節點Nd1耦接至節點Nd2。藉由導通且將節點Nd1耦接至節點Nd2，NMOS電晶體N1的通道及NMOS電晶體N2的通道自節點Nd1至節點Nd2對反向ESD方向上的ESD電流I2a進行放電。
當節點Nd2處發生ESD事件(例如，ESD電流I1a在正向ESD方向上流動)時，節點Nd2處的ESD電流或電壓快速上升，使得節點Nd4的電壓(例如，電容器C1兩端的電壓)亦上升。然而，節點Nd4處的上升電壓將被反相器I1反相，藉此使得節點Nd3不因節點Nd2處的ESD事件上升，使得NMOS電晶體N1及NMOS電晶體N2不導通，且NMOS電晶體N1及NMOS電晶體N2對節點Nd2處的ESD事件具有最小的影響。
積體電路400中電路的其他配置或數量亦處於本揭露的範圍內。
圖5是根據一些實施例的操作ESD電路的方法500的流程圖。在一些實施例中，方法500的電路包括至少積體電路100、積體電路200或積體電路300A至積體電路300B(圖1、圖2或圖3A至圖3B)。應理解，可在圖5中繪示的方法500之前、期間及/ 或之後實行附加操作，且可在本文中僅簡要闡述一些其他製程。應理解，方法500利用積體電路100、積體電路200或積體電路300A至積體電路300B中的一或多者的特徵。
方法500適用於至少積體電路300A或積體電路300B。方法500最初是針對積體電路300A及電流路徑I2進行闡述的。然而，方法500亦適用於積體電路300B及電流路徑I1，且在以下在積體電路300A的說明之後進行闡述。方法500對積體電路300A或積體電路300B的操作的其他次序亦處於本揭露的範圍內。
在方法500的操作502處，在第一節點上接收ESD事件的ESD電壓。在一些實施例中，ESD電壓大於電壓源的供應電壓VDD。在一些實施例中，方法500的第一節點包括節點Nd3。在一些實施例中，方法500的第一節點包括至少IO接墊108、導電結構340或導電結構342。
在操作504處，將二極體導通，藉此將ESD電流自二極體的陽極傳導至二極體的陰極。在一些實施例中，方法500的二極體包括至少二極體D1或二極體302。在一些實施例中，方法500的陽極包括至少二極體D1的陽極或陽極302a。在一些實施例中，方法500的陰極包括至少二極體D1的陰極、陰極302c或陰極302d。在一些實施例中，方法500的ESD電流包括電流I2。
在操作506處，將ESD電流自二極體的陰極傳導至箝位電路的第一訊號分接點。在一些實施例中，方法500的第一訊號分接點包括至少訊號分接點250或訊號分接點350。在一些實施例 中，方法500的箝位電路包括至少ESD箝位電路120、ESD箝位電路220或ESD箝位電路310。
在操作508處，藉由ESD箝位電路對ESD事件的ESD電流進行放電。在一些實施例中，藉由第一電晶體的通道或第二電晶體的通道對ESD事件的ESD電流進行放電。在一些實施例中，方法500的第一電晶體包括NMOS電晶體N1，且通道包括通道區310d。在一些實施例中，方法500的第二電晶體包括NMOS電晶體N2，且通道包括通道區312d。
在一些實施例中，操作508包括至少操作510、操作512、操作514或操作516。
在操作510處，反應於在ESD箝位電路的第一訊號分接點或第二節點處接收到ESD電流而將ESD箝位電路導通。在一些實施例中，方法500的第二節點包括節點Nd1。在一些實施例中，方法500的第二節點對應於導電結構390。
在操作512處，反應於ESD箝位電路導通而將第二節點耦接至第三節點。在一些實施例中，方法500的第三節點包括節點Nd2。在一些實施例中，方法500的第三節點對應於導電結構392。在一些實施例中，反應於ESD箝位電路的NMOS電晶體N1及NMOS電晶體N2導通而將第二節點耦接至第三節點。
在操作514處，將ESD電流自第一訊號分接點或第二節點傳導至ESD箝位電路的第二訊號分接點。在一些實施例中，方法500的第二訊號分接點包括至少訊號分接點252或訊號分接點 352。
在操作516處，將ESD電流自箝位電路的第二訊號分接點傳導至第四節點。在一些實施例中，方法500的第四節點包括至少參考電壓供應節點106(例如，電壓VSS)或導電結構346。
儘管方法500是針對積體電路300A及電流路徑I2進行闡述的，但方法500亦適用於積體電路300B及電流路徑I1，且在以下使用類似的操作進行闡述。
舉例而言，在操作502處，在第一節點上接收ESD事件的ESD電壓。在一些實施例中，ESD電壓大於參考電壓供應節點106的參考供應電壓VSS。在一些實施例中，方法500的第一節點包括至少IO接墊108或導電結構342。
在操作504處，將二極體導通，藉此將ESD電流自二極體的陽極傳導至二極體的陰極。在一些實施例中，方法500的二極體包括至少二極體D2或二極體304。在一些實施例中，方法500的陽極包括至少二極體D2的陽極或陽極304a。在一些實施例中，方法500的陰極包括至少二極體D2的陰極、陰極304c或陰極304d。在一些實施例中，方法500的ESD電流包括電流I1。
在操作506處，將ESD電流自二極體的陰極傳導至箝位電路的第一訊號分接點。在一些實施例中，方法500的第一訊號分接點包括至少訊號分接點252或訊號分接點352。
在操作508處，藉由ESD箝位電路對ESD事件的ESD電流進行放電。在一些實施例中，藉由NMOS電晶體N2的通道 區312d及NMOS電晶體N1的通道區310d對ESD事件的ESD電流進行放電。
在操作510處，反應於在ESD箝位電路的第一訊號分接點或第二節點處接收到ESD電流而將ESD箝位電路導通。在一些實施例中，方法500的第二節點包括節點Nd2。在一些實施例中，方法500的第二節點對應於導電結構392。
在操作512處，反應於ESD箝位電路導通而將第二節點耦接至第三節點。在一些實施例中，方法500的第三節點包括節點Nd1。在一些實施例中，方法500的第三節點對應於導電結構390。在一些實施例中，反應於ESD箝位電路的NMOS電晶體N1及NMOS電晶體N2導通而將第二節點耦接至第三節點。
在操作514處，將ESD電流自第一訊號分接點或第二節點傳導至ESD箝位電路的第二訊號分接點。在一些實施例中，方法500的第二訊號分接點包括至少訊號分接點250或訊號分接點350。
在操作516處，將ESD電流自箝位電路的第二訊號分接點傳導至第四節點。在一些實施例中，方法500的第四節點包括至少電壓供應節點104(例如，電壓VDD)或導電結構344。
在一些實施例中，方法500的操作中的一或多個操作不被實行。在一些實施例中，方法500的操作中的一或多個操作被重複。在一些實施例中，方法500被重複。
圖6是根據一些實施例的製造積體電路的方法的流程 圖。在一些實施例中，方法600可用於製造或製作至少積體電路100、積體電路200或積體電路300A至積體電路300B(圖1、圖2或圖3A至圖3B)。應理解，可在圖6中繪示的方法600之前、期間及/或之後實行附加操作，且在本文中僅簡要闡述一些其他製程。應理解，方法600利用積體電路100、積體電路200或積體電路300A至積體電路300B中的一或多者的特徵。
方法600適用於至少積體電路300A或積體電路300B。方法600是針對積體電路300A進行闡述的。然而，方法600亦適用於積體電路300B。方法600對積體電路300A或積體電路300B的操作的其他次序亦處於本揭露的範圍內。
在方法600的操作602中，在晶圓的前側上製作第一二極體。在一些實施例中，方法600的晶圓包括基板320。在一些實施例中，方法600的晶圓的前側包括至少基板320的前側305。在一些實施例中，方法600的第一二極體包括至少二極體302。
在一些實施例中，操作602包括至少操作602a(未示出)或操作602b(未示出)。在一些實施例中，操作602a包括在基板320的前側305上沈積氧化物層704(圖7A至圖7B)，並且示出於圖7A中。
在一些實施例中，操作602b包括：在氧化物層704中形成開口；以及然後利用導電材料填充氧化物層中的開口，藉此形成通孔706(圖7B)；以及且在開口的未填充部分中生長磊晶層708(圖7B)，並且操作602b示出於圖7B中。在一些實施例中， 磊晶層708(圖7B)對應於陰極區302c及陰極區302d。
在一些實施例中，操作602更包括：在基板320中製作阱322；在阱322中製作重摻雜區324，藉此形成第一二極體的陽極區302a；在阱322中製作陰極區302c及陰極區302d；以及製作閘極結構302b。
在一些實施例中，至少阱322、阱360或阱362(例如，ESD箝位電路310)包含p型摻雜劑。在一些實施例中，p型摻雜劑包括硼、鋁或其他合適的p型摻雜劑。在一些實施例中，至少阱322、阱360或阱362包括生長於基板320之上的磊晶層。在一些實施例中，藉由在磊晶製程期間添加摻雜劑來摻雜磊晶層。在一些實施例中，在形成磊晶層之後，藉由離子植入來摻雜磊晶層。在一些實施例中，藉由摻雜基板320來形成至少阱322、阱360或阱362。在一些實施例中，藉由離子植入來實行摻雜。在一些實施例中，至少阱322、阱360或阱362具有介於自1×1012個原子/立方公分至1×1014個原子/立方公分的範圍內的摻雜劑濃度。在一些實施例中，藉由類似於阱322的形成的製程來形成區324。在一些實施例中，區324是重摻雜p型區。
在一些實施例中，操作602的至少製作陰極區302c及陰極區302d或操作604的製作陰極區304c及陰極區304d(如下所述)包括在基板中形成陰極特徵。在一些實施例中，形成陰極特徵包括：移除基板的一部分以在阱322或阱332的邊緣處形成凹槽；以及然後藉由填充基板中的凹槽來實行填充製程。在一些實 施例中，在移除接墊氧化物層或犧牲氧化物層之後，例如藉由濕式蝕刻或乾式蝕刻來蝕刻凹槽。在一些實施例中，實行蝕刻製程以移除主動區的與隔離區(例如STI區328a、328b、328c或328d)相鄰的頂表面部分。在一些實施例中，藉由磊晶或磊晶(epi)製程來實行填充製程。在一些實施例中，使用與蝕刻製程同時進行的生長製程來填充凹槽，其中生長製程的生長速率大於蝕刻製程的蝕刻速率。在一些實施例中，使用生長製程與蝕刻製程的組合來填充凹槽。舉例而言，在凹槽中生長材料的一個層且然後使生長的材料經受蝕刻製程以移除材料的一部分。然後，對經蝕刻的材料實行後續的生長製程，直至凹槽中的材料達到期望的厚度。在一些實施例中，生長製程繼續進行，直至材料的頂表面高於基板的頂表面。在一些實施例中，繼續生長製程，直至材料的頂表面與基板的頂表面共面。在一些實施例中，藉由等向性蝕刻製程或非等向性蝕刻製程來移除阱322或阱332的一部分。蝕刻製程選擇性地蝕刻阱322或阱332而不蝕刻閘極結構302b或閘極結構304b。在一些實施例中，使用反應性離子蝕刻(reactive ion etch，RIE)、濕式蝕刻或其他合適的技術來實行蝕刻製程。在一些實施例中，在凹槽中沈積半導體材料以形成類似於源極/汲極特徵的陰極特徵。在一些實施例中，實行磊晶製程以在凹槽中沈積半導體材料。在一些實施例中，磊晶製程包括選擇性磊晶生長(selective epitaxy growth，SEG)製程、化學氣相沈積(chemical vapor deposition，CVD)製程、分子束磊晶(molecular beam epitaxy， MBE)、其他合適的製程、及/或其組合。磊晶製程使用與基板320的組成物相互作用的氣態前驅物及/或液態前驅物。在一些實施例中，陰極特徵包括磊晶生長矽(epitaxially grown silicon，epi Si)、碳化矽或矽鍺。在一些情況下，與閘極結構302b或閘極結構304b相關聯的IC裝置的陰極特徵在磊晶製程期間被原位摻雜或未被摻雜。在一些情況下，當陰極特徵在磊晶製程期間未被摻雜時，陰極特徵在後續製程期間被摻雜。藉由離子植入、電漿浸沒離子植入、氣體及/或固體源擴散、其他合適的製程、及/或其組合來達成後續的摻雜製程。在一些實施例中，在形成陰極特徵之後及/或在後續的摻雜製程之後，將陰極特徵進一步暴露於退火製程。
在一些實施例中，操作602、操作604或操作606(如下所述)的至少製作閘極區包括實行一或多個沈積製程以形成一或多個介電材料層。在一些實施例中，沈積製程包括化學氣相沈積(CVD)、電漿增強型CVD(plasma enhanced CVD，PECVD)、原子層沈積(atomic layer deposition，ALD)、或適於沈積一或多個材料層的其他製程。在一些實施例中，製作閘極區包括實行一或多個沈積製程以形成一或多個導電材料層。在一些實施例中，製作閘極區包括形成閘極電極或虛設閘極電極。在一些實施例中，製作閘極區包括沈積或生長至少一個介電層，例如閘極介電質。在一些實施例中，使用摻雜的或非摻雜的多晶矽(polycrystalline silicon或polysilicon)來形成閘極區。在一些實施例中，閘極區包含金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、 其他合適的導電材料、或其組合。
在方法600的操作604中，在晶圓的前側上製作第二二極體。在一些實施例中，方法600的晶圓的背側包括至少基板320的背側303。在一些實施例中，方法600的第二二極體包括至少二極體304。
在一些實施例中，操作604包括至少操作604a或操作604b。在一些實施例中，操作604a包括在基板302的前側305上沈積氧化物層704(圖7A至圖7E)，並且示出於圖7A中。
在一些實施例中，操作604b包括：在氧化物層704中形成開口；以及然後利用導電材料填充氧化物層中的開口，藉此形成通孔706(圖7B)；以及在開口的未填充部分中生長磊晶層708(圖7B)，並且操作604b示出於圖7B中。在一些實施例中，磊晶層708(圖7B)對應於陰極區304c及陰極區304d。
在一些實施例中，操作604更包括：在基板320中製作阱332；在阱332中製作重摻雜區334，藉此形成第二二極體的陽極區304a；在阱332上方製作陰極區304c及陰極區304d；以及製作閘極結構304b。
在一些實施例中，阱332包含n型摻雜劑。在一些實施例中，n型摻雜劑包括磷、砷或其他合適的n型摻雜劑。在一些實施例中，n型摻雜劑濃度介於自約1×1012個原子/立方公分至約1×1014個原子/立方公分的範圍內。在一些實施例中，藉由離子植入來形成阱332。離子植入的功率介於自約1500千電子伏(electron volt，eV)至約8000千電子伏。在一些實施例中，阱332是磊晶生長的。在一些實施例中，阱332包括生長於表面基板之上的磊晶層。在一些實施例中，藉由在磊晶製程期間添加摻雜劑來摻雜磊晶層。在一些實施例中，在形成磊晶層之後藉由離子植入來摻雜磊晶層，且磊晶層具有上述摻雜劑濃度。在一些實施例中，藉由類似於阱332的形成的製程來形成區334。在一些實施例中，區334是重摻雜n型區。
在方法600的操作606中，在晶圓的前側上製作ESD箝位電路。在一些實施例中，方法600的ESD箝位電路包括至少ESD箝位電路310。
在一些實施例中，操作606包括至少操作606a或操作606b。在一些實施例中，操作606a包括在基板320的前側305上沈積氧化物層704(圖7A至圖7E)，並且示出於圖7A中。
在一些實施例中，操作606b包括：在氧化物層704中形成開口；以及然後利用導電材料填充氧化物層中的開口，藉此形成通孔706(圖7B)；以及在開口的未填充部分中生長磊晶層708(圖7B)，並且操作606b示出於圖7B中。在一些實施例中，磊晶層708(圖7B)對應於源極310c或312c及汲極310a或312a。
在一些實施例中，操作606更包括：在基板320中製作阱360及阱362；在阱360中製作源極/汲極區(例如，源極310c及汲極310a)；以及在阱362中製作源極/汲極區(例如，源極312c及汲極312a)；以及製作閘極結構310b及閘極結構312b。
在一些實施例中，操作606的在阱360中製作源極/汲極區(例如，源極310c及汲極310a)包括操作608。在一些實施例中，操作606的在阱362中製作源極/汲極區(例如，源極312c及汲極312a)以及製作閘極結構310b及閘極結構312b包括操作610。
在方法600的操作608中，在晶圓的前側上製作第一訊號分接點區。在一些實施例中，方法600的第一訊號分接點區包括至少訊號分接點區350。在一些實施例中，訊號分接點區350對應於ESD箝位電路310的汲極310a。在一些實施例中，操作608對應於操作606b。
在方法600的操作610中，在晶圓的前側上製作第二訊號分接點。在一些實施例中，方法600的第二訊號分接點區包括至少訊號分接點區352。在一些實施例中，訊號分接點區352對應於ESD箝位電路310的源極312c。在一些實施例中，操作608對應於操作606b。
在一些實施例中，至少訊號分接點區350或訊號分接點區352包含p型摻雜劑。在一些實施例中，p型摻雜劑包括硼、鋁或其他合適的p型摻雜劑。在一些實施例中，藉由類似於對應的阱360或阱362的形成的製程來形成至少訊號分接點區350或訊號分接點區352。在一些實施例中，至少訊號分接點區350或訊號分接點區352是重摻雜p型區。
在一些實施例中，至少訊號分接點區350或訊號分接點 區352包含n型摻雜劑。在一些實施例中，n型摻雜劑包括磷、砷或其他合適的n型摻雜劑。在一些實施例中，n型摻雜劑濃度介於自約1×1012個原子/立方公分至約1×1014個原子/立方公分。在一些實施例中，藉由離子植入來形成至少訊號分接點區350或訊號分接點區352。離子植入的功率介於自約1500千電子伏(eV)至約8000千電子伏。在一些實施例中，至少訊號分接點區350或訊號分接點區352是重摻雜n型區。
在一些實施例中，至少訊號分接點區350或訊號分接點區352是磊晶生長的。在一些實施例中，至少訊號分接點區350或訊號分接點區352包括生長於基板320之上的磊晶層。在一些實施例中，藉由在磊晶製程期間添加摻雜劑來摻雜磊晶層。在一些實施例中，在形成磊晶層之後，藉由離子植入來摻雜磊晶層。在一些實施例中，藉由摻雜基板320來形成至少訊號分接點區350或訊號分接點區352。在一些實施例中，藉由離子植入來實行摻雜。在一些實施例中，至少訊號分接點區350或訊號分接點區352具有介於自1×1012個原子/立方公分至1×1014個原子/立方公分的範圍內的摻雜劑濃度。
在方法600的操作612中，在晶圓320的前側305上製作第一組導電結構710(圖7C)。圖7C是根據一或多個實施例，在至少操作612之後，在晶圓320的前側305上製作的第一組導電結構710的剖視圖。
在一些實施例中，操作612包括在晶圓320的前側305 上沈積第一組導電結構710。在一些實施例中，方法600的第一組導電結構710包括至少導電結構390及導電結構392。
在一些實施例中，操作612包括：在晶圓320的前側305上沈積絕緣層712(圖7C)；自晶圓320的前側305移除絕緣層712的部分；以及在晶圓320的前側305上在絕緣層712的移除部分中沈積第一組導電結構710。在一些實施例中，使用光微影與材料移除製程的組合以在基板之上在絕緣層(未示出)中形成開口來形成方法600的第一組導電結構。在一些實施例中，光微影製程包括將光阻(例如正型光阻或負型光阻)圖案化。在一些實施例中，光微影製程包括形成硬罩幕、抗反射結構、或另一種合適的光微影結構。在一些實施例中，材料移除製程包括濕式蝕刻製程、乾式蝕刻製程、RIE製程、雷射鑽孔、或另一種合適的蝕刻製程。然後利用導電材料(例如，銅、鋁、鈦、鎳、鎢、或其他合適的導電材料)來填充開口。在一些實施例中，使用CVD、PVD、濺鍍、ALD、或其他合適的形成製程來填充開口。
在方法600的操作614中，對晶圓的背側303實行晶圓減薄。圖7D是根據一或多個實施例，在操作614的晶圓減薄之前的晶圓320的剖視圖。
在一些實施例中，操作614包括：翻轉晶圓320；以及對半導體晶圓或基板的背側303實行減薄製程。在一些實施例中，減薄製程包括研磨操作及拋光操作(例如化學機械拋光(chemical mechanical polishing，CMP))或其他合適的製程。在一些實施例 中，在減薄製程之後，實行濕式蝕刻操作以移除在半導體晶圓320或基板的背側303上形成的缺陷。
在方法600的操作616中，在晶圓的背側上沈積絕緣層722(圖7E)。在一些實施例中，方法600的絕緣層722包括絕緣層321。在一些實施例中，絕緣層321包含介電材料，所述介電材料包括氧化物或另一種合適的絕緣材料。在一些實施例中，藉由CMP、旋塗聚合介電質、原子層沈積(ALD)或其他製程來形成絕緣層321。
在方法600的操作618中，自晶圓的背側移除絕緣層722的部分。在一些實施例中，方法600的操作618使用光微影與材料移除製程的組合來在晶圓320之上在絕緣層722中形成開口。在一些實施例中，光微影製程包括將光阻(例如正型光阻或負型光阻)圖案化。在一些實施例中，光微影製程包括形成硬罩幕、抗反射結構、或另一種合適的光微影結構。在一些實施例中，材料移除製程包括濕式蝕刻製程、乾式蝕刻製程、RIE製程、雷射鑽孔、或另一種合適的蝕刻製程。
在方法600的操作620中，在絕緣層的至少所述移除部分中沈積第二組導電結構720(圖7E)。圖7E是根據一或多個實施例的在至少操作620之後的晶圓320的剖視圖。
在一些實施例中，操作620包括在晶圓的背側上沈積第二組導電結構720。在一些實施例中，方法600的第二組導電結構720包括至少導電結構340、導電結構342、導電結構344或導電 結構346。
在一些實施例中，操作620包括利用導電材料(例如，銅、鋁、鈦、鎳、鎢、或其他合適的導電材料)填充絕緣層722中的開口。在一些實施例中，使用CVD、PVD、濺鍍、ALD或其他合適的形成製程來填充開口。
在一些實施例中，方法600的操作中的一或多個操作不被實行。在一些實施例中，方法600的操作中的一或多個操作被重複。在一些實施例中，方法600被重複。
圖7A至圖7E是根據一或多個實施例的積體電路的剖視圖。
圖7A是根據一或多個實施例的積體電路700A的剖視圖。在一些實施例中，在至少操作602a、操作604a或操作606a之後，積體電路700A對應於積體電路，例如積體電路300A或300B。在一些實施例中，積體電路700A包括位於基板320上的氧化物層704。
圖7B是根據一或多個實施例的積體電路700B的剖視圖。在一些實施例中，在至少操作602b、操作604b或操作606b之後，積體電路700B對應於積體電路，例如積體電路300A或積體電路300B。在一些實施例中，積體電路700B包括形成於至少氧化物層704的開口或基板320中的通孔706。在一些實施例中，積體電路700B更包括位於通孔706、氧化物層704及基板320之上的磊晶層708。在一些實施例中，磊晶層708生長於氧化物層 704的開口的未填充部分中。
圖7C是根據一或多個實施例的積體電路700C的剖視圖。在一些實施例中，在至少操作612之後，積體電路700C對應於積體電路，例如積體電路300A或積體電路300B。在一些實施例中，積體電路700C包括第一組導電結構710、絕緣層712及積體電路700B。在一些實施例中，積體電路700C包括在晶圓320的前側305上在絕緣層712的移除部分中製作的第一組導電結構710。
圖7D是根據一或多個實施例的積體電路700D的剖視圖。在一些實施例中，在操作614的晶圓減薄之前，積體電路700D對應於積體電路，例如積體電路300A或積體電路300B。在一些實施例中，積體電路700D包括翻轉後的積體電路700C。
圖7E是根據一或多個實施例的積體電路700E的剖視圖。在一些實施例中，在至少操作620之後，積體電路700E對應於積體電路，例如積體電路300A或積體電路300B。在一些實施例中，積體電路700E包括第二組導電結構720、絕緣層722及積體電路700D(不存在晶圓320的移除部分)。在一些實施例中，積體電路700E包括在晶圓320的絕緣層722的移除部分中製作的第二組導電結構720。
在對應的圖1、圖2及圖3A至圖3B的至少積體電路100、積體電路200及積體電路300A至積體電路300B中的二極體的其他二極體類型或數目、或者電晶體的其他電晶體類型或數目亦處 於本揭露的範圍內。
此外，圖3A至圖3B中所示的各種NMOS電晶體或PMOS電晶體屬於特定的摻雜劑類型(例如，N型或P型)且是用於例示目的。本揭露的實施例並不限於特定的電晶體類型，且可利用不同電晶體/摻雜劑類型的對應的電晶體來替代圖3A至圖3B中所示的PMOS電晶體或NMOS電晶體中的一或多者。類似地，以上說明中使用的各種訊號的低邏輯值或高邏輯值亦是用於例示。本揭露的實施例並不限於當訊號被激活及/或去激活時的特定的邏輯值。對不同的邏輯值進行選擇處於各種實施例的範圍內。對圖3A至圖3B中的PMOS電晶體的不同數目進行選擇處於各種實施例的範圍內。
本說明的一個態樣是有關於一種ESD保護電路。所述ESD保護電路包括第一二極體、第二二極體以及ESD箝位電路。所述第一二極體位於半導體晶圓中，且耦接至IO接墊。所述第二二極體位於所述半導體晶圓中，且耦接至所述第一二極體及所述IO接墊。所述ESD箝位電路位於所述半導體晶圓中，且耦接至所述第一二極體及所述第二二極體。所述ESD箝位電路包括位於所述半導體晶圓中的第一訊號分接點區。所述第一訊號分接點區耦接至第一電壓源。所述第一二極體耦接至所述ESD箝位電路且被配置成與所述ESD箝位電路共享所述第一訊號分接點區。
在一些所揭露實施例中，所述ESD箝位電路更包括位於所述半導體晶圓中的第二訊號分接點區。所述第二訊號分接點區 耦接至不同於所述第一電壓源的第二電壓源。所述第二二極體耦接至所述ESD箝位電路且被配置成與所述ESD箝位電路共享所述第二訊號分接點區。
在一些所揭露實施例中，所述ESD保護電路更包括第一導電結構以及第二導電結構。所述第一導電結構耦接於所述第一電壓源與所述第一訊號分接點區之間。所述第二導電結構耦接於所述第二電壓源與所述第二訊號分接點區之間。所述第一導電結構及所述第二導電結構位於所述半導體晶圓的背側上。
在一些所揭露實施例中，所述第一導電結構被配置成向所述第一訊號分接點區提供所述第一電壓源的第一電壓。所述第二導電結構被配置成向所述第二訊號分接點區提供所述第二電壓源的第二電壓。
在一些所揭露實施例中，所述ESD保護電路更包括IO電路。所述IO電路位於所述半導體晶圓中並耦接至所述第一二極體、所述第二二極體及所述IO接墊。
在一些所揭露實施例中，所述IO接墊包括第一導電結構以及第二導電結構。所述第一導電結構耦接至所述第一二極體的第一陽極。所述第二導電結構耦接至所述第二二極體的第二陽極。所述第一導電結構及所述第二導電結構位於所述半導體晶圓的背側上。
在一些所揭露實施例中，至少所述第一二極體或所述第二二極體不具有訊號分接點區。
在一些所揭露實施例中，所述第一二極體是第一奈米片垂直阱二極體。所述第二二極體是第二奈米片垂直阱二極體。所述ESD箝位電路是至少一個奈米片電晶體裝置。
本說明的另一態樣是有關於一種ESD保護電路。所述ESD保護電路包括第一二極體、第二二極體、內部電路、以及ESD箝位電路。所述第一二極體位於半導體晶圓中，且耦接至第一接墊。所述第二二極體位於所述半導體晶圓中，且耦接至所述第一二極體及所述第一接墊。所述內部電路耦接至所述第一二極體及所述第二二極體。所述ESD箝位電路位於所述半導體晶圓中，藉由第一節點耦接至所述第一二極體且藉由第二節點耦接至所述第二二極體。所述ESD箝位電路包括耦接至電壓源的第一訊號分接點區及耦接至參考電壓源的第二訊號分接點區。所述第一二極體耦接至所述ESD箝位電路且被配置成與所述ESD箝位電路共享所述第一訊號分接點區。所述第二二極體耦接至所述ESD箝位電路且被配置成與所述ESD箝位電路共享所述第二訊號分接點區。
在一些所揭露實施例中，所述第一二極體包括位於所述半導體晶圓中的第一陽極以及第一陰極。第一陰極還位於所述第一陽極上方且藉由所述第一節點耦接至所述第一訊號分接點區。
在一些所揭露實施例中，所述第一二極體更包括第二陰極。所述第二陰極位於所述半導體晶圓中，並位於所述第一陽極上方且藉由所述第一節點耦接至所述第一訊號分接點區及所述第一陰極。
在一些所揭露實施例中，所述第二二極體包括位於所述半導體晶圓中的第一陽極以及第一陰極。第三陰極還位於所述半導體晶圓中，位於所述第二陽極上方且藉由所述第二節點耦接至所述第二訊號分接點區。
在一些所揭露實施例中，所述第二二極體更包括第四陰極。第四陰極所述位於所述半導體晶圓中，並位於所述第二陽極上方且藉由所述第二節點耦接至所述第二訊號分接點區及所述第三陰極。
在一些所揭露實施例中，所述ESD保護電路更包括第一導電結構以及第二導電結構。所述第一導電結構耦接於所述電壓源與所述第一訊號分接點區之間。第二導電結構耦接於所述參考電壓源與所述第二訊號分接點區之間。所述所述第一導電結構及所述第二導電結構位於所述半導體晶圓的背側上。
在一些所揭露實施例中，所述第一接墊包括第三導電結構以及第四導電結構。所述第三導電結構耦接至所述第一二極體的所述第一陽極。所述第四導電結構耦接至所述第二二極體的所述第二陽極。所述第三導電結構及所述第四導電結構位於所述半導體晶圓的所述背側上。
在一些所揭露實施例中，所述ESD箝位電路位於所述第一二極體與所述第二二極體之間。
本說明的又一態樣是有關於一種操作ESD保護電路的方法。所述方法包括在第一節點上接收第一ESD電壓，所述第一ESD 電壓大於電壓源的供應電壓，所述第一ESD電壓對應於第一ESD事件。所述方法更包括將第一二極體導通，藉此將第一ESD電流自所述第一二極體的第一陽極傳導至所述第一二極體的第一陰極。所述方法更包括將所述第一ESD電流自所述第一二極體的所述第一陰極傳導至ESD箝位電路的第一訊號分接點。所述方法更包括藉由所述ESD箝位電路對所述第一ESD事件的所述第一ESD電流進行放電。
在一些所揭露實施例中，藉由所述ESD箝位電路對所述第一ESD事件的所述第一ESD電流進行放電的步驟包括：反應於在所述ESD箝位電路的所述第一訊號分接點或第二節點處接收到所述第一ESD電流而將所述ESD箝位電路導通；反應於所述ESD箝位電路導通而將所述第二節點耦接至第三節點；將所述第一ESD電流自所述ESD箝位電路的所述第一訊號分接點傳導至第二訊號分接點；以及將所述第一ESD電流自所述ESD箝位電路的所述第二訊號分接點傳導至第四節點。
在一些所揭露實施例中，所述方法更包括：在所述第一節點上接收第二ESD電壓，所述第二ESD電壓大於參考電壓源的參考供應電壓，所述第二ESD電壓對應於第二ESD事件；將第二二極體導通，藉此將第二ESD電流自所述第二二極體的第二陽極傳導至所述第二二極體的第二陰極；將所述第二ESD電流自所述第二二極體的所述第二陰極傳導至所述ESD箝位電路的所述第二訊號分接點；以及藉由所述ESD箝位電路對所述第二ESD事件的 所述第二ESD電流進行放電。
在一些所揭露實施例中，藉由所述ESD箝位電路對所述第二ESD事件的所述第二ESD電流進行放電的步驟包括：反應於在所述ESD箝位電路的所述第二訊號分接點或所述第三節點處接收到所述第二ESD電流而將所述ESD箝位電路導通；反應於所述ESD箝位電路導通而將所述第三節點耦接至所述第二節點；將所述第二ESD電流自所述ESD箝位電路的所述第二訊號分接點傳導至所述第一訊號分接點；以及將所述第二ESD電流自所述ESD箝位電路的所述第一訊號分接點傳導至第五節點。
已闡述了許多實施例。然而，應理解，在不背離本揭露的精神及範圍的條件下，可進行各種修改。舉例而言，被示出為特定摻雜劑類型的各種電晶體(例如，N型金屬氧化物半導體或P型金屬氧化物半導體(NMOS或PMOS))是為了例示的目的。本揭露的實施例並不限於特定類型。為特定電晶體選擇不同的摻雜劑類型處於各種實施例的範圍內。以上說明中使用的各種訊號的低邏輯值或高邏輯值亦是為了例示。各種實施例並不限於當訊號被激活及/或去激活時的特定的邏輯值。對不同的邏輯值進行選擇處於各種實施例的範圍內。在各種實施例中，電晶體用作開關。代取電晶體使用的開關電路處於各種實施例的範圍內。在各種實施例中，電晶體的源極可被配置成汲極，且汲極可被配置成源極。如此一來，可互換地使用源極與汲極。各種訊號由對應的電路產生，但是為了簡潔起見，未示出所述電路。
為了例示，各種圖示出使用分立電容器的電容電路。可使用等效電路系統。舉例而言，可使用電容裝置、電路系統或網路(例如，電容器、電容元件、裝置、電路系統等的組合)來替代分立電容器。以上例示包括示例性步驟，但所述步驟不一定按示出次序實行。根據所揭露的實施例的精神及範圍，可適當地添加、替換、改變次序、及/或取消步驟。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、替代及變更。
300A:積體電路
302、304、D1、D2:二極體
302a:陽極區/陽極
302b、304b、310b、312b:閘極結構
302c、302d、304c、304d:陰極區/陰極
302e、304e、310d、312d:通道區
303:背側
304a:陽極
305:前側
310:ESD箝位電路
310a:汲極區/源極/汲極區/汲極
310c、312c:源極區/源極/汲極區/源極
312a:汲極區/汲極
320:晶圓
321:絕緣層
322、360、362:阱區/阱
324、334:重摻雜區/區
326、336:側
328a、328b、328c、328d:淺溝渠隔離區(STI)
332:阱
340、342、344、346:導電結構
350、352:訊號分接點區/訊號分接點
390、392:導電線/導電結構
I2:ESD電流/電流/電流路徑
IO:輸入輸出
Nd1、Nd2、Nd3:節點
VDD:供應電壓/電壓
VSS:參考供應電壓/電壓
X:第一方向
Y:第二方向
Z:方向

Claims (10)

  1. 一種靜電放電保護電路，包括：第一二極體，位於半導體晶圓中，且耦接至輸入輸出接墊；第二二極體，位於所述半導體晶圓中，且耦接至所述第一二極體及所述輸入輸出接墊；以及靜電放電箝位電路，位於所述半導體晶圓中，耦接至所述第一二極體及所述第二二極體，所述靜電放電箝位電路包括位於所述半導體晶圓中的第一訊號分接點區，所述第一訊號分接點區耦接至第一電壓源，所述第一二極體耦接至所述靜電放電箝位電路且被配置成與所述靜電放電箝位電路共享所述第一訊號分接點區，其中所述第一訊號分接點區為所述半導體晶圓的阱分接點。
  2. 如請求項1所述的靜電放電保護電路，其中所述靜電放電箝位電路更包括位於所述半導體晶圓中的第二訊號分接點區，所述第二訊號分接點區耦接至不同於所述第一電壓源的第二電壓源，所述第二二極體耦接至所述靜電放電箝位電路且被配置成與所述靜電放電箝位電路共享所述第二訊號分接點區。
  3. 如請求項1所述的靜電放電保護電路，更包括：輸入輸出電路，位於所述半導體晶圓中，耦接至所述第一二極體、所述第二二極體及所述輸入輸出接墊。
  4. 如請求項1所述的靜電放電保護電路，其中所述第一二極體是第一奈米片垂直阱二極體；所述第二二極體是第二奈米片垂直阱二極體；且 所述靜電放電箝位電路是至少一個奈米片電晶體裝置。
  5. 一種靜電放電保護電路，包括：第一二極體，位於半導體晶圓中，且耦接至第一接墊；第二二極體，位於所述半導體晶圓中，且耦接至所述第一二極體及所述第一接墊；內部電路，耦接至所述第一二極體及所述第二二極體；以及靜電放電箝位電路，位於所述半導體晶圓中，藉由第一節點耦接至所述第一二極體且藉由第二節點耦接至所述第二二極體，所述靜電放電箝位電路包括耦接至電壓源的第一訊號分接點區及耦接至參考電壓源的第二訊號分接點區，其中所述第一訊號分接點區以及所述第二訊號分接點區分別為所述半導體晶圓的阱分接點；其中所述第一二極體耦接至所述靜電放電箝位電路且被配置成與所述靜電放電箝位電路共享所述第一訊號分接點區；且所述第二二極體耦接至所述靜電放電箝位電路且被配置成與所述靜電放電箝位電路共享所述第二訊號分接點區。
  6. 如請求項5所述的靜電放電保護電路，其中所述第一二極體包括：第一陽極，位於所述半導體晶圓中；以及第一陰極，位於所述半導體晶圓中，位於所述第一陽極上方且藉由所述第一節點耦接至所述第一訊號分接點區。
  7. 如請求項6所述的靜電放電保護電路，其中所述第 一二極體更包括：第二陰極，位於所述半導體晶圓中，位於所述第一陽極上方且藉由所述第一節點耦接至所述第一訊號分接點區及所述第一陰極。
  8. 如請求項7所述的靜電放電保護電路，其中所述第二二極體包括：第二陽極，位於所述半導體晶圓中；以及第三陰極，位於所述半導體晶圓中，位於所述第二陽極上方且藉由所述第二節點耦接至所述第二訊號分接點區。
  9. 一種操作靜電放電保護電路的方法，包括：在第一節點上接收第一靜電放電電壓，所述第一靜電放電電壓大於電壓源的供應電壓，所述第一靜電放電電壓對應於第一靜電放電事件；將第一二極體導通，藉此將第一靜電放電電流自所述第一二極體的第一陽極傳導至所述第一二極體的第一陰極；將所述第一靜電放電電流自所述第一二極體的所述第一陰極傳導至靜電放電箝位電路的第一訊號分接點，其中所述第一訊號分接點為所述半導體晶圓的阱分接點；以及藉由所述靜電放電箝位電路對所述第一靜電放電事件的所述第一靜電放電電流進行放電。
  10. 如請求項9所述的操作所述靜電放電保護電路的方法，其中藉由所述靜電放電箝位電路對所述第一靜電放電事件 的所述第一靜電放電電流進行放電包括：反應於在所述靜電放電箝位電路的所述第一訊號分接點或第二節點處接收到所述第一靜電放電電流而將所述靜電放電箝位電路導通；反應於所述靜電放電箝位電路導通而將所述第二節點耦接至第三節點；將所述第一靜電放電電流自所述靜電放電箝位電路的所述第一訊號分接點傳導至第二訊號分接點；以及將所述第一靜電放電電流自所述靜電放電箝位電路的所述第二訊號分接點傳導至第四節點。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021101241A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Schutzschaltung für elektrostatische entladung (esd) und verfahren zum betreiben derselben

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201939709A (zh) * 2018-01-24 2019-10-01 日商東芝記憶體股份有限公司 半導體裝置
TW201944571A (zh) * 2018-04-18 2019-11-16 旺宏電子股份有限公司 靜電防護裝置
TW201944677A (zh) * 2018-04-18 2019-11-16 友達光電股份有限公司 靜電放電防護電路、具有靜電放電防護功能的顯示面板、以及靜電放電防護結構

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249410B1 (en) * 1999-08-23 2001-06-19 Taiwan Semiconductor Manufacturing Company ESD protection circuit without overstress gate-driven effect
US6501630B1 (en) * 1999-12-17 2002-12-31 Koninklijke Philips Electronics N.V. Bi-directional ESD diode structure
KR100631958B1 (ko) 2005-08-25 2006-10-04 주식회사 하이닉스반도체 정전기 방전 보호 회로
US8027131B2 (en) 2008-06-30 2011-09-27 Infineon Technologies Ag Method and circuit arrangement for protection against electrostatic discharges
KR20100104332A (ko) 2009-03-17 2010-09-29 (주)페타리 정전기 방전 보호 소자 및 이의 제조 방법
JP6022804B2 (ja) 2011-07-25 2016-11-09 ルネサスエレクトロニクス株式会社 半導体集積回路
US9130008B2 (en) 2013-01-31 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Robust ESD protection with silicon-controlled rectifier
US10476263B2 (en) 2015-12-31 2019-11-12 Novatek Microelectronics Corp. Device and operation method for electrostatic discharge protection
US10211200B2 (en) 2017-02-01 2019-02-19 Indian Institute Of Science Low trigger and holding voltage silicon controlled rectifier (SCR) for non-planar technologies
US11228174B1 (en) 2019-05-30 2022-01-18 Silicet, LLC Source and drain enabled conduction triggers and immunity tolerance for integrated circuits
US11626719B2 (en) * 2020-03-31 2023-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge (ESD) protection circuit and method of operating the same
DE102021101241A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Schutzschaltung für elektrostatische entladung (esd) und verfahren zum betreiben derselben
US20210305809A1 (en) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge (esd) protection circuit and method of operating the same
US11848554B2 (en) * 2021-04-21 2023-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge circuit and method of operating same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201939709A (zh) * 2018-01-24 2019-10-01 日商東芝記憶體股份有限公司 半導體裝置
TW201944571A (zh) * 2018-04-18 2019-11-16 旺宏電子股份有限公司 靜電防護裝置
TW201944677A (zh) * 2018-04-18 2019-11-16 友達光電股份有限公司 靜電放電防護電路、具有靜電放電防護功能的顯示面板、以及靜電放電防護結構

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