CN118315441A - 半导体二极管结构、静电放电保护电路及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 238000000034 method Methods 0.000 title claims abstract description 56
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 258
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 257
- 239000010703 silicon Substances 0.000 claims abstract description 257
- 229910052751 metal Inorganic materials 0.000 claims description 69
- 239000002184 metal Substances 0.000 claims description 69
- 239000002064 nanoplatelet Substances 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 59
- 108091006146 Channels Proteins 0.000 description 54
- 230000008569 process Effects 0.000 description 40
- 239000002055 nanoplate Substances 0.000 description 33
- 239000000463 material Substances 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 238000005530 etching Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- 238000001465 metallisation Methods 0.000 description 7
- 239000002086 nanomaterial Substances 0.000 description 7
- 239000002135 nanosheet Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 238000011946 reduction process Methods 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 238000006731 degradation reaction Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910005898 GeSn Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- AJGDITRVXRPLBY-UHFFFAOYSA-N aluminum indium Chemical compound [Al].[In] AJGDITRVXRPLBY-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- -1 ammonia peroxide Chemical class 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004943 liquid phase epitaxy Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 150000002978 peroxides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本申请的实施例提供了半导体二极管结构、静电放电保护电路及其形成方法。二极管结构包括硅剩余层、设置在硅剩余层上的第一p型掺杂区和设置在硅剩余层上的第一n型掺杂区。第一沟道区设置在硅剩余层上并且在第一p型掺杂区和第一n型掺杂区之间，其中第一沟道区、第一p型掺杂区以及第一n型掺杂区沿第一方向设置。
Description
技术领域
本申请的实施例涉及半导体二极管结构、静电放电保护电路及其形成方法。
背景技术
半导体器件用于各种电子应用，例如，诸如个人电脑、手机、数码相机和其他电子设备。半导体器件通常是通过在半导体衬底上依次沉积绝缘或介电层、导电层和半导体材料层，并使用光刻技术对各种材料层进行图案化以在其上形成电路组件和元件来制造的。半导体行业继续通过不断减小最小部件尺寸来提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的元件集成到给定区域中。保护半导体器件不受静电放电(ESD)的影响是重要的，因为ESD会对此类器件造成严重损坏。通常，具有较小工艺几何形状的半导体器件更容易由于ESD而退化和损坏。为了保护器件免受ESD退化和损坏，在半导体器件中添加了ESD保护器件。一些ESD保护器件采用二极管，因为它们既便宜又有效。
发明内容
根据本申请的实施例的一个方面，提供了一种半导体二极管结构，包括：硅剩余层；第一p型掺杂区，设置在硅剩余层上；第一n型掺杂区，设置在硅剩余层上；以及第一沟道区，设置在硅剩余层上并且在第一p型掺杂区和第一n型掺杂区之间，其中，第一沟道区、第一p型掺杂区以及第一n型掺杂区沿第一方向设置；其中，硅剩余层在与第一方向交叉的第二方向上具有10nm-100nm的厚度。
根据本申请的实施例的另一个方面，提供了一种ESD保护电路，包括：第一电压端子；第二电压端子；第一二极管，被配置为连接在第二电压端子和输入/输出(IO)端子之间；背侧互连结构，设置在硅剩余层的与前侧相对的背侧上。第一二极管包括：硅剩余层；第一p型掺杂区，设置在硅剩余层的前侧上，其中，第一p型掺杂区形成第一二极管的第一阳极并且被配置为连接到IO端子；第一n型掺杂区，设置在硅剩余层的前侧上，其中，第一n型掺杂区形成第一二极管的第一阴极并且被配置为连接到第二电压端子；和第一沟道区，设置在硅剩余层的前侧上并且在第一p型掺杂区和第一n型掺杂区之间；以及
根据本申请的实施例的又一个方面，提供了一种形成二极管结构的方法，包括：提供衬底；在衬底上形成第一p型掺杂区；在衬底上形成第一n型掺杂区；在衬底上以及在第一p型掺杂区和第一n型掺杂区之间形成第一沟道区；以及减薄衬底的部分以在第一p型掺杂区、第一n型掺杂区和第一沟道区下方留下硅剩余层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据公开实施例的ESD保护电路示例的示意图。
图2是示出根据公开实施例的包括二极管结构的半导体器件的示例的截面图。
图3是根据公开实施例的图2中所示半导体器件各方面的俯视图。
图4是示出根据公开实施例的包括二极管结构的半导体器件的另一示例的截面图。
图5是根据公开实施例的图4所示半导体器件各方面的俯视图。
图6是示出根据公开实施例的包括二极管结构的半导体器件的另一示例的截面图。
图7是根据公开实施例的图6所示半导体器件各方面的俯视图。
图8是根据公开实施例的二极管电路示例的示意图。
图9是根据公开实施例的包括图8所示的二极管结构的半导体器件示例的截面图。
图10是根据公开实施例的二极管电路的另一示例的示意图。
图11是根据所公开的实施例的包括如图10所示的二极管结构的半导体器件示例的截面图。
图12是根据公开实施例的包括二极管结构的半导体器件的另一示例的截面图。
图13是根据公开实施例的图12中所示半导体器件各方面的俯视图。
图14是根据公开实施例的包括二极管结构的半导体器件的另一示例的截面图。
图15是根据公开实施例的包括二极管结构的半导体器件的另一示例的截面图。
图16是根据公开实施例的方法示例的流程图。
图17-图26是示出根据所公开的实施例形成包括二极管结构的半导体器件的示例的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
保护半导体器件免受静电放电(ESD)的影响非常重要，因为ESD会对此类器件造成严重损坏。通常，具有较小工艺几何形状的半导体器件更容易由于ESD而退化和损坏。为了保护器件免受ESD退化和损坏，在半导体器件中添加了ESD保护器件。一些ESD保护器件采用二极管，因为它们既便宜又有效。
图1示出了根据本公开各方面的ESD保护电路10的示例。ESD保护电路10被布置为保护包括电子部件的内部电路12免受由于静电放电而造成的损坏。
ESD保护电路10包括连接在输入/输出(IO)端子14与相应电压端子VDD和VSS(例如，地)之间的第一和第二二极管100a、100b(统称为“二极管100”)。在正常的非ESD操作期间，来自IO端子14的电流被传递到内部电路12。如果发生ESD事件16，则二极管100可以被置于反向偏置条件下，并且将ESD电流安全地传输到地，以避免将内部电路12的部件暴露于高ESD电压。其它ESD二极管保护布置也在本公开的范围内。
半导体器件通常通过在半导体衬底上顺序沉积绝缘或介电层、导电层和半导体材料层，并使用光刻技术对各种材料层进行图案化，以在其上形成电路组件和元件来制造。在一些示例中，二极管100是在半导体器件中形成的体二极管。更具体地，ESD保护电路10的二极管100可以包括由半导体器件的p型和n型半导体形成的体二极管，其可以通过用相应的元素掺杂本征硅半导体来产生。
半导体行业通过不断缩小最小部件尺寸，不断提高各种电子元件(如晶体管、二极管、电阻器、电容器等)的集成密度，从而使更多的元件能够集成到给定区域。用于减小半导体器件尺寸的一种这样的工艺包括通过减薄半导体晶圆来去除半导体衬底的块体(即，减块体工艺)。例如，某些双侧电源轨器件(有时被称为“超级电源轨”(SPR)技术或工艺)可能采用减体块体工艺。对于这种双侧电源轨器件，半导体器件的前侧互连结构和背侧互连结构中的每个可以包括配电网络(PDN)和IO引脚。通过在背侧互连结构处包括PDN、IO引脚和电源轨，可以实现面积和电阻的优点。此外，当去除背侧互连结构时，前侧互连结构处的PDN和IO引脚允许通过前侧互连结构进行测试。
如上所述，在一些实施例中，ESD保护电路10的二极管100是由半导体器件结构中的p-n结形成的体二极管，其中二极管的导电路径形成在器件衬底中。在采用减块体工艺的器件中，二极管使用的传导路径减少，这可能会降低用于ESD保护的二极管性能。使用减块体工艺去除衬底的部分减少了二极管的截面积，这增加了二极管的电阻，因此也降低了二极管传导电流的能力。
公开的实施例提供了一种门控二极管结构，该结构特别适用于ESD保护电路(诸如电路10)的减块体结构。虽然结合ESD保护电路(诸如图1的电路10)公开了一些实施例，但本公开同样与其他二极管应用相关，特别是与减块体结构相关的二极管应用。根据所公开的实例，半导体器件具有衬底(例如，硅)剩余层，其可以是半导体衬底的未在减块体工艺中去除的部分。p型掺杂区设置在硅剩余层上，n型掺杂区设置在硅剩余层上。沟道区设置在p型掺杂区和n型掺杂之间的硅剩余层上，并且栅极结构环绕沟道。因此，在p型掺杂区和n型掺杂区的结处形成二极管。硅剩余层为二极管提供了更深的电流路径，同时仍然允许充分的衬底主体去除以减小器件尺寸并允许诸如双侧电源轨的工艺。
图2和图3是根据本公开的半导体器件110的示例的截面图和俯视图。本文所讨论的一些实施例是在包括纳米FET的器件的上下文中描述的。然而，本公开同样适用于代替纳米FET或与纳米FET组合的其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)。此外，各种公开的实施例涉及纳米片全环栅(GAA)晶体管结构，尽管公开的方面可应用于其他晶体管和栅极结构(例如，FinFET、平面等)。
在器件110中形成两个二极管100，诸如图1中所示的二极管100a和100b。半导体器件110包括硅剩余层120。如上所述，在某些减块体工艺中，通过减薄半导体晶圆来去除半导体衬底的块体。换句话说，半导体衬底的部分在垂直或Y方向上被去除。除其他外，这可以促进用于制造具有双侧电源轨结构的半导体器件的工艺。在图2和图3所示的示例中，硅衬底的部分没有被去除，从而形成硅剩余层120。在一些实施例中，保留约10nm-100nm的硅衬底以形成硅剩余层120。这样，在一些示例中，硅剩余层120在Y方向上的厚度为约10nm-100nm。硅剩余层120可以是掺杂的或未掺杂的。例如，如果原始硅衬底是被掺杂的，则硅剩余层120也是被掺杂的，而如果原始衬底是未被掺杂的，则可能不需要另外对硅剩余层进行掺杂。
p型掺杂区130设置在硅剩余层120的前侧上或上方，n型掺杂区132也设置在硅剩余层120的前侧上或上方。纳米结构(例如，纳米片、纳米线等)设置在硅剩余层120的前侧上或上方。纳米结构充当半导体器件110的二极管100的沟道区140。纳米结构可以包括p型纳米结构、n型纳米结构或其组合。在图2的示例中，纳米结构包括设置在硅剩余层120上或上方以及在p型掺杂区130和n型掺杂区132之间的硅纳米片142的堆叠件。硅剩余层120和硅沟道区140(即硅纳米片142)都用作二极管100的导电路径。如图2和图3所示，硅纳米片142的堆叠件以及p型和n型掺杂区130、132沿第一方向或水平方向X横向布置或设置。
金属栅极150包裹围绕硅纳米片142的堆叠件的硅纳米片以形成GAA结构。导电接触件由器件110的各种导电层形成。例如，多晶硅栅极线152形成在金属栅极150上方，以提供用于纳米FET 112的导电栅极接触件。金属栅极150可以是电浮置的或者连接到栅极控制。因此，取决于是否存在p型或n型沟道，栅极控制可以提供逻辑高(例如，VDD/VSS)以“导通”反转层并增强载流子的迁移率，并且提供逻辑低(例如，VSS/VDD)以“关断”沟道层以抑制漏电流。
在p型掺杂区130和n型掺杂区132上方形成金属沉积MD，金属沉积MD通过接触通孔VD将p型掺杂区130和n类型掺杂区132连接到M0金属层。M0金属层提供接触端子，用于将二极管100a连接在IO 14和VDD轨之间，以及用于将二极管100b连接在IO 14和VSS轨之间，如图1所示。
浅沟槽隔离(STI)区160设置在p型掺杂区130和n型掺杂区132之间。尽管STI区160被示出为与硅剩余层120分离，但是它们可以与硅剩余层120集成。图2的示例还包括在硅剩余层120下方的氮化硅(SiN)阻挡层122。
硅剩余层120和沟道结构140的硅纳米片142都用作二极管100的导电路径。如上所述，保留硅剩余层120以为二极管100提供较深的电流ESD传导路径。虽然由硅剩余层120形成的较深路径为传导ESD事件产生的电流提供了足够的深度，但它不如传统的深路径(例如，约500nm-600nm)深，从而有利于诸如双侧电源轨的结构。
图2和图3所示的示例提供了二极管100a和100b，每个二极管100a和100b都具有对应于p型和n型掺杂区130和132的单个阳极和阴极。其他替代实施例提供了具有多个阳极和阴极的二极管100。这样的实施例可以具有比图2和图3所示的示例的线宽更小的线宽(例如，栅极152的长度和节距)。此外，具有多个阳极和阴极的实施例的图案密度可以高于图2和图3的单个阳极/阴极示例的图案密度。然而，减小的线宽可以与标准GAA器件工艺的线宽更紧密地协调。因此，用于形成二极管100的工艺与用于形成GAA器件的工艺兼容，从而有利于在相同工艺中制造二极管和GAA器件。
图4和图5示出了二极管100包括两个阳极和两个阴极的示例。两个阳极端子短接在一起，两个阴极端子短接到一起，有效地形成单个二极管100。与图2和图3的示例一样，图4和图5中所示的二极管100包括硅剩余层120，该硅剩余层120可以由硅衬底的未在减块体工艺期间被去除的部分形成。第一和第二p型掺杂区130a、130b设置在硅剩余层120上或上方，并且第一和第二n型掺杂区132a、132b设置在硅剩余层120上或上方。沟道区140a、140b包括相应硅纳米片142a、142b的堆叠件。硅纳米片142a的堆叠件设置在第一和第二p型掺杂区130a、130b之间的硅剩余层120上或上方。硅纳米片142b的堆叠件设置在第一和第二n型掺杂区132a、132b之间的硅剩余层120上或上方。另一沟道区包括设置在第二p型掺杂区130b和相邻的第一n型掺杂区132a之间的硅纳米片143的另一堆叠件。
金属栅极150a、150b、151包裹围绕相应硅纳米片142a、142b、143的堆叠件的硅纳米片。多晶硅栅极线152a、152b、153(图4中未示出)形成在相应的金属栅极150a、150b、151上方。金属沉积MD形成在p型和n型掺杂区130、132上方，并且通过通孔VD将相应的p型掺杂区130a、130b和n型掺杂区132a、132b连接到形成在M0金属层中的端子。SiN阻挡层位于硅剩余层120下方。在图4和图5的示例中，两个M0金属层阳极端子短接在一起，而两个M0阴极端子短接到一起。
图6和图7示出了另一个示例，其中二极管100各自的三个M0阴极端子短接在一起，三个M0阳极端子短接在一起。例如，改变阳极和阴极端子的数量可以允许线宽(例如，栅极152的长度和节距)的进一步变化，以允许与GAA器件工艺的线宽的进一步协调，从而提高这种工艺的兼容性。
更具体地，图6和图7所示的二极管100再次包括硅剩余层120，该硅剩余层120可以由硅衬底的未在减块体工艺期间被去除的部分形成。第一、第二和第三p型掺杂区130a、130b、130c设置在硅剩余层120上或上方，并且第一、第二和第三n型掺杂区132a、132b、132c设置在硅剩余层120上或上方。硅纳米片142a1、142a2的堆叠件分别设置在第一和第二p型掺杂区130a、130b之间以及第二和第三p型掺杂区130b、130c之间的硅剩余层120上或上方。硅纳米片142b1、142b2的堆叠件分别设置在第一和第二n型掺杂区132a、132b之间以及第二和第三n型掺杂区132b、132c之间的硅剩余层120上或上方。硅纳米片143的堆叠件设置在第三p型掺杂区130c和相邻的第一n型掺杂区132a之间。
金属栅极150a1、150a2包裹围绕相应硅纳米片142a1、142a2的堆叠件的硅纳米片。金属栅极150b1、150b2包裹围绕相应硅纳米片142b1、142b2的堆叠件的硅纳米片。金属栅极151包裹围绕硅纳米片143的堆叠件的硅纳米片。在对应金属栅极150a1、150a2上方形成多晶硅栅极线152a1、152a2。在对应金属栅极150b1、150b2上方形成多晶硅栅极线152b1、152b2。多晶硅栅极线153形成在金属栅极151上方。
金属沉积MD形成在p型和n型掺杂区130、132中的每个上方，并且通过通孔VD将相应的p型掺杂区130a、130b、130c和n型掺杂区132a、132b、132c连接到形成在M0金属层中的端子。SiN阻挡层位于硅剩余层120下方。如上所述，在图6和图7的示例中，三个M0金属层阳极端子短接在一起，而三个M0阴极端子短接到一起。
在结合图4-图7讨论的示例中，所公开的结构形成了具有多个短接在一起的阳极/阴极端子的单个二极管。通过改变端子互连以及掺杂剂类型和布置，该结构可以被配置为形成多个二极管，这些二极管可以根据需要串联或并联连接。
图8和图9示出了两个二极管100串联形成和连接的示例。二极管包括串联的第一二极管100-1和第二二极管100-2，如图8所示。现在参考图9，第一和第二二极管100-1、100-2中的每个都包括硅剩余层120，该硅剩余层120可以由未在减块体工艺期间被去除的硅衬底的部分形成。第一二极管100-1和第二二极管100-2中的每个还包括设置在硅剩余层120上或上方的相应的p型掺杂区130a、130b和相应的n型掺杂区132a、132b。具有相应硅纳米片142a、142b的堆叠件的沟道区140a、140b分别设置在硅剩余层120上或上方，且分别位于p型掺杂区130a和n型掺杂区132a以及p型掺杂区130b和n型掺杂区132b之间。STI区160位于第一二极管100-1的n型掺杂区132a和第二二极管100-2的p型掺杂区130b之间。在图9的示例中，STI区160进一步位于硅剩余层120之间，将硅剩余层分为两个区段，从而去除了第一二极管100-1的n型掺杂区132a和第二二极管100-2的p型掺杂区130b之间的传导路径。这进一步分离了第一二极管100-1和第二二极管100-2的二极管结构。
金属栅极150a、150b包裹围绕在对应硅纳米片142a、142b的堆叠件的硅纳米片，并且多晶硅栅极线153(图9中未示出)形成在对应金属栅极150a、152b上。在一些示例中，在STI区160上方形成另一金属栅极结构151，STI区160位于第一二极管100-1的n型掺杂区132a和第二二极管100-2的p型掺杂区130b之间。金属沉积MD形成在p型掺杂区130a、130b和n型掺杂区132a、132b上方，并且通过通孔VD将相应的p型掺杂区130和n型掺杂区132连接到形成在M0金属层中的端子。SiN阻挡层位于硅剩余层120下方。在图9的示例中，第一二极管100-1的阴极端子(即n型掺杂区132a)连接到第二二极管100-2的阳极(即p型掺杂区130b)。导电栅极线(诸如多晶硅栅极线)可以形成在金属栅极150a、150b、151上方，但为了便于说明而图9中未显示。
图10和图11示出了三个二极管100并联形成和连接的示例。二极管包括并联连接的第一二极管100-1、第二二极管100-2和第三二极管100-3，如图10所示。图11中所示的半导体结构与图9中所示的类似，不同之处在于第一二极管100-1的n型掺杂区132a和第二二极管100-2的p型掺杂区130b之间形成第三沟道区140c，而不是STI区160将第一二极管100-1和第二二极管100-2分隔，从而在第一二极管100-1的n型掺杂区132a和第二二极管100-2的p型掺杂区130b之间提供第三p-n结以形成第三二极管100-3。
代替STI区160，图11的示例包括第三沟道区140c，其具有设置在第一二极管100-1的n型掺杂区132a和第二二极管100-2的p型掺杂区130b之间的硅剩余层120上或上方的硅纳米片142c的堆叠件(STI区160不用于横向划分硅剩余层)。这样，第三二极管100-3形成为具有形成其阳极的p型掺杂区130b和形成其阴极的n型掺杂区132a。阴极端子(即n型掺杂区132a、132b)连接在一起，阳极端子(即p型掺杂区130a、130b)连接在一起，从而并联连接第一、第二和第三二极管100-1、100-2、100-3，如图10所示。
在图12和图13所示的另一个实施例，其中多个未掺杂区133插入在p型掺杂区130和n型掺杂区132之间。由于未掺杂区133横向分离p型掺杂区130和n型掺杂区132，二极管100唯一的电流路径位于硅剩余层120中。在p型掺杂区130和n型掺杂区132之间提供未掺杂区133，可以通过增加p型掺杂区和n型掺杂区之间的距离来改善工艺窗口并提高二极管的击穿电压。
图12示出了这种二极管结构的侧视图。图12和图13的示例类似于结合图9和图10讨论的实施例，但在图12和图13中，包括STI区163a-163n的多个未掺杂区133分隔相邻的p型掺杂区130和n型掺杂区132。图12和图13所示的示例包括硅剩余层120，硅剩余层120可以由在减块体工艺期间未被去除的硅衬底的部分形成。第一和第二p型掺杂区130a、130b设置在硅剩余层120上或上方，并且第一和第二n型掺杂区132a、132b设置在硅剩余层120上或上方。沟道区140a、140b包括相应硅纳米片142a、142b的堆叠件。硅纳米片142a的堆叠件设置在第一和第二p型掺杂区130a、130b之间的硅剩余层120上或上方。硅纳米片142b的堆叠件设置在第一和第二n型掺杂区132a、132b之间的硅剩余层120上或上方。
如上所述，第二p型掺杂区130b通过多个未掺杂区133与第一n型掺杂区132a分离。在一些实施例中，未掺杂区133是STI区163a…163n(统称为STI区163)。所示的示例示出了两个STI区163a和163n，但是在其他实施例中可以包括附加的STI区163。在未掺杂区133中，保留STI结构163，并且没有外延层生长在未掺杂区中。如下面将进一步讨论的，在一些示例中，半导体晶圆由STI覆盖，然后对STI进行蚀刻以形成沟槽，用于形成诸如FET的沟道结构(例如，纳米片)和源极/漏极区的部件。
在图12和图13所示的示例中，包括硅纳米片143a的堆叠件的沟道区141a设置在第二p型掺杂区130b和第一STI区163a之间。类似地，包括硅纳米片143b的堆叠件的沟道区141b设置在第一n型掺杂区132a和第nSTI区163n之间。此外，包括硅纳米片143c的堆叠件的沟道区141c设置在第一STI区163a和第n STI区163n之间。
金属栅极150a、150b、151a、151b、151c包裹围绕硅纳米片142a、142b、143a、143b、143c的相应堆叠件的硅纳米片。多晶硅栅极线152a、152b、153a、153b、153c形成在对应金属栅极150a、150b、151a、151b、151c上。金属沉积MD形成在p型和n型掺杂区130、132上方，并且通过通孔VD将相应的p型掺杂区130a、130b和n型掺杂区132a、132b连接到形成在M0金属层中的端子。SiN阻挡层122位于硅剩余层120下方。在图12和图13的示例中，两个M0金属层阳极端子可以短接在一起，两个M0阴极端子可以短接在一起，类似于图4和图5所示的实施例。然而，在相邻的p型掺杂区130和n型掺杂区132之间包括多个STI区163并不限于这样的实施例。
图14显示了另一种二极管结构的侧视图，该二极管结构类似于图12和图13所示的示例。图14的示例还包括多个未掺杂区133，但在图14中，未掺杂区133包括代替STI区163的多个未掺杂外延层164。
如同前面的示例，图14中所示的示例包括硅剩余层120，设置在硅剩余层120上或上方的第一和第二p型掺杂区130a、130b，以及设置在硅剩余层120上或上方第一和第二n型掺杂区132a、132b。图14的示例还包括具有硅纳米片142a、142b的堆叠件的沟道区140a、140b。
在图14中，第二p型掺杂区130b与第一n型掺杂区132a由多个未掺杂区133隔开，多个未掺区133包括未掺杂外延层164a…164n(共同称为未掺杂外延区164)。所示的示例示出了两个未掺杂外延区164a和164n，尽管在其他实施例中可以包括附加的未掺杂外延区164。在图14所示的未掺杂区133中，在未掺杂区133中生长外延层，但在外延生长之后没有进行注入(即掺杂)。与图4和图13所示的示例一样，M0金属层阳极端子可以短接在一起，而两个M0阴极端子可以短接在一起。然而，在相邻的p型掺杂区130和n型掺杂区132之间包括多个未掺杂外延区164并不限于这样的实施例。
因此，图14中所示的二极管100类似于PIN二极管结构，其中未掺杂的本征半导体区放置在p型半导体区和n型半导体区之间。由于STI结构163被未掺杂外延区164代替，图14中所示的二极管100的击穿电压将低于图12和图13中所示示例的击穿电压。此外，图14中所示的二极管100除了硅剩余层120之外，还具有在未掺杂外延层164中的导电路径。
图15是显示图14的二极管结构的侧视图，还包括栅极控制输入端子170，栅极控制输入端子170连接到位于第二p型掺杂区130b和第一n型掺杂区132a之间的沟道区141a、141b、141c的金属栅极151a、151b、151c。类似的栅极控制输入端子170可以提供给先前公开的具有位于p型掺杂区130和n型掺杂区132之间的沟道区的任何实施例。栅极控制输入端子170被配置为接收栅极控制信号，以选择性地打开或关闭二极管p-n结之间的电流路径。
例如，可以通过ESD探测电路172将栅极控制信号施加到栅极控制输入端子170。在一些示例中，这种ESD探测电路172被配置为，在没有ESD源并且内部电路12(见图1)处于稳定操作的待机模式中，将控制信号输出到栅极控制输入端子170，以进一步“关断”二极管100，从而抑制漏电流。对于具有下方p型沟道层的二极管，在待机模式下，将逻辑低信号输出到栅极控制输入端子170，而对于n型沟道层输出逻辑高信号。
当探测到ESD事件时，ESD探测电路172向栅极控制输入端子170输出控制信号，以“导通”二极管的反转层并增强载流子迁移率。对于具有p型沟道层的二极管，将输出逻辑高控制信号，而对于n型沟道层输出逻辑低信号。
进一步的实施例可以连接附加的金属栅极以接收栅极控制信号。例如，第一和第二p型掺杂区130a、130b之间的金属栅极150a可以接收逻辑高控制信号以进一步“关断”二极管，并且接收逻辑低控制信号以“导通”二极管，而第一和第二n型掺杂区之间的金属栅极150b可以接收逻辑低控制信号来“关断”二极管，并接收逻辑高控制信号来“导通”二极管。类似的控制信号可以应用于其他公开的实施例。在其他示例中，不提供栅极控制信号，并且p型掺杂区130和n型掺杂区132之间的金属栅极151(以及其他金属栅极)被保持浮置。
图16是示出用于形成二极管的方法200的示例的流程图，图17-图25示出了用于形成本文公开的二极管100的示例工艺流程的各个方面。如上所述，所公开的工艺可以与典型的GAA器件制造工艺一起进行。参考图16和图17，在操作202处，提供具有STI区160的衬底220。衬底220可以是半导体衬底，诸如体半导体、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或未被掺杂的。衬底220可以是晶圆，诸如硅晶圆。也可以使用其他衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底220的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、砷化镓磷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或砷化磷镓铟；或其组合。
可以通过在衬底220上沉积绝缘材料来形成STI区160。绝缘材料可以是诸如氧化硅、氮化物等的氧化物或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。绝缘材料然后被凹陷以形成STI区160。
图16的操作204包括在衬底220上形成p型掺杂区130，操作206包括在衬底220上形成n型掺杂区132。操作208包括在p型掺杂区130和n型掺杂区132之间的衬底220上形成沟道区140。
在图18中，p型掺杂区130、n型掺杂区132和沟道区140的形成包括蚀刻工艺和纳米片形成。例如，可以蚀刻STI区160以形成一个或多个沟槽，并且在衬底220上形成交替层的堆叠件240。交替层的堆叠件240包括第一半导体材料的第一半导体层241(例如，SiGe层)和第二半导体材料的第二半导体层242(例如，Si层)的交替层。在一些实施例中，第一半导体层241(例如，SiGe层)和第二半导体层242(例如，Si层)中的每个在其下方的层上外延生长。交替层的堆叠件240可以包括任意数量的第一半导体层241(例如，SiGe层)和任意数量的第二半导体层242(例如，Si层)。外延生长可以使用CVD、MOCVD、MBE、LPE、VPE、UHVCVD等或者它们的组合。第一半导体层241和第二半导体层242(例如，Si层)中的每个可以是：IV族材料，诸如Si、Ge、SiGe、Si GeSn、SiC等；III-V族化合物材料，诸如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP等。
交替层的堆叠件240可以包括任意数量的第一半导体层241和任意数量的第二半导体层242。如所示的，例如，交替层的堆叠件240具有三个第一半导体层241和三个第二半导体层242。第一半导体层241和第二半导体层242的数量可以分别通过用于形成交替层的第一堆叠件的外延生长的循环次数来调整。
在图19中，在STI区160上形成伪栅极222，并形成沟道区140。沟道区140可以包括任何合适的沟道结构，诸如纳米片、FinFET、平面等。可以在STI区160上沉积伪栅极层，然后例如通过CMP进行平坦化。伪栅极层可以是导电或非导电材料，并且可以选自包括非晶硅、多晶(Poly)硅、多晶硅锗(Poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组中。伪栅极层可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其他技术来沉积。伪栅极层可以由相对于隔离区的蚀刻具有高蚀刻选择性的其他材料制成。在所示的示例中，伪栅极层包括由多晶硅形成的伪栅极222，并且沟道区140包括衬底220上的鳍上方的纳米结构(例如，纳米片)，其中纳米片充当沟道区。
可以使用合适的光刻和蚀刻技术对掩模层进行图案化以形成掩模，然后可以将掩模的图案转移到伪栅极层以形成伪栅极222。伪栅极222覆盖鳍的对应沟道区140。掩模的图案可以用于将每个伪栅极222与相邻的伪栅极222物理分离。
图20示出了在交替层的堆叠件240中进行蚀刻以形成沟槽224并形成沟道区140。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。
在图21中，根据图16的操作204和206，在伪栅极堆叠件的相对侧形成p型掺杂区130和n型掺杂区132。一些示例使用外延生长的材料，这些材料可以针对p型掺杂区130和n型掺杂区132而变化。外延p型掺杂区130和n型掺杂区132可以通过注入工艺来注入适当的掺杂剂，或者通过在材料生长时原位掺杂来进行掺杂。在一些实施例中，外延n型掺杂区132由掺杂有磷(P)的SiC或SiP形成以形成n型区，并且外延P型掺杂区130由掺杂有硼(B)的SiGe或Ge形成以形成P型区。
在图22中执行栅极替换工艺以形成金属栅极150。在图22中，对伪栅极222和交替层的堆叠件240进行处理，以去除伪栅极222以及第一半导体层241。在沟道区140中执行用于第一半导体层241(例如，SiGe层)的选择性去除工艺。在第一半导体层241是SiGe并且第二半导体层242由Si形成的实施例中，可以例如通过NMOS SiGe选择性去除工艺来去除第一半导体层241。在一些实施例中，选择性去除工艺可以使用以比硅更高的速率选择性蚀刻硅锗的蚀刻剂，诸如NH4OH:H2O2:H2O(过氧化氨混合物，APM)、H2SO4+H2O2(过氧化硫酸混合物，SPM)等。可以使用其他合适的工艺和材料。该选择性蚀刻工艺去除第一半导体层241，留下硅纳米片的堆叠件140。
此外，在图22中，在通过移除伪栅极222和第一半导体层241而空出的空间中，在纳米片的堆叠件140的暴露部分上方形成金属栅极150。可以形成栅极电介质，栅极电介质可以包括SiO2、SiON、Si3N4、HfOx、LaOx和/或AlOx。在栅极电介质上形成金属栅极结构以形成金属栅极150。金属栅极结构可以是多层结构。如图22所示，金属栅极150填充纳米片142的堆叠件的纳米片之间的剩余空间，并且可以位于由栅极电介质包围的空腔内。在一些示例中，可以执行平坦化工艺，诸如CMP，以去除金属栅极结构和栅极电介质的多余部分。
在图23中，前侧互连结构250形成在器件的前侧上，例如，形成在p型掺杂区130和n型掺杂区132上方。前侧互连结构250可以包括导线和互连导线层的导电通孔，包括金属沉积MD、导电通孔VD、M0金属层连接等，并且可以由一个或多个堆叠的介电层形成。导电通孔VD可以延伸穿过介电层中的相应介电层，以在诸如MD层和M0金属层的导线层之间提供垂直连接。前侧互连结构250可以通过任何可接受的工艺形成，诸如镶嵌工艺、双镶嵌工艺等。前侧互连结构250可以还包括前侧配电网络(PDN)、前侧I/O引脚和前侧电源轨(例如，VDD和VSS)。
图16的操作210包括减薄晶圆220以形成硅剩余层120。图24中，载体晶圆260接合到前侧互连结构250的顶表面。载体晶圆260可以通过一个或多个接合层接合到顶表面。载体晶圆260可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。载体晶圆260可以在后续处理步骤期间以及在完成的器件中提供结构支撑。在各种实施例中，载体晶圆260可以使用合适的技术(诸如介电对介电接合等)接合到前侧互连结构250。
在载体晶圆260接合到前侧互连结构250之后，可以翻转器件，使得器件110的背侧270面朝上，如图25所示。背侧270(即，如图25所示，与p型掺杂区130和n型掺杂区132的底部相邻的一侧)可以指与器件110的前侧相对的一侧，在该前侧上形成有前侧互连结构250。
如图25所示，翻转器件110，使背侧270朝上后，可以对衬底220的背侧270进行减薄工艺。减薄工艺可以包括平坦化工艺(例如，机械研磨、CMP等)、回蚀刻工艺、其组合等。利用传统的减薄工艺，减薄工艺可以暴露p型掺杂区130和n型掺杂区132的底表面。根据本公开的各方面，如图25所示，未通过减薄工艺去除衬底220的部分，从而形成硅剩余层120。在一些实例中，进行减薄工艺，使得保留约10nm-100nm的衬底220，形成硅剩余层120。
在图26中，形成了背侧互连结构280，其可以包括合适的导电通孔、导线层、介电层等。在一些示例中，背侧互连结构280包括图2中所示的硅剩余层120下方的氮化硅(SiN)阻挡层122。在图26的示例中，背侧通孔282显示为延伸穿过硅剩余层120连接到背侧M0金属层。此外，背侧互连结构280可以提供到背侧PDN、I/O电路、其组合等的电连接。在减薄衬底220之后，载体晶圆260可以与器件110分离。
因此，减薄衬底220以形成硅剩余层120，允许对器件进行标准GAA处理，并有助于提供可以包括背侧PDN的背侧互连结构280。硅剩余层120和沟道结构140的硅纳米片142都用作二极管100的导电路径。因此，硅剩余层120为二极管100提供较深的电流ESD传导路径。虽然由硅剩余层120形成的较深路径为传导ESD事件产生的电流提供了足够的深度，但它不如传统的深路径(例如，约500nm-600nm)深，从而有利于诸如双侧电源轨的结构。
根据本公开的各方面，公开了一种半导体二极管结构，其包括：硅剩余层、设置在硅剩余层上的第一p型掺杂区和设置在硅剩余层上的第一n型掺杂区。第一沟道区设置在硅剩余层上并且在第一p型掺杂区和第一n型掺杂区之间，其中第一沟道区、第一p型掺杂区以及第一n型掺杂区沿第一方向设置。硅剩余层在与第一方向交叉的第二方向上具有10nm-100nm的厚度。
在一些实施例中，第一沟道区包括：硅纳米片的第一堆叠件，设置在硅剩余层上并且在第一p型掺杂区和第一n型掺杂区之间，其中，硅纳米片的第一堆叠件、第一p型掺杂区和第一n型掺杂区沿第一方向设置；以及第一金属栅极，包裹围绕硅纳米片的第一堆叠件的每个硅纳米片。
在一些实施例中，半导体二极管结构还包括：第二p型掺杂区，设置在硅剩余层上；第二n型掺杂区，设置在硅剩余层上；硅纳米片的第二堆叠件，设置在硅剩余层上并且在第一p型掺杂区和第二p型掺杂区之间；第二金属栅极，包裹围绕硅纳米片的第二堆叠件的每个硅纳米片；硅纳米片的第三堆叠件，设置在硅剩余层上并且在第一n型掺杂区和第二n型掺杂区之间；以及第三金属栅极，包裹围绕硅纳米片的第三堆叠件的每个硅纳米片。
在一些实施例中，半导体二极管结构还包括：第一阳极端子，连接到第一p型掺杂区；第二阳极端子，连接到第二p型掺杂区，其中，第一阳极端子和第二阳极端子电连接；第一阴极端子，连接到第一n型掺杂区；以及第二阴极端子，连接到第二n型掺杂区，其中，第一阴极端子和第二阴极端子电连接。
在一些实施例中，半导体二极管结构还包括：第一未掺杂区，设置在硅剩余层上，其中，硅纳米片的第一堆叠件设置在第一未掺杂区和第一p型掺杂区之间；第二未掺杂区，设置在硅剩余层上；硅纳米片的第四堆叠件，设置在硅剩余层上并且在第一未掺杂区和第二未掺杂区之间；第四金属栅极，包裹围绕硅纳米片的第四堆叠件的每个硅纳米片；硅纳米片的第五堆叠件，设置在硅剩余层上并且在第二未掺杂区和第一n型掺杂区之间；以及第五金属栅极，包裹围绕硅纳米片的第五堆叠件的每个硅纳米片。
在一些实施例中，第一未掺杂区和第二未掺杂区是浅沟槽隔离结构。
在一些实施例中，第一金属栅极、第四金属栅极和第五金属栅极电连接。
在一些实施例中，半导体二极管结构还包括：第二p型掺杂区，设置在硅剩余层上；第二n型掺杂区，设置在硅剩余层上；硅纳米片的第二堆叠件，设置在硅剩余层上并且在第二n型掺杂区和第二p型掺杂区之间；以及第二金属栅极，包裹围绕硅纳米片的第二堆叠件的每个硅纳米片。
在一些实施例中，半导体二极管结构还包括：硅纳米片的第三堆叠件，设置在硅剩余层上并且在第一n型掺杂区和第二n型掺杂区之间；以及第三金属栅极，包裹围绕硅纳米片的第三堆叠件的每个硅纳米片。
在一些实施例中，第一p型掺杂区、第一n型掺杂区和第一沟道区设置在硅剩余层的前侧上，并且背侧互连结构设置在硅剩余层的与前侧相对的背侧上。
根据进一步的方面，一种ESD保护电路包括：第一电压端子和第二电压端子。第一二极管被配置为连接在第二电压端子和输入/输出(IO)端子之间。第一二极管包括：硅剩余层和设置在硅剩余层的前侧上的第一p型掺杂区。第一p型掺杂区形成第一二极管的第一阳极并且被配置为连接到IO端子。第一n型掺杂区设置在硅剩余层的前侧上。第一n型掺杂区形成第一二极管的第一阴极并且被配置为连接到第二电压端子。第一沟道区设置在硅剩余层的前侧上并且在第一p型掺杂区和第一n型掺杂区之间。背侧互连结构设置在硅剩余层的与前侧相对的背侧上。
在一些实施例中，第一沟道区包括被配置为接收栅极控制信号的金属栅极。
在一些实施例中，ESD保护电路还包括第二二极管，第二二极管被配置为连接在第一电压端子和IO端子之间，第二二极管包括：硅剩余层；第二p型掺杂区，设置在硅剩余层上，其中，第二p类型掺杂区形成第二二极管的第一阳极并且被配置为连接到IO端子；第二n型掺杂区，设置在硅剩余层上，其中，第二n类型掺杂区形成第二二极管的第一阴极并且被配置为连接到第一电压端子；以及第二沟道区，设置在硅剩余层上并且在第二p型掺杂区和第二n型掺杂区之间。
在一些实施例中，其中第一沟道区包括：硅纳米片的第一堆叠件，设置在硅剩余层上并且在第一p型掺杂区和第一n型掺杂区之间；和第一金属栅极，包裹围绕硅纳米片的第一堆叠件的每个硅纳米片；其中，第二沟道区包括：硅纳米片的第二堆叠件，设置在硅剩余层上并且在第二p型掺杂区和第二n型掺杂区之间；和第二金属栅极，包裹围绕硅纳米片的第二堆叠件的每个硅纳米片。
在一些实施例中，第一二极管还包括：第二p型掺杂区，设置在硅剩余层上，其中，第二p类型掺杂区形成第一二极管的第二阳极，并且被配置为连接到第一阳极；第二n型掺杂区，设置在硅剩余层上，其中，第二n类型掺杂区形成第一二极管的第二阴极并且被配置为连接到第一电压端子；第二沟道区，设置在硅剩余层上且在第一n型掺杂区和第二n型掺杂区之间，其中，第一沟道区设置在硅剩余层上并且在第一p型掺杂区和第二p型掺杂区之间；以及第三沟道区，设置在硅剩余层上并且在第二p型掺杂区和第一n型掺杂区之间。
在一些实施例中，其中第一沟道区包括：设置在硅剩余层上的硅纳米片的第一堆叠件和包裹围绕硅纳米片的第一堆叠件的每个硅纳米片的第一金属栅极；其中第二沟道区包括：设置在硅剩余层上的硅纳米片的第二堆叠件和包裹围绕硅纳米片的第二堆叠件的每个硅纳米片的第二金属栅极；以及其中第三沟道区包括：设置在硅剩余层上的硅纳米片的第三堆叠件和包裹围绕硅纳米片的第三堆叠件的每个硅纳米片的第三金属栅极。
根据本公开的附加方面，一种形成二极管结构的方法包括：提供衬底，并在衬底上形成第一p型掺杂区和第一n型掺杂区。在衬底上以及在第一p型掺杂区和第一n型掺杂区之间形成第一沟道区。减薄衬底的部分以在第一p型掺杂区、第一n型掺杂区和第一沟道区下方留下硅剩余层。
在一些实施例中，减薄衬底的部分包括将硅剩余层形成为具有10nm-100nm的厚度。
在一些实施例中，方法还包括：在衬底上形成多个第一p型掺杂区；在衬底上形成多个第一n型掺杂区；以及在衬底上以及在第一p型掺杂区中的相邻第一p型掺杂区和/或第一n型掺杂区中的相邻第一n型掺杂区之间形成多个第二沟道区。
在一些实施例中，形成第一沟道区包括：在衬底上并且在第一p型掺杂区和第一n型掺杂区之间形成硅纳米片的第一堆叠件；以及形成包裹围绕硅纳米片的第一堆叠件的每个硅纳米片的第一金属栅极。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。
Claims (10)
1.一种半导体二极管结构，包括：
硅剩余层；
第一p型掺杂区，设置在所述硅剩余层上；
第一n型掺杂区，设置在所述硅剩余层上；以及
第一沟道区，设置在所述硅剩余层上并且在所述第一p型掺杂区和所述第一n型掺杂区之间，其中，所述第一沟道区、所述第一p型掺杂区以及所述第一n型掺杂区沿第一方向设置；
其中，所述硅剩余层在与所述第一方向交叉的第二方向上具有10nm-100nm的厚度。
2.根据权利要求1所述的半导体二极管结构，其中，所述第一沟道区包括：
硅纳米片的第一堆叠件，设置在所述硅剩余层上并且在所述第一p型掺杂区和所述第一n型掺杂区之间，其中，所述硅纳米片的第一堆叠件、所述第一p型掺杂区和所述第一n型掺杂区沿所述第一方向设置；以及
第一金属栅极，包裹围绕所述硅纳米片的第一堆叠件的每个所述硅纳米片。
3.根据权利要求2所述的半导体二极管结构，还包括：
第二p型掺杂区，设置在所述硅剩余层上；
第二n型掺杂区，设置在所述硅剩余层上；
硅纳米片的第二堆叠件，设置在所述硅剩余层上并且在所述第一p型掺杂区和所述第二p型掺杂区之间；
第二金属栅极，包裹围绕所述硅纳米片的第二堆叠件的每个所述硅纳米片；
硅纳米片的第三堆叠件，设置在所述硅剩余层上并且在所述第一n型掺杂区和所述第二n型掺杂区之间；以及
第三金属栅极，包裹围绕所述硅纳米片的第三堆叠件的每个所述硅纳米片。
4.根据权利要求3所述的半导体二极管结构，还包括：
第一阳极端子，连接到所述第一p型掺杂区；
第二阳极端子，连接到所述第二p型掺杂区，其中，所述第一阳极端子和所述第二阳极端子电连接；
第一阴极端子，连接到所述第一n型掺杂区；以及
第二阴极端子，连接到所述第二n型掺杂区，其中，所述第一阴极端子和所述第二阴极端子电连接。
5.根据权利要求3所述的半导体二极管结构，还包括：
第一未掺杂区，设置在所述硅剩余层上，其中，所述硅纳米片的第一堆叠件设置在所述第一未掺杂区和所述第一p型掺杂区之间；
第二未掺杂区，设置在所述硅剩余层上；
硅纳米片的第四堆叠件，设置在所述硅剩余层上并且在所述第一未掺杂区和所述第二未掺杂区之间；
第四金属栅极，包裹围绕所述硅纳米片的第四堆叠件的每个所述硅纳米片；
硅纳米片的第五堆叠件，设置在所述硅剩余层上并且在所述第二未掺杂区和所述第一n型掺杂区之间；以及
第五金属栅极，包裹围绕所述硅纳米片的第五堆叠件的每个所述硅纳米片。
6.根据权利要求1所述的半导体二极管结构，其中，所述第一p型掺杂区、所述第一n型掺杂区和所述第一沟道区设置在所述硅剩余层的前侧上，并且背侧互连结构设置在所述硅剩余层的与所述前侧相对的背侧上。
7.一种静电放电保护电路，包括：
第一电压端子；
第二电压端子；
第一二极管，被配置为连接在所述第二电压端子和输入/输出端子之间，所述第一二极管包括：
硅剩余层；
第一p型掺杂区，设置在所述硅剩余层的前侧上，其中，所述第一p型掺杂区形成所述第一二极管的第一阳极并且被配置为连接到所述输入/输出端子；
第一n型掺杂区，设置在所述硅剩余层的所述前侧上，其中，所述第一n型掺杂区形成所述第一二极管的第一阴极并且被配置为连接到所述第二电压端子；和
第一沟道区，设置在所述硅剩余层的所述前侧上并且在所述第一p型掺杂区和所述第一n型掺杂区之间；以及
背侧互连结构，设置在所述硅剩余层的与所述前侧相对的背侧上。
8.根据权利要求7所述的静电放电保护电路，其中，所述第一沟道区包括被配置为接收栅极控制信号的金属栅极。
9.根据权利要求7所述的静电放电保护电路，还包括第二二极管，所述第二二极管被配置为连接在所述第一电压端子和所述输入/输出端子之间，所述第二二极管包括：
所述硅剩余层；
第二p型掺杂区，设置在所述硅剩余层上，其中，所述第二p类型掺杂区形成所述第二二极管的第一阳极并且被配置为连接到所述输入/输出端子；
第二n型掺杂区，设置在所述硅剩余层上，其中，所述第二n类型掺杂区形成所述第二二极管的第一阴极并且被配置为连接到所述第一电压端子；以及
第二沟道区，设置在所述硅剩余层上并且在所述第二p型掺杂区和所述第二n型掺杂区之间。
10.一种形成二极管结构的方法，包括：
提供衬底；
在所述衬底上形成第一p型掺杂区；
在所述衬底上形成第一n型掺杂区；
在所述衬底上以及在所述第一p型掺杂区和所述第一n型掺杂区之间形成第一沟道区；以及
减薄所述衬底的部分，以在所述第一p型掺杂区、所述第一n型掺杂区和所述第一沟道区下方留下硅剩余层。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63/490,964 | 2023-03-17 | ||
| US18/365,483 US20240312979A1 (en) | 2023-03-17 | 2023-08-04 | Semiconductor diode structure |
| US18/365,483 | 2023-08-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118315441A true CN118315441A (zh) | 2024-07-09 |
Family
ID=91730294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410272414.3A Pending CN118315441A (zh) | 2023-03-17 | 2024-03-11 | 半导体二极管结构、静电放电保护电路及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118315441A (zh) |
-
2024
- 2024-03-11 CN CN202410272414.3A patent/CN118315441A/zh active Pending
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