TW202139415A - 箝位電路、靜電放電保護電路及其操作方法 - Google Patents

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Abstract

一種箝位電路包括：靜電放電（ESD）偵測電路，耦合於第一節點與第二節點之間。箝位電路更包括第一類型的第一電晶體。第一電晶體具有藉由第三節點耦合至至少ESD偵測電路的第一閘極、耦合至第一節點的第一汲極、及耦合至第二節點的第一源極。箝位電路更包括：充電電路，耦合於第二節點與第三節點之間，且被配置成在第二節點處的ESD事件期間對第三節點進行充電。

Description

箝位電路、靜電放電保護電路及其操作方法
使積體電路（integrated circuit，IC）微型化的最近趨勢已形成更小的裝置，所述更小的裝置會消耗更少的功率，但以較之前高的速度提供更多的功能。由於各種因素（例如，較薄的介電質厚度及相關聯的較低的介電質擊穿電壓（breakdown voltage）），微型化製程亦已增大裝置對靜電放電（electrostatic discharge，ESD）事件的敏感性。ESD是電子電路損壞的原因之一且亦是半導體先進技術方面的考慮因素之一。
以下揭露內容提供用於實施所提供標的的特徵的許多不同實施例或實例。以下闡述組件、材料、值、步驟、佈置、或類似物的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。亦會設想其他組件、材料、值、步驟、佈置、或類似物。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在一些實施例中，一種箝位電路（clamp circuit）包括：靜電放電（ESD）偵測電路，耦合於第一節點與第二節點之間。在一些實施例中，所述箝位電路更包括第一類型的第一電晶體。所述第一電晶體具有藉由第三節點耦合至至少所述ESD偵測電路的第一閘極、耦合至所述第一節點的第一汲極、及耦合至所述第二節點的第一源極。
在一些實施例中，所述箝位電路更包括：充電電路，耦合於所述第二節點與所述第三節點之間，且被配置成在所述第二節點處的ESD事件期間對所述第三節點進行充電。在一些實施例中，箝位電路形成於基底中。在一些實施例中，在晶圓減薄（wafer thinning）期間已移除基底的主體（bulk），藉此降低基底中的體二極體（body diode）對於ESD事件的有效性。
根據一些實施例，在本揭露的第一節點處的ESD事件期間，導通箝位電路，使得將箝位電路120的通道用於在自第一節點至第二節點的正向ESD方向（forward ESD direction）上對ESD電流進行放電。與利用體二極體來減少正向ESD方向上的ESD事件的其他方式相比，或者與在製造期間使主體被移除的其他方式（例如，無主體製程（bulk-less process））相比，本揭露的積體電路在佔用更少的面積的同時具有較其他方式佳的ESD能力及效能。
圖1A是根據一些實施例的積體電路100A的示意性方塊圖。
積體電路100A包括內部電路102、電壓供應節點104、參考電壓供應節點106、輸入/輸出（input/output，IO）接墊108、二極體110、二極體112及ESD箝位（ESD clamp）電路120。在一些實施例中，至少積體電路100A、積體電路100B（圖1B）、積體電路200A至積體電路200B（圖2A至圖2B）、積體電路300A至積體電路300B（圖3A至圖3B）、積體電路400A至積體電路400C（圖4A至圖4C）或積體電路500A至積體電路500C（圖5A至圖5C）結合於單個積體電路（IC）上或單個半導體基底上。在一些實施例中，至少積體電路100A、積體電路100B（圖1B）、積體電路200A至積體電路200B（圖2A至圖2B）、積體電路300A至積體電路300B（圖3A至圖3B）、積體電路400A至積體電路400C（圖4A至圖4C）或積體電路500A至積體電路500C（圖5A至圖5C）包括結合於一或多個單個半導體基底上的一或多個IC。
內部電路102耦合至IO接墊108、二極體110及二極體112。內部電路102被配置成自IO接墊108接收IO訊號。在一些實施例中，內部電路102耦合至電壓供應節點104（例如，VDD）及參考電壓供應節點106（例如，VSS）。在一些實施例中，內部電路102被配置成接收來自電壓供應節點104（例如，VDD）的供應電壓VDD以及來自參考電壓供應節點106（例如，VSS）的參考電壓VSS。
內部電路102包括：電路系統，被配置成產生或處理由IO接墊108接收或輸出至IO接墊108的IO訊號。在一些實施例中，內部電路102包括：核心電路系統，被配置成在較電壓供應節點104的供應電壓VDD低的電壓下操作。在一些實施例中，內部電路102包括至少一個n型電晶體裝置或p型電晶體裝置。在一些實施例中，內部電路102包括至少一個邏輯閘單元（logic gate cell）。在一些實施例中，邏輯閘單元包括與（AND）、或（OR）、反及（NAND）、反或（NOR）、互斥或（XOR）、反相（INV）、與或反相（AND-OR-Invert，AOI）、或與反相（OR-AND-Invert，OAI）、多工器（MUX）、正反器、緩衝器（BUFF）、鎖存器、延遲或時脈單元。在一些實施例中，內部電路102包括至少記憶單元。在一些實施例中，記憶單元包括靜態隨機存取記憶體（static random access memory，SRAM）、動態RAM（dynamic RAM，DRAM）、電阻式RAM（resistive RAM，RRAM）、磁阻式RAM（magnetoresistive RAM，MRAM）或唯讀記憶體（read only memory，ROM）。在一些實施例中，內部電路102包括一或多個主動元件或被動元件。主動元件的實例包括但不限於電晶體及二極體。電晶體的實例包括但不限於金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）、互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）電晶體、雙極接面電晶體（bipolar junction transistor，BJT）、高壓電晶體、高頻電晶體、p型通道場效電晶體（p-channel field effect transistor，PFET）及/或n型通道場效電晶體（n-channel field effect transistor，NFET）、鰭式場效電晶體（fin field-effect transistor，FinFET）及具有凸起的源極/汲極的平面金屬氧化物半導體（metal oxide semiconductor，MOS）電晶體。被動元件的實例包括但不限於電容器、電感器、熔絲（fuse）及電阻器。
電壓供應節點104耦合至二極體110及ESD箝位電路120。參考電壓供應節點106耦合至二極體112及ESD箝位電路120。電壓供應節點104被配置成接收用於內部電路102的正常操作的供應電壓VDD。類似地，參考電壓供應節點106被配置成接收用於內部電路102的正常操作的參考供應電壓VSS。在一些實施例中，至少電壓供應節點104是電壓供應接墊。在一些實施例中，至少參考電壓供應節點106是參考電壓供應接墊。在一些實施例中，接墊是至少導電表面、引腳、節點或匯流排。電壓供應節點104或參考電壓供應節點106亦被稱為電源供應電壓匯流排或軌。在圖1A至圖1B、圖2A至圖2B、圖3A至圖3B、圖4A至圖4C或圖5A至圖5C中的示例性配置中，供應電壓VDD是正供應電壓，電壓供應節點104是正電壓電源，參考供應電壓VSS是接地供應電壓，且參考電壓供應節點106是接地電壓端子。其他電源供應佈置處於本揭露的範圍內。
IO接墊108耦合至內部電路102。IO接墊108被配置成自內部電路102接收IO訊號或者被配置成將IO訊號輸出至內部電路102。IO接墊108是耦合至內部電路102的至少引腳。在一些實施例中，IO接墊108是耦合至內部電路102的節點、匯流排或導電表面。
二極體110耦合於電壓供應節點104與IO接墊108之間。二極體110的陽極耦合至內部電路102、IO接墊108及二極體112的陰極。二極體110的陰極耦合至電壓供應節點104及ESD箝位電路120。在一些實施例中，二極體110是上拉二極體或被稱為p+型二極體。舉例而言，在該些實施例中，p+型二極體形成於p型阱區（未示出）與n型阱區（未示出）之間，且n型阱區連接至VDD。
二極體112耦合於參考電壓供應節點106與IO接墊108之間。二極體112的陽極耦合至參考電壓供應節點106及ESD箝位電路120。二極體112的陰極耦合至內部電路102、IO接墊108及二極體110的陽極。在一些實施例中，二極體112是下拉二極體或被稱為n+型二極體。舉例而言，在該些實施例中，n+型二極體形成於n+型接面（未示出）與P型基底（未示出）之間，且P型基底連接至地或VSS。
二極體110及112被配置成對內部電路102或積體電路100A的正常行為（例如，沒有ESD條件或事件）具有最小的影響。在一些實施例中，當向至少電壓供應節點104、參考電壓供應節點106或IO接墊108施加較內部電路102的正常操作期間預期的電壓或電流的位準高的ESD電壓或電流時，會發生ESD事件。
當沒有ESD事件發生時，二極體110及112不會影響積體電路100A的操作。在ESD事件期間，二極體110被配置成端視二極體110被正向偏置亦或反向偏置、以及電壓供應節點104的電壓位準及IO接墊108的電壓位準而在電壓供應節點104與IO接墊108之間傳輸電壓或電流。
舉例而言，在ESD應力或事件的正對VDD（Positive-to-VDD，PD）模式期間，二極體110被正向偏置且被配置成將電壓或電流自IO接墊108傳輸至電壓供應節點104。在PD模式下，正的ESD應力或ESD電壓（至少大於供應電壓VDD）被施加至IO接墊108，同時電壓供應節點104（例如，VDD）是接地的且參考電壓供應節點106（例如，VSS）是浮置的。
舉例而言，在ESD應力或事件的負對VDD（Negative-to-VDD，ND）模式期間，二極體110被反向偏置且被配置成將電壓或電流自電壓供應節點104傳輸至IO接墊108。在ND模式下，IO接墊108接收到負的ESD應力，同時電壓供應節點104（例如，VDD）是接地的且參考電壓供應節點106（例如，VSS）是浮置的。
在ESD事件期間，二極體112被配置成端視二極體112被正向偏置亦或反向偏置、以及參考電壓供應節點106的電壓位準及IO接墊108的電壓位準而在參考電壓供應節點106與IO接墊108之間傳輸電壓或電流。
舉例而言，在ESD應力或事件的正對VSS（PS）模式期間，二極體112被反向偏置且被配置成將電壓或電流自IO接墊108傳輸至參考電壓供應節點106。在PS模式中，正的ESD應力或ESD電壓（至少大於參考供應電壓VSS）被施加至IO接墊108，同時電壓供應節點104（例如，VDD）是浮置的且參考電壓供應節點106（例如，VSS）是接地的。
舉例而言，在ESD應力或事件的負對VSS（NS）模式期間，二極體112被正向偏置且被配置成將電壓或電流自參考電壓供應節點106傳輸至IO接墊108。在NS模式下，IO接墊108接收到負的ESD應力，同時電壓供應節點104（例如，VDD）是浮置的且參考電壓供應節點106（例如，VSS）是接地的。
至少二極體110或112的其他二極體類型、配置及佈置處於本揭露的範圍內。
ESD箝位電路120耦合於電壓供應節點104（例如，供應電壓VDD）與參考電壓供應節點106（例如，VSS）之間。當沒有ESD事件發生時，ESD箝位電路120被關斷。舉例而言，當沒有ESD事件發生時，ESD箝位電路120被關斷，且因此在內部電路102的正常操作期間是不導電的裝置或電路。換言之，在不存在ESD事件的情況下，ESD箝位電路120被關斷或不導通。
若發生ESD事件，則ESD箝位電路120被配置成感測ESD事件，並且被配置成導通且在電壓供應節點104（例如，供應電壓VDD）與參考電壓供應節點106（例如，VSS）之間提供電流分流路徑（current shunt path），以藉此對ESD電流進行放電。舉例而言，當ESD事件發生時，ESD箝位電路120兩端的電壓差等於或大於ESD箝位電路120的臨限值電壓，且ESD箝位電路120被導通，藉此在電壓供應節點104（例如，VDD）與參考電壓供應節點106（例如，VSS）之間傳導電流。
在ESD事件期間，ESD箝位電路120被配置成導通且在正向ESD方向（例如，電流I1）或反向ESD方向（例如，電流I2）上對ESD電流（I1或I2）進行放電。正向ESD方向（例如，電流I1）是自參考電壓供應節點106（例如，VSS）至電壓供應節點104（例如，VDD）。反向ESD方向（例如，電流I2）是自電壓供應節點104（例如，VDD）至參考電壓供應節點106（例如，VSS）。
在參考電壓供應節點106上的正ESD突波（surge）期間，ESD箝位電路120被配置成導通且在自參考電壓供應節點106（例如，VSS）至電壓供應節點104（例如，VDD）的正向ESD方向上對ESD電流I1進行放電。在一些實施例中，ESD箝位電路120被配置成在ESD的PS模式（如上所述）之後導通，且在自參考電壓供應節點106（例如，VSS）至電壓供應節點104（例如，VDD）的正向ESD方向上對ESD電流I1進行放電。
在電壓供應節點104上的正ESD突波期間，ESD箝位電路120被配置成導通且在自電壓供應節點104（例如，VDD）至參考電壓供應節點106（例如，VSS）的反向ESD方向上對ESD電流I2進行放電。在一些實施例中，ESD箝位電路120被配置成在ESD的PD模式（如上所述）之後導通，且在自電壓供應節點104（例如，VDD）至參考電壓供應節點106（例如，VSS）的反向ESD方向上對ESD電流I2進行放電。
在一些實施例中，ESD箝位電路120是瞬態箝位（transient clamp）電路。舉例而言，在一些實施例中，ESD箝位電路120被配置成處置瞬態或快速ESD事件，例如ESD事件所引起的電壓及/或電流的快速改變。在瞬態或快速ESD期間，ESD箝位電路120被配置成非常快速地導通，以在ESD事件可能引起對積體電路100A或積體電路100B內的一或多個元件造成損壞之前在電壓供應節點104（例如，供應電壓VDD）與參考電壓供應節點106（例如，VSS）之間提供分流路徑。在一些實施例中，ESD箝位電路120被配置成較其導通時慢地關斷。
在一些實施例中，ESD箝位電路120是靜態箝位電路。在一些實施例中，靜態箝位電路被配置成提供靜態或穩態電壓及電流因應。舉例而言，靜態箝位電路由固定電壓位準導通。
在一些實施例中，ESD箝位電路120包括：大的N型金屬氧化物半導體（N-type Metal Oxide Semiconductor，NMOS）電晶體，被配置成攜帶ESD電流而不進入ESD箝位電路120的雪崩擊穿區。在一些實施例中，ESD箝位電路120是在ESD箝位電路120內部不具有雪崩接面的情況下實施，且亦被稱為「非突返保護方案（non-snapback protection scheme）」。
ESD箝位電路120的其他箝位電路類型、配置及佈置處於本揭露的範圍內。
積體電路100A中的電路的其他配置或數量處於本揭露的範圍內。
在一些實施例中，在參考電壓供應節點106處的ESD事件期間，箝位電路120被導通，使得箝位電路120的通道用於在自參考電壓供應節點106至電壓供應節點104的正向ESD方向上對ESD電流I1或I3進行放電。與利用體二極體來減少正向ESD方向上的ESD事件的其他方式相比，或者與在製造期間使主體被移除的其他方法方式（例如，無主體製程）相比，積體電路100A在佔用更少的面積的同時具有較其他方式佳的ESD能力及效能。
圖1B是根據一些實施例的積體電路100B的示意性方塊圖。
積體電路100B是積體電路100A的變型，且因此省略類似的詳細說明。舉例而言，根據一些實施例，積體電路100B包括ESD箝位電路130，ESD箝位電路130類似於圖1A所示ESD箝位電路120、耦合於IO接墊108與參考電壓供應節點106（例如，VSS）之間。儘管圖1B所示積體電路100B示出積體電路100A的一部分，但應理解，積體電路100B可被修改為包括積體電路100A的特徵中的每一者，且因此為了簡化起見而省略類似的詳細說明。
與圖1A至圖1B、圖2A至圖2B、圖3A至圖3B、圖4A至圖4C、圖5A至圖5C及圖6（如下所示）中的一或多者中的組件相同或類似的組件被賦予相同的參考編號，且因此省略其詳細說明。
積體電路100B包括內部電路102、參考電壓供應節點106、IO接墊108及ESD箝位電路130。
ESD箝位電路130類似於ESD箝位電路120，且因此省略類似的詳細說明。與圖1A所示ESD箝位電路120相比，ESD箝位電路130耦合至內部電路102、IO接墊108及參考電壓供應節點106（例如，VSS）。
在ESD事件期間，ESD箝位電路130被配置成導通且在正向ESD方向（例如，電流I3）或反向ESD方向（例如，電流I4）上對ESD電流（I3或I4）進行放電。正向ESD方向（例如，電流I3）是自參考電壓供應節點106（例如，VSS）至IO接墊108。反向ESD方向（例如，電流I4）是自IO接墊108至參考電壓供應節點106（例如，VSS）。
在參考電壓供應節點106上的正ESD突波期間，ESD箝位電路130被配置成導通且在自參考電壓供應節點106（例如，VSS）至IO接墊108的正向ESD方向上對ESD電流I3進行放電。
在IO接墊108上的正ESD突波期間，ESD箝位電路130被配置成導通且在自IO接墊108至參考電壓供應節點106（例如，VSS）的反向ESD方向上對ESD電流I4進行放電。
ESD箝位電路130的其他箝位電路類型、配置及佈置處於本揭露的範圍內。
積體電路100B中的電路的其他配置或數量處於本揭露的範圍內。
在一些實施例中，在參考電壓供應節點106處的ESD事件期間，箝位電路130被導通，使得箝位電路130的通道用於在自參考電壓供應節點106至IO接墊108的正向ESD方向上對ESD電流I1或I3進行放電。與利用體二極體來減少正向ESD方向上的ESD事件的其他方式相比，或者與在製造期間使主體被移除的其他方式（例如，無主體製程）相比，積體電路100B在佔用更少的面積的同時具有較其他方式佳的ESD能力及效能。
圖2A是根據一些實施例的積體電路200A的電路圖。
積體電路200A是至少ESD箝位電路120或130的實施例，且因此省略類似的詳細說明。
圖2A至圖2B、圖3A至圖3B、圖4A至圖4C及圖5A至圖5C中的節點Nd1對應於圖1A所示電壓供應節點104及圖1B所示IO節點108。圖2A至圖2B、圖3A至圖3B、圖4A至圖4C及圖5A至圖5C所示節點Nd2對應於圖1A至圖1B所示參考電壓供應節點106。
積體電路200A包括ESD偵測電路202、充電電路204及放電電路210。
ESD偵測電路202耦合至充電電路204、放電電路210及節點Nd3。ESD偵測電路202進一步耦合於節點Nd1與節點Nd2之間。ESD偵測電路202被配置成偵測節點Nd1處的ESD事件（例如，反向ESD方向上的ESD電流I2或I4），且因應於ESD事件而對節點Nd3進行充電，藉此導通放電電路210。在一些實施例中，因應於被導通，放電電路210耦合節點Nd1與節點Nd2，藉此在節點Nd1與節點Nd2之間提供ESD路徑。
充電電路204耦合至節點Nd2、節點Nd3、ESD偵測電路202及放電電路210。充電電路204被配置成偵測節點Nd2處的ESD事件（例如，正向ESD方向上的ESD電流I1或I3），且因應於ESD事件而對節點Nd3進行充電，藉此導通放電電路210。在一些實施例中，因應於被導通，放電電路210耦合節點Nd2與節點Nd1，藉此在節點Nd2與節點Nd1之間提供ESD路徑。
放電電路210耦合於節點Nd1與節點Nd2之間。放電電路210進一步耦合至節點Nd3、ESD偵測電路202及充電電路204。放電電路210被配置成在節點Nd1或節點Nd2處的ESD事件期間耦合節點Nd1與節點Nd2，藉此在節點Nd1與節點Nd2之間提供ESD路徑。
ESD偵測電路202包括電阻器R1、電容器C1、N型金屬氧化物半導體（NMOS）電晶體N1及P型金屬氧化物半導體（P-type Metal Oxide Semiconductor，PMOS）電晶體P1。
充電電路204包括二極體D1。
放電電路210包括NMOS電晶體N2。
電阻器R1的第一端、節點Nd1、PMOS電晶體P1的源極及NMOS電晶體N2的汲極中的每一者耦合於一起。電阻器R1的第二端、節點Nd4、電容器C1的第一端、PMOS電晶體P1的閘極及NMOS電晶體N1的閘極中的每一者耦合於一起。
電容器C1的第二端、節點Nd2、NMOS電晶體N1的源極、NMOS電晶體N2的源極及充電電路204的二極體D1的陽極中的每一者耦合於一起。
節點Nd3、NMOS電晶體N1的汲極、PMOS電晶體P1的汲極、二極體D1的陰極及NMOS電晶體N2的閘極中的每一者耦合於一起。
在一些實施例中，電容器C1是電晶體耦合的電容器。舉例而言，在一些實施例中，電容器C1是以下電晶體：所述電晶體使汲極與源極耦合於一起，藉此形成電晶體耦合的電容器。
電阻器R1及電容器C1被配置成電阻器電容器（resistor capacitor，RC）網路。端視RC網路的輸出的位置而定，RC網路被配置成低通濾波器或高通濾波器中的任一者。
NMOS電晶體N1及PMOS電晶體P1被配置成反相器（未標記）。因此，節點Nd4處緩慢上升的電壓將被NMOS電晶體N1及PMOS電晶體P1（例如，反相器）反相，藉此使得節點Nd3快速上升。此外，節點Nd4處快速上升的電壓將被NMOS電晶體N1及PMOS電晶體P1（例如，反相器）反相，藉此使得節點Nd3緩慢上升。在一些實施例中，NMOS電晶體N1及PMOS電晶體P1被配置成因應於輸入訊號（未示出）而產生經反相的輸入訊號（未示出）。
由於節點Nd4處的電壓對應於低通濾波器的輸出電壓（例如，關於節點Nd2的電容器C1兩端的電壓），因此當節點Nd1處發生ESD事件（例如，反向ESD方向上的ESD電流I2或I4）時，節點Nd1處的ESD電流或電壓快速上升，使得節點Nd4的電壓（例如，電容器C1兩端的電壓）緩慢上升（例如，慢於快速）。換言之，電容器C1被配置成低通濾波器，且來自ESD事件的快速改變的電壓或電流被電容器C1濾波。因應於節點Nd4處緩慢上升的電壓，PMOS電晶體P1將導通，藉此將節點Nd3耦合至節點Nd1且使得節點Nd1自節點Nd1處的ESD事件快速上升。因此，ESD偵測電路202將節點Nd1耦合至節點Nd3，且藉此對節點Nd3及放電電路210的NMOS電晶體N2的閘極進行充電。因應於被ESD偵測電路202充電，放電電路210的NMOS電晶體N2被導通且將節點Nd1耦合至節點Nd2。藉由被導通且將節點Nd1耦合至節點Nd2，NMOS電晶體N2的通道在自節點Nd1至節點Nd2的反向ESD方向上對ESD電流I2或I4進行放電。
充電電路204對節點Nd1處的ESD事件具有最小的影響。舉例而言，在一些實施例中，當節點Nd1處發生ESD事件時，二極體D1被反向偏置且因此被關斷。
當節點Nd2處發生ESD事件（例如，ESD電流I1或I3在正向ESD方向上流動）時，節點Nd2處的ESD電流或電壓快速上升，且充電電路204偵測到ESD事件的節點Nd2處的快速上升的電流或電壓，使得充電電路204的二極體D1變得正向偏置。因應於變得正向偏置，二極體D1將節點Nd2耦合至節點Nd3且藉此因應於上升的ESD電壓或電流對節點Nd3及放電電路210的NMOS電晶體N2的閘極進行充電。因應於被充電電路204的二極體D1充電，放電電路210的NMOS電晶體N2被導通且將節點Nd2耦合至節點Nd1。藉由被導通且將節點Nd2耦合至節點Nd1，NMOS電晶體N2的通道在自節點Nd2至節點Nd1的正向ESD方向上對ESD電流I1或I3進行放電。
ESD偵測電路202對節點Nd2處的ESD事件具有最小的影響。舉例而言，在一些實施例中，當節點Nd2處發生ESD事件時，節點Nd2處快速上升的ESD電流或電壓使得節點Nd4的電壓（例如，電容器C1兩端的電壓）亦上升。然而，節點Nd4處的上升電壓將被NMOS電晶體N1及PMOS電晶體P1（例如，反相器）反相，藉此使得節點Nd3不會自ESD偵測電路202上升。換言之，ESD偵測電路202對節點Nd2處的ESD事件具有最小的影響。
藉由在節點Nd2處的ESD事件期間使用充電電路204的二極體D1來觸發或導通NMOS電晶體N2，NMOS電晶體N2的通道用於在自節點Nd2至節點Nd1的正向ESD方向上對ESD電流I1或I3進行放電。與利用體二極體來減少正向ESD方向上的ESD事件的其他方式相比，或者與在製造期間使主體被移除的其他方式（例如，無主體製程）相比，積體電路200A、積體電路300A（圖3A）、積體電路400A（圖4A）或積體電路500A（圖5A）具有較其他方式佳的ESD能力及效能。
至少ESD偵測電路202、充電電路204或放電電路210的其他電路類型、配置及佈置處於本揭露的範圍內。
積體電路200A中的電路的其他配置或數量處於本揭露的範圍內。
圖2B是根據一些實施例的積體電路200B的電路圖。
積體電路200B是至少ESD箝位電路120或130的實施例，且因此省略類似的詳細說明。
積體電路200B是圖2A所示積體電路200A的變型，且因此省略類似的詳細說明。與積體電路200A相比，積體電路200B的充電電路206取代積體電路200A的充電電路204，且因此省略類似的詳細說明。
積體電路200B包括ESD偵測電路202、充電電路206及放電電路210。
充電電路206是圖2A所示充電電路204的變型，且因此省略類似的詳細說明。與充電電路204相比，充電電路206的NMOS電晶體N3取代充電電路204的二極體D1，且因此省略類似的詳細說明。
充電電路206包括NMOS電晶體N3。NMOS電晶體N3是接地的閘極NMOS（grounded gate NMOS，ggNMOS）電晶體。NMOS電晶體N3包括閘極、汲極及源極（未標記）。
NMOS電晶體N3的閘極、NMOS電晶體N3的源極、電容器C1的第二端、節點Nd2、NMOS電晶體N1的源極及NMOS電晶體N2的源極中的每一者耦合於一起。
NMOS電晶體N3的汲極、節點Nd3、NMOS電晶體N1的汲極、PMOS電晶體P1的汲極及NMOS電晶體N2的閘極中的每一者耦合於一起。
當節點Nd2處發生ESD事件（例如，ESD電流I1或I3在正向ESD方向上流動）時，節點Nd2處的ESD電流或電壓快速上升，且充電電路204偵測到ESD事件的節點Nd2處的快速上升的電流或電壓，使得充電電路204的NMOS電晶體N3導通。因應於導通，NMOS電晶體N3將節點Nd2耦合至節點Nd3，且藉此因應於上升的ESD電壓或電流而對節點Nd3及放電電路210的NMOS電晶體N2的閘極進行充電。因應於被充電電路206的NMOS電晶體N3充電，放電電路210的NMOS電晶體N2被導通且將節點Nd2耦合至節點Nd1。藉由被導通且將節點Nd2耦合至節點Nd1，NMOS電晶體N2的通道在自節點Nd2至節點Nd1的正向ESD方向上對ESD電流I1或I3進行放電。
充電電路206對節點Nd1處的ESD事件具有最小的影響。舉例而言，在一些實施例中，當節點Nd1處發生ESD事件時，NMOS電晶體N3被關斷。
ESD偵測電路202對節點Nd2處的ESD事件具有最小的影響。
藉由在節點Nd2處的ESD事件期間使用充電電路206的NMOS電晶體N3來觸發或導通NMOS電晶體N2，NMOS電晶體N2的通道用於在自節點Nd2至節點Nd1的正向ESD方向上對ESD電流I1或I3進行放電。與利用體二極體來減少正向ESD方向上的ESD事件的其他方式相比，或者與在製造期間使主體被移除的其他方式（例如，無主體製程）相比，積體電路200B、積體電路300B（圖3B）、積體電路400B（圖4B）或積體電路500B（圖5B）具有較其他方式佳的ESD能力及效能。
至少ESD偵測電路202、充電電路206或放電電路210的其他電路類型、配置及佈置處於本揭露的範圍內。
積體電路200B中的電路的其他配置或數量處於本揭露的範圍內。
圖3A是根據一些實施例的積體電路300A的電路圖。
積體電路300A是至少ESD箝位電路120或130的實施例，且因此省略類似的詳細說明。
積體電路300A是圖2A所示積體電路200A的變型，且因此省略類似的詳細說明。與積體電路200A相比，積體電路300A的ESD偵測電路302取代積體電路200A的ESD偵測電路202，且因此省略類似的詳細說明。
積體電路300A包括ESD偵測電路302、充電電路204及放電電路210。
ESD偵測電路302是圖2A所示ESD偵測電路202的變型，且因此省略類似的詳細說明。ESD偵測電路302相較於圖2A所示ESD偵測電路202的低通濾波器是高通濾波器。與ESD偵測電路202相比，ESD偵測電路302不包括NMOS電晶體N1及PMOS電晶體P1。
與ESD偵測電路202相比，ESD偵測電路302的電阻器R2取代ESD偵測電路202的電阻器R1，ESD偵測電路302的電容器C2取代ESD偵測電路202的電容器C1，且電阻器R2及電容器C2的位置與電阻器R1及電容器C1的位置顛倒，並且因此省略類似的詳細說明。
ESD偵測電路302包括電阻器R2及電容器C2。
電容器C2的第一端、節點Nd1及NMOS電晶體N2的汲極中的每一者耦合於一起。
電容器C2的第二端、節點Nd3、電阻器R2的第一端、NMOS電晶體N2的閘極及二極體D1的陰極中的每一者耦合於一起。
電阻器R2的第二端、節點Nd2、NMOS電晶體N2的源極及充電電路204的二極體D1的陽極中的每一者耦合於一起。
由於節點Nd3處的電壓對應於高通濾波器的輸出電壓（例如，關於節點Nd2的電阻器R2兩端的電壓），因此當節點Nd1處發生ESD事件（例如，反向ESD方向上的ESD電流I2或I4）時，節點Nd1處的ESD電流或電壓快速上升，使得節點Nd3的電壓（例如，電晶體R2兩端的電壓）快速上升。換言之，電阻器R2被配置成高通濾波器，且來自ESD事件的快速改變的電壓或電流未被濾波或者被電阻器R2通過。因應於節點Nd3處快速上升的電壓，節點Nd3及放電電路210的NMOS電晶體N2的閘極被ESD偵測電路302充電。因應於被ESD偵測電路302充電，放電電路210的NMOS電晶體N2被導通且將節點Nd1耦合至節點Nd2。藉由被導通且將節點Nd1耦合至節點Nd2，NMOS電晶體N2的通道在自節點Nd1至節點Nd2的反向ESD方向上對ESD電流I2或I4進行放電。
充電電路204對節點Nd1處的ESD事件具有最小的影響。舉例而言，在一些實施例中，當節點Nd1處發生ESD事件時，二極體D1被反向偏置且因此被關斷。ESD偵測電路302對節點Nd2處的ESD事件具有最小的影響。
針對對於圖3A的充電電路204的在節點Nd2處發生ESD事件（例如，正向ESD方向上的ESD電流I1或I3）時的說明類似於對於圖2A所示充電電路204的在節點Nd2處發生ESD事件時的說明，且因此為了簡化起見而省略類似的詳細說明。
ESD偵測電路302對節點Nd2處的ESD事件具有最小的影響。
至少ESD偵測電路302、充電電路204或放電電路210的其他電路類型、配置及佈置處於本揭露的範圍內。
積體電路300A中的電路的其他配置或數量處於本揭露的範圍內。
圖3B是根據一些實施例的積體電路300B的電路圖。
積體電路300B是至少ESD箝位電路120或130的實施例，且因此省略類似的詳細說明。
積體電路300B是圖2B所示積體電路200B或圖3A所示積體電路300A的變型，且因此省略類似的詳細說明。與積體電路200B相比，積體電路300B的ESD偵測電路302取代積體電路200B的ESD偵測電路202，且因此省略類似的詳細說明。
積體電路300B包括ESD偵測電路302、充電電路206及放電電路210。
ESD偵測電路302是圖2B所示ESD偵測電路202的變型，且因此省略類似的詳細說明。在圖3A所示積體電路300A中闡述了ESD偵測電路302，且因此省略類似的詳細說明。
ESD偵測電路302包括電阻器R2及電容器C2。在圖3A所示積體電路300A中闡述了電阻器R2及電容器C2，且因此省略類似的詳細說明。
電容器C2的第二端、節點Nd3、電阻器R2的第一端、NMOS電晶體N2的閘極及NMOS電晶體N3的汲極中的每一者耦合於一起。
電阻器R2的第二端、節點Nd2、NMOS電晶體N2的源極、NMOS電晶體N3的閘極及NMOS電晶體N3的源極中的每一者耦合於一起。
針對對於圖3B的ESD偵測電路302的在節點Nd1處發生ESD事件（例如，反向ESD方向上的ESD電流I2或I4）時的說明類似於對於圖3A所示ESD偵測電路302的在節點Nd1處發生ESD事件時的說明，且因此為了簡化起見而省略類似的詳細說明。
充電電路206對節點Nd1處的ESD事件具有最小的影響。舉例而言，在一些實施例中，當節點Nd1處發生ESD事件時，NMOS電晶體N3被關斷。
針對對於圖3B的充電電路206的在節點Nd2處發生ESD事件（例如，正向ESD方向上的ESD電流I1或I3）時的說明類似於對於圖2B所示充電電路206的在節點Nd2處發生ESD事件時的說明，且因此為了簡化起見而省略類似的詳細說明。
ESD偵測電路302對節點Nd2處的ESD事件具有最小的影響。
至少ESD偵測電路302、充電電路206或放電電路210的其他電路類型、配置及佈置處於本揭露的範圍內。
積體電路300B中的電路的其他配置或數量處於本揭露的範圍內。
圖4A是根據一些實施例的積體電路400A的電路圖。
積體電路400A是至少ESD箝位電路120或130的實施例，且因此省略類似的詳細說明。
積體電路400A是圖2A所示積體電路200A或圖3A所示積體電路300A的變型，且因此省略類似的詳細說明。與積體電路200A相比，積體電路400A的ESD偵測電路402取代積體電路200A的ESD偵測電路202。與積體電路300A相比，積體電路400A的ESD偵測電路402取代積體電路300A的ESD偵測電路302，且因此省略類似的詳細說明。
積體電路400A包括ESD偵測電路402、充電電路204及放電電路210。
ESD偵測電路402是圖2A所示ESD偵測電路202或圖3A所示ESD偵測電路302的變型，且因此省略類似的詳細說明。與ESD偵測電路302相比，ESD偵測電路402的一組二極體D2取代ESD偵測電路302的電容器C2，且因此省略類似的詳細說明。
ESD偵測電路402包括電阻器R2及所述一組二極體D2。
所述一組二極體D2包括串聯地耦合於一起的至少二極體D2a、…、D2l或D2m，其中m是與所述一組二極體D2中的二極體的數目對應的整數。在一些實施例中，所述一組二極體D2中的每一二極體具有相同的臨限值電壓。在一些實施例中，所述一組二極體D2中的至少一個二極體與所述一組二極體D2中的另一二極體具有不同的臨限值電壓。
二極體D2a的陽極、節點Nd1及NMOS電晶體N2的汲極中的每一者耦合於一起。
二極體D2a的陰極耦合至二極體D2b（未示出）的陽極。二極體D2l的陽極耦合至前一二極體（例如，D2k（未示出））的陰極。二極體D2l的陰極耦合至二極體D2m的陽極。
二極體D2m的陰極、節點Nd3、電阻器R2的第一端、NMOS電晶體N2的閘極及二極體D1的陰極中的每一者耦合於一起。
當節點Nd1處發生ESD事件（例如，反向ESD方向的ESD電流I2或I4）時，節點Nd1處的ESD電流或電壓快速上升。在一些實施例中，其中所述一組二極體D2中的每一二極體具有實質上相等的臨限值電壓，若ESD電壓大於與所述一組二極體D2中的二極體的數目乘以臨限值電壓對應的整數m，則所述一組二極體D2導通或變得正向偏置。因應於其中所述一組二極體D2導通或變得正向偏置的情形，使得節點Nd3的電壓（例如，電阻器R2兩端的電壓）快速上升。因應於節點Nd3處快速上升的電壓，放電電路210的NMOS電晶體N2的閘極被ESD偵測電路302充電。因應於被ESD偵測電路302充電，放電電路210的NMOS電晶體N2被導通且將節點Nd1耦合至節點Nd2。藉由被導通且將節點Nd1耦合至節點Nd2，NMOS電晶體N2的通道在自節點Nd1至節點Nd2的反向ESD方向上對ESD電流I2或I4進行放電。
所述一組二極體D2中的二極體的其他數目或者所述一組二極體D2的臨限值電壓處於本揭露的範圍內。舉例而言，發生於節點Nd1處的ESD事件是針對具有相等的臨限值電壓的所述一組二極體D2闡述，但應理解，類似的操作適用於具有不同的臨限值電壓的所述一組二極體D2中的二極體，且因此為了簡化起見而省略類似的詳細說明。
充電電路204對節點Nd1處的ESD事件具有最小的影響。舉例而言，在一些實施例中，當節點Nd1處發生ESD事件時，二極體D1被反向偏置且因此被關斷。ESD偵測電路302對節點Nd2處的ESD事件具有最小的影響。
針對對於圖4A的充電電路204的在節點Nd2處發生ESD事件（例如，正向ESD方向上的ESD電流I1或I3）時的說明類似於對於圖2A所示充電電路204的在節點Nd2處發生ESD事件時的說明，且因此為了簡化起見而省略類似的詳細說明。
ESD偵測電路402對節點Nd2處的ESD事件具有最小的影響。
至少ESD偵測電路402、充電電路204或放電電路210的其他電路類型、配置及佈置處於本揭露的範圍內。
積體電路400A中的電路的其他配置或數量處於本揭露的範圍內。
圖4B是根據一些實施例的積體電路400B的電路圖。
積體電路400B是至少ESD箝位電路120或130的實施例，且因此省略類似的詳細說明。
積體電路400B是圖2B所示積體電路200B、圖3B所示積體電路300B、或圖4A所示積體電路400A的變型，且因此省略類似的詳細說明。與積體電路200B相比，積體電路400B的ESD偵測電路402取代積體電路200B的ESD偵測電路202。與積體電路300B相比，積體電路400B的ESD偵測電路402取代積體電路300B的ESD偵測電路302，且因此省略類似的詳細說明。
積體電路400B包括ESD偵測電路402、充電電路206及放電電路210。
ESD偵測電路402是圖2A所示ESD偵測電路202或圖或圖3A所示ESD偵測電路302的變型，且因此省略類似的詳細說明。在圖4A所示積體電路400A中闡述了ESD偵測電路402，且因此省略類似的詳細說明。
ESD偵測電路402包括電阻器R2及所述一組二極體D2。在圖4A所示積體電路400A中闡述了所述一組二極體D2，且因此省略類似的詳細說明。
二極體D2m的陰極、節點Nd3、電阻器R2的第一端、NMOS電晶體N2的閘極及NMOS電晶體N3的汲極中的每一者耦合於一起。
針對對於圖4B的ESD偵測電路402的在節點Nd1處發生ESD事件（例如，反向ESD方向上的ESD電流I2或I4）時的說明類似於對於圖4A所示ESD偵測電路402的在節點Nd1處發生ESD事件時的說明，且因此為了簡化起見而省略類似的詳細說明。
充電電路206對節點Nd1處的ESD事件具有最小的影響。舉例而言，在一些實施例中，當節點Nd1處發生ESD事件時，NMOS電晶體N3被關斷。
針對對於圖4B的充電電路206的在節點Nd2處發生ESD事件（例如，正向ESD方向上的ESD電流I1或I3）時的說明類似於對於圖3B所示充電電路206的在節點Nd2處發生ESD事件時的說明，且因此為了簡化起見而省略類似的詳細說明。
ESD偵測電路402對節點Nd2處的ESD事件具有最小的影響。
至少ESD偵測電路402、充電電路206或放電電路210的其他電路類型、配置及佈置處於本揭露的範圍內。
積體電路400B中的電路的其他配置或數量處於本揭露的範圍內。
圖4C是根據一些實施例的積體電路400C的電路圖。
積體電路400C是至少ESD箝位電路120或130的實施例，且因此省略類似的詳細說明。
積體電路400C是圖2A所示積體電路200A、圖3A所示積體電路300A、圖4A所示積體電路400A、圖4B所示積體電路400B的變型，且因此省略類似的詳細說明。與積體電路400A相比，積體電路400C的充電電路408取代積體電路400A的充電電路204。與積體電路400b相比，積體電路400C的充電電路408取代積體電路400B的充電電路206，且因此省略類似的詳細說明。
積體電路400C包括ESD偵測電路402、充電電路408及放電電路210。
充電電路408是圖2A、圖3A或圖4A所示充電電路204的變型，且因此省略類似的詳細說明。充電電路408是圖2B、圖3B或圖4B所示充電電路206的變型，且因此省略類似的詳細說明。
與充電電路204相比，充電電路408的PMOS電晶體P2取代充電電路204的二極體D1，且因此省略類似的詳細說明。與充電電路206相比，充電電路408的PMOS電晶體P2取代充電電路206的NMOS電晶體N1，且因此省略類似的詳細說明。
充電電路408包括PMOS電晶體P2。PMOS電晶體P2是閘極VDD PMOS電晶體。PMOS電晶體P2包括閘極、汲極及源極（未標記）。
PMOS電晶體P2的閘極、二極體D2a的陽極、節點Nd1及NMOS電晶體N2的汲極中的每一者耦合於一起。
PMOS電晶體P2的汲極、二極體D2m的陰極、節點Nd3、電阻器R2的第一端及NMOS電晶體N2的閘極中的每一者耦合於一起。
PMOS電晶體P2的源極、電阻器R2的第二端、節點Nd2及NMOS電晶體N2的源極中的每一者耦合於一起。
針對對於圖4C的ESD偵測電路402的在節點Nd1處發生ESD事件（例如，反向ESD方向上的ESD電流I2或I4）時的說明類似於對於圖4A所示ESD偵測電路402的在節點Nd1處發生ESD事件時的說明，且因此為了簡化起見而省略類似的詳細說明。
充電電路408對節點Nd1處的ESD事件具有最小的影響。舉例而言，在一些實施例中，當節點Nd1處發生ESD事件時，PMOS電晶體P2被關斷。
當節點Nd2處發生ESD事件（例如，ESD電流I1或I3在正向ESD方向上流動）時，節點Nd2處的ESD電流或電壓快速上升，且充電電路408偵測到ESD事件的節點Nd2處的快速上升的電流或電壓，使得充電電路408的PMOS電晶體P2導通。因應於導通，PMOS電晶體P2將節點Nd2耦合至節點Nd3，且藉此因應於上升的ESD電壓或電流對節點Nd3及放電電路210的NMOS電晶體N2的閘極進行充電。因應於被充電電路408的PMOS電晶體P2充電，放電電路210的NMOS電晶體N2被導通且將節點Nd2耦合至節點Nd1。藉由被導通且將節點Nd2耦合至節點Nd1，NMOS電晶體N2的通道在自節點Nd2至節點Nd1的正向ESD方向上對ESD電流I1或I3進行放電。
ESD偵測電路402對節點Nd2處的ESD事件具有最小的影響。
藉由在節點Nd2處的ESD事件期間使用充電電路408的PMOS電晶體P2來觸發或導通NMOS電晶體N2，NMOS電晶體N2的通道用於在自節點Nd2至節點Nd1的正向ESD方向上對ESD電流I1或I3進行放電。與利用體二極體來減少正向ESD方向上的ESD事件的其他方式相比，或者與在製造期間使主體被移除的其他方式（例如，無主體製程）相比，積體電路400C或積體電路500C（圖5C）具有較其他方式佳的ESD能力及效能。
至少ESD偵測電路402、充電電路408或放電電路210的其他電路類型、配置及佈置處於本揭露的範圍內。
積體電路400C中的電路的其他配置或數量處於本揭露的範圍內。
圖5A是根據一些實施例的積體電路500A的剖視圖。
積體電路500A是至少ESD箝位電路120或130的實施例，且因此省略類似的詳細說明。積體電路500A是積體電路400A的實施例，且因此省略類似的詳細說明。
儘管針對圖4A至圖4C所示ESD偵測電路402的一部分來闡述圖5A至圖5C，但圖5A至圖5C的教示亦適用於具有ESD偵測電路202及302的圖2A至圖2B及圖3A至圖3B中的每一者，且因此為了簡化起見而省略類似的詳細說明。
積體電路500A包括ESD偵測電路502、充電電路504及放電電路510。
ESD偵測電路502是圖4A所示ESD偵測電路402的實施例，充電電路504是圖2A、圖3A及圖4A所示充電電路204的實施例，且放電電路510是圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示放電電路210的實施例，且因此省略類似的詳細說明。
積體電路500A更包括基底520。基底520具有前側582及在第二方向Y上與前側582相對的背側580。在晶圓減薄期間，已移除基底520的主體。在一些實施例中，尚未移除基底520的主體，且具有基底520的主體的積體電路500A至積體電路500C的操作類似於其中基底520的主體已被移除的說明，且為了簡化起見而省略類似的說明。在一些實施例中，當基底520的主體尚未被移除時，積體電路500A至積體電路500C不包括至少導電結構540、導電結構542、導電結構544或訊號分接頭550。在一些實施例中，基底520是超級電源軌（super power rail，SPR）技術或製程的部分。在一些實施例中，基底520是絕緣體上矽（silicon on insulator，SOI）技術或製程。在一些實施例中，由於在晶圓減薄期間已移除基底520的主體，因此與具有主體的方式相比，將減小由放電電路510及基底520形成的固有體二極體。然而，使用充電電路504的二極體D1、充電電路506的NMOS電晶體N3或充電電路508的PMOS電晶體P2在節點Nd2處的ESD事件期間觸發或導通NMOS電晶體210，NMOS電晶體N2的通道區512用於在自節點Nd2至節點Nd1的正向ESD方向上對ESD電流I1或I3進行放電。與利用體二極體來減少正向ESD方向上的ESD事件的其他方式相比，或者與在製造期間使主體被移除的其他方式（例如，無主體製程）相比，積體電路500A至積體電路500C在佔用更少的面積的同時具有較其他方式佳的ESD能力及效能。
在一些實施例中，基底520是p型基底。在一些實施例中，基底520是n型基底。在一些實施例中，基底520包含：元素半導體，包括晶體、多晶或非晶結構的矽或鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP；任何其他合適的材料；或其組合。在一些實施例中，合金半導體基底具有梯度SiGe特徵，在梯度SiGe特徵中，Si與Ge組成自梯度SiGe特徵的一個位置處的一個比率改變至另一位置處的另一比率。在一些實施例中，合金SiGe形成於矽基底之上。在一些實施例中，第一基底520是應變SiGe基底。在一些實施例中，半導體基底具有絕緣體上半導體結構，例如絕緣體上矽（SOI）結構。在一些實施例中，半導體基底包括經摻雜的磊晶（epitaxial，epi）層或掩埋層。在一些實施例中，化合物半導體基底具有多層式結構，或者所述基底包括多層式化合物半導體結構。
積體電路500A更包括位於基底520的背側580與前側582之間的絕緣層521。在一些實施例中，絕緣層521是非導電氧化物材料。在一些實施例中，在晶圓減薄及氧化物再生長之後，絕緣層521形成於基底520的背側580上。在一些實施例中，絕緣層521包含SiO、SiO2 、其組合、或類似材料。
積體電路500A更包括位於基底520上的至少阱522a、阱522b或阱522c。阱522a具有p型摻雜劑雜質且被稱為P型阱。在一些實施例中，阱522a具有n型摻雜劑雜質且被稱為N型阱。
阱522b位於阱522a與阱522c之間。在一些實施例中，阱522b與至少阱522a或阱522c相鄰。在一些實施例中，第一元件與第二元件相鄰對應於第一元件直接鄰近第二元件。在一些實施例中，第一元件與第二元件相鄰對應於第一元件不直接鄰近第二元件。
阱522b具有p型摻雜劑雜質且被稱為P型阱。在一些實施例中，阱522b具有n型摻雜劑雜質且被稱為N型阱。
阱522c具有p型摻雜劑雜質且被稱為P型阱。在一些實施例中，阱522c具有n型摻雜劑雜質且被稱為N型阱。
在一些實施例中，阱522a、522b或522c中的至少兩者是在第一方向X上延伸的連續阱結構。在一些實施例中，阱522a、522b或522c中的至少兩個相鄰阱是不連續阱結構，所述不連續阱結構在第一方向X上延伸，且藉由至少淺溝渠隔離（shallow trench isolation，STI）區570b及570c彼此電性隔離。在一些實施例中，阱522b藉由至少對應的STI 570b或570c與阱522a或522c隔離。
在一些實施例中，積體電路500A更包括一或多個STI區570a、570b、570c、570d或570e。STI區570a與充電電路504的陽極區504a相鄰。STI區570b位於充電電路504與放電電路510之間。STI區570c位於ESD偵測電路502與放電電路510之間。STI區570d位於陽極530c與訊號分接頭550之間。STI區570e與訊號分接頭550相鄰。STI區570b及570c被配置成將ESD偵測電路502、充電電路504及放電電路510彼此隔離。STI區570a及570e被配置成將ESD偵測電路502、充電電路504及放電電路510與積體電路500A至積體電路500C的其他部分（未示出）隔離。在一些實施例中，至少積體電路500A、積體電路500B或積體電路500C中不包括至少STI 570a、570b、570c、570d或570e。在一些實施例中，在至少積體電路500A、積體電路500B或積體電路500C中，至少STI 570b或570c被兩個STI區之間的訊號分接頭區（signal tap region）取代，且對應的訊號分接頭區類似於訊號分接頭550。在一些實施例中，在至少積體電路500A、積體電路500B或積體電路500C中，至少STI 570b或570c被對應的虛設單元取代。在一些實施例中，虛設單元是虛設裝置。在一些實施例中，虛設裝置是無功能電晶體或無功能二極體裝置。
ESD偵測電路502包括陰極530a、閘極結構530b、陽極530c、通道區532及訊號分接頭550。ESD偵測電路502包括：二極體D2’，對應於圖4A至圖4C所示所述一組二極體D2中的二極體。
在一些實施例中，訊號分接頭550對應於阱分接頭。在一些實施例中，阱分接頭是將偵測電路的源極/汲極區530c耦合至電壓供應節點104（例如，供應電壓VDD）的導電性材料。舉例而言，在一些實施例中，訊號分接頭550是位於p型基底上的p型阱中的重摻雜p型區。在一些實施例中，重摻雜n型區藉由阱分接頭耦合至電壓供應節點104（例如，供應電壓VDD），藉此設定n型阱的電位，以防止自相鄰的源極/汲極區洩漏至p型阱/p型基底中。
在一些實施例中，訊號分接頭550對應於基底分接頭。在一些實施例中，基底分接頭是將區508a或區510a耦合至參考電壓供應節點106（例如，參考供應電壓VSS）的導電性材料。舉例而言，在一些實施例中，基底520的訊號分接頭550包括形成於p型基底中的重摻雜p型區。在一些實施例中，重摻雜p型區藉由訊號分接頭550耦合至參考電壓供應節點106（例如，參考供應電壓VSS），藉此設定基底520的電位，以防止來自相鄰源極/汲極區的洩漏。
為了易於例示，未示出位於與圖2A至圖2B、圖3A至圖3B及圖4A至圖4C中的電阻器R1或R2對應的上部金屬化層中的ESD偵測電路502的導電結構。為了易於例示，未示出與圖2A至圖2B、圖3A至圖3B及圖4A至圖4C中的電容器C1或C2對應的ESD偵測電路502的電容器。
閘極結構530b局部地位於阱522c之上，且位於陽極530c與陰極530a之間。陽極530c是在阱522c中植入P型摻雜劑的P型主動區。陰極530a是在阱522c中植入N型摻雜劑的N型主動區。在一些實施例中，至少陽極530c或陰極530a在基底520上方延伸。通道區532位於阱522c中且連接陽極530c與陰極530a。
陽極530c與陰極530a一起形成PN型接面。在一些實施例中，陽極530c對應於二極體D2’的陽極，陰極530a對應於二極體D2’的陰極，且通道區532對應於二極體D2’的通道區。二極體D2’對應於圖4A至圖4C所示所述一組二極體D2中的二極體。
在一些實施例中，閘極結構530b是電性浮置的。
訊號分接頭550位於STI 570d與STI 570e之間。在一些實施例中，訊號分接頭550位於至少積體電路500A、積體電路500B或積體電路500C的其他區中。舉例而言，在一些實施例中，在至少積體電路500A、積體電路500B或積體電路500C中，至少STI 570a、570b或570c被兩個STI區及所述兩個STI區之間的訊號分接頭區（類似於訊號分接頭550）取代，且對應的訊號分接頭區類似於訊號分接頭550。訊號分接頭550耦合至導電結構544。訊號分接頭550及導電結構544中的每一者耦合至節點Nd1，節點Nd1與電壓供應端子（例如，電壓VDD）或IO接墊端子108對應。在一些實施例中，訊號分接頭550是p+型摻雜區。在一些實施例中，訊號分接頭550是n+型摻雜區。
訊號分接頭550藉由導電線592進一步耦合至ESD偵測電路502的二極體D2’的陽極530c。
ESD偵測電路502的其他電路類型、配置及佈置處於本揭露的範圍內。
充電電路504包括陽極區504a、閘極結構504b、陰極區504c及通道區505。充電電路504是圖2A、圖3A及圖4A所示二極體D1。
閘極結構504b局部地位於阱522a之上，且位於陽極區504a與陰極區504c之間。陽極區504a是在阱522a中植入P型摻雜劑的P型主動區。陰極區504c是在阱522a中植入N型摻雜劑的N型主動區。在一些實施例中，至少陽極區504a或陰極區504c在基底520上方延伸。通道區505位於阱522a中且連接陽極區504a與陰極區504c。
陽極區504a與陰極區504c一起形成PN型接面。在一些實施例中，陽極區504a對應於二極體D1的陽極，陰極區504c對應於二極體D1的陰極，且通道區505對應於圖2A、圖3A及圖4A所示二極體D1的通道區。
在一些實施例中，閘極結構504b是電性浮置的，且被配置成在正向ESD方向或反向ESD方向上對放電電路510的閘極結構510b進行充電。
充電電路504的其他電路類型、配置及佈置處於本揭露的範圍內。
放電電路510包括源極區510a、閘極結構510b、汲極區510c及通道區512。放電電路510是圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示NMOS電晶體N2。
閘極結構510b位於阱522b之上。源極區510a是在阱522b中植入N型摻雜劑的N型主動區。汲極區510c是在阱522b中植入N型摻雜劑的N型主動區。在一些實施例中，至少源極區510a或汲極區510c在基底520上方延伸。通道區512位於阱522b中且連接源極區510a與汲極區510c。
閘極結構510b、二極體D2’的陰極530a及二極體D1的陰極區504c中的每一者藉由導電線590耦合於一起，導電線590對應於圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示節點Nd3。
在一些實施例中，汲極區510c耦合至節點Nd1或導電結構544。為了易於例示，汲極區510c與導電結構544未被示出為耦合至彼此。
在一些實施例中，源極區510a耦合至導電結構540及導電結構542。為了易於例示，源極區510a、導電結構540及導電結構542未被示出為耦合至彼此。
在一些實施例中，閘極結構510b對應於NMOS電晶體N2的閘極，源極區510a對應於NMOS電晶體N2的源極，汲極區510c對應於NMOS電晶體N2的汲極，且通道區512對應於圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示NMOS電晶體N2的通道區。
在一些實施例中，圖2A至圖2B所示放電電路510的汲極區510c及源極區510a被稱為氧化物界定（oxide definition，OD）區，氧化物界定區界定圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示NMOS電晶體N2的源極擴散區或汲極擴散區。
在一些實施例中，汲極區510c是延伸的汲極區且具有較源極區510a大的大小。在至少一個實施例中，矽化物層（未示出）覆蓋汲極區510c的一部分而非全部。汲極區510c的此種局部矽化配置會改善放電電路510的NMOS電晶體N2免受ESD事件的影響的自我保護。在至少一個實施例中，汲極區510c被完全矽化。
閘極結構510b佈置於汲極區510c與源極區510a之間。在一些實施例中，至少閘極結構510b、506b或508b是金屬閘極，且包含例如金屬等導電材料。在一些實施例中，至少閘極結構510b、506b或508b包含多晶矽（本文中亦被稱為「POLY（多晶矽）」）。
在一些實施例中，至少通道區505、507、509、512或532包括根據鰭式場效電晶體（FinFET）互補金屬氧化物半導體（CMOS）技術的鰭。在一些實施例中，至少通道區505、507、509、512或532包括奈米片電晶體的奈米片。在一些實施例中，至少通道區505、507、509、512或532包括奈米線電晶體的奈米線。在一些實施例中，根據平面CMOS技術，至少通道區505、507、509、512或532沒有鰭。其他電晶體類型處於本揭露的範圍內。
放電電路510的其他電路類型、配置及佈置處於本揭露的範圍內。
積體電路500A更包括導電結構540、導電結構542及導電結構544。導電結構540、導電結構542及導電結構544形成於積體電路500A至積體電路500C（如下所述）的背側580上。在一些實施例中，至少導電結構540、導電結構542或導電結構544嵌置於基底520中。在一些實施例中，至少導電結構540、導電結構542或導電結構544被配置成在積體電路500A至積體電路500C的一或多個電路元件與積體電路500A至積體電路500C的其他一或多個電路元件或其他封裝結構（未示出）之間提供電性連接。
在一些實施例中，導電結構540、導電結構542及導電結構544中的每一者為對應的通孔。在一些實施例中，由於前側582與背側580藉由至少絕緣層521彼此電性隔離，因此導電結構540、導電結構542、導電結構544及訊號分接頭550中的一或多者用於將訊號自基底520的前側582電性耦合至背側580。在一些實施例中，至少導電結構540與對應的源極/汲極區530c、510a或504a直接耦合。在一些實施例中，至少導電結構540、542或544與源極/汲極區530c、510a或504a中的一或多者直接耦合。
在一些實施例中，積體電路500A藉由至少導電結構540、導電結構542或導電結構544電性連接至基底520的背側580上的一或多個其他封裝結構（未示出）。
在一些實施例中，至少導電結構540、導電結構542或導電結構544與包含至少導電材料（例如，銅或類似材料）的銅柱結構對應。
在一些實施例中，至少導電結構540、導電結構542或導電結構544與包含具有低電阻率的導電材料（例如焊料或焊料合金）的焊料凸塊結構對應。在一些實施例中，焊料合金包括Sn、Pb、Ag、Cu、Ni、Bi、或其組合。至少導電結構540、導電結構542或導電結構544的其他配置、佈置及材料處於本揭露的設想範圍內。
導電結構540耦合至充電電路504的二極體D1的陽極區504a。在一些實施例中，導電結構540對應於圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示節點Nd2。在一些實施例中，導電結構540電性耦合至圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示節點Nd2。
在一些實施例中，導電結構542對應於圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示節點Nd2。在一些實施例中，導電結構542電性耦合至圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示節點Nd2。
在一些實施例中，導電結構540與導電結構542耦合至彼此。為了易於例示，導電結構540與導電結構542未被示出為耦合至彼此。
在一些實施例中，導電結構544對應於圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示節點Nd1。在一些實施例中，導電結構544電性耦合至圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示節點Nd1。
在一些實施例中，至少導電結構540、542、544、590、592或594（圖5B）包含導電材料的一或多層。在一些實施例中，導電材料包括鎢、鈷、釕、銅等、或類似材料、或其組合。
至少導電結構540、542、544、590、592或594（圖5B）的其他配置、佈置及材料處於本揭露的設想範圍內。
積體電路500A中的電路的其他配置或數量處於本揭露的範圍內。
圖5B是根據一些實施例的積體電路500B的剖視圖。
積體電路500B是至少ESD箝位電路120或130的實施例，且因此省略類似的詳細說明。積體電路500B是積體電路400B的實施例，且因此省略類似的詳細說明。
積體電路500B是圖5A所示積體電路500A的變型，且因此省略類似的詳細說明。與積體電路500A相比，積體電路500B的充電電路506取代積體電路500A的充電電路504，且積體電路500B的阱524a取代積體電路500A的阱522a，並且因此省略類似的詳細說明。
阱524a是圖5A所示阱522a的變型，且因此省略類似的詳細說明。與圖5A所示阱522a相比，阱524a具有n型摻雜劑雜質且被稱為N型阱。在一些實施例中，阱524a具有p型摻雜劑雜質且被稱為P型阱。
充電電路506是圖2B、圖3B及圖4B所示充電電路206的實施例，且因此省略類似的詳細說明。充電電路506包括源極區506a、閘極結構506b、汲極區506c及通道區507。充電電路506是圖2B、圖3B及圖4B所示NMOS電晶體N3。充電電路506位於STI區570a與STI區570b之間。
閘極結構506b局部地位於阱524a之上，且位於源極區506a與汲極區506c之間。源極區506a是在阱524a中植入N型摻雜劑的N型主動區。汲極區506c是在阱524a中植入N型摻雜劑的N型主動區。在一些實施例中，至少源極區506a或汲極區506c在基底520上方延伸。通道區507位於阱524a中且連接源極區506a與汲極區506c。
在一些實施例中，閘極結構506b對應於NMOS電晶體N3的閘極，源極區506a對應於NMOS電晶體N3的源極，汲極區506c對應於NMOS電晶體N3的汲極，且通道區507對應於圖2B、圖3B及圖4B所示NMOS電晶體N3的通道區。
閘極結構506b藉由導電線594電性耦合至源極區506a。
汲極區506c、閘極結構510b及二極體D2’的陰極530a中的每一者藉由導電線590耦合於一起，導電線590對應於圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示節點Nd3。
導電結構540耦合至充電電路506的NMOS電晶體N3的源極區506a。在一些實施例中，至少導電結構540與對應的源極/汲極區530c、510a或506a直接耦合。在一些實施例中，至少導電結構540、542或544與源極/汲極區530c、510a或506a中的一或多者直接耦合。
充電電路506的其他電路類型、配置及佈置處於本揭露的範圍內。
積體電路500B中的電路的其他配置或數量處於本揭露的範圍內。
圖5C是根據一些實施例的積體電路500C的剖視圖。
積體電路500C是至少ESD箝位電路120或130的實施例，且因此省略類似的詳細說明。積體電路500C是積體電路400C的實施例，且因此省略類似的詳細說明。
積體電路500C是圖5A所示積體電路500A的變型，且因此省略類似的詳細說明。與積體電路500A相比，積體電路500C的充電電路508取代積體電路500A的充電電路504，且積體電路500C的阱526a取代積體電路500A的阱522a，且因此省略類似的詳細說明。
阱526a是圖5B所示阱524a的變型，且因此省略類似的詳細說明。與圖5B所示阱524a相比，阱526a具有p型摻雜劑雜質且被稱為P型阱。在一些實施例中，阱526a具有n型摻雜劑雜質且被稱為N型阱。
充電電路508是圖4C所示充電電路408的實施例，且因此省略類似的詳細說明。充電電路508包括汲極區508a、閘極結構508b、源極區508c及通道區509。充電電路508是圖4C所示PMOS電晶體P2。充電電路508位於STI區570a與STI區570b之間。
閘極結構508b局部地位於阱526a之上，且位於源極區508c與汲極區508a之間。源極區508c是在阱526a中植入P型摻雜劑的P型主動區。汲極區508a是在阱526a中植入P型摻雜劑的P型主動區。在一些實施例中，至少源極區508c或汲極區508a在基底520上方延伸。通道區509位於阱526a中且連接源極區508c與汲極區508a。
在一些實施例中，閘極結構508b對應於PMOS電晶體P2的閘極，源極區508c對應於PMOS電晶體P2的源極，汲極區508a對應於PMOS電晶體P2的汲極，且通道區509對應於圖4C所示PMOS電晶體P2的通道區。
閘極結構508b耦合至節點Nd1。在一些實施例中，閘極結構508b、導電結構544及汲極區510c中的每一者耦合至彼此。為了易於例示，閘極結構508b、導電結構544及汲極區510c未被示出為耦合至彼此。
源極區508c、閘極結構510b及二極體D2’的陰極530a中的每一者藉由導電線590耦合於一起，導電線590對應於圖2A至圖2B、圖3A至圖3B及圖4A至圖4C所示節點Nd3。
導電結構540耦合至充電電路508的PMOS電晶體P2的汲極區508a。在一些實施例中，至少導電結構540與對應的源極/汲極區530c、510a或508a直接耦合。在一些實施例中，至少導電結構540、542或544與源極/汲極區530c、510a或508a中的一或多者直接耦合。
充電電路508的其他電路類型、配置及佈置處於本揭露的範圍內。
積體電路500C中的電路的其他配置或數量處於本揭露的範圍內。
圖6是根據一些實施例的操作ESD電路的方法600的流程圖。在一些實施例中，方法600的電路包括至少積體電路100A至積體電路100B、積體電路200A至積體電路200B、積體電路300A至積體電路300B、積體電路400A至積體電路400C及積體電路500A至積體電路500C（圖1A至圖1B、圖2A至圖2B、圖3A至圖3B、圖4A至圖4C及圖5A至圖5C）。應理解，可在圖6中繪示的方法600之前、期間及/或之後執行附加的操作，且在本文中僅簡要闡述一些其他製程。應理解，方法600利用積體電路100A至積體電路100B、積體電路200A至積體電路200B、積體電路300A至積體電路300B、積體電路400A至積體電路400C或積體電路500A至積體電路500C中的一或多者的特徵。
在方法600的操作602處，在第一節點上接收第一ESD電壓。在一些實施例中，方法600的第一節點包括節點Nd2。在一些實施例中，第一ESD電壓大於參考電壓供應節點106的參考供應電壓VSS。在一些實施例中，第一ESD電壓對應於第一ESD事件。
在操作604處，充電電路偵測第一節點處的第一ESD事件，藉此使得充電電路導通且對放電電路的第一電晶體的閘極進行充電。
在一些實施例中，方法600的充電電路包括至少充電電路204、206、408、504、506或508。在一些實施例中，方法600的放電電路包括至少放電電路210或510。在一些實施例中，方法600的第一電晶體包括至少NMOS電晶體N2。
在一些實施例中，放電電路耦合於第一節點與第二節點之間。在一些實施例中，充電電路耦合於至少第一節點與第三節點之間。在一些實施例中，方法600的第二節點包括節點Nd1。在一些實施例中，方法600的第三節點包括節點Nd3或節點Nd4。
在操作606處，因應於放電電路的第一電晶體的閘極被充電而導通第一電晶體。
在操作608處，因應於第一電晶體導通而將第一節點耦合至第二節點。
在操作610處，藉由第一電晶體N2的通道在自第一節點至第二節點的第一ESD方向上對第一節點處的第一ESD事件的第一ESD電流進行放電。
在一些實施例中，第一ESD電流對應於正向ESD方向。在一些實施例中，第一ESD電流包括自節點Nd2至節點Nd1的正向ESD方向上的ESD電流I1或I3。在一些實施例中，第一電晶體的通道包括通道區512。
在方法600的操作612處，在第二節點上接收第二ESD電壓。在一些實施例中，第二ESD電壓大於電壓供應節點104的供應電壓VDD或IO接墊108的電壓。在一些實施例中，第二ESD電壓對應於第二ESD事件。
在操作614處，ESD偵測電路偵測第二節點處的第二ESD事件，藉此使得ESD偵測電路對放電電路的第一電晶體的閘極進行充電。在一些實施例中，方法600的ESD偵測電路包括至少ESD偵測電路202、302、402或502。在一些實施例中，ESD偵測電路耦合至至少第一節點、第二節點或第三節點。在一些實施例中，ESD偵測電路進一步耦合至第四節點。在一些實施例中，第四節點包括節點Nd4。
在操作616處，因應於放電電路的第一電晶體的閘極被充電而導通第一電晶體。
在操作618處，因應於第一電晶體導通而將第一節點耦合至第二節點。
在操作620處，藉由第一電晶體的通道在自第二節點至第一節點的第二ESD方向上對第二ESD事件的第二ESD電流進行放電。
在一些實施例中，第二ESD電流對應於反向ESD方向。在一些實施例中，第二ESD電流包括自節點Nd1至節點Nd2的反向ESD方向上的ESD電流I2或I4。在一些實施例中，第二ESD電流與第一ESD電流方向相反。
在一些實施例中，不執行方法600的操作中的一或多者。
圖7是根據一些實施例的製造積體電路的方法700的流程圖。在一些實施例中，方法700可用於製造或製作至少積體電路100A至積體電路100B、積體電路200A至積體電路200B、積體電路300A至積體電路300B、積體電路400A至積體電路400C或積體電路500A至積體電路500C（圖1A至圖1B、圖2A至圖2B、圖3A至圖3B、圖4A至圖4C或圖5A至圖5C）。應理解，可在圖7中繪示的方法700之前、期間及/或之後執行附加的操作，且在本文中可僅簡要闡述一些其他製程。應理解，方法700利用積體電路100A至積體電路100B、積體電路200A至積體電路200B、積體電路300A至積體電路300B、積體電路400A至積體電路400C或積體電路500A至積體電路500C（圖1A至圖1B、圖2A至圖2B、圖3A至圖3B、圖4A至圖4C或圖5A至圖5C）中的一或多者的特徵。
方法700適用於至少積體電路500A、積體電路500B或積體電路500C。方法700是針對積體電路500A、積體電路500B或積體電路500C闡述。然而，方法700亦適用於積體電路100A至積體電路100B、積體電路200A至積體電路200B、積體電路300A至積體電路300B或積體電路400A至積體電路400C。針對積體電路500A、積體電路500B或積體電路500C的方法700的操作的其他次序處於本揭露的範圍內。
在方法700的操作702中，在晶圓的前側上製作第一組二極體。在一些實施例中，方法700的晶圓包括基底520。在一些實施例中，方法700的晶圓的前側包括至少基底520的前側582。在一些實施例中，方法700的第一組二極體包括至少圖5A至圖5C所示二極體D2’或圖4A至圖4C所示所述一組二極體D2。
在一些實施例中，操作702包括在基底520中製作阱522c、在阱522c中製作摻雜區藉此形成第一組二極體的陽極區530c、在阱522c中製作另一摻雜區藉此在阱522c中形成陰極區530a、以及製作閘極結構530b。
在一些實施例中，至少阱522a、522b、522c或524a包含p型摻雜劑。在一些實施例中，p型摻雜劑包括硼、鋁或其他合適的p型摻雜劑。在一些實施例中，至少阱522a、522b、522c或524a包括生長於基底520之上的磊晶層。在一些實施例中，藉由在磊晶製程期間添加摻雜劑來摻雜磊晶層。在一些實施例中，在形成磊晶層之後，藉由離子植入來摻雜磊晶層。在一些實施例中，藉由對基底520進行摻雜來形成至少阱522a、522b、522c或524a。在一些實施例中，藉由離子植入來執行摻雜。在一些實施例中，至少阱522a、522b、522c或524a具有介於自1 × 1012 個原子/立方公分至1 × 1014 個原子/立方公分的摻雜劑濃度。
在一些實施例中，操作702的至少製作陰極區530a或操作704（如下所述）的製作陰極區504c包括在基底中形成陰極特徵。在一些實施例中，形成陰極特徵包括：移除基底的一部分以在阱522c或522a的邊緣處形成凹槽；以及然後藉由填充基底中的凹槽來執行填充製程。在一些實施例中，在移除接墊氧化物層或犧牲氧化物層之後，藉由例如濕式蝕刻蝕刻或乾式蝕刻來蝕刻凹槽。在一些實施例中，執行蝕刻製程以移除主動區的與隔離區（例如STI區570a、570b、570c或570d）相鄰的頂表面部分。在一些實施例中，藉由磊晶或磊晶（epi）製程來執行填充製程。在一些實施例中，使用與蝕刻製程同時進行的生長製程來填充凹槽，其中生長製程的生長速率大於蝕刻製程的蝕刻速率。在一些實施例中，使用生長製程與蝕刻製程的組合來填充凹槽。舉例而言，在凹槽中生長材料的一個層且然後使生長的材料經受蝕刻製程以移除材料的一部分。然後，對經蝕刻的材料執行後續的生長製程，直至凹槽中的材料達到期望的厚度。在一些實施例中，生長製程繼續進行，直至材料的頂表面高於基底的頂表面。在一些實施例中，繼續生長製程，直至材料的頂表面與基底的頂表面共面。在一些實施例中，藉由等向性蝕刻製程或非等向性蝕刻製程移除阱522c或522a的一部分。蝕刻製程選擇性地蝕刻阱522c或522a而不蝕刻閘極結構530b或504b。在一些實施例中，使用反應性離子蝕刻（reactive ion etch，RIE）、濕式蝕刻或其他合適的技術來執行蝕刻製程。在一些實施例中，在凹槽中沈積半導體材料以形成類似於源極/汲極特徵的陰極特徵。在一些實施例中，執行磊晶製程以在凹槽中沈積半導體材料。在一些實施例中，磊晶製程包括選擇性磊晶生長（selective epitaxy growth，SEG）製程、化學氣相沈積（chemical vapor deposition，CVD）製程、分子束磊晶（molecular beam epitaxy，MBE）、其他合適的製程、及/或其組合。磊晶製程使用與基底520的組成物相互作用的氣態前驅物及/或液態前驅物。在一些實施例中，陰極特徵包括磊晶生長矽（epitaxially grown silicon，epi Si）、碳化矽或矽鍺。在一些情況下，與閘極結構530b或504b相關聯的IC裝置的陰極特徵在磊晶製程期間被原位摻雜或未被摻雜。當陰極特徵在磊晶製程期間未被摻雜時，在一些情況下，陰極特徵在後續製程期間被摻雜。藉由離子植入、電漿浸沒離子植入、氣體及/或固體源擴散、其他合適的製程、及/或其組合來達成後續的摻雜製程。在一些實施例中，在形成陰極特徵之後及/或在後續的摻雜製程之後，將陰極特徵進一步暴露於退火製程。
在一些實施例中，操作702、704或706（如下所述）的至少製作閘極區包括至少製作閘極結構504b、506b、508b、510b或530b。在一些實施例中，操作702、704或706（如下所述）的至少製作閘極區包括執行一或多個沈積製程以形成一或多個介電材料層。在一些實施例中，沈積製程包括化學氣相沈積（CVD）、電漿增強型CVD（plasma enhanced CVD，PECVD）、原子層沈積（atomic layer deposition，ALD）、或適於沈積一或多個材料層的其他製程。在一些實施例中，製作閘極區包括執行一或多個沈積製程以形成一或多個導電材料層。在一些實施例中，製作閘極區包括形成閘極電極或虛設閘極電極。在一些實施例中，製作閘極區包括沈積或生長至少一個介電層，例如閘極介電質。在一些實施例中，使用摻雜的或非摻雜的多晶矽（polycrystalline silicon或polysilicon）來形成閘極區。在一些實施例中，閘極區包含金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合適的導電材料、或其組合。
在方法700的操作704中，在晶圓的前側上製作充電電路。在一些實施例中，方法700的充電電路包括至少充電電路504、506或508。在一些實施例中，方法700的充電電路包括至少二極體D1、NMOS電晶體N3或PMOS電晶體P2。
在一些實施例中，方法700的充電電路包括二極體D1。在該些實施例中，操作704包括以下中的一或多者：在基底520中製作阱522a；在阱522a中製作摻雜區藉此形成二極體D2的陽極區504a；在阱522a中製作摻雜區藉此在阱522a中形成陰極區504c；以及製作閘極結構504b。
在一些實施例中，方法700的充電電路包括NMOS電晶體N3。在該些實施例中，操作704包括以下中的一或多者：在基底520中製作阱524a；在阱524a中製作摻雜區藉此形成NMOS電晶體N3的源極區506a；在阱524a中製作摻雜區藉此在NMOS電晶體N3的阱524a中形成汲極區506c；以及製作閘極結構506b。
在一些實施例中，至少源極區506a、汲極區506c、源極區510a、汲極區510c、陰極區530a或陰極區504c包含n型摻雜劑。在一些實施例中，n型摻雜劑包括磷、砷或其他合適的n型摻雜劑。
在一些實施例中，方法700的充電電路包括PMOS電晶體P2。在該些實施例中，操作704包括以下中的一或多者：在基底520中製作阱526a；在阱526a中製作摻雜區藉此形成PMOS電晶體P2的汲極區508a；在阱526a中製作摻雜區藉此在PMOS電晶體P2的阱524a中形成源極區508c；以及製作閘極結構508b。
在一些實施例中，至少汲極區508a、源極區508c、陽極區530c或陽極區504a包含p型摻雜劑。在一些實施例中，p型摻雜劑包括硼、鋁或其他合適的p型摻雜劑。
在一些實施例中，阱526a包含n型摻雜劑。在一些實施例中，n型摻雜劑包括磷、砷或其他合適的n型摻雜劑。在一些實施例中，n型摻雜劑濃度介於自約1 × 1012 個原子/立方公分至約1 × 1014 個原子/立方公分的範圍內。在一些實施例中，藉由離子植入形成至少阱526a。離子植入的功率介於自約1500千電子伏特（electron volt，eV）至約8000千電子伏特的範圍內。在一些實施例中，阱526a是磊晶生長的。在一些實施例中，阱526a包括生長於表面之上的磊晶層。在一些實施例中，藉由在磊晶製程期間添加摻雜劑來摻雜磊晶層。在一些實施例中，在形成磊晶層之後藉由離子植入來摻雜磊晶層，且磊晶層具有上述摻雜劑濃度。
在方法700的操作706中，在晶圓的前側上製作放電電路。在一些實施例中，方法700的放電電路包括至少放電電路210或510。在一些實施例中，方法700的放電電路包括至少NMOS電晶體N2。
在一些實施例中，操作706包括在基底520中製作阱522b、在阱522b中製作源極區510a、在阱522b中製作汲極區510c、以及製作閘極結構510b。
在一些實施例中，操作706的至少製作源極區510a及汲極區510c或者操作704的製作源極區506a及汲極區506c類似於在操作702（如上所述）的基底中形成陰極特徵，且省略類似的詳細說明。
在一些實施例中，操作704的至少製作汲極區508a及源極區508c類似於利用相反摻雜劑類型的操作702（如上所述）的在基底中形成陰極特徵，且省略類似的詳細說明。
在一些實施例中，至少操作702、704或706更包括在晶圓的前側上製作第一訊號分接頭區。在一些實施例中，方法700的第一訊號分接頭區包括至少訊號分接頭550。在一些實施例中，方法700的第一訊號分接頭區包括訊號分接頭區，所述訊號分接頭區類似於訊號分接頭550，但是形成於至少充電電路504、506或508或者放電電路510的晶圓的前側上，並且省略類似的詳細說明。
在一些實施例中，訊號分接頭550包含p型摻雜劑。在一些實施例中，p型摻雜劑包括硼、鋁或其他合適的p型摻雜劑。在一些實施例中，藉由類似於阱522a的形成的製程而形成訊號分接頭550。在一些實施例中，至少訊號分接頭550是重摻雜p型區。
在一些實施例中，訊號分接頭550包含n型摻雜劑。在一些實施例中，n型摻雜劑包括磷、砷或其他合適的n型摻雜劑。在一些實施例中，n型摻雜劑濃度介於自約1 × 1012 個原子/立方公分至約1 × 1014 個原子/立方公分的範圍內。在一些實施例中，藉由離子植入來形成訊號分接頭550。離子植入的功率介於自約1500千電子伏特（eV）至約8000千電子伏特的範圍內。在一些實施例中，至少訊號分接頭550是重摻雜n型區。
在一些實施例中，訊號分接頭550是磊晶生長的。在一些實施例中，訊號分接頭550包括生長於基底520之上的磊晶層。在一些實施例中，藉由在磊晶製程期間添加摻雜劑來摻雜磊晶層。在一些實施例中，在形成磊晶層之後，藉由離子植入來摻雜磊晶層。在一些實施例中，藉由對基底520進行摻雜來形成訊號分接頭550。在一些實施例中，藉由離子植入來執行摻雜。在一些實施例中，訊號分接頭550具有介於自1 × 1012 個原子/立方公分至1 × 1014 個原子/立方公分的範圍內的摻雜劑濃度。
在方法700的操作708中，在晶圓的前側上製作第一組導電結構。在一些實施例中，操作708包括在晶圓的前側上沈積第一組導電結構。在一些實施例中，方法700的第一組導電結構包括至少導電結構590或導電結構592。
在一些實施例中，使用光微影與材料移除製程的組合來形成方法700的第一組導電結構，以在基底之上在絕緣層（未示出）中形成開口。在一些實施例中，光微影製程包括圖案化光阻，例如正型光阻或負型光阻。在一些實施例中，光微影製程包括形成硬罩幕、抗反射結構、或另一種合適的光微影結構。在一些實施例中，材料移除製程包括濕式蝕刻製程、乾式蝕刻製程、RIE製程、雷射鑽孔或另一種合適的蝕刻製程。然後使用導電材料（例如，銅、鋁、鈦、鎳、鎢或其他合適的導電材料）填充開口。在一些實施例中，使用CVD、PVD、濺鍍、ALD或其他合適的形成製程來填充開口。
在方法700的操作710中，對晶圓的背側執行晶圓減薄。在一些實施例中，方法700的晶圓的背側包括至少基底520的背側580。在一些實施例中，操作710包括對半導體晶圓或基底的背側執行的減薄製程。在一些實施例中，減薄製程包括研磨操作及拋光操作（例如化學機械拋光（chemical mechanical polishing，CMP））或其他合適的製程。在一些實施例中，在減薄製程之後，執行濕式蝕刻操作以移除形成於半導體晶圓或基底的背側上的缺陷。
在方法700的操作712中，在晶圓的背側上沈積絕緣層。在一些實施例中，方法700的絕緣層包括絕緣層521。在一些實施例中，絕緣層521包含介電材料，所述介電材料包括氧化物或另一種合適的絕緣材料。在一些實施例中，藉由CVD、旋塗聚合物介電質、原子層沈積（ALD）或其他製程形成絕緣層521。
在方法700的操作714中，自晶圓的背側移除絕緣層的部分。在一些實施例中，方法700的操作714使用光微影與材料移除製程的組合來在基底之上在絕緣層（未示出）中形成開口。在一些實施例中，光微影製程包括圖案化光阻，例如正型光阻或負型光阻。在一些實施例中，光微影製程包括形成硬罩幕、抗反射結構或另一種合適的光微影結構。在一些實施例中，材料移除製程包括濕式蝕刻製程、乾式蝕刻製程、RIE製程、雷射鑽孔或另一種合適的蝕刻製程。
在方法700的操作716中，在絕緣層的至少移除部分中沈積第二組導電結構。在一些實施例中，操作716包括在晶圓的背側上沈積第二組導電結構。在一些實施例中，方法700的第二組導電結構包括至少導電結構540、導電結構542或導電結構544。
在一些實施例中，操作716包括使用導電材料（例如，銅、鋁、鈦、鎳、鎢、或其他合適的導電材料）填充絕緣層中的開口。在一些實施例中，使用CVD、PVD、濺鍍、ALD或其他合適的形成製程來填充開口。
在一些實施例中，不執行方法700的操作中的一或多者。在一些實施例中，重複方法700的操作中的一或多者。在一些實施例中，重複方法700。
對應的圖1A至圖1B、圖2A至圖2B、圖3A至圖3B、圖4A至圖4C及圖5A至圖5C所示至少積體電路100A至積體電路100B、積體電路200A至積體電路200B、積體電路300A至積體電路300B、積體電路400A至積體電路400C及積體電路500A至積體電路500C中的其他二極體類型或二極體的數目、或者電晶體類型或電晶體的其他數目處於本揭露的範圍內。
此外，圖2A至圖5C中所示的各種NMOS電晶體或PMOS電晶體是特定的摻雜劑類型（例如，N型或P型）且是用於例示目的。本揭露的實施例並不限於特定的電晶體類型，且可使用不同電晶體/摻雜劑類型的對應的電晶體來替代圖2A至圖5C中所示的PMOS電晶體或NMOS電晶體中的一或多者。類似地，以上說明中使用的各種訊號的低邏輯值或高邏輯值亦用於例示。當訊號被激活及/或去激活時，本揭露的實施例並不限於特定的邏輯值。對不同的邏輯值進行選擇處於各種實施例的範圍內。對圖2A至圖5C中的PMOS電晶體的不同數目進行選擇處於各種實施例的範圍內。
本說明的一個態樣是有關於箝位電路。所述箝位電路包括：靜電放電（ESD）偵測電路，耦合於第一節點與第二節點之間。所述箝位電路更包括第一類型的第一電晶體。所述第一電晶體具有藉由第三節點耦合至至少所述ESD偵測電路的第一閘極、耦合至所述第一節點的第一汲極、及耦合至所述第二節點的第一源極。所述箝位電路更包括：充電電路，耦合於所述第二節點與所述第三節點之間，且被配置成在所述第二節點處的ESD事件期間對所述第三節點進行充電。
本說明的另一態樣是有關於一種ESD保護電路。所述ESD保護電路包括：第一二極體，耦合於第一節點與IO接墊之間；第二二極體，耦合於所述IO接墊與第二節點之間；內部電路，耦合至所述第一二極體、所述第二二極體及所述IO接墊；以及箝位電路，位於所述第一節點與所述第二節點之間。在一些實施例中，所述箝位電路包括：ESD偵測電路，耦合於所述第一節點與所述第二節點之間；放電電路，耦合於所述第一節點與所述第二節點之間，且藉由第三節點耦合至所述ESD偵測電路；以及充電電路，耦合於所述第二節點與所述第三節點之間，且被配置成在所述第二節點處的ESD事件期間對所述第三節點進行充電。
本說明的又一態樣是有關於一種操作ESD電路的方法。所述方法包括在第一節點上接收第一ESD電壓，所述第一ESD電壓大於參考電壓源的參考供應電壓，所述第一ESD電壓對應於第一ESD事件。所述方法更包括由充電電路偵測所述第一節點處的所述第一ESD事件，藉此使得所述充電電路導通且對放電電路的第一電晶體的閘極進行充電，所述放電電路耦合於所述第一節點與第二節點之間，且所述充電電路耦合於至少所述第一節點與第三節點之間。所述方法更包括藉由所述第一電晶體的通道在自所述第一節點至所述第二節點的第一ESD方向上對所述第一ESD事件的第一ESD電流進行放電。
已闡述了許多實施例。然而，應理解，在不背離本揭露的精神及範圍的條件下，可進行各種修改。舉例而言，被示出為特定摻雜劑類型的各種電晶體（例如，N型金屬氧化物半導體或P型金屬氧化物半導體（NMOS或PMOS））是為了例示的目的。本揭露的實施例並不限於特定類型。為特定電晶體選擇不同的摻雜劑類型處於各種實施例的範圍內。以上說明中使用的各種訊號的低邏輯值或高邏輯值亦是為了例示。各種實施例並不限於當訊號被激活及/或去激活時的特定的邏輯值。對不同的邏輯值進行選擇處於各種實施例的範圍內。在各種實施例中，電晶體用作開關。取代電晶體使用的開關電路處於各種實施例的範圍內。在各種實施例中，電晶體的源極可被配置成汲極，且汲極可被配置成源極。如此一來，可互換地使用源極與汲極。各種訊號由對應的電路產生，但是為了簡潔起見，未示出所述電路。
為了例示，各種圖示出使用分立電容器的電容電路。可使用等效電路系統。舉例而言，可使用電容裝置、電路系統或網路（例如，電容器、電容元件、裝置、電路系統或類似裝置的組合）來取代分立電容器。以上例示包括示例性步驟，但所述步驟不一定按示出次序執行。根據所揭露的實施例的精神及範圍，可適當地添加、替換、改變次序、及/或取消步驟。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、替代及變更。
100A、100B、200A、200B、300A、300B、400A、400B、400C、500A、500B、500C:積體電路 102:內部電路 104:電壓供應節點 106:參考電壓供應節點 108:輸入/輸出（IO）接墊 110、112、D1、D2’、D2a、D2l、D2m:二極體 120、130:ESD箝位電路/箝位電路 202、302、402、502:ESD偵測電路 204、206、408、504、506、508:充電電路 210、510:放電電路 504a:陽極區 / 源極/汲極區 504b、506b、508b、510b、530b:閘極結構 504c:陰極區 505、507、509、512、532:通道區 506a:源極區 / 源極/汲極區 506c、510c:汲極區 508a:汲極區 / 源極/汲極區 / 區 508c:源極區 510a:源極區 / 區 / 源極/汲極區 520:基底 521:絕緣層 522a、522b、522c、524a、526a:阱 530a:陰極/陰極區 530c:陽極 / 陽極區 / 源極/汲極區 540、542、544:導電結構 550:訊號分接頭 570a、570b、570c、570d、570e:淺溝渠隔離（STI）區 580:背側 582:前側 590、592、594:導電線/導電結構 600、700:方法 602、604、606、608、610、612、614、616、618、620、702、704、706、708、710、712、714、716:操作 C1、C2:電容器 I1、I2、I3、I4:ESD電流/電流 N1、N2、N3:N型金屬氧化物半導體（NMOS）電晶體 Nd1、Nd2、Nd3、Nd4:節點 P1、P2:P型金屬氧化物半導體（PMOS）電晶體 R1、R2:電阻器 VDD:供應電壓 VSS:參考電壓/參考供應電壓 X:第一方向 Y:第二方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A是根據一些實施例的積體電路的示意性方塊圖。 圖1B是根據一些實施例的積體電路的示意性方塊圖。 圖2A是根據一些實施例的積體電路的電路圖。 圖2B是根據一些實施例的積體電路的電路圖。 圖3A是根據一些實施例的積體電路的電路圖。 圖3B是根據一些實施例的積體電路的電路圖。 圖4A是根據一些實施例的積體電路的電路圖。 圖4B是根據一些實施例的積體電路的電路圖。 圖4C是根據一些實施例的積體電路的電路圖。 圖5A是根據一些實施例的積體電路的剖視圖。 圖5B是根據一些實施例的積體電路的剖視圖。 圖5C是根據一些實施例的積體電路的剖視圖。 圖6是根據一些實施例的操作ESD電路的方法的流程圖。 圖7是根據一些實施例的製造積體電路的方法的流程圖。
200A:積體電路
202:ESD偵測電路
204:充電電路
210:放電電路
C1:電容器
D1:二極體
I1、I2、I3、I4:ESD電流/電流
N1、N2:N型金屬氧化物半導體(NMOS)電晶體
Nd1、Nd2、Nd3、Nd4:節點
P1:P型金屬氧化物半導體(PMOS)電晶體
R1:電阻器

Claims (20)

  1. 一種箝位電路，包括： 靜電放電偵測電路，耦合於第一節點與第二節點之間； 第一類型的第一電晶體，所述第一電晶體具有藉由第三節點耦合至至少所述靜電放電偵測電路的第一閘極、耦合至所述第一節點的第一汲極、及耦合至所述第二節點的第一源極；以及 充電電路，耦合於所述第二節點與所述第三節點之間，且被配置成在所述第二節點處的靜電放電事件期間對所述第三節點進行充電。
  2. 如請求項1所述的箝位電路，其中所述充電電路包括： 二極體，耦合於所述第二節點與所述第三節點之間，所述二極體具有耦合至所述第二節點及所述靜電放電偵測電路的陽極、以及耦合至所述第三節點及所述第一閘極的陰極。
  3. 如請求項1所述的箝位電路，其中所述充電電路包括： 所述第一類型的第二電晶體，且所述第二電晶體具有第二閘極、第二汲極及第二源極，所述第二汲極耦合至所述第三節點、所述第一閘極及所述靜電放電偵測電路，且所述第二節點、所述第二閘極、所述第一源極及所述第二源極中的每一者耦合於一起。
  4. 如請求項1所述的箝位電路，其中所述充電電路包括： 與所述第一類型不同的第二類型的第二電晶體，所述第二電晶體具有第二閘極、第二汲極及第二源極，所述第二源極耦合至所述第三節點、所述第一閘極及所述靜電放電偵測電路，所述第二閘極耦合至所述第一節點、所述第一汲極及所述靜電放電偵測電路，且所述第二節點、所述第一源極及所述第二汲極中的每一者耦合於一起。
  5. 如請求項4所述的箝位電路，其中所述靜電放電偵測電路包括： 一組二極體，串聯地耦合至彼此且耦合於所述第一節點與所述第三節點之間；以及 電阻器，耦合於所述第三節點與所述第二節點之間。
  6. 如請求項1所述的箝位電路，其中所述靜電放電偵測電路包括： 電容器，耦合於所述第一節點與所述第三節點之間；以及 電阻器，耦合於所述第三節點與所述第二節點之間。
  7. 如請求項1所述的箝位電路，其中所述靜電放電偵測電路包括： 電阻器，耦合於所述第一節點與第四節點之間； 電容器，耦合於所述第四節點與所述第二節點之間；以及 反相器，耦合至所述第一節點、所述第二節點、所述第三節點、所述第四節點、所述第一閘極及所述充電電路。
  8. 如請求項1所述的箝位電路，其中 至少所述第一電晶體位於半導體晶圓中，所述半導體晶圓不包括主體，且 所述第一電晶體的通道被配置成在所述第二節點處的所述靜電放電事件期間將靜電放電電流自所述第二節點放電至所述第一節點。
  9. 如請求項1所述的箝位電路，其中 至少所述第一電晶體位於半導體晶圓中，所述半導體晶圓包括主體，且 所述第一電晶體的通道被配置成在所述第二節點處的所述靜電放電事件期間將靜電放電電流自所述第二節點放電至所述第一節點。
  10. 一種靜電放電保護電路，包括： 第一二極體，耦合於第一節點與輸入輸出接墊之間； 第二二極體，耦合於所述輸入輸出接墊與第二節點之間； 內部電路，耦合至所述第一二極體、所述第二二極體及所述輸入輸出接墊；以及 箝位電路，位於所述第一節點與所述第二節點之間，所述箝位電路包括： 靜電放電偵測電路，耦合於所述第一節點與所述第二節點之間； 放電電路，耦合於所述第一節點與所述第二節點之間，且藉由第三節點耦合至所述靜電放電偵測電路；以及 充電電路，耦合於所述第二節點與所述第三節點之間，且被配置成在所述第二節點處的靜電放電事件期間對所述第三節點進行充電。
  11. 如請求項10所述的靜電放電保護電路，其中所述放電電路包括： 第一類型的第一電晶體，所述第一電晶體具有第一閘極、第一汲極及第一源極，所述第一閘極藉由所述第三節點耦合至至少所述靜電放電保護電路，所述第一汲極耦合至所述第一節點，且所述第一源極耦合至所述第二節點。
  12. 如請求項11所述的靜電放電保護電路，其中所述靜電放電偵測電路包括： 一組二極體，串聯地耦合至彼此且耦合於所述第一節點與所述第三節點之間；以及 電阻器，耦合於所述第三節點與所述第二節點之間。
  13. 如請求項12所述的靜電放電保護電路，其中所述充電電路包括： 與所述第一類型不同的第二類型的第二電晶體，所述第二電晶體具有第二閘極、第二汲極及第二源極，所述第二源極藉由所述第三節點耦合至所述第一閘極、所述電阻器及所述一組二極體，所述第二閘極藉由所述第一節點耦合至所述第一汲極及所述一組二極體，且所述第二汲極藉由所述第二節點耦合至所述第一源極及所述電阻器。
  14. 如請求項12所述的靜電放電保護電路，其中所述充電電路包括： 所述第一類型的第二電晶體，且所述第二電晶體具有第二閘極、第二汲極及第二源極，所述第二汲極藉由所述第三節點耦合至所述第一閘極、所述電阻器及所述一組二極體，且所述第二節點、所述電阻器、所述第二閘極、所述第一源極及所述第二源極中的每一者耦合於一起。
  15. 如請求項12所述的靜電放電保護電路，其中所述充電電路包括： 二極體，具有陽極及陰極，所述陰極藉由所述第三節點耦合至所述第一閘極、所述電阻器及所述一組二極體，且所述陽極藉由所述第二節點耦合至所述第一源極及所述電阻器。
  16. 如請求項10所述的靜電放電保護電路，其中所述靜電放電偵測電路包括： 電阻器，耦合於所述第一節點與第四節點之間； 電容器，耦合於所述第四節點與所述第二節點之間；以及 反相器，藉由所述第四節點耦合至所述電阻器及電容器，藉由至少所述第三節點耦合至所述放電電路及所述充電電路，且耦合於所述第一節點與所述第二節點之間。
  17. 如請求項10所述的靜電放電保護電路，其中所述靜電放電偵測電路包括： 電容器，耦合於所述第一節點與所述第三節點之間；以及 電阻器，耦合於所述第三節點與所述第二節點之間。
  18. 一種操作靜電放電電路的方法，所述方法包括： 在第一節點上接收第一靜電放電電壓，所述第一靜電放電電壓大於參考電壓源的參考供應電壓，所述第一靜電放電電壓對應於第一靜電放電事件； 由充電電路偵測所述第一節點處的所述第一靜電放電事件，藉此使得所述充電電路導通且對放電電路的第一電晶體的閘極進行充電，所述放電電路耦合於所述第一節點與第二節點之間，且所述充電電路耦合於至少所述第一節點與第三節點之間；以及 藉由所述第一電晶體的通道在自所述第一節點至所述第二節點的第一靜電放電方向上對所述第一靜電放電事件的第一靜電放電電流進行放電。
  19. 如請求項18所述的方法，更包括： 因應於所述放電電路的所述第一電晶體的所述閘極被充電而導通所述第一電晶體；以及 因應於所述第一電晶體被導通而耦合所述第一節點與所述第二節點。
  20. 如請求項18所述的方法，更包括： 在所述第二節點上接收第二靜電放電電壓，所述第二靜電放電電壓大於電壓源或輸入輸出接墊的電壓，所述第二靜電放電電壓對應於第二靜電放電事件； 由靜電放電偵測電路偵測所述第二節點處的所述第二靜電放電事件，藉此使得所述靜電放電偵測電路對所述放電電路的所述第一電晶體的所述閘極進行充電；以及 藉由所述第一電晶體的所述通道在自所述第二節點至所述第一節點的第二靜電放電方向上對所述第二靜電放電事件的第二靜電放電電流進行放電。
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