CN117913086A - 集成电路器件及其制造方法 - Google Patents

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CN117913086A CN202311112907.2A CN202311112907A CN117913086A CN 117913086 A CN117913086 A CN 117913086A CN 202311112907 A CN202311112907 A CN 202311112907A CN 117913086 A CN117913086 A CN 117913086A
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洪道一
李介文
陈国基
林文杰
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Abstract

本申请的实施例提供了集成电路器件及其制造方法。集成电路(IC)器件，包括天线效应保护器件和待保护器件。天线效应保护器件的第一源极/漏极电耦合到被配置为承载参考电压的第一导体。天线效应保护器件的第二源极/漏极通过第二导体电耦合到待保护器件的栅极。天线效应保护器件是无块体器件。

Description

集成电路器件及其制造方法
技术领域
本申请的实施例涉及集成电路器件及其制造方法。
背景技术
集成电路(IC)器件小型化的最近趋势已产生更小的半导体器件，更小的半导体器件消耗更少的功率，但以更高的速度提供更多的功能。小型化工艺还增加了半导体器件对由于各种因素(例如较薄的栅极电介质厚度、较低的介电质击穿电压等)造成的损坏的易感性。天线效应是IC器件中电路损坏的原因之一，也是半导体先进技术中的一个考虑因素。
发明内容
根据本申请的实施例的一个方面，提供了一种集成电路器件，包括：天线效应保护器件；以及待保护器件，其中天线效应保护器件的第一源极/漏极电耦合到被配置为承载参考电压的第一导体，天线效应保护器件的第二源极/漏极通过第二导体电耦合到待保护器件的栅极，并且天线效应保护器件是无块体器件。
根据本申请的实施例的另一个方面，提供了一种集成电路器件，包括：第一电源域；第二电源域；第一天线效应保护器件，位于第一电源域中；以及第二天线效应保护器件，位于第二电源域中，其中，第二天线效应保护器件的栅极电耦合到第一天线效应保护器件的源极/漏极。
根据本申请的实施例的又一个方面，提供了一种制造集成电路器件的方法，方法包括：在衬底上方形成第一晶体管和第二晶体管；以及在第一晶体管和第二晶体管上方沉积并图案化重分布结构，以电耦合第一晶体管的第一源极/漏极到第一晶体管的栅极，以及第一晶体管的第二源极/漏极到第二晶体管的栅极，其中在形成中，第一晶体管和第二晶体管形成在衬底的绝缘层的前侧上方，或者方法还包括去除衬底的至少部分，然后形成绝缘层，其中第一晶体管和第二晶体管布置在绝缘层的前侧上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的IC器件的示意性电路图。
图2A-图2E是根据一些实施例的各种IC器件的示意性截面图。
图3A-图3E是根据一些实施例的各种IC器件的示意性截面图。
图4是根据一些实施例的IC器件的示意性电路图。
图5A-图5H是根据一些实施例的在制造工艺的各个阶段的一个或多个IC器件的示意性截面图。
图6是根据一些实施例的制造IC器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件、材料、值、步骤和布置等的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。可以考虑其他组件、材料、值、步骤和布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。源极/漏极可指源极或漏极，单独或共同取决于上下文。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在IC器件的制造过程中，在衬底上形成晶体管。每个晶体管包括栅电极以及栅电极和衬底之间的栅极电介质。栅极电介质是氧化物或另一种栅极电介质材料。在晶体管形成之后的制造操作中，沉积并图案化各种介电层和金属层，以获得电耦合到晶体管的栅极的导电通孔和/或图案。沉积操作和/或图案化操作通常包括等离子体操作，例如等离子体蚀刻操作、等离子体沉积操作等。在等离子体操作中，有可能在耦合到栅电极的导体(例如，互连件)上累积足够量的电荷，并导致下面的栅极电介质击穿和对相应晶体管的损坏。这个问题被称为“等离子体诱导的栅极氧化物损伤”(PID)或“天线效应”，这可能会在半导体制造期间引起良率和/或可靠性问题。IC器件中包括天线效应保护电路和/或器件，以保护其他晶体管和/或电路不因天线效应而损坏。
在一些实施例中，天线效应保护器件包括电耦合到第一导体的第一源极/漏极，以及通过第二导体电耦合到待保护免受天线效应影响的器件的栅极的第二源极/漏极。在一些实施例中，待保护免受天线效应影响的器件是功能器件或另一天线效应保护器件。在至少一个实施例中，天线效应保护器件是无块体器件。无块体器件的一个示例是在绝缘层上形成或制造的半导体器件。无块体器件的另一个示例是在半导体衬底的块体上形成或制造的半导体器件，然后在进一步处理期间去除半导体衬底的块体并用绝缘层代替块体。其他无块体器件配置和/或制造工艺在各种实施例的范围内。
在一些实施例中，天线效应保护器件被配置为将第二导体的电荷放电至第一导体，第二导体将天线效应保护器件的第二源极/漏极与待保护器件的栅极电耦合。结果，保护待保护器件的栅极电介质免受与第二导体上的电荷相关联的潜在损坏。在至少一个实施例中，作为无块体器件的天线效应保护器件被配置为通过天线效应保护器件中的泄露电流或沟道电流来对电荷进行放电。这与其他方法不同，其他方法依赖于器件中的本征体二极管(例如天线二极管)来提供针对天线效应的保护。本征体二极管不存在于无块体器件中，因此，在具有无块体制造工艺的半导体先进技术中，其他方法可能不可用。相反，一个或多个实施例提供了天线效应保护器件和电路，其被配置为在无块体制造工艺中提供天线效应保护。在至少一个实施例中，IC器件的一个电源域中的天线效应保护器件或电路被配置为向IC器件的另一电源域中一个或多个器件提供天线效应保护。
图1是根据一些实施例的IC器件100的示意性电路图。
IC器件100包括至少一个天线效应保护器件和至少一个要由天线效应保护器件保护以免受天线效应影响的器件。在图1的示例配置中，IC器件100包括一对天线效应保护器件MP、MN和多个通常被称为待保护器件120的待保护器件。所描述的IC器件100中的天线效应保护器件和待保护器件的数量是示例。IC器件100中的任何其他数量的天线效应保护器件和/或待保护器件都在各种实施例的范围内。例如，在一个或多个实施例中，天线效应保护器件MP、MN中的一个足以为多个待保护器件120提供天线效应保护(在本文中也称为“天线功能”或“天线用途”)，并且省略天线效应保护器件MP、MN中的另一个。
待保护器件120包括一个或多个功能电路的器件121-126。为了简单起见，器件121-126在本文中被称为功能器件。功能电路被配置为执行IC器件100的预期功能，例如，数据处理、数据存储、输入/输出(I/O)等。功能电路中包括的一个或多个电路、逻辑或单元的示例包括但不限于AND(与)、OR(或)、NAND(与非)、NOR(或非)、XOR(异或)、INV(反相)、OR-AND-Invert(OAI，或-与-反相)、MUX(多路复用器)、触发器、BUFF(缓存)、锁存器、延迟、时钟、诸如静态随机存取存储器(SRAM)的存储器、去耦合电容器、模拟放大器、逻辑驱动器、数字驱动器等。在一些实施例中，功能电路中包括的电路、逻辑件或单元包括在IC器件100的制造期间受到保护而不受天线效应影响的功能晶体管或核心晶体管。功能电路以及本文所述的其他电路中的晶体管的示例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、P沟道金属氧化物半导体、N沟道金属氧化物半导体、双极结晶体管、高压晶体管、高频晶体管、P沟道和/或N沟道场效应晶体管(PFET/NFET)、鳍式场效应晶体管(FinFET)、具有凸起源极/漏极的平面MOS晶体管、纳米片FET、纳米线FET等。在图1的示例配置中，功能器件123、124中的每个被电耦合为去耦合电容器，而功能器件125、126一起配置成反相器或驱动器。功能器件121、122是被配置用于其他目的或功能的功能器件的示例。在一些实施例中，待保护器件120包括一个或多个另外的天线效应保护器件，如本文所述。
待保护器件120的栅极G电耦合到导体130。导体130电耦合到天线效应保护器件MP、MN。在IC器件100的制造/制作期间，正电荷或负电荷可能累积在导体130上。如本文所述，在一些实施例中，天线效应保护器件MP、MN被配置为从导体130以及从电耦合到导体130的栅极G释放累积的电荷。因此，在一个或多个实施例中，待保护器件120的栅极G不会经受过量的累积电荷的影响，并且保护待保护器件120的下层栅极电介质不因过量累积的电荷而损坏(例如，击穿)。
天线效应保护器件MP、MN一起构成天线效应保护电路。如本文所述，在一个或多个实施例中，天线效应保护电路包括天线效应保护器件MP、MN中的任一个，而省略天线效应保护器件MP、MN中的另一个。
天线效应保护器件MP是P型晶体管，例如PMOS晶体管。由PMOS晶体管配置成的天线效应保护器件有时被称为天线PMOS。天线效应保护器件或天线PMOS MP包括栅极GP、第一源极/漏极SP和第二源极/漏极DP。在一个示例中，第一源极/漏极SP是天线PMOS MP的源极，而第二源极/漏极DP是天线PMOS MP的漏极。天线PMOS MP的第一源极/漏极SP电耦合到导体131，天线PMOS MP的第二源/漏极DP电耦合到导体130。导体131被配置为承载第一参考电压。在图1的示例配置中，第一参考电压是正电源供应电压VDD，并且导体131是VDD电源轨。第一参考电压的其他电压值在各种实施例的范围内。
天线PMOS MP的栅极GP的电连接或控制处于有时被称为“无关”状态的状态。在一些实施例中，“无关”状态包括到栅极GP的任何电连接或对栅极GP的任何控制，这不会导致天线PMOS MP干扰待保护器件120和/或包括待保护器件120的功能电路的预期操作或功能。在图1中的示例配置中，栅极GP耦合到导体131。结果，天线PMOS MP在关断状态下电耦合，并且在制造工艺之后的正常操作期间不影响IC器件100的功能。具有电耦合到导体131(作为VDD电源轨)的栅极GP的天线PMOS MP有时被称为栅极VDD PMOS(GDPMOS)。在至少一个实施例中，栅极GP是浮置的。在一个或多个实施例中，栅极GP电耦合到另一天线效应保护器件的源极/漏极，以通过另一天线效应保护器件保护其免受天线效应的影响，例如，如关于图4所描述的。
天线PMOS MP是无块体器件。在无块体器件中，不存在本征体二极管。天线PMOS MP被配置为通过泄露电流或沟道电流对导体130上的电荷进行放电。
在一些实施例中，响应于施加在天线PMOS MP的第一源极/漏极SP与第二源极/漏极DP之间的反向偏压，即，响应于导体130上的电势低于导体131上的电势，天线PMOS MP被配置为通过天线PMOS的泄露电流将导体130上的负电荷释放到导体131。在至少一个实施例中，天线PMOS MP的泄露电流为IBoff。因此，会减轻或避免由于累积的负电荷而对待保护器件120的栅极G产生的应力。
在一些实施例中，响应于施加在天线PMOS MP的第一源极/漏极SP与第二源极/漏极DP之间的正向偏压，即，响应于导体130上的电势高于导体131上的电势，天线PMOS MP被配置为通过天线PMOS MP的沟道电流将导体130上的正电荷释放到导体131。因此，可以减轻或避免由于累积的正电荷而对待保护器件120的栅极G产生的应力。正电荷和负电荷中的一个是第一极性的电荷的示例，正电荷和负电荷中的另一个是与第一极性相反的第二极性电荷的示例。
天线效应保护器件MN是N型晶体管，例如，NMOS晶体管。由NMOS晶体管配置的天线效应保护器件有时被称为天线NMOS。天线效应保护器件或天线NMOSMN包括栅极GN、第一源极/漏极SN和第二源极/漏极DN。在一个示例中，第一源极/漏极SN是天线NMOS MN的源极，而第二源极/漏极DN是天线NMOSMN的漏极。天线NMOS MN的第一源极/漏极SN電电耦合至导体132，且天线NMOS MN的第二源极/漏极DN电耦合至导体130。导体132被配置为承载第二参考电压。在图1的示例配置中，第二参考电压是接地电压VSS，并且导体132是VSS电源轨。第二参考电压的其他电压值在各种实施例的范围内。
天线NMOS MN的栅极GN的电连接或控制处于“无关”状态。在一些实施例中，“无关”状态包括到栅极GN的任何电连接或对栅极GN的控制，其不会导致天线NMOS MN干扰待保护器件120和/或包括待保护器件的功能电路120的预期操作或功能。在图1中的示例配置中，栅极GN耦合到导体132。结果，天线NMOS MN在关断状态下电耦合，并且在制造工艺之后的正常操作期间不影响IC器件100的功能。具有电耦合到导体132(作为VSS电源轨)的栅极GN的天线NMOS MN有时被称为接地栅极NMOS(GGNMOS)。在至少一个实施例中，栅极GN是浮置的。在一个或多个实施例中，栅极GN电耦合到另一天线效应保护器件的源极/漏极，以通过另一天线效应保护器件保护其免受天线效应的影响，例如，如关于图4所描述的。
天线NMOS MN是无块体器件，并且被配置为通过泄露电流或沟道电流对导体130上释的电荷进行放电。
在一些实施例中，响应于施加在天线NMOS MN的第一源极/漏极SN与第二源极/漏极DN之间的反向偏压，即，响应于导体130上的电势高于导体132上的电势，天线NMOS MN被配置为通过天线NMOS MN的泄露电流将导体130上的正电荷释放到导体132。在至少一个实施例中，天线NMOS的泄露电流为IBoff。因此，会减轻或避免由于累积的正电荷而对待保护器件120的栅极G产生的应力。
在一些实施例中，响应于施加在天线NMOS MN的第一源极/漏极SN与第二源极/漏极DN之间的正向偏压，即，响应于导体130上的电势低于导体132上的电势，天线NMOS MN被配置为通过天线NMOS MN的沟道电流将导体130上的负电荷释放到导体132。结果，会减轻或避免由于累积的负电荷而对待保护器件120的栅极G产生的应力。
在一些实施例中，所描述的通过天线PMOS MP和天线NMOS MN中的一个或多个的正电荷或负电荷的放电发生在IC器件100的制造工艺期间，并且保护待保护器件120的栅极电介质不因天线效应而损坏。因为天线PMOS MP和天线NMOS MN中的每个被配置为从导体130和待保护器件120的栅极G二者释放正电荷和负电荷，所以在一个或多个实施例中可以省略天线PMOS MP和天线NMOS-MN中的一个。
图2A是根据一些实施例的IC器件200A的示意性截面图。在一些实施例中，IC器件200A对应于IC器件100。
IC器件200A包括绝缘层210，绝缘层210具有前侧211和在绝缘层210的厚度方向上与前侧211相对的背侧212。绝缘层210的厚度方向也是IC器件200A的厚度方向，并且在附图中表示为Z轴。在图2A中的示例配置中，绝缘层210包括氮化硅。绝缘层210的其他非导电材料，例如SiO、SiO2、其组合等，都在各种实施例的范围内。在一些实施例中，绝缘层210是绝缘体上硅(SOI)衬底的掩埋绝缘层，其中在制造过程中，在例如通过晶圆减薄已去除SOI衬底的块体之后，绝缘层210保留。在一个或多个实施例中，在晶圆减薄之后沉积或再生长绝缘层210。用于形成绝缘层210的其他方式和/或工艺在各种实施例的范围内。
IC器件200A在绝缘层210的前侧211上还包括待保护器件220和天线效应保护器件230。在一些实施例中，待保护器件220对应于诸如待保护器件120中的一个的功能器件，或者对应于另一天线效应保护器件。在图2A中的示例配置中，待保护器件220包括NMOS晶体管。在一个或多个实施例中，待保护器件220包括PMOS晶体管。在一些实施例中，天线效应保护器件230包括NMOS晶体管和/或对应于天线NMOS MN。天线效应保护器件230在本文中被称为天线NMOS230。
待保护器件220包括第一源极/漏极部件221、第二源极/漏极部件222以及第一源极/漏极部件211与第二源极/漏极部件222之间的沟道区223。在图2A的示例配置中，沟道区223包括在Z轴上交替布置的层224、225的多层堆叠。层224包括诸如Si的半导体材料，并且被配置为在沟道区223中形成多个纳米片。层225包括诸如SiGe的牺牲材料，或者在附图中被表示为“MG”的金属栅极。所描述的层224、225的材料是示例。用于层224、225的其它材料在各种实施例的范围内。沟道区223中所描述的纳米片将待保护器件220配置为纳米片晶体管，并且是示例。其他类型的晶体管，例如纳米线、FinFET、平面晶体管等，都在各种实施例的范围内。
第一源极/漏极部件221和第二源极/漏极部件222中的每个包括N型外延结构，在附图中被表示为“N+Epi.”。在待保护器件220是PMOS晶体管的一个或多个实施例中，第一源极/漏极部件221和第二源极/漏极部件222是P型外延结构。在一些实施例中，通过外延工艺生长第一源极/漏极部件221和第二源极/漏极部件222。用于第一源极/漏极部件221和第二源极/漏极部件222的其他结构和/或制造工艺在各种实施例的范围内。在一些实施例中，第一源极/漏极部件221和第二源极/漏极部件222形成在相应的掺杂阱226中。在至少一个实施例中，省略掺杂阱226。
待保护器件220是无块体器件，其缺少(即，不具有)连接第一源极/漏极部件221的底部227和第二源极/漏极部件222的底部228的半导体层。绝缘层210将第一源极/漏极部件221的底部227与第二源极/漏极部件222的底部228电隔离。在一些实施例中，第一源极/漏极部件221的底部227或第二源极/漏极部件222的底部228中的至少一个与绝缘层210的前侧211直接接触。
待保护器件220还包括栅极229。在图2A中的示例配置中，栅极229是金属栅极。其它栅极材料，诸如多晶硅，在各种实施例的范围内。在一些实施例中，在栅极229是全环栅的情况下，栅极229的栅极材料取代层225的牺牲材料。
待保护器件220还包括在栅极229的栅极材料和由层224配置的纳米片之间的栅极电介质(为了简单起见未示出)。这样的栅极电介质在IC器件200A的制造过程中可能受到电荷的影响，并且受到天线NMOS230的保护。
天线NMOS230包括与待保护器件220的组件相对应的组件。具体地，天线NMOS230包括第一源极/漏极部件231、第二源极/漏极部件232、沟道区233、交替层234、235、掺杂阱236和栅极239，其对应于待保护器件220的第一源极/漏极部件221、第二源极/漏极部件222、沟道区223、层224、225、掺杂阱236和栅极229。天线NMOS230还包括与待保护器件220的栅极电介质相对应的栅极电介质(未示出)。在一些实施例中，省略掺杂阱236。
类似于待保护器件220，天线NMOS230是无块体器件，其缺乏少(即，不具有)连接第一源极/漏极部件231的底部237和第二源极/漏极部件232的底部238的半导体层。绝缘层210将第一源极/漏极部件231的底部237与第二源极/漏极部件232的底部238电隔离。在一些实施例中，第一源极/漏极部件231的底部237或第二源极/漏极部件232的底部238中的至少一个与绝缘层210的前侧211直接接触。为了简单起见，省略对天线NMOS230的组件的进一步详细描述。
IC器件200A还包括在绝缘层210的前侧211上的将相邻晶体管的源极/漏极部件彼此电隔离的多个浅沟槽隔离(STI)区241、242、243。在图2A中的示例配置中，待保护器件220的第一源极/漏极部件221与天线NMOS230的第二源极/漏极部件232相邻，并且通过STI区242与天线NMOS230的第二源极/源极部件232电隔离。在一些实施例中，在待保护器件220与天线NMOS230之间存在一个或多个另外的半导体器件和/或STI区。
IC器件200A还包括在沟道区223、233和STI区241-243之上的衬垫层249。在一些实施例中，衬垫层249包括介电材料，诸如氧化硅(SiO)、氮化硅(SiN)、其他介电材料、其组合等。在一些实施例中，省略衬垫层249。
IC器件200A还包括在待保护器件220和天线NMOS230的对应源极/漏极部件221、222、231、232之上并与对应源极/漏极部件221、222、231、232电接触的接触结构。接触结构有时被称为金属至器件结构，并且在附图中用标签“MD”示意性地示出。MD接触结构包括形成在相应的源极/漏极部件上的导电材料，诸如金属，以限定IC器件200A的半导体器件之间的电连接，以形成一个或多个功能电路和/或天线效应保护器件。在图2A中的示例配置中，天线NMOS230包括MD接触结构251、252，MD接触结构251、252相应地位于源极/漏极部件231、232之上并与源极/漏极部件231、232电接触。为了简单起见，未对图2A中的IC器件200A的其他MD接触结构进行编号。
IC器件200A还包括在相应的栅极或MD接触结构上并与相应的栅极或MD接触结构电接触的通孔。在MD接触结构上并与MD接触结构电接触的通孔有时被称为至器件通孔(VD)。在栅极上并与栅极电接触的通孔有时被称为至栅极通孔(VG)。VD和VG通孔在附图中用相应的标签“VD”和“VG”示意性地示出。VD和VG通孔的示例材料包括金属。其他配置在各种实施例的范围内。在图2A中的示例配置中，天线NMOS230包括VG通孔253和VD通孔254、255，它们相应地位于栅极239和MD接触结构251、252之上方并与栅极239和MD接触结构251和252电接触。待保护器件220包括位于栅极229上方并与栅极229电接触的VG通孔256。为了简单起见，图2A中的IC器件200A的其他VG和/或VD通孔没有示出或编号。
IC器件200A还包括位于VD、VG通孔上方的重分布结构259。重分布结构259包括顺序地且交替地布置在VD、VG通孔上的多个金属层和通孔层。重分布结构259还包括其中嵌入金属层和通孔层的各种层间介电(ILD)层(未示出)。重分布结构259的金属层和通孔层被配置为将IC器件200A的各种元件或电路彼此电耦合，并与外部电路电耦合。在重分布结构259中，直接在VD、VG通孔上方并与VD、VG通孔电接触的最下面的金属层是M0(金属-零)层，直接在M0层上方的下一个金属层是M1层，直接在M1层上方的第下一个金属层为M2层，等等。将M0层中的导电图案称为M0导电图案，将M1层中的导电图案称为M1导电图案，等等。通孔层Vn布置在Mn层与Mn+1层之间并电耦合Mn层和Mn+1层，其中n是从零到零以上的整数。例如，通孔零(V0)层是布置在M0层和M1层之间并电耦合M0层和M1层的最下面的通孔层。其他通孔层是V1、V2等。V0层中的通孔称为V0通孔，V1层中的通孔称为V1通孔，等等。为了简单起见，在图2A中没有完全示出重分布结构259中的金属层和通孔层。
重分布结构259包括导体260，导体260将待保护器件220的VG通孔256电耦合到天线NMOS230的VD通孔255。重分布结构259还包括导体262，导体262电耦合天线NMOS230的VG通孔253和VD通孔254。在图2A中的示例配置中，导体260、262中的每个包括M0导电图案。在一些实施例中，导体260或导体262中的至少一个包括在若干金属层(例如，M0层、M1层等)中的若干导电图案以及在一个或多个通孔层(例如，V0层、V1层等)中将导电图案电耦合在一起的若干通孔。导体260、262有时被称为互连件。
重分布结构259和其中的互连件形成在前侧211上，并且有时被称为前侧重分布结构和前侧互连件。在一些实施例中，IC器件200A还包括在背侧212上的背侧重分布结构和对应的背侧互连件。本文中参照图2C描述了示例性背侧重分布结构。在至少一个实施例中，背侧重分布结构包括电力输送网络，该电力输送网络被配置为将电源供应电压、参考电压和/或接地电压输送到前侧211上的电路。例如，背侧重分布结构中的电力输送网络包括背侧VDD电源轨和背侧VSS电源轨，背侧VDD电源轨和背侧VSS电源轨通过相应的馈通通孔(FTV)电耦合到重分布结构259中的相应的前侧VDD电源轨道和前侧VSS电源轨。IC器件200A的电路电耦合到VDD电源轨和VSS电源轨并由VDD电源轨和VSS电源轨供电。背侧电力输送网络有时被称为超级电源轨(SPR)结构。
在一些实施例中，待保护器件220的栅极229对应于待保护器件120中的一个的栅极G，导体260对应于导体130，天线NMOS230的第二源极/漏极部件232、栅极239和第一源极/漏极部件231对应于天线NMOS MN的第二源极/漏极DN、栅极GN和第一源极/漏极SN，并且导体262对应于导体132。在至少一个实施例中，导体262被配置为承载IC器件200A的参考电压，例如接地电压VSS。例如，导体262包括或电耦合到IC器件200A的VSS电源轨。在IC器件200A的操作中，接地电压VSS通过导体262施加到栅极239，并将天线NMOS230保持在关断状态，从而防止天线NMOS230影响IC器件200A的各种电路和/或元件(包括待保护器件220)的正常操作。
在一些实施例中，天线NMOS230被配置为以类似于关于图1所描述的方式为待保护器件220的栅极电介质提供天线效应保护。例如，响应于反向偏压，即，响应于导体260上的电势高于导体262上的电势，天线NMOS 230被配置为通过天线NMOS230的泄露电流将导体260上的正电荷放电到导体262。响应于正向偏压，即，响应于导体260上的电势低于导体262上的电势，天线NMOS230被配置为通过天线NMOS230的沟道电流将导体260上负电荷放电到导体262。结果，在一个或多个实施例中，会减轻或避免由于累积的正电荷或负电荷而在待保护器件220的栅极G上产生的应力。
图2B是根据一些实施例的IC器件200B的示意性截面图。在一些实施例中，IC器件200B对应于IC器件100。为了简单起见，IC器件200A、200B的相应部件由相同的参考标号表示。
与IC器件200A相比，IC器件200B还包括绝缘层210的背侧212上的半导体层270，以及延伸穿过绝缘层210并将前侧211上的导体262电耦合到绝缘层210的背侧212的导电结构271。
半导体层270包括与绝缘层210的背侧212接触的前侧(未编号)和背侧272。在图2B中的示例配置中，半导体层270包括晶圆衬底或P阱。在一些实施例中，半导体层270包括P型衬底。半导体层270的其他材料或配置在各种实施例的范围内。
在图2B中的示例配置中，导电结构271包括外延结构273和馈通通孔(FTV)274，在图2B中被表示为“VB”。外延结构273包括通过MD接触结构275和VD通孔276电耦合到导体262的前端或上端。外延结构273还包括电耦合到FTV 274的后背端或下端。在一些实施例中，外延结构273被配置和/或制造为NMOS晶体管的源极/漏极部件。在该示例中，外延结构273包括N型外延结构，类似于源极/漏极部件221、222、231、232。在一些实施例中，外延结构273被配置和/或制造为PMOS晶体管的源极/漏极部件。在该示例中，外延结构273包括P型外延结构(在附图中被指表示为“P+Epi.”)，如本文所述。在至少一个实施例中，尽管外延结构273被配置和/或制造为源极/漏极部件，但是不存在与外延结构273相关联的栅极以形成晶体管。
在至少一个实施例中，外延结构273包括配置衬底抽头或阱抽头的抽头结构。外延结构273位于IC器件200B的晶体管(如待保护器件220和天线NMOS230)的源极/漏极部件外部，并通过STI区243与该源极/漏极部件电隔离。在一个示例中，当半导体层270包括半导体衬底(例如，P型衬底)时，外延结构273包括衬底抽头。在另一示例中，当半导体层270包括P阱时，外延结构273包括阱抽头。衬底抽头或阱抽头电耦合到由导体262配置的VSS电源轨，该VSS电源轨被配置为将接地电压VSS传送到相应的衬底或阱，以防止IC器件200B的操作中的闩锁问题。电耦合到栅极239的导体262上的接地电压VSS将天线NMOS230保持在关断状态，从而防止天线NMOS230影响IC器件200B的各种电路和/或元件的正常操作。
FTV 274包括导电材料，诸如金属，并延伸穿过绝缘层210。在图2B中的示例配置中，衬垫277，诸如绝缘层，被沉积在FTV 274的侧壁上。在至少一个实施例中，省略衬垫277。FTV 274具有与外延结构273的下端电接触的前端或上端，以及背端或下端278。在图2B中的示例配置中，FTV 274的下端278嵌入半导体层270中。这仅是一个示例。在一些实施例中，FTV 274的下端278与半导体层270的背侧272齐平。在至少一个实施例中，FTV 274的下端278与半导体层270的背侧272齐平。所描述的具有外延结构273和用于将前侧上的导体262电耦合到背侧的FTV 274的导电结构271是示例。其他导电结构配置在各种实施例的范围内。例如，在其中衬底抽头或阱抽头包括不同于外延结构的抽头结构的一个或多个实施例中，省略外延结构273，并由相应的抽头(例如掺杂阱)结构代替外延结构273。在另一示例中，在包括从绝缘层210的背侧212一直延伸到导体262的FTV的导电结构中，省略具有相关联的MD接触结构和VD通孔的抽头结构。在一些实施例中，IC器件200B还包括在半导体层270的背侧272上的背侧重分布结构。
在至少一个实施例中，IC器件200B中的天线NMOS230被配置为以与关于图2A描述的方式类似的方式为待保护器件220提供天线效应保护。具体地，累积在导体260上的正电荷或负电荷通过天线NMOS230的泄露电流或沟道电流而相应地放电至导体262。在至少一个实施例中，本文所述的一个或多个优点可由IC器件200B实现。
图2C是根据一些实施例的IC器件200C的示意性截面图。在一些实施例中，IC器件200C对应于IC器件100。为了简单起见，IC器件200A-200C的相应部件由相同的参考标号表示。
与IC器件200B相比，IC器件200C不包括半导体层270。IC器件200C包括在绝缘层210的背侧212上的背侧重分布结构279。
背侧重分布结构279包括在绝缘层210的厚度方向上(即沿着Z轴)交替布置的多个背侧金属层和多个背侧通孔层。背侧重分布结构279还包括各种层间介电(ILD)层，背侧金属层和背侧通孔层嵌入在层间介电层中。背侧重分布结构279的背侧金属层和背侧通孔层被配置为从外部电路向IC器件200C的各种元件或电路供应电源和/或信号。紧邻绝缘层210的背侧212的背侧金属层是背侧M0(BM0)层，下一个背侧金属层是背侧M1(BM1)层，等等。背侧通孔层BVn布置在BMn层和BMn+1层之间并电耦合BMn层和BMn+1层，其中n是从零到零以上的整数。例如，通孔层BV0是布置在BM0层和BM1层之间并电耦合BM0层和BM1层的背侧通孔层。其他背侧通孔层是BV1、BV2等。为了简单起见，在图2C中没有完全示出背侧重分布结构279中的背侧金属层和背侧通孔层。
在图2C中的示例配置中，FTV 274的下端278与绝缘层210的背侧212齐平。BM0层在绝缘层210的背侧212上，并且包括与FTV 274的下端278电接触的BM0导电图案。BM0导电图案电耦合到或包括配置在背侧重分布结构279中的电力输送网络的背侧VSS电源轨。在一些实施例中，电力输送网络包括另一BM0导电图案(图2C中未示出)，该另一BM0导电图案电耦合到或包括背侧VDD电源轨。在一些实施例中，BM0层中的背侧VSS和VDD电源轨通过一个或多个背侧通孔层和一个或多个背侧金属层电耦合到顶部背侧金属层，以从外部电源接收相应的电源供应电压。接地电压VSS通过背侧重分布结构279中的电力输送网络输送，然后通过导电结构271输送到导体262，导体262是前侧上的VSS电源轨。在IC器件200C中，外延结构273被配置用于从背侧到前侧的VSS电源传输以及作为衬底抽头或阱抽头。被传输到与栅极239电耦合的导体262的接地电压VSS将天线NMOS230保持在关断状态，从而防止天线NMOS230影响IC器件200C的各种电路和/或元件的正常操作。
电源电压VDD以类似的方式通过背侧重分布结构279中的电力输送网络输送，然后通过类似于导电结构271的另一导电结构输送到前侧上的VDD电源轨。在一些实施例中，另一导电结构中的另一外延结构被配置用于从背侧到前侧的VDD电源输送，以及作为衬底抽头或阱抽头。
在至少一个实施例中，IC器件200C中的天线NMOS230被配置为以与关于图2A、图2B描述的方式类似的方式为待保护器件220提供天线效应保护。具体地，累积在导体260上的正电荷或负电荷通过天线NMOS230的泄露电流或沟道电流而相应地放电至导体262。在至少一个实施例中，本文所述的一个或多个优点可由IC器件200C实现。
图2D是根据一些实施例的IC器件200D的示意性截面图。在一些实施例中，IC器件200D对应于IC器件100。为了简单起见，IC器件200A-200D的相应组件由相同的参考标号表示。
与IC器件200B相比，IC器件200D包括导电结构281而不是导电结构271。类似于导电结构271，IC器件200D中的导电结构281被配置为将导体262从前侧电耦合到背侧。然而，导电结构281包括天线NMOS230的第一源极/漏极部件231，而不是如在IC器件200B中那样由天线NMOS 230外部的外延结构273配置的衬底抽头或阱抽头。导电结构281还包括对应于FTV 274的FTV 284，并且电耦合到第一源极/漏极部件231的下端。导电结构281还包括MD接触结构251和VD通孔254，MD接触结构251和VD通孔254将第一源极/漏极部件231的上端电耦合到导体262。在一些实施例中，接地电压VSS由另一衬底抽头或阱抽头(未示出)提供给半导体层270，然后通过导电结构281传递到导体262。传递到与栅极239电耦合的导体262的接地电压VSS将天线NMOS230保持在关断状态，从而防止天线NMOS230影响IC器件200D的各种电路和/或元件的正常操作。
在至少一个实施例中，IC器件200D中的天线NMOS230被配置为以与关于图2A-图2C描述的方式类似的方式为待保护器件220提供天线效应保护。具体地，累积在导体260上的正电荷或负电荷通过天线NMOS230的泄露电流或沟道电流而相应地放电至导体262。在至少一个实施例中，本文所述的一个或多个优点可由IC器件200D实现。
图2E是根据一些实施例的IC器件200E的示意性截面图。在一些实施例中，IC器件200E对应于IC器件100。为了简单起见，IC器件200A-200E的相应组件由相同的参考标号表示。
与IC器件200D相比，IC器件200E不包括半导体层270。IC器件200E包括在绝缘层210的背侧212上的背侧重分布结构279。FTV 284的下端288与绝缘层210的背侧212齐平。BM0层在绝缘层210的背侧212上，并且包括与FTV 284的下端278电接触的BM0导电图案。BM0导电图案电耦合到或包括配置在背侧重分布结构279中的电力输送网络的背侧VSS电源轨。接地电压VSS通过背侧重分布结构279中的电力输送网络来输送，然后通过导电结构271输送到导体262，导体262是前侧上的VSS电源轨。接地电压VSS通过导体262施加到栅极239，并将天线NMOS230保持在关断状态，从而防止天线NMOS230影响IC器件200E的各种电路和/或元件的正常操作。
在至少一个实施例中，IC器件200E中的天线NMOS230被配置为以与关于图2A-图2D描述的方式类似的方式为待保护器件220提供天线效应保护。具体地，累积在导体260上的正电荷或负电荷通过天线NMOS230的泄露电流或沟道电流而相应地放电至导体262。在至少一个实施例中，本文所述的一个或多个优点可由IC器件200E实现。
关于图2A-图2E给出的关于待保护的器件和天线NMOS的NMOS晶体管的描述适用于作为待保护器件和天线PMOS的PMOS晶体管，前提是VSS被改变为VDD(反之亦然)，并且P型被改变为N型(反之亦然)。参照图3A-图3E描述了根据一些实施例的作为待保护器件的PMOS晶体管和天线PMOS的示例。
图3A是根据一些实施例的IC器件300A的示意性截面图。在一些实施例中，IC器件300A对应于IC器件100。通过将IC器件200A的参考标号增加一百来表示具有IC器件200A中的相应组件的IC器件300A的组件。
IC器件300A包括与IC器件200A中的绝缘层210、前侧211、背侧212、待保护器件220、天线NMOS230、源极/漏极部件221、222、231、232、沟道区223、233、栅极229、239、掺杂阱226、236、STI区241、242、243、衬垫层249、重分布结构259、导体260、262相对应的绝缘层310、前侧311、背侧312、待保护器件320、天线PMOS 330、源极/漏极部件321、322、331、332、沟道区323、333、栅极329、339、掺杂阱326、336、STI区341、342、343、衬垫层349、重分布结构359、导体360、362。如本文所述，待保护器件320和天线PMOS 330中的每个都是无块体器件。源极/漏极部件321、322、331、332包括P型外延结构。导体360与对应的VG通孔、VD通孔、MD接触结构一起将待保护器件320的栅极329电耦合到天线PMOS 330的源极/漏极部件332。导体362与对应的VG通孔、VD通孔、MD接触结构一起电耦合天线PMOS 330的栅极339和源极/漏极部件331。
在一些实施例中，待保护器件320的栅极329对应于待保护器件120中的一个的栅极G，导体360对应于导体130，天线PMOS 330的源极/漏极部件332、栅极339和源极/漏极部件331对应于天线PMOS MP的源极/漏极DP、栅极GP和源极/漏极SP，并且导体362对应于导体131。在至少一个实施例中，导体362被配置为承载IC器件300A的参考电压，诸如电源供应电压VDD。例如，导体362包括或电耦合到IC器件300A的VDD电源轨。在IC器件300A的操作中，电源电压VDD通过导体362施加到栅极339，并将天线PMOS 330保持在关断状态，从而防止天线PMOS 33影响IC器件300A的各种电路和/或元件(包括待保护器件320)的正常操作。
在一些实施例中，天线PMOS 330被配置为以类似于关于图1所描述的方式为待保护器件320的栅极电介质提供天线效应保护。例如，响应于反向偏压，即，响应于导体360上的电势低于导体362上的电势，天线PMOS 330被配置为通过天线PMOS330的泄露电流将导体360上的负电荷放电至导体362。响应于正向偏压，即，响应于导体360上的电势高于导体362上的电势，天线PMOS 330被配置为通过天线PMOS330的沟道电流将导体360上的正电荷放电至导体362。结果，在一个或多个实施例中，会减轻或避免由于累积的正电荷或负电荷而在待保护器件320的栅极G上产生的应力。
在一些实施例中，IC器件300A与IC器件200A-200E中的一个相同，绝缘层310与绝缘层210相同，重分布结构359与重分布结构259相同，并且IC器件300A的背侧重分布结构与IC器件200A-200E中的一个的背侧重分布结构相同。换言之，在一些实施例中，如关于图3A所描述的PMOS晶体管(例如，待保护器件、功能器件和/或天线PMOS)的配置与关于图2A-图2E中的一个所描述的NMOS晶体管的配置(例如，待保护器件、功能器件和/或者天线NMOS)包括于相同的IC器件中。
图3B是根据一些实施例的IC器件300B的示意性截面图。在一些实施例中，IC器件300B对应于IC器件100。为了简单起见，IC器件300A、300B的相应部件由相同的参考标号表示。通过将IC器件200B的参考标号增加一百来表示具有IC器件200B中的相应组件的IC器件300B的组件。
与IC器件300A相比，IC器件300B还包括在绝缘层310的背侧312上的半导体层370，以及延伸穿过绝缘层310并将前侧311上的导体362电耦合到绝缘层310的背侧312的导电结构371。
IC器件300B中的半导体层370、导电结构371、背侧372、外延结构373、FTV 374、MD接触结构375、VD通孔376和衬垫层377以及FTV 374的下端378对应于IC器件200B中的半导体层270、导电结构271、背侧272、外延结构273、FTV 274、MD接触结构275、VD通孔276和衬垫层277以及FTV 274的下端278。
半导体层370包括晶圆衬底、P阱和/或N阱。在一些实施例中，外延结构373被配置和/或制造为NMOS晶体管的源极/漏极部件，并且包括N型外延结构。在一些实施例中，外延结构373被配置和/或制造为PMOS晶体管的源极/漏极部件，并且包括P型外延结构。在一些实施例中，外延结构373包括衬底抽头或阱抽头，其位于IC器件300B的晶体管(例如待保护器件320和天线PMOS 330)的源极/漏极部件的外部，并且通过STI区343与IC器件300B的晶体管的源极/漏极部件电隔离。衬底抽头或阱抽头电耦合到由导体362配置的VDD电源轨，导体362被配置为将电源供应电压VDD输送到相应的衬底或阱，以防止IC器件300B操作中的闩锁问题。电耦合到栅极339的导体362上的电源供应电压VDD将天线PMOS 330保持在关断状态，从而防止天线PMOS 330影响IC器件300B的各种电路和/或元件的正常操作。在衬底抽头或阱抽头包括除外延结构之外的抽头结构的一个或多个实施例中，省略外延结构373，并由相应的抽头(例如掺杂阱)结构代替外延结构373。在另一示例中，在包括从绝缘层310的背侧312一直延伸到导体362的FTV的导电结构中，省略具有相关联的MD接触结构和VD通孔的抽头结构。在一些实施例中，IC器件300B还包括在半导体层370的背侧372上的背侧重分布结构。
在至少一个实施例中，IC器件300B中的天线PMOS 330被配置为以与关于图3A描述的方式类似的方式为待保护器件320提供天线效应保护。具体地，累积在导体360上的负电荷或正电荷通过天线PMOS 330的泄露电流或沟道电流而相应地放电至导体362。在至少一个实施例中，本文所述的一个或多个优点可由IC器件300B实现。
在一些实施例中，关于图3B描述的PMOS晶体管的配置(例如，待保护器件、功能器件和/或天线PMOS)与关于图2A-图2E中的一个描述的NMOS晶体管的配置包括于相同的IC器件中。
图3C是根据一些实施例的IC器件300C的示意性截面图。在一些实施例中，IC器件300C对应于IC器件100。为了简单起见，IC器件300A-300C的相应部件由相同的参考标号表示。通过将IC器件200C的参考标号增加一百表示具有IC器件200C中的相应组件的IC器件300C的组件。
与IC器件300B相比，IC器件300C不包括半导体层370。IC器件300C包括在绝缘层310的背侧312上的背侧重分布结构379。IC器件300C的背侧重分布结构379对应于IC器件200C的背侧重分布结构279。FTV 374的下端378与绝缘层310的背侧312齐平。BM0层在绝缘层310的背侧312上，并且包括与FTV 374的下端378电接触的BM0导电图案。BM0导电图案电耦合到或包括配置在背侧重分布结构379中的电力输送网络的背侧VDD电源轨。电源电压VDD通过背侧重分布结构379中的电力输送网络输送，然后通过导电结构371输送到导体362，导体362是前侧上的VDD电源轨。在IC器件300C中，外延结构373被配置用于从背侧到前侧的VDD电源传输，并且作为衬底抽头或阱抽头。输送到电耦合于栅极339的导体362的电源供应电压VDD将天线PMOS 330保持在关断状态，从而防止天线PMOS 330影响IC器件300C的各种电路和/或元件的正常操作。
在至少一个实施例中，IC器件300C中的天线PMOS 330被配置为以与关于图3A、图3B描述的方式类似的方式为待保护器件320提供天线效应保护。具体地，累积在导体360上的负电荷或正电荷通过天线PMOS 330的泄露电流或沟道电流而相应地放电到至导体362。在至少一个实施例中，本文所述的一个或多个优点可由IC器件300C实现。
在一些实施例中，关于图3C描述的PMOS晶体管(例如，待保护器件、功能器件和/或天线PMOS)的配置与关于图2A-图2E中的一个描述的NMOS晶体管的配置包括于相同的IC器件中。
图3D是根据一些实施例的IC器件300D的示意性截面图。在一些实施例中，IC器件300D对应于IC器件100。为了简单起见，IC器件300A-300D的相应部件由相同的参考标号表示。通过将IC器件200D的参考标号增加一百表示具有IC器件200D中的相应组件的IC器件300D的组件。
与IC器件300B相比，IC器件300D包括导电结构381而不是导电结构371。IC器件300D中的导电结构381、FTV 384、MD接触结构351和VD通孔354对应于IC器件200D中的导电结构271、FTV 284、MD接触结构251和VD通孔254。IC器件300D中的导电结构381被配置为通过使用天线PMOS 330的源极/漏极部件331将导体362从前侧电耦合到背侧，而不是像在IC器件300B中那样由天线PMOS 300外部的外延结构373配置的衬底抽头或阱抽头。在一些实施例中，电源供应电压VDD由另一衬底抽头或阱抽头(未示出)提供给半导体层370，然后通过导电结构381传递到导体362。传送至电耦合到栅极339的导体362的电源供应电压VDD将天线PMOS 330保持在关断状态，从而防止天线PMOS 330影响IC器件300D的各种电路和/或元件的正常操作。
在至少一个实施例中，IC器件300D中的天线PMOS 330被配置为以与关于图3A-图3C描述的方式类似的方式为待保护器件320提供天线效应保护。特具体地，累积在导体360上的负电荷或正电荷通过天线PMOS 330的泄露电流或沟道电流而相应地放电至导体362。在至少一个实施例中，本文所述的一个或多个优点可由IC器件300D实现。
在一些实施例中，关于图3D描述的PMOS晶体管(例如，待保护器件、功能器件和/或天线PMOS)的配置与关于图2A-图2E中的一个描述的NMOS晶体管的配置包括于相同的IC器件中。
图3E是根据一些实施例的IC器件300E的示意性截面图。在一些实施例中，IC器件300E对应于IC器件100。为了简单起见，IC器件300A-300E的相应部件由相同的参考标号表示。通过将IC器件200E的参考标号增加一百表示IC器件200E中的相应组件的IC器件300E的组件。
与IC器件300D相比，IC器件300E不包括半导体层370。IC器件300E包括在绝缘层310的背侧312上的背侧重分布结构379。FTV 384的下端388与绝缘层310的背侧312齐平。BM0层在绝缘层310的背侧312上，并且包括与FTV 384的下端378电接触的BM0导电图案。BM0导电图案电耦合到或包括配置在背侧重分布结构379中的电力输送网络的背侧VDD电源轨。电源供应电压VDD通过背侧重分布结构379中的电力输送网络输送，然后通过导电结构381输送到导体362，导体362是前侧上的VDD电源轨。电源供应电压VDD通过导体362施加到栅极339，并将天线PMOS 330保持在关断状态，从而防止天线PMOS 330影响IC器件300E的各种电路和/或元件的正常操作。
在至少一个实施例中，IC器件300E中的天线PMOS 330被配置为以与关于图3A-图3D描述的方式类似的方式为待保护器件320提供天线效应保护。具体地，累积在导体360上的负电荷或正电荷通过天线PMOS 330的泄露电流或沟道电流而相应地放电至导体362。在至少一个实施例中，本文所述的一个或多个优点可由IC器件300E实现。
在一些实施例中，关于图3E描述的PMOS晶体管(例如，待保护器件、功能器件和/或天线PMOS)的配置与关于图2A-图2E中的一个描述的NMOS晶体管(例如，待保护器件、功能器件和/或天线NMOS)的配置包括于同一IC器件中。
图4是根据一些实施例的IC器件400的示意性电路图。在一些实施例中，IC器件400对应于IC器件100、200A-200E、300A-300E中的一个或多个。
IC器件400包括第一电源域410、第二电源域420、全局VSS电源轨和静电放电(ESD)电路430、431、432。
第一电源域410包括被配置为携带电源供应电压VDDA的VDDA电源轨和被配置为运携带接地电压VSSA的VSSA电源轨。IC器件400在第一电源域410中还包括多个器件，多个器件电耦合到VDDA电源轨和VSSA电源轨并被配置为由VDDA电源轨和VSSA电源轨供电。在图4的示例配置中，第一电源域410中的IC器件400的代表性器件包括PMOS晶体管P1、P2、P3以及NMOS晶体管N1、N2、N3。
PMOS晶体管P1和NMOS晶体管N1串联耦合在VDDA电源轨和VSSA电源轨之间，并一起配置天线效应保护电路411。在图4的示例配置中，PMOS晶体管P1和NMOS晶体管N1的栅极是浮置的。在一些实施例中，PMOS晶体管P1的栅极电耦合到VDDA电源轨，以将PMOS晶体管P1配置为GDPMOS，和/或NMOS晶体管N1的栅极电耦接到VSSA电源轨，以便将NMOS晶体管N1配置为GGNMOS。在至少一个实施例中，省略PMOS晶体管P1或NMOS晶体管N1。
PMOS晶体管P2和NMOS晶体管N2是功能电路412的代表性功能器件。在图4的示例配置中，PMOS晶体管P2和NMOS晶体管N2耦合以形成反相器。这仅是一个示例。在一个或多个实施例中，功能电路412中包括其他器件和/或电路。在一些实施例中，IC器件400包括在第一电源域410中具有各种功能的多个功能电路。PMOS晶体管P2和NMOS晶体管N2的栅极通过导体416电耦合到PMOS晶体管P1的源极/漏极和/或NMOS晶体管N1的源极/漏极。
在一些实施例中，PMOS晶体管P1对应于天线PMOS MP，和/或NMOS晶体管N1对应于天线NMOS MN，和/或者PMOS晶体管P2和NMOS晶体管N2对应于待保护器件120中的PMOS晶体管和NMOS晶体管。在至少一个实施例中，PMOS晶体管P1和/或NMOS晶体管N1为PMOS晶体管P2和NMOS晶体管N2提供天线效应保护，如关于图1、图2A-图2E、图3A-图3E中的一个或多个所描述的。
PMOS晶体管P3和NMOS晶体管N3串联耦合在VDDA电源轨和VSSA电源轨之间，并一起配置天线效应保护电路413。在图4的示例配置中，PMOS晶体管P3和NMOS晶体管N3的栅极是浮置的。在一些实施例中，PMOS晶体管P3的栅极电耦合到VDDA电源轨，以将PMOS晶体管P3配置为GDPMOS，和/或NMOS晶体管N3的栅极电耦接到VSSA电源轨，以将NMOS晶体管N3配置为GGNMOS。在至少一个实施例中，省略PMOS晶体管P3或NMOS晶体管N3。PMOS晶体管P3和/或NMOS晶体管N3被配置为提供如本文所述的跨域天线效应保护。
在第一电源域410中，IC器件400还包括电耦合在VDDA电源轨和VSSA电源轨之间的电源钳位电路417。电源钳位电路417是在IC器件400的正常操作期间不导通或关断的通常不导通的器件或电路。具体地，当VDDA电源轨和VSSA电源轨之间的电压差在预定范围内(例如，在VSSA具有接地电压(例如，零)的情况下，在VDDA的标称电压电平附近)时，电源钳位电路417是不导通的。当电源钳位电路417两端的电压差等于或大于电源钳位电路417的阈值电压时(例如，当ESD事件发生时)，电源钳位电路417导通以在VDDA电源轨和VSSA电源轨之间传导电流，从而保护第一电源域410中的器件和/或电路免受ESD相关损坏。
第二电源域420包括被配置为携带电源供应电压VDDB的VDDB电源轨和被配置为携带接地电压VSSB的VSSB电源轨。IC器件400在第二电源域420中还包括多个器件，多个器件电耦合到VDDB电源轨和VSSB电源轨并被配置为由VDDB电源轨和VSSB电源轨供电。在图4的示例配置中，第二电源域420中的IC器件400的代表性器件包括PMOS晶体管P4、P5和NMOS晶体管N4、N5。
PMOS晶体管P4和NMOS晶体管N4串联耦合在VDDB电源轨和VSSB电源轨之间，并一起配置天线效应保护电路424。在至少一个实施例中，省略PMOS晶体管P4或NMOS晶体管N4。
PMOS晶体管P5和NMOS晶体管N5是功能电路425的代表性器件。在图4的示例配置中，PMOS晶体管P5和NMOS晶体管N5耦合以形成反相器。这仅是一个示例。在一个或多个实施例中，功能电路425中包括其他器件和/或电路。在一些实施例中，IC器件400包括在第二电源域420中具有各种功能的多个功能电路。PMOS晶体管P5和NMOS晶体管N5的栅极通过导体426电耦合到PMOS晶体管P4的源极/漏极和/或NMOS晶体管N5的源极/漏极。
在一些实施例中，PMOS晶体管P4对应于天线PMOS MP，和/或NMOS晶体管N4对应于天线NMOS MN，和/或者PMOS晶体管P5和NMOS晶体管N5对应于待保护器件120中的PMOS晶体管和NMOS管。在至少一个实施例中，PMOS晶体管P4和/或NMOS晶体管N4为PMOS晶体管P5和NMOS晶体管N5提供天线效应保护，如关于图1、图2A-图2E、图3A-图3E中的一个或多个所描述的。在至少一个实施例中，通过PMOS晶体管P4和/或NMOS晶体管N4保护PMOS晶体管P5和NMOS晶体管N5免受天线效应的影响，而不管PMOS晶体管P4和/或NMOS晶体管N4是处于导通还是关断状态。
PMOS晶体管P4和NMOS晶体管N4也是天线效应保护电路413要保护的器件。具体地，PMOS晶体管P4和NMOS晶体管N4的栅极通过导体436电耦合到PMOS晶体管P3的源极/漏极和/或NMOS晶体管N3的源极/漏极。在一些实施例中，第一电源域410中的PMOS晶体管P3和/或NMOS晶体管N3以类似于关于图1、图2A-图2E、图3A-图3E中的一个或多个所描述的方式，为第二电源域420中的PMOS晶体管P4和NMOS晶体管N4提供天线效应保护。这是根据一些实施例的跨域天线效应保护的示例。在一些实施例中，第一电源域410中的PMOS晶体管P3和/或NMOS晶体管N3通过类似于导体436的导体耦合到PMOS晶体管P5的源极/漏极和/或PMOS晶体管N5的源极/漏极，从而以与关于图1、图2A-图2E、图3A-图3E中的一个或多个所描述的方式类似的方式为第二电源域420中的PMOS晶体管P5和/或NMOS晶体管N5提供天线效应保护。这是根据一些实施例的跨域天线效应保护的又一示例。
在一些实施例中，晶体管P1-P5、N1-N5中的一个或多个是无块体器件。
在第二电源域420中，IC器件400还包括电耦合在VDDB电源轨和VSSB电源轨之间的电源钳位电路427。在至少一个实施例中，电源钳位电路427以与关于电源钳位回路417描述的方式类似的方式配置和/或运行。
ESD电路430电耦合在第一电源域410的VSSA电源轨和第二电源域420的VSSB电源轨之间。ESD电路431电耦合在VSSA电源轨和全局VSS电源轨之间。ESD电路432电耦合在VSSB电源轨和全局VSS电源轨之间。ESD电路430-432被配置为提供针对ESD事件的保护。ESD电路的示例包括但不限于二极管、电源钳位器、具有寄生NPN BJT的快速恢复器件、快速恢复MOS器件、场氧化物器件(FOD)、可控硅整流器(SCR)等。在一些实施例中，ESD电路430-432中的一个或多个包括衬底抽头、FTV等。
在一些实施例中，VSSA电源轨和VSSB电源轨是用于相应电源域410、420的局部VSS电源轨。在至少一个实施例中，VSSA电源轨和VSSB电源轨以类似于关于图2A-图2E、图3A-图3E描述的方式位于IC器件400的前侧。在一些实施例中，全局VSS电源轨被配置用于整个IC器件400的全芯片集成使用。在至少一个实施例中，例如在SOI工艺中，在前侧制造全局VSS电源轨。在至少一个实施例中，例如在SPR工艺中，在背侧制造全局VSS电源轨。在一些实施例中，背侧上的全局VSS电源轨通过一个或多个FTV和/或衬底抽头电耦合到前侧上的VSSA电源轨和VSSB电源轨。在一些实施例中，IC器件400包括一个或多个脚部电路(未示出)，该脚部电路被配置为可控制地将全局VSS电源轨连接到VSSA电源轨和VSSB电源轨/从VSSA电源轨和VSSB电源轨断开，使得局部VSS电源轨(即，VSSA电源轨和VSSB电源轨)中的每个独立于另一个局部VSS电源轨可控制地连接到全局VSS电源轨/从全局VSS电源轨断开连接。
在一些实施例中，VDDA电源轨和VDDB电源轨是对应电源域410、420的局部VDD电源轨。在至少一个实施例中，VDDA电源轨和VDDB电源轨位于IC器件400的前侧。在一些实施例中，IC器件400还包括全局VDD电源轨(未示出)，全局VDD电源轨被配置用于整个IC器件400的全芯片集成使用。在至少一个实施例中，例如在SOI工艺中，在前侧制造全局VDD电源轨。在至少一个实施例中，例如在SPR工艺中，在背侧制造全局VDD电源轨。在一些实施例中，背侧上的全局VDD电源轨通过一个或多个FTV和/或衬底抽头电耦合到前侧上的VDDA电源轨和VDDB电源轨。在一些实施例中，IC器件400包括一个或多个头部电路(未示出)，头部电路被配置为可控制地将全局VDD电源轨连接到VDDA电源轨和VDDB电源轨/从VDDA电源轨和VDDB电源轨断开连接，使得局部VDD电源轨(即，VDDA电源轨和VDDB电源轨)中的每个独立于另一个局部VDD电源轨可控制地连接到全局VDD电源轨/从全局VDD电源轨断开连接。在一些实施例中，VDDA的电压电平与VDDB的电压电平相同。在至少一个实施例中，VDDA的电压电平不同于VDDB的电压电平。在至少一个实施例中，本文所述的一个或多个优点可由IC器件400实现。在一个或多个实施例中，IC器件400还使得能够配置天线效应保护电路或器件，以为同一电源域中的一个或多个器件和/或不同电源域中一个或多个器件提供天线效应保护。
图5A-图5H是根据一些实施例的一个或多个IC器件在制造工艺的各个阶段的示意性截面图。在至少一个实施例中，关于图5A-图5H描述的一个或多个制造工艺可用于制造本文关于图2A-图2E、图3A-图3E描述的IC器件中的一个或多个。在图5A-图5H中，描述了用于制造N型器件或晶体管的制造工艺。以类似的方式制造P型器件或晶体管。为了简单起见，图2A-图2E和图5A-图5H中的对应部件由相同的参考标号表示。
在图5A中，示例性制造工艺从SOI衬底510开始。SOI衬底510包括半导体衬底570和在半导体衬底570上的绝缘层210。半导体衬底570具有与绝缘层210的背侧212接触的前侧和背侧572。在一些实施例中，SOI衬底510还包括在绝缘层210上的前侧半导体层，例如Si层。该前侧半导体层随后被图案化为沟道区223、233中的相应多层堆叠的最低层524、534，如本文所述。在至少一个实施例中，使用一个或多个SOI工艺制造具有埋在半导体衬底570和前侧半导体层之间的绝缘层210的SOI衬底510。SOI工艺的实例包括但不限于通过注入氧分离(SIMOX)、晶圆接合然后进行精密研磨和抛光、离子分裂(包括注入氢以在硅晶圆内形成弱化区)等。其它SOI工艺在各种实施例的范围内。
在一些实施例中，半导体衬底570是p型衬底。在一些实施例中，衬底570是n型衬底。在一些实施例中，衬底570包括：元素半导体，包括晶体、多晶或非晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP；任何其他合适的材料；或其组合。在一些实施例中，半导体衬底570包括掺杂外延层或掩埋层。在一些实施例中，化合物半导体衬底具有多层结构，或者衬底包括多层化合物半导体结构。
在一些实施例中，绝缘层210包括非导电材料，例如氧化物或氮化物。在至少一个实施例中，绝缘层210包括氮化硅。绝缘层210的其他非导电材料，例如SiO、SiO2、其组合等，都在各种实施例的范围内。所描述的在制造工艺开始时存在绝缘层210的SOI衬底510的使用是一个示例。稍后(例如，在晶圆减薄和氧化物再生长之后)形成绝缘层210的其他方法也在各种实施例的范围内，如本文所描述的。
在绝缘层210上顺序沉积第一半导体材料和不同于第一半导体材料的第二半导体材料的交替层。在一些实施例中，第一半导体材料包括硅，第二半导体材料包括SiGe。结果，在绝缘层210的前侧211上堆叠交替的SiGe/Si/SiGe/Si层。在一些实施例中，通过外延工艺形成交替层SiGe/Si/SiGe/Si。用于不同的第一和第二半导体材料的交替层的其他材料和/或制造工艺在各种实施例的范围内。
在一些实施例中，在交替层SiGe/Si/SiGe/Si上形成伪栅极结构(未示出)，用作后续图案化和后续形成金属栅极的掩模。在一个示例中，每个伪栅极结构包括各种伪层，例如伪栅电极(例如，多晶硅)、硬掩模层(例如，SiN、SiCN、SiO等)。伪栅极结构通过沉积工艺、光刻工艺、蚀刻工艺、其组合等形成。
通过使用伪栅极结构作为掩模来图案化交替层SiGe/Si/SiGe/Si，以获得具有交替层224、225的多层堆叠的沟道区223和具有交替层234、235的多层堆叠的沟道区233。层224和234是Si层的图案化部分，层225和235是SiGe层的图案化部分。由此获得所得到的结构500A。
在图5B中，基于结构500A制造各种器件和抽头结构。在至少一个实施例中，STI区241-243形成在沟道区223、233之间的沟槽中，以分离和电隔离要制造的器件的有源区。在一些实施例中，例如通过化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、物理气相沉积、热氧化等工艺，在结构500A上沉积一种或多种介电材料，例如SiO和/或SiN。随后，例如通过蚀刻和/或化学机械抛光(CMP)使介电材料凹陷，以形成STI区241-243。
在一些实施例中，衬垫层249形成在STI区241-243以及沟道区223、233的多层堆叠上方。在一些实施例中，衬垫层249包括介电材料，例如SiO、SiN等，并且通过沉积工艺形成，例如CVD、PVD、ALD等。在一些实施例中，省略衬垫层249。
在一些实施例中，通过蚀刻工艺选择性地去除层225、235的暴露边缘处的SiGe(为简单起见未示出)，以在相邻层224、234的边缘之间形成间隙。在一些实施例中，层225、235的暴露边缘处的SiGe的选择性去除包括氧化工艺，随后是选择性蚀刻。
在一些实施例中，外延生长源极/漏极部件221、222、231、232和抽头结构273为外延结构。源极/漏极部件221、222、231、232生长为与Si层224、234的暴露边缘接触。抽头结构273被生长为与源极/漏极部件隔离。示例外延工艺包括但不限于CVD沉积、超高真空CVD(UHV-CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、选择性外延生长(SEG)等工艺。
在一些实施例中，执行金属栅极替换工艺以用金属栅极结构替换伪栅极结构，以获得诸如待保护器件220和天线NMOS230的器件。在一些实施例中，通过一个或多个蚀刻工艺(例如湿蚀刻、干蚀刻等)去除伪栅极结构。作为结果，层224、225、234、235被暴露。通过与用于去除层225、235的暴露边缘处的SiGe类似的选择性氧化/蚀刻工艺，选择性地去除层225和235中的SiGe。层224、234保留在相应的沟道区223、233中，并为相应的器件配置纳米片。在沟道区223、233中形成金属栅极结构以包绕层224、234。在一些实施例中，每个金属栅极结构包括包绕层224、234的栅极电介质(未示出)，以及在栅极电介质上的金属栅极229、239。栅极电介质的示例材料包括高k电介质材料，例如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、Hf ZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金等。在一些实施例中，通过CVD、PVD、ALD等工艺沉积栅极电介质。在一些实施例中，每个金属栅极229、239包括一种或多种金属，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi，并且通过例如CVD、ALD、PVD、镀覆、化学氧化、热氧化等形成。由此获得具有待保护器件220和天线NMOS230的所得结构500B。因为待保护器件220和天线NMOS230形成在绝缘层210上，所以待保护器件220和天线NMOS 230是无块体器件。
在图5C中，在结构500B上形成各种MD接触结构、VD通孔、VG通孔以及重分布结构259的金属层和通孔层，以将功能器件(例如，待保护器件220等)耦合到正在制造的IC器件的一个或多个功能电路中。天线NMOS230也在该工艺中耦合到待保护器件220，该工艺包括光刻、材料去除和沉积工艺的组合。材料去除工艺的实例包括但不限于湿蚀刻、干蚀刻、激光钻孔等，或另一种合适的蚀刻工艺。然后，通过使用CVD、PVD、溅射、ALD等，用导电材料(例如，铜、铝、钛、镍、钨等)填充由材料去除工艺产生的开口。由此获得所得到的结构500C。
在一些实施例中，虽然形成各种接触结构、通孔、导电图案以在前侧上构建重分布结构259，但存在负电荷或正电荷累积在导体260上的可能性。累积的电荷通过天线NMOS230释放至导体262，从而保护待保护器件220的栅极电介质免受由于累积的电荷而引起的损坏。
在图5D中，将结构500C上下翻转并临暂时接合到载体(未示出)。从背侧572执行晶圆减薄以去除半导体衬底570的部分。在一些实施例中，晶圆减薄工艺包括研磨操作、抛光操作(例如化学机械抛光(CMP))等。在图5D中的示例配置中，晶圆减薄工艺停止，使得作为半导体衬底570的一部分的半导体层573保留在绝缘层210上。半导体层573具有背侧574。
例如通过蚀刻从半导体层573的背侧574形成通孔开孔，以延伸穿过半导体层573和绝缘层210，并暴露抽头结构273。介电材料沉积在通孔开孔的侧壁上以形成衬垫277。将导电材料(诸如金属)填充在通孔开孔中以获得FTV 274。进行平坦化工艺(例如CMP)。结果，FTV 274的端部278变得与半导体层573的背侧574齐平，并且由此获得所得到的结构500D。在至少一个实施例中，结构500D对应于IC器件200B。
FTV 274与抽头结构273、MD接触结构275、VD通孔276一起构成将导体262电耦合到背侧的导电结构271。在一些实施例中，在半导体层573的背侧574上形成背侧重分布结构(未示出)。背侧重分布结构包括电耦合到FTV 274的端部278的电源轨(例如VSS电源轨)，以将抽头结构273配置为衬底抽头或阱抽头。导电结构271进一步配置为向天线NMOS 230的栅极239提供VSS，以在正在制造的IC器件的操作期间关断天线NMOS230。结果，在正常操作期间天线NMOS230不影响IC器件的功能。
在图5E中，执行关于图5D所描述的过程的替代过程。类似于关于图5D描述的工艺，在图5E中，将结构500C上下翻转并暂时接合到载体(未示出)，并且从半导体衬底570的背侧572执行晶圆减薄。与关于图5D描述的工艺的不同之处在于，在图5E中，半导体衬底570被完全去除。FTV 274形成为穿过绝缘层210以与抽头结构273电接触，并且具有与绝缘层210的背侧212齐平的端部278。由此获得所得到的结构500E。在其中省略导电结构271的一些实施例中，结构500E对应于IC器件200A。
在图5F中，在绝缘层210的背侧212上形成背侧重分布结构279。由此获得所得到的结构500F。背侧重分布结构包括电耦合到FTV 274的端部278的电源轨(例如VSS电源轨)，以将抽头结构273配置为衬底抽头或阱抽头。导电结构271进一步配置为向天线NMOS230的栅极239提供VSS，以在正在制造的IC器件的操作期间关断天线NMOS230。结果，在正常操作期间天线NMOS230不影响IC器件的功能。在一些实施例中，结构500F对应于IC器件200C。
在图5G中，执行了关于图5A-图5C所描述的过程的替代过程。与关于图5A-图5C描述的工艺的不同之处在于，在图5G中，正在制造的IC器件的器件和重分布结构259不是形成在SOI衬底上，而是形成在半导体衬底580上。半导体衬底580包括形成有IC器件的器件和重分布结构259的前侧581和背侧582。在一些实施例中，除了使用半导体衬底580代替SOI衬底之外，图5G中的工过程类似于关于图5A-图5C描述的过程。由此获得所得到的结构500G。
在图5H中，将结构500G上下翻转并暂时接合到载体(未示出)。从背侧582执行晶圆减薄以完全去除半导体衬底580，并暴露源极/漏极部件221、222、231、232的底部227、228、237、238、583。由此获得所得到的结构500H。
在一些实施例中，对应于绝缘层210的绝缘层(未示出)沉积在结构500H的暴露表面(即，图5H中的上表面)上。结果，获得了与形成FTV 274之前的结构500E相对应的结构。在至少一个实施例中，随后执行进一步的处理，例如，如关于图5E-图5F所描述的。
在至少一个实施例中，参关于图5H所描述的工过程的替代工过程还包括将结构500G倒置，并从半导体衬底580的背侧582执行晶圆减薄。然而，半导体衬底580并没有被完全去除。相反，半导体层(例如半导体衬底580的一部分)在晶圆减薄之后保留，并且例如通过氧化工艺被转换为与绝缘层210相对应的绝缘层。在至少一个实施例中，随后执行进一步的处理，例如，如关于图5E-图5F所描述的。
在一些实施例中，通过参照图5A-图5H中的一个或多个所描述的工艺制造的一个或者多个IC器件可以实现本文所述的一个以上优点。尽管所描述的制造工艺包括在一个或多个实施例中形成纳米片器件，但是其他类型的器件，例如纳米线、FinFET、平面等，也在各种实施例的范围内。在一些实施例中，可以为无块体器件和/或在无块体工艺提供天线效应保护。无块体工艺的示例包括但不限于SOI工艺、SPR工艺、超底部隔离(super bottomisolation，SBI)工艺等。在一些实施例中，可以提供跨越不同电源域的跨域天线效应保护，以及在相同电源域中的天线效应保护。
图6是根据一些实施例的制造IC器件的方法600的流程图。在一些实施例中，方法600可用于制造如关于图2A-图2E、图3A-图3E中的一个或更多所描述的一个或多个IC器件。
在操作605处，通过SOI工艺制造衬底。例如，使用一个或多个SOI工艺来制造SOI衬底，该SOI衬底上至少具有半导体衬底570和绝缘层210，如关于图5A所描述的。在至少一个实施例中，省略操作605。
在操作615处，在衬底上形成第一晶体管和第二晶体管。在至少一个实施例中，衬底是在操作605处制造的SOI衬底，并且第一晶体管和第二晶体管形成在SOI衬底中包括的绝缘层的前侧上。在一些实施例中，衬底包括半导体衬底，并且第一晶体管和第二晶体管形成在半导体衬底的前侧上，例如，如关于图5G所描述的。关于图5A-图5B描述了用于形成第一晶体管(例如天线NMOS230)和第二晶体管(例如待保护器件220)的示例工艺。所描述的示例工艺用于形成纳米片晶体管。其他晶体管类型，例如纳米线、FinFET、平面等，都在各种实施例的范围内。
在操作625处，在第一晶体管和第二晶体管上形成重分布结构，以将第一晶体管的第一源极/漏极电耦合到第一晶体管的栅极，并将第一晶体管的第二源极/漏极耦合到第二晶体管的栅极。例如，如关于图5C所描述的，通过沉积和图案化各种金属层和通孔层来形成重分布结构259。重分布结构259包括导体262和导体260，导体262将第一源极/漏极231电耦合到第一晶体管(即天线NMOS230)的栅极239，导体260将第一晶体管(即天线NMOS230)的第二源极/漏极232电耦合到第二晶体管(即待保护器件220)的栅极229。当正在制造重分布结构259的一个或多个上部金属层和/或通孔层时，累积在导体260上的电荷通过天线NMOS230释放到导体262，从而保护导体260的栅极电介质不被损坏，如本文所描述的。
在操作635处，当在操作615中在其上形成第一晶体管和第二晶体管的衬底是半导体衬底时，至少部分地去除半导体衬底，然后形成绝缘层，使得第一晶体管和第一晶体管布置在绝缘层的前侧上。例如，如关于图5H所描述的，在半导体衬底580的背侧582上执行晶圆减薄以完全去除半导体衬底580，然后形成与绝缘层210相对应的绝缘层，以使第一晶体管(例如天线NMOS230)和第二晶体管(例如待保护器件220)布置在绝缘层的前侧上。对于另一示例，执行晶圆减薄以去除半导体衬底580的部分而不是全部，并且将剩余的半导体层转换为与绝缘层210相对应的绝缘层。在至少一个实施例中，省略操作635。
在操作645处，通过蚀刻和填充形成延伸穿过绝缘层的FTV，并且在绝缘层的背侧上沉积并图案化背侧金属层，以将背侧金属层电耦合到FTV。例如，如关于图5E-图5F所描述的，形成FTV 274以延伸穿过绝缘层210，并且在绝缘层210的背侧212上沉积并图案化背侧金属层，例如BM0，以将背侧金属层电耦合到FTV 274。因此，在一个或多个实施例中，可以形成衬底抽头或阱抽头，和/或从背侧到前侧提供电源供应电压，例如VSS，以在制造的IC器件的正常操作期间关断相应的天线效应保护器件(例如，天线NMOS230)。在至少一个实施例中，省略操作645中所描述的过程中的一个或多个。在至少一个实施例中，本文所述的一个或多个优点可通过根据方法600制造的IC器件来实现。
所描述的方法包括示例操作，但不一定要求按所示顺序执行。根据本公开的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或消除操作。组合不同特征和/或不同实施例的实施例在本公开的范围内，并且在阅读本公开之后对于本领域的普通技术人员将是显而易见的。
在一些实施例中，集成电路(IC)器件包括天线效应保护器件和待保护器件。天线效应保护器件的第一源极/漏极电耦合到被配置为承载参考电压的第一导体。天线效应保护器件的第二源极/漏极通过第二导体电耦合到待保护器件的栅极。天线效应保护器件是无块体器件。
在一些实施例中，天线效应保护器件的栅极电耦合到第一导体。
在一些实施例中，集成电路器件还包括：另外的天线效应保护器件，其中，天线效应保护器件的栅极电耦合到另外的天线效应保护器件的源极/漏极。
在一些实施例中，待保护器件是无块体器件。
在一些实施例中，集成电路器件还包括：绝缘层，具有前侧和与前侧相对的背侧，其中，待保护器件、天线效应保护器件和第一导体在绝缘层的前侧上方；和导电结构，延伸穿过绝缘层，并且将绝缘层的前侧上的第一导体电耦合到背侧。
在一些实施例中，集成电路器件还包括：半导体层，位于绝缘层的背侧上方，半导体层通过导电结构电耦合到第一导体。
在一些实施例中，集成电路器件还包括：背侧金属层，位于绝缘层的背侧上方，背侧金属层通过导电结构电耦合到第一导体。
在一些实施例中，背侧金属层包括通过导电结构电耦合到第一导体的背侧电源轨。
在一些实施例中，导电结构包括：外延结构，位于绝缘层的前侧上方，并且电耦合到第一导体，和馈通通孔，延伸穿过绝缘层，并且将外延结构电耦合到绝缘层的背侧。
在一些实施例中，外延结构包括位于天线效应保护器件和待保护器件外部的衬底抽头或阱抽头。
在一些实施例中，外延结构包括天线效应保护器件的第一源极/漏极。
在一些实施例中，天线效应保护器件被配置为：响应于施加在天线效应保护器件的第一源极/漏极和第二源极/漏极之间的反向偏压，而进行如下操作：通过天线效应保护器件的泄露电流将第二导体上的第一极性电荷放电到第一导体，以及响应于施加在天线效应保护器件的第一源极/漏极和第二源极/漏极之间的正向偏压，而进行如下操作：通过天线效应保护器件的沟道电流将第二导体上的第二极性电荷放电到第一导体，第二极性与第一极性相反。
在一些实施例中，一种集成电路(IC)器件包括第一电源域、第二电源域、第一电源域中的第一天线效应保护器件和第二电源域中的第二天线效应保护器件。第二天线效应保护器件的栅极电耦合到第一天线效应保护器件的源极/漏极。
在一些实施例中，集成电路器件还包括：第一功能器件，位于第二电源域中，其中，第一功能器件的栅极电耦合到第二天线效应保护器件的源极/漏极。
在一些实施例中，集成电路器件还包括：第二功能器件，位于第一电源域中；和第三天线效应保护器件，位于第一电源域中，其中，第二功能器件的栅极电耦合到第三天线效应保护器件的源极/漏极。
在一些实施例中，第一天线效应保护器件、第二天线效应保护器件和第一功能器件中的每个是无块体器件。
在一些实施例中，第一天线效应保护器件和第二天线效应保护器件中的每个是接地栅极n沟道金属氧化物半导体，或栅极VDD p沟道金属氧化物半导体。
在一些实施例中，集成电路器件还包括以下中的至少一个：第一电源钳位电路，位于第一电源域中；第二电源钳位电路，位于第二电源域中；第一静电放电电路，电耦合在第一电源域的第一局部电源轨和全局电源轨之间；第二静电放电电路，电耦合在第二电源域的第二局部电源轨和全局电源轨之间；或第三静电放电电路，电耦合在第一局部电源轨和第二局部电源轨之间。
在根据一些实施例的制造集成电路(IC)器件的方法中，在衬底上方形成第一晶体管和第二晶体管，并且在第一晶体管和第二晶体管上方沉积并图案化重分布结构。重分布结构将第一晶体管的第一源极/漏极电耦合到第一晶体管的栅极，并且将第一晶体管的第二源极/漏极电耦合到第二晶体管的栅极。第一晶体管和第二晶体管形成在衬底的绝缘层的前侧上方。可替换地，该方法还包括去除衬底的至少部分，然后形成绝缘层，其中第一晶体管和第二晶体管布置在绝缘层的前侧上方。
在一些实施例中，方法还包括：蚀刻并沉积导电材料以形成延伸穿过绝缘层的馈通通孔，其中，馈通通孔电耦合到第一晶体管的第一源极/漏极和栅极；和在绝缘层的背侧上方沉积并图案化背侧金属层，并且将背侧金属层电耦合到馈通通孔。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种集成电路器件，包括：
天线效应保护器件；以及
待保护器件，
其中
所述天线效应保护器件的第一源极/漏极电耦合到被配置为承载参考电压的第一导体，
所述天线效应保护器件的第二源极/漏极通过第二导体电耦合到所述待保护器件的栅极，并且
所述天线效应保护器件是无块体器件。
2.根据权利要求1所述的集成电路器件，其中
所述天线效应保护器件的栅极电耦合到所述第一导体。
3.根据权利要求1所述的集成电路器件，还包括：
另外的天线效应保护器件，
其中，所述天线效应保护器件的栅极电耦合到所述另外的天线效应保护器件的源极/漏极。
4.根据权利要求1所述的集成电路器件，其中
所述待保护器件是无块体器件。
5.根据权利要求1所述的集成电路器件，还包括：
绝缘层，具有前侧和与所述前侧相对的背侧，其中，所述待保护器件、所述天线效应保护器件和所述第一导体在所述绝缘层的所述前侧上方；和
导电结构，延伸穿过所述绝缘层，并且将所述绝缘层的所述前侧上的所述第一导体电耦合到所述背侧。
6.根据权利要求5所述的集成电路器件，还包括：
半导体层，位于所述绝缘层的所述背侧上方，所述半导体层通过所述导电结构电耦合到所述第一导体。
7.一种集成电路器件，包括：
第一电源域；
第二电源域；
第一天线效应保护器件，位于所述第一电源域中；以及
第二天线效应保护器件，位于所述第二电源域中，
其中，所述第二天线效应保护器件的栅极电耦合到所述第一天线效应保护器件的源极/漏极。
8.根据权利要求7所述的集成电路器件，还包括：
第一功能器件，位于所述第二电源域中，
其中，所述第一功能器件的栅极电耦合到所述第二天线效应保护器件的源极/漏极。
9.根据权利要求8所述的集成电路器件，还包括：
第二功能器件，位于所述第一电源域中；和
第三天线效应保护器件，位于所述第一电源域中，
其中，所述第二功能器件的栅极电耦合到所述第三天线效应保护器件的源极/漏极。
10.一种制造集成电路器件的方法，所述方法包括：
在衬底上方形成第一晶体管和第二晶体管；以及
在所述第一晶体管和所述第二晶体管上方沉积并图案化重分布结构，以电耦合
所述第一晶体管的第一源极/漏极到所述第一晶体管的栅极，以及
所述第一晶体管的第二源极/漏极到所述第二晶体管的栅极，
其中
在所述形成中，所述第一晶体管和第二晶体管形成在所述衬底的绝缘层的前侧上方，或者
所述方法还包括去除所述衬底的至少部分，然后形成绝缘层，其中所述第一晶体管和所述第二晶体管布置在所述绝缘层的前侧上方。
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