TWI765327B - 積體電路及其形成方法、半導體封裝的形成方法 - Google Patents

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Abstract

一種積體電路及其形成方法及半導體封裝的形成方法。 積體電路包括：第一介電結構，其具有位於層間介電(ILD)結構之上的第一內側壁。第二介電結構位於第一介電結構之上，其中第一內側壁位於第二介電結構的第二內側壁之間。側壁阻擋結構位於第一介電結構之上且沿第二內側壁垂直地延伸。下部凸塊結構位於第二內側壁之間且沿第一內側壁垂直地延伸以及沿側壁阻擋結構的第三內側壁垂直地延伸。上部凸塊結構位於下部凸塊結構及側壁阻擋結構二者之上以及第二內側壁之間，其中上部凸塊結構的最上點位於第二介電結構的最上點處或第二介電結構的最上點下方。

Description

積體電路及其形成方法、半導體封裝的形成方 法
本發明是有關於一種積體電路及其形成方法以及半導體封裝的形成方法。
在積體電路(integrated circuit，IC)的批量製造期間，在半導體晶圓上形成多個IC晶粒。在形成IC晶粒之後，將IC晶粒分隔開並封裝。晶圓級封裝(Wafer-level packaging，WLP)是IC晶粒在分隔開之前便被封裝的一種封裝製程。一些類型的WLP可包括例如倒裝晶圓封裝、晶圓尺寸封裝(chip scale package，CSP)等。
本發明實施例提供一種形成積體電路的方法，其包括：接收工件，工件包括嵌置在層間介電結構中的內連結構且包括設置在層間介電結構及內連結構之上的第一介電層；在工件之上形 成第一介電結構；在第一介電層之上以及沿第一介電結構的內側壁形成側壁阻擋結構；在第一介電層之上以及沿側壁阻擋結構的內側壁形成硬罩幕結構，其中硬罩幕結構的高度小於第一介電結構的高度；在形成硬罩幕結構之後，移除側壁阻擋結構的上部部分以使側壁阻擋結構的高度小於或等於硬罩幕結構的高度；移除第一介電層的設置在側壁阻擋結構的內側壁之間的部分，以形成第二介電結構；在層間介電結構之上形成下部凸塊結構，下部凸塊結構沿第二介電結構的內側壁以及沿側壁阻擋結構的內側壁垂直地延伸；以及在下部凸塊結構及側壁阻擋結構二者之上形成上部凸塊結構。
本發明實施例提供一種積體電路，其包括層間介電結構、第一介電結構、第二介電結構、側壁阻擋結構、下部凸塊結構以及上部凸塊結構。層間介電結構設置在半導體基底之上，其中內連結構嵌置在層間介電結構中。第一介電結構設置在層間介電結構及內連結構之上，其中內連結構的導電接墊至少局部地設置在第一介電結構的第一內側壁之間。第二介電結構設置在第一介電結構之上，其中第一內側壁設置在第二介電結構的第二內側壁之間。側壁阻擋結構設置在第一介電結構之上且沿第二內側壁垂直地延伸。下部凸塊結構設置在導電接墊之上以及第二內側壁之間，其中下部凸塊結構沿第一內側壁以及沿側壁阻擋結構的第三內側壁垂直地延伸。上部凸塊結構設置在下部凸塊結構及側壁阻擋結構二者之上，其中上部凸塊結構沿第二內側壁垂直地延 伸，且其中上部凸塊結構的最上點設置在第二介電結構的最上點處或第二介電結構的最上點下方。
本發明實施例提供一種方法，其包括：接收半導體晶圓，半導體晶圓具有設置在半導體晶圓上的多個積體電路，其中：多個積體電路中的第一積體電路包括層間介電(ILD)結構、設置在層間介電結構之上的介電結構以及設置在層間介電結構之上以及介電結構的內側壁之間的凸塊結構；凸塊結構包括下部凸塊結構及上部凸塊結構；側壁阻擋結構，沿下部凸塊結構的外側壁設置且至少局部地將下部凸塊結構與介電結構的內側壁分隔開；側壁阻擋結構的最上表面與下部凸塊結構的最上表面實質上共面；以及上部凸塊結構設置在下部凸塊結構及側壁阻擋結構二者之上；將載體晶圓接合到半導體晶圓，其中載體晶圓被接合到介電結構或凸塊結構；以及通過將第一積體電路從被接合在一起的半導體晶圓與載體晶圓單體化來形成包括第一積體電路的第一單體化晶粒。
100:積體電路(IC)
102:半導體基底
104:半導體器件
106:源極/汲極區
108:閘極介電質
110:閘極電極
112:層間介電(ILD)結構
114:內連結構
114p:上部導電接墊
116:第一介電結構
118:第二介電結構
120:凸塊結構
122:下部凸塊結構
124:上部凸塊結構
126:第一側壁阻擋結構
128:區域
502:“柵欄”結構
702:載體基底
802:螢幕面板
804:透明接合層
806:透明蓋體結構
900:顯示器件
902a、902b、902c:發光IC
904a、904b、904c:發光結構
906:第二導電特徵
1102:工件
1104:第一介電層
1106:第二介電層
1202:第三開口
1302:阻擋層
1402:第二側壁阻擋結構
1502:硬罩幕層
1602:第一罩幕結構
1702:第二罩幕結構
1704:第一蝕刻製程
1802:硬罩幕結構
1804:第二蝕刻製程
1903:第三蝕刻製程
1904:第三罩幕結構
1906:縫隙
2002:第四蝕刻製程
2102:第五蝕刻製程
2104:第四開口
2202:第五開口
2500、3000:流程圖
2502、2504、2506、2508、2510、2512、2514、2516、3002、3004、3006、3008、3010:動作
2602:半導體晶圓
2702:載體晶圓
2802:第一單體化晶粒
2804:切割道
2902a、2902b:單體化晶粒
3007、3011:方法
A-A、B-B:線
Θ:角度
D 1 :第一距離
D 2 :第二距離
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出具有凸塊結構的積體電路(IC)的一些實施例的剖 視圖。
圖2示出圖1的一區域的一些實施例的放大剖視圖。
圖3示出圖1的一區域的一些其他實施例的放大剖視圖。
圖4示出圖1的一區域的一些其他實施例的放大剖視圖。
圖5示出圖1的一區域的一些其他實施例的放大剖視圖。
圖6示出圖1所示IC的一些其他實施例的剖視圖。
圖7示出圖1所示IC的一些其他實施例的剖視圖。
圖8示出圖1所示IC的一些其他實施例的剖視圖。
圖9示出包括圖1所示IC的一些實施例的顯示器件的一些實施例的剖視圖。
圖10A到圖10B示出圖9所示顯示器件的一些其他實施例的各種視圖。
圖11A到圖11B至圖24A到圖24B示出形成圖1所示IC的一些實施例的方法的一些實施例的一系列剖視圖。
圖25示出形成圖1所示IC的一些實施例的方法的一些實施例的流程圖。
圖26A、圖26B至圖28A、圖28B示出形成第一單體化晶粒的方法的一些實施例的一系列各種視圖，所述第一單體化晶粒包括圖1所示IC的一些實施例。
圖29示出形成顯示器件的方法的一些實施例的剖視圖，所述顯示器件包括在圖26A到圖26B至圖28A到圖28B中形成的第一單體化晶粒。
圖30示出一種用於以下的方法的一些實施例的流程圖：(1)形成包括圖1所示IC 100的一些實施例的單體化晶粒；以及(2)形成包括單體化晶粒的顯示器件。
現將參照圖式闡述本公開，其中通篇使用相同的參考編號來指代相同的元件，且其中所例示的結構未必按比例繪製。應理解，此詳細說明及對應的圖並不以任何方式限制本公開的範圍，且本詳細說明及圖僅提供幾個實例來例示一些使本發明概念可顯而易見的方式。
本公開提供用於實施本公開的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語 來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括器件在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據使用鎳/金(Ni/Au)凸塊製程(bumping process)的一些封裝製程，形成覆蓋銅接墊的第一介電層(例如，氮化矽(SiN))，並形成覆蓋第一介電層的第二介電層(例如，二氧化矽(SiO2))。對第二介電層執行第一蝕刻。第一蝕刻在第一介電層上停止且形成上覆在銅接墊上的第一開口。此後，形成對第一開口的側壁進行襯墊的包含側壁阻擋結構(例如氮化鈦(TiN))的金屬。接著對第一介電層執行第二蝕刻。第二蝕刻形成第二開口，所述第二開口暴露出銅接墊且在第一開口的側壁之間在側向上間隔開。在銅接墊上以及沿包含側壁阻擋結構的金屬形成Ni/Au凸塊。Ni/Au凸塊包括銅接墊上的鎳層及上覆在鎳層上的金層。包含側壁阻擋結構的金屬阻擋或以其他方式減緩銅沿鎳層的側壁從銅接墊到金層的移動(例如，擴散)。這會防止銅污染金層，這可能在使用封裝製程的IC的批量製造和/或封裝期間對良率產生負面影響。
封裝製程的一個挑戰是Ni/Au凸塊可能在第二介電層的上表面之上垂直地延伸。例如由於過鍍覆(over-plating)在包含側壁阻擋結構的金屬上的金層，因此Ni/Au凸塊可在第二介電層 的上表面之上垂直地延伸。由於包含側壁阻擋結構的金屬的高度，因此包含阻擋結構的金屬上的金層的過鍍覆可導致金層在第二介電層的上表面之上垂直地延伸。在一些實施例中，過鍍覆導致形成在第二介電層的上表面之上垂直地延伸且上覆在包含側壁阻擋結構的金屬上的“柵欄(fence)”結構(例如，外側環狀部分)。由於Ni/Au凸塊在第二介電層之上垂直地延伸，因此Ni/Au凸塊和/或第二介電層與透明螢幕面板(例如，玻璃螢幕面板)和/或載體基底(例如，載體晶圓)的可接合性(bondability)可能受到負面影響(例如，由於載體基底與Ni/Au凸塊和/或第二介電層之間的接縫(seam)(例如，空隙)。因此，在使用封裝製程的IC的批量製造和/或封裝期間，在第二介電層的上表面之上垂直地延伸的Ni/Au凸塊可能導致低良率。
本申請的各種實施例涉及用於凸塊製程(例如，Ni/Au凸塊製程)的罩幕轉移方法以及相關裝置。在一些實施例中，所述方法包括接收工件，所述工件包括覆蓋導電接墊的第一介電層及覆蓋第一介電層的第二介電層。在第二介電層中以及至少局部地在導電接墊的側壁之間形成第一開口。在第一介電層之上以及沿第一開口的側壁形成側壁阻擋結構。形成對第二介電層、側壁阻擋結構以及第一介電層的設置在側壁阻擋結構的內側壁之間的一部分進行襯墊的硬罩幕層。形成對硬罩幕層進行襯墊且填充第一開口的罩幕層。
移除罩幕層的上部部分，使得罩幕層的下部部分設置在 第一開口中且具有設置在第二介電層的上表面與第一介電層的上表面之間的上表面。此後，移除硬罩幕層的上部部分，使得硬罩幕層的下部部分設置在第一開口中且具有與罩幕層的下部部分的上表面實質上對齊的上表面。接著移除側壁阻擋結構的上部部分，使得側壁阻擋結構的下部部分具有設置在第二介電層的上表面之下且與第二介電層的上表面間隔開非零距離的上表面。
此後，移除硬罩幕層的下部部分及罩幕層的下部部分。接著在第一介電層中形成第二開口以暴露出導電接墊。在第一開口的側壁之間形成第二開口。接著在導電層上以及至少局部地沿側壁阻擋結構的下部部分的內側壁形成下部凸塊結構。接著形成覆蓋下部凸塊結構及側壁阻擋結構的上部凸塊結構。由於側壁阻擋結構的下部部分的上表面設置在第二介電層的上表面之下且與第二介電層的上表面間隔開非零距離，因此側壁阻擋結構的下部部分的高度可防止上部凸塊結構在第二介電層的上表面之上垂直地延伸(例如，側壁阻擋結構的下部部分的高度使得對側壁阻擋結構的下部部分的過鍍覆不會導致上部凸塊結構在第二介電結構的上表面之上垂直地延伸)。因此，上部凸塊結構可不形成有在第二介電層的上表面之上垂直地延伸的“柵欄”結構。因此，用於凸塊製程的罩幕轉移方法可在IC的批量製造和/或封裝期間改善良率。
圖1示出具有凸塊結構的積體電路(IC)100的一些實施例的剖視圖。
IC 100包括半導體基底102。半導體基底102可包含任何類型的半導體本體(例如，單晶矽/互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)塊、矽鍺(silicon-germanium，SiGe)、絕緣體上矽(silicon on insulator，SOI)等)。在半導體基底102上/半導體基底102中可設置有一個或多個半導體器件104。所述一個或多個半導體器件104可為或包括例如金屬氧化物半導體(MOS)場效應電晶體(field-effect transistor，FET)、一些其它MOS器件、或一些其它半導體器件。舉例來說，所述一個或多個半導體器件104可為包括設置在半導體基底102中的一對源極/汲極區106、設置在半導體基底102之上且位於源極/汲極區106之間的閘極介電質108、以及設置在閘極介電質108之上且位於源極/汲極區106之間的閘極電極110的MOSFET。
在半導體基底102及所述一個或多個半導體器件104之上設置有層間介電(interlayer dielectric,ILD)結構112。在一些實施例中，ILD結構112包括一個或多個堆疊的ILD層，所述一個或多個堆疊的ILD層可分別包含低介電常數(low-k)介電質(例如，介電常數小於約3.9的介電材料)、氧化物(例如，二氧化矽(SiO2))等。在ILD結構112中嵌置有內連結構114(例如，銅內連件)。內連結構114包括多個第一導電特徵(例如，金屬線、金屬通孔、金屬接觸件等)。內連結構114被配置成將所述一個或多個半導體器件104電耦合在一起。在一些實施例中，內連結構 114可包含例如銅(Cu)、鋁(Al)、鎢(W)、一些其他導電材料、或前述材料的組合。
內連結構114包括上部導電接墊114p。在一些實施例中，上部導電接墊114p是內連結構114的最上部第一導電特徵。在又一些實施例中，上部導電接墊114p是銅接墊。應理解，在一些實施例中，上部導電接墊114p是具有實質上共面的上表面的多個上部導電接墊中的一者。在此種實施例中，所述多個上部導電接墊可為內連結構114的最上部第一導電特徵，且上部導電接墊114p是最上部第一導電特徵中的一者。
在內連結構114以及ILD結構112之上設置有第一介電結構116。在一些實施例中，第一介電結構116包含氮化物(例如氮化矽(SiN))、氧化物(例如SiO2)、氮氧化物(例如氮氧化矽(SiOXNY))等。在第一介電結構116、內連結構114及ILD結構112之上設置有第二介電結構118。在一些實施例中，第二介電結構118包含氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiOXNY)等。在又一些實施例中，第二介電結構118包含與第一介電結構116不同的介電材料。在再一些實施例中，第二介電結構118是SiO2且第一介電結構116是SiN。
在內連結構114及ILD結構112之上設置有凸塊結構120。凸塊結構包括下部凸塊結構122及上部凸塊結構124。在一些實施例中，凸塊結構120直接設置在上部導電接墊114p之上。
下部凸塊結構122垂直地設置在上部凸塊結構124與上 部導電接墊114p之間。下部凸塊結構122電耦合到內連結構114。下部凸塊結構122垂直地延伸穿過第一介電結構116。下部凸塊結構122可垂直地延伸穿過第一介電結構116並接觸上部導電接墊114p。下部凸塊結構122至少局部地設置在第二介電結構118中。在一些實施例中，下部凸塊結構122的外側壁設置在上部導電接墊114p的外側壁內。下部凸塊結構122的上表面垂直地設置在第二介電結構118的上表面與第二介電結構118的下表面之間。在一些實施例中，下部凸塊結構122的上表面是下部凸塊結構122的最上表面。在又一些實施例中，第二介電結構118的上表面是第二介電結構118的最上表面，且第二介電結構118的下表面是第二介電結構118的最下表面。
在第二介電結構118中以及沿下部凸塊結構122的外側壁設置有第一側壁阻擋結構126。第一側壁阻擋結構126被配置成阻擋或以其他方式減緩原子沿下部凸塊結構122的側壁從上部導電接墊114p到上部凸塊結構124的移動(例如，擴散)。在一些實施例中，第一側壁阻擋結構126設置在上部導電接墊114p正上方。
第一側壁阻擋結構126垂直地設置在上部凸塊結構124與第一介電結構116之間。在一些實施例中，第一側壁阻擋結構126的外側壁設置在上部導電接墊114p的外側壁內。在又一些實施例中，第一側壁阻擋結構126的內側壁與第一介電結構116的內側壁實質上對齊。第一介電結構116垂直地將第一側壁阻擋結 構126與上部導電接墊114p隔開。第一側壁阻擋結構126的上表面垂直地設置在第二介電結構118的上表面與第二介電結構118的下表面之間。在一些實施例中，第一側壁阻擋結構126的上表面與下部凸塊結構122的上表面實質上共面。在又一些實施例中，第一側壁阻擋結構126的上表面是第一側壁阻擋結構126的最上表面。
上部凸塊結構124設置在第二介電結構118中以及下部凸塊結構122及第一側壁阻擋結構126二者之上。上部凸塊結構124可覆蓋下部凸塊結構122和/或第一側壁阻擋結構126。在一些實施例中，上部凸塊結構124的最上點(uppermost point)設置在第二介電結構118的最上點處或第二介電結構118的最上點下方。在又一些實施例中，上部凸塊結構124具有實質上平坦的上表面。由於上部凸塊結構124的最上點設置在第二介電結構118的最上點處或第二介電結構118的最上點下方，因此上部凸塊結構124的上表面不具有在第二介電結構118的上表面之上延伸的“柵欄”結構。因此，凸塊結構120可改善IC 100接合到透明螢幕面板(例如，玻璃螢幕面板)和/或載體基底(例如，載體晶圓)的能力(例如，可接合性)。
圖2例示出圖1所示區域128(例如，參見圖1)的一些實施例的放大剖視圖。
如圖2中所示，第一側壁阻擋結構126從第一介電結構116的上表面朝第二介電結構118的上表面垂直地延伸第一距離 D1。第二介電結構118的上表面與第一介電結構116的上表面垂直地間隔開第二距離D2。第一距離D1小於第二距離D2。在一些實施例中，第一距離D1處於第二距離D2的百分之十與百分之五十之間。如果第一距離D1大於第二距離D2的百分之五十，則上部凸塊結構124的最上點可在第二介電結構118的最上點之上垂直地延伸，使得上部凸塊結構124具有在第二介電結構118的上表面之上垂直地延伸的“柵欄”(例如，由於用於形成上部凸塊結構124的製程在第一側壁阻擋結構126的上表面上的過鍍覆)。另一方面，如果第一距離D1小於第二距離D2的百分之十，則上部凸塊結構124的最上點可被設置得離第二介電結構118的最上點下方太遠，使得上部凸塊結構124具有在第二介電結構118的上表面之上垂直地延伸的嚴重的“隆起(hump)”(例如，上部凸塊結構的直接設置在下部凸塊結構122之上的突起部分)。在一些實施例中，第一側壁阻擋結構126接觸第一介電結構116、下部凸塊結構122、上部凸塊結構124及第二介電結構118。
在一些實施例中，第一側壁阻擋結構126具有弧形內側壁。第一側壁阻擋結構126的弧形內側壁可為從第一側壁阻擋結構126的下表面到第一側壁阻擋結構126的上表面的弧。第一側壁阻擋結構126的弧形內側壁可從第一側壁阻擋結構126的下表面到第一側壁阻擋結構126的上表面朝向第一側壁阻擋結構126的外側壁彎曲(arc)。在其他實施例中，第一側壁阻擋結構126的內側壁可實質上為垂直的。在又一些實施例中，第一側壁阻擋 結構126的下表面是第一側壁阻擋結構126的最低表面。
第二介電結構118具有內側壁。在一些實施例中，第二介電結構118的內側壁實質上為垂直的。第二介電結構118的內側壁具有第一下部部分及設置在第一下部部分之上的第一上部部分。在一些實施例中，第一側壁阻擋結構126的外側壁與第二介電結構118的內側壁的第一下部部分銜接(engage)。第一側壁阻擋結構126的外側壁沿第二介電結構118的內側壁的第一下部部分垂直地延伸。在又一些實施例中，第一側壁阻擋結構126的外側壁實質上為垂直的。在再一些實施例中，第一下部部分由第二介電結構118的內側壁的從第二介電結構118的下表面垂直地延伸到第一側壁阻擋結構126的上表面的下部部分界定。第一上部部分由第二介電結構118的內側壁的從第二介電結構118的內側壁的下部部分垂直地延伸到第二介電結構118的上表面的上部部分界定。
在第一側壁阻擋結構126的內側壁中的一者與第一側壁阻擋結構126的下表面之間存在角度Θ。在一些實施例中，角度Θ介於二十度與九十度之間。在又一些實施例中，第一側壁阻擋結構126的內側壁中的每一者與第一側壁阻擋結構126的下表面之間的角度Θ實質上相同。
在一些實施例中，第一側壁阻擋結構126的最外周設置在上部導電接墊114p的最外周內。在其他實施例中，第一側壁阻擋結構126的最外周可至少局部地設置在上部導電接墊114p的最 外周之外。在此種實施例中，上部導電接墊114p的外側壁中的一個或多個外側壁設置在第一側壁阻擋結構126的外側壁內。
在一些實施例中，第一側壁阻擋結構126的上表面實質上為平坦的。在又一些實施例中，第一側壁阻擋結構126的上表面在側向上環繞下部凸塊結構122。在此種實施例中，所述上表面在側向上以連續的閉合路徑圍繞下部凸塊結構122延伸。在又一些實施例中，第一側壁阻擋結構126包含例如鈦(Ti)、氮化鈦(TiN)、足以阻擋原子從上部導電接墊114p擴散到上部凸塊結構124的一些其他材料、或前述材料的組合。
下部凸塊結構122設置在第一側壁阻擋結構126的內側壁之間及第一介電結構116的內側壁之間。在一些實施例中，第一介電結構116的內側壁實質上為垂直的。在又一些實施例中，第一介電結構116的內側壁設置在第二介電結構118的內側壁之間。上部導電接墊114p至少局部地設置在第一介電結構116的內側壁之間。
在一些實施例中，下部凸塊結構122接觸第一介電結構116及第一側壁阻擋結構126二者。在又一些實施例中，下部凸塊結構122的下表面與第一介電結構116的下表面實質上共面。在又一些實施例中，下部凸塊結構122包含例如純鎳(Ni)、Ni合金、一些其他合適的金屬、或前述材料的組合。在再一些實施例中，下部凸塊結構122的下表面是下部凸塊結構122的最低表面。
下部凸塊結構122的外側壁具有第二下部部分及設置在 第二下部部分之上的第二上部部分。在一些實施例中，下部凸塊結構122的外側壁的第二下部部分與第一介電結構116的內側壁銜接。第二下部部分由下部凸塊結構122的外側壁的從下部凸塊結構122的下表面垂直地延伸到第一介電結構116的上表面的下部部分界定。在又一些實施例中，下部凸塊結構122的外側壁的下部部分實質上為垂直的。
下部凸塊結構122的外側壁的第二上部部分與第一側壁阻擋結構126的內側壁銜接。第二上部部分由下部凸塊結構122的外側壁的從下部凸塊結構122的外側壁的下部部分垂直地延伸到下部凸塊結構122的上表面的上部部分界定。在一些實施例中，下部凸塊結構122的外側壁的上部部分是弧形的。在又一些實施例中，下部凸塊結構122的外側壁的弧形上部部分為從下部凸塊結構122的外側壁的下部部分到下部凸塊結構122的上表面朝向第一側壁阻擋結構126的外側壁的弧。在再一些實施例中，下部凸塊結構122的弧形外側壁可為弧形的，使得下部凸塊結構122的弧形外側壁的至少一部分設置在第一介電結構116的內側壁之外。在其他實施例中，下部凸塊結構122的外側壁的上部部分實質上為垂直的。
在一些實施例中，下部凸塊結構122的最外周設置在上部導電接墊114p的最外周內。在其他實施例中，下部凸塊結構122的最外周可至少局部地設置在上部導電接墊114p的最外周之外。在此種實施例中，上部導電接墊114p的外側壁的一個或多個外側 壁設置在下部凸塊結構122的外側壁內。
在一些實施例中，上部凸塊結構124與下部凸塊結構122及第一側壁阻擋結構126二者接觸。上部凸塊結構124可完全覆蓋下部凸塊結構及第一側壁阻擋結構126二者。在又一些實施例中，上部凸塊結構124的下表面可為實質上平坦的。在又一些實施例中，上部凸塊結構124可包含例如金(Au)、鉑(Pt)、一些其他合適的金屬、或前述材料的組合。在再一些實施例中，上部凸塊結構124的下表面是上部凸塊結構124的最低表面。
在一些實施例中，上部凸塊結構124的外側壁與第二介電結構118的外側壁的第一上部部分銜接。在又一些實施例中，上部凸塊結構124的外側壁設置在上部導電接墊114p的外側壁內。上部凸塊結構124的外側壁可實質上為垂直的。在再一些實施例中，上部凸塊結構124的外側壁與第一側壁阻擋結構126的外側壁實質上對齊。
在一些實施例中，上部凸塊結構124的上表面與第二介電結構118的上表面實質上共面。在又一些實施例中，上部凸塊結構124的下表面實質上為平坦的。在再一些實施例中，上部凸塊結構124的高度(例如，上部凸塊結構124的上表面與上部凸塊結構124的下表面之間的距離)大於或等於第一距離D1。
在一些實施例中，上部凸塊結構124的最外周設置在上部導電接墊114p的最外周內。在其他實施例中，上部凸塊結構124的最外周可至少局部地設置在上部導電接墊114p的最外周之外。 在此種實施例中，上部導電接墊114p的一個或多個外側壁設置在上部凸塊結構124的外側壁內。
圖3例示出圖1所示區域128(參見，例如圖1)的一些其他實施例的放大剖視圖。
如圖3中所示，上部凸塊結構124的上表面可設置在第二介電結構118的上表面下方。在此種實施例中，上部凸塊結構124的上表面可與第二介電結構118的上表面間隔開小於或等於1,000埃(Å)。如果上部凸塊結構124的上表面與第二介電結構118的上表面間隔開大於1,000Å，則上覆的第二導電特徵(例如，導線)與上部凸塊結構124之間的電連接可能不令人滿意(例如，上部凸塊結構124與上覆的第二導電特徵之間的電阻太高)。
圖4例示出圖1所示區域128(參見，例如圖1)的一些其他實施例的放大剖視圖。
如圖4中所示，下部凸塊結構122的上表面可設置在第一側壁阻擋結構126的上表面下方。在一些實施例中，上部凸塊結構124具有與第二介電結構118的內側壁的第一上部部分銜接的第一外側壁以及與第一側壁阻擋結構126的內側壁銜接的第二外側壁。上部凸塊結構124的第二外側壁局部地沿第一側壁阻擋結構126的內側壁垂直地延伸。上部凸塊結構124的第二外側壁設置在上部凸塊結構124的第一外側壁之間。在又一些實施例中，上部凸塊結構124具有與下部凸塊結構122的上表面銜接的第一下表面以及與第一側壁阻擋結構126的上表面銜接的第二下表 面。上部凸塊結構124的第二下表面設置在上部凸塊結構124的第一下表面上方。在再一些實施例中，上部凸塊結構124的第二下表面在側向上以連續的閉合路徑圍繞上部凸塊結構124的第一下表面延伸。
圖5例示出圖1所示區域128(參見，例如圖1)的一些其他實施例的放大剖視圖。
如圖5中所示，下部凸塊結構122可局部地設置在第一側壁阻擋結構126之上。在一些實施例中，下部凸塊結構122的上表面具有第一凹陷部分及第一環形部分。第一環形部分在側向上以連續的閉合路徑圍繞第一凹陷部分延伸。在一些實施例中，第一環形部分直接設置在第一側壁阻擋結構126之上。在又一些實施例中，第一凹陷部分的最低點設置在第一側壁阻擋結構126的上表面之上。在其他實施例中，第一凹陷部分的最低點設置在第一側壁阻擋結構126的上表面下方。
在一些實施例中，上部凸塊結構124的下表面具有第二凹陷部分及第二環形部分。第二凹陷部分與第一凹陷部分銜接，且第二環形部分與第一環形部分銜接。第二環形部分在側向上以連續的閉合路徑圍繞第二凹陷部分延伸。在一些實施例中，第二環形部分直接設置在第一環形部分之上。在又一些實施例中，第二凹陷部分的最低點設置在第一側壁阻擋結構126的上表面之上。在其他實施例中，第二凹陷部分的最低點設置在第一側壁阻擋結構126的上表面下方。
在一些實施例中，上部凸塊結構124的上表面具有第三凹陷部分及第三環形部分。第三環形部分在側向上以連續的閉合路徑圍繞第三凹陷部分延伸。在一些實施例中，第三環形部分設置在第一環形部分和/或第二環形部分正上方。第三凹陷部分的最低點設置在第二介電結構118的上表面下方。
第三環形部分的最上點設置在第二介電結構118的最上點處或第二介電結構118的最上點下方。由於第三環形部分的最上點設置在第二介電結構118的最上點處或第二介電結構118的最上點下方，因此上部凸塊結構124不具有在第二介電結構118的上表面之上延伸的“柵欄”結構502(以虛線例示以提供附加的上下文)。因此，凸塊結構120可改善IC 100與透明螢幕面板(例如，玻璃螢幕面板)和/或載體基底(例如，載體晶圓)的接合能力。換句話說，如果凸塊結構120具有“柵欄”結構502，則“柵欄”結構502將為高應力點，高應力點將對IC 100與透明螢幕面板和/或載體基底的接合能力產生負面影響(例如，由於高應力點使得透明螢幕面板破裂/破碎/分層)。在一些實施例中，第三環形部分的最上點不設置在第二介電結構118的最上點之上。由於第三環形部分的最上點未設置在第二介電結構118的最上點之上，因此上部凸塊結構124不具有在第二介電結構118的上表面之上延伸的“柵欄”結構502。因此，凸塊結構120可改善IC 100與透明螢幕面板(例如，玻璃螢幕面板)和/或載體基底(例如，載體晶圓)的接合能力。
圖6例示出圖1所示IC 100的一些其他實施例的剖視圖。
如圖6中所示，IC 100可包括設置在內連結構114及ILD結構112之上的多個凸塊結構。所述多個凸塊結構中的凸塊結構電耦合到內連結構114。在一些實施例中，所述多個凸塊結構中的凸塊結構分別通過多個上部導電接墊電耦合到內連結構114。所述多個凸塊結構中的凸塊結構中的每一者包括下部凸塊結構122、上部凸塊結構124及第一側壁阻擋結構126。應理解，在一些實施例中，凸塊結構120是設置在IC 100上的唯一凸塊結構(例如，IC 100僅包括一個凸塊結構)。
圖7例示出圖1所示IC 100的一些其他實施例的剖視圖。
如圖7中所示，IC 100包括設置在凸塊結構120、ILD結構112及半導體基底102之上的載體基底702。載體基底702可接合到第二介電結構118和/或上部凸塊結構124。在一些實施例中，載體基底702可為例如聚醯亞胺基底、半導體基底等。由於IC 100包括凸塊結構120，因此在載體基底702與IC 100之間存在改善的接合介面，從而改善良率(例如，通過在IC 100接合到載體基底702期間防止對IC 100的損壞)。
圖8例示出圖1所示IC 100的一些其他實施例的剖視圖。
如圖8中所示，IC 100包括設置在凸塊結構120、ILD結構112及半導體基底102之上的螢幕面板802。螢幕面板802接合到IC 100。螢幕面板包括透明接合層804(例如，矽凝膠、氨基甲酸酯或一些其他合適的粘合劑)及透明蓋體(cover)結構806(例 如，蓋體玻璃、觸控式螢幕等)。透明接合層804設置在透明蓋體結構806與凸塊結構120之間及透明蓋體結構806與第二介電結構118之間。由於IC 100包括凸塊結構120，因此在螢幕面板802與IC 100之間存在改善的接合介面，從而改善良率(例如，通過在IC 100接合到螢幕面板802期間防止對IC 100和/或螢幕面板802的損壞)。
圖9例示出包括圖1所示IC 100的一些實施例的顯示器件900的一些實施例的剖視圖。
如圖9中所示，顯示器件900包括IC 100及多個發光IC 902a、902b、902c。舉例來說，顯示器件包括第一發光IC 902a、第二發光IC 902b及第三發光IC 902c。發光IC 902a-902c包括一個或多個發光結構904a、904b、904c(例如，發光二極體(light-emitting diode，LED)、微LED等)。舉例來說，第一發光IC 902a包括第一發光結構904a，第二發光IC 902b包括第二發光結構904b，且第三發光IC 902c包括第三發光結構904c。發光IC 902a-902c可包括一個或多個半導體器件(為了易於說明，在圖9中未示出)，所述一個或多個半導體器件設置在半導體基底(為了易於說明，在圖9中未示出)上且電耦合到所述一個或多個發光結構904a-904c。
所述一個或多個發光結構904a-904c被配置成發射具有特定波長的光，所述光穿過螢幕面板802(例如，由圖9中的箭頭所示)。在一些實施例中，由所述一個或多個發光結構904a-904c 發射的光是有色光。舉例來說，第一發光結構904a被配置成發射紅光，第二發光結構904b被配置成發射綠光，且第三發光結構904c被配置成發射藍光。
IC 100及所述多個發光IC 902a-902c接合到螢幕面板802。由於IC 100包括凸塊結構120，因此在螢幕面板802與IC 100之間存在改善的接合介面。舉例來說，由於上部凸塊結構124不具有在第二介電結構118的上表面之上延伸的“柵欄”結構502(參見，例如圖5)，因此IC 100與螢幕面板802之間的接合介面得到改善。改善的接合介面可改善顯示器件900的堅固性(例如，螢幕面板802回應於施加在透明蓋體結構806上的給定機械力而抗破裂/抗破碎/抗分層)和/或提高顯示器件900的良率。舉例來說，由於凸塊結構120減少了在顯示器件900的製作期間(或在消費者使用期間)可能導致螢幕面板802破裂/破碎/分層的高應力點(例如，由於高應力點的減少增加了在螢幕面板802破裂/破碎/分層之前可施加在透明蓋體結構806上的機械力的量)，因此改善的接合介面可改善顯示器件900的堅固性和/或顯示器件900的良率。
在一些實施例中，在透明蓋體結構806中設置有一個或多個第二導電特徵906(例如，導線)。所述一個或多個第二導電特徵906被配置成將發光IC 902a-902c電耦合到IC 100。在一些實施例中，透明接合層804被配置成在所述一個或多個第二導電特徵906、IC 100及發光IC 902a-902c之間提供電連接(由圖9 中的虛線示出)。在又一些實施例中，凸塊結構120電耦合到所述一個或多個第二導電特徵906。在再一些實施例中，發光IC 902a-902c的輸入/輸出(input/output，I/O)結構(為了易於說明，在圖9中未示出)電耦合到所述一個或多個第二導電特徵906。應理解，在一些實施例中，在IC 100與發光IC 902a-902c之間設置有填充材料，以在IC 100與發光IC 902a-902c之間提供結構支撐。
在一些實施例中，IC 100包括用於顯示器件900的控制電路系統。舉例來說，控制電路系統被配置成向發光IC 902a-902c提供電信號(例如，電壓)，使得顯示器件900顯示期望的圖像。在又一些實施例中，IC 100不包括任何發光結構。在此種實施例中，IC 100可僅包括用於控制發光IC 902a-902c的電路系統。
圖10A到圖10B示出圖9所示顯示器件900的一些其他實施例的各種視圖。圖10A例示出圖9所示顯示器件的一些其他實施例的等距視圖(isometric view)。圖10B例示出沿圖10A的線A-A截取的圖10A所示顯示器件的一些實施例的剖視圖。
如圖10A到圖10B中所示，IC 100及發光IC 902a-902c可被設置成陣列(例如，5×5陣列)。在一些實施例中，IC 100可設置在陣列的中心處。應理解，在其他實施例中，IC 100可設置在陣列中的任何地方(或陣列的外側)。還應理解，顯示器件900可包括其他大小的陣列(例如，4×4陣列、7×7陣列等)。IC 100電耦合到陣列的發光IC 902a-902c(例如，通過一個或多個第二導電特徵906(為清楚起見，圖10A到圖10B中未示出)。IC 100被 配置成向發光IC 902a-902c中的每一者提供電信號(例如，電壓)，使得顯示器件900顯示期望的圖像。
螢幕面板802在IC 100及發光IC 902a-902c之上連續地延伸。發光IC 902a-902c中的每一者及IC 100接合到螢幕面板802。應理解，顯示器件900可包括任意數目的陣列，所述任意數目的陣列中的每一者包括接合到螢幕面板802的IC 100及發光IC 902a-902c。舉例來說，顯示器件可包括第一陣列及第二陣列，第一陣列包括第一IC(例如，IC 100)及第一多個發光IC(例如，發光IC 902a-902c)，第二陣列設置在第一陣列的一側上且包括第二IC(例如，IC 100)及第二多個發光IC(例如，發光IC 902a-902c)。第一IC被配置成控制第一多個發光IC，且第二IC被配置成控制第二多個發光IC。根據顯示器件900的期望的顯示大小而定，顯示器件900包括以較大陣列排列的預定數目的陣列，使得顯示器件900具有期望的顯示大小(例如，1.5”、1.7”、5.8”、6.1”、6.5”、10.2”、10.5”、12.9”、15.4”、17”、35”、42”、48”、55”、65”、75”等)。
圖11A到圖11B至圖24A到圖24B示出形成圖1所示IC 100的一些實施例的方法的一些實施例的一系列剖視圖。後綴為“A”的圖(例如，圖11A)例示出形成圖1所示IC 100的一些實施例的方法的一些實施例的一系列剖視圖。後綴為“B”的圖(例如，圖11B)示出後綴為“A”的對應圖的區域的一系列放大剖視圖。舉例來說，圖11B示出圖11A所示區域128的放大剖視圖， 圖12B示出圖12A所示區域128的放大剖視圖，以此類推。
如圖11A、圖11B中所示，接收工件1102。工件1102包括半導體基底102。在半導體基底102上/半導體基底102中設置一個或多個半導體器件104。在半導體基底及所述一個或多個半導體器件104之上設置ILD結構112。在ILD結構112中嵌置內連結構114，且內連結構114設置在半導體基底102之上。內連結構114包括上部導電接墊114p。
在一些實施例中，形成工件1102的方法包括以下製程。通過以下方式來形成所述一個或多個半導體器件104：在半導體基底102中(例如，通過離子注入)形成成對的源極/汲極區。此後，在半導體基底102之上以及所述成對的源極/汲極區之間(例如，通過沉積/生長製程及蝕刻製程)形成閘極介電質及閘極電極。接著在所述一個或多個半導體器件104之上形成第一ILD層，且在第一ILD層中形成接觸開口。在第一ILD層上及接觸開口中形成導電材料(例如，W)。此後，對導電材料執行平坦化製程(例如，化學機械拋光(chemical-mechanical polishing，CMP))以在第一ILD層中形成導電接觸件(例如，金屬接觸件)。
接著在第一ILD層及導電接觸件之上形成第二ILD層，且在第二ILD層中形成第一導線溝槽。在第二ILD層上及第一導線溝槽中形成導電材料(例如，Cu)。此後，對導電材料執行平坦化製程(例如，CMP)，以在第二ILD中形成導線(例如，金屬1)。接著在第二ILD層及導線之上形成第三ILD層，且在第三ILD層 中形成導通孔開口。在第三ILD層上及導通孔開口中形成導電材料(例如，Cu)。此後，對導電材料執行平坦化製程(例如，CMP)，以在第三ILD層中形成導通孔(例如，金屬通孔)。用於形成導線及導通孔的上述製程可重複任何次數，以形成ILD結構112及嵌置在ILD結構112中的內連結構114。
同樣如圖11A到圖11B中所示，在半導體基底102、ILD結構112及內連結構114之上形成第一介電層1104。第一介電層1104覆蓋上部導電接墊114p。在一些實施例中，第一介電層1104包含氮化物(例如，SiN)、氧化物(例如，SiO2)、氮氧化物(例如，SiOXNY)、一些其他介電材料、或前述材料的組合。在又一些實施例中，第一介電層1104是SiN。第一介電層1104可通過在ILD結構112及上部導電接墊114p上沉積第一介電層1104來形成。在一些實施例中，第一介電層1104可通過例如化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、一些其他沉積製程、或前述製程的組合進行沉積。
同樣如圖11A到圖11B中所示，在第一介電層1104之上形成第二介電層1106。在一些實施例中，第二介電層1106包含氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiOXNY)、一些其他介電材料、或前述材料的組合。在又一些實施例中，第二介電層1106是SiO2。第二介電層1106可通過在第一介電層1104上沉積第二介電層1106來形成。在一些實施例中，第二介電層1106 可通過例如CVD、PVD、ALD、一些其他沉積製程、或前述製程的組合進行沉積。
如圖12A到圖12B中所示，在第一介電層1104之上形成第二介電結構118。第二介電結構118形成有在側向上間隔開的內側壁。在一些實施例中，第二介電結構118的內側壁設置在上部導電接墊114p的最外周內。在其他實施例中，第二介電結構118的一個或多個內側壁設置在上部導電接墊114p的最外周之外。在又一些實施例中，第二介電結構的內側壁實質上為垂直的。
在一些實施例中，用於形成第二介電結構118的製程包括在第二介電層1106(參見，例如圖11A、圖11B)上形成圖案化罩幕層(未示出)。在又一些實施例中，圖案化罩幕層可通過以下方法形成：在第二介電層1106之上形成罩幕層(未示出)；將罩幕層曝光於圖案(例如，通過微影)；以及對罩幕層進行顯影以形成圖案化罩幕層。此後，在圖案化罩幕層就位的情況下，對第二介電層1106執行蝕刻製程(例如，濕式/乾式蝕刻)，以移除第二介電層1106的未被遮蔽的部分，從而形成第二介電結構118。第二介電結構118對應於在對第二介電層1106執行蝕刻製程之後第二介電層1106的留存在第一介電層1104之上的部分。隨後，可剝除圖案化罩幕層。
在形成第二介電結構118之後，在第二介電結構118中以及在上部導電接墊114p之上設置第三開口1202。第三開口1202由第一介電層1104的上表面的第一中心部分及第二介電結構118 的內側壁界定。第一介電層1104的上表面的第一中心部分直接設置在第二介電結構118的內側壁之間。在一些實施例中，第三開口1202的最上邊界設置在第二介電結構118的上表面處(或下方)。在又一些實施例中，第三開口1202形成有設置在上部導電接墊114p的最外周內的最外周。在其他實施例中，第三開口1202被形成為使得第三開口1202的最外周至少局部地形成在上部導電接墊114p的最外周之外。
如圖13A、圖13B中所示，在第二介電結構118及第一介電層1104之上形成阻擋層1302。阻擋層1302被形成為對第三開口1202的側壁、第一介電層1104的上表面的第一中心部分及第二介電結構118的上表面進行襯墊。在一些實施例中，阻擋層1302可包含例如Ti、TiN、足以阻擋原子從上部導電接墊114p擴散到上部凸塊結構124的一些其他材料、或者前述材料的組合。阻擋層1302可被形成為共形層(conformal layer)。在又一些實施例中，用於形成阻擋層1302的製程包括：沉積阻擋層1302，阻擋層1302位於第二介電結構118上、第一介電層1104上且對第三開口1202的側壁進行襯墊。阻擋層1302可通過例如CVD、PVD、ALD、濺鍍、一些其他沉積製程、或前述製程的組合進行沉積。
如圖14A、圖14B中所示，沿第三開口1202的側壁形成第二側壁阻擋結構1402。在一些實施例中，第二側壁阻擋結構1402被形成為具有與第三開口1202的高度實質上相同的高度。在又一些實施例中，用於形成第二側壁阻擋結構1402的製程包括：對阻 擋層1302(參見，例如圖13A、圖13B)執行蝕刻製程，以從水平表面移除阻擋層1302，留下沿著第三開口1202的側壁的阻擋層1302作為第二側壁阻擋結構1402。
如圖15A、圖15B中所示，在第二介電結構118、第一介電層1104及第二側壁阻擋結構1402之上形成硬罩幕層1502。硬罩幕層1502至少局部地形成在第三開口1202中且對第二側壁阻擋結構1402的內側壁進行襯墊。硬罩幕層1502具有第一密度且第二介電結構118具有小於第一密度的第二密度。在一些實施例中，硬罩幕層1502是共形層。硬罩幕層1502可為或包含例如氧化物(例如SiO2)、氮化物(例如SiN)、氮氧化物(例如SiOXNY)等。在又一些實施例中，硬罩幕層是SiO2。在再一些實施例中，硬罩幕層1502是高溫氧化物(high-temperature oxide，HTO)(例如，通過高溫沉積/生長製程形成的SiO2)。硬罩幕層1502可被形成為厚度小於或等於100埃(Å)。
在一些實施例中，用於形成硬罩幕層1502的製程包括在第二介電結構118上、第一介電層1104上以及第二側壁阻擋結構1402的內側壁上沉積硬罩幕層1502。硬罩幕層1502可通過例如CVD、PVD、ALD、濺鍍、一些其他沉積製程、或前述製程的組合進行沉積。在又一些實施例中，硬罩幕層在溫度高於400℃的處理室中形成。
如圖16A、圖16B中所示，在硬罩幕層1502及第二介電結構118之上形成第一罩幕結構1602。第一罩幕結構1602形成在 第三開口1202中(參見，例如圖15A、圖15B)。在一些實施例中，第一罩幕結構1602完全填充第三開口1202。第一罩幕結構1602可被形成為具有設置在硬罩幕層1502的上表面之上的實質上平坦的上表面。在一些實施例中，第一罩幕結構1602可包含例如正型光阻、負型光阻等。在又一些實施例中，第一罩幕結構1602的上表面是第一罩幕結構1602的最上表面。在再一些實施例中，硬罩幕層1502的上表面是硬罩幕層1502的最上表面。
在一些實施例中，用於形成第一罩幕結構1602的製程包括沉積罩幕層(未示出)(例如，正型光阻、負型光阻等)於硬罩幕層1502上並填充第三開口1202。罩幕層可通過CVD、PVD、ALD、旋轉塗佈製程、噴塗製程、輥塗(roller coating)製程、浸漬塗佈(dip coating)製程、一些其它沉積製程、或前述製程的組合進行沉積。接著將罩幕層暴露於電磁輻射(例如，紫外(ultraviolet，UV)光)，從而形成第一罩幕結構1602。在一些實施例中，可(例如，通過微影)將罩幕層曝光於電磁輻射的圖案且接著對罩幕層進行顯影，從而形成具有圖案的第一罩幕結構1602。
如圖17A、圖17B中所示，在第一介電層1104之上以及第二介電結構118中形成第二罩幕結構1702。第二罩幕結構1702直接形成在第二側壁阻擋結構1402的內側壁之間。在一些實施例中，第二罩幕結構1702被形成為具有設置在第二介電結構118的上表面下方的上表面。在又一些實施例中，第二罩幕結構1702形 成在上部導電接墊114p正上方。在再一些實施例中，第二罩幕結構1702的上表面是第二罩幕結構1702的最上表面。
在一些實施例中，用於形成第二罩幕結構1702的製程包括對第一罩幕結構1602(參見，例如圖16A、圖16B)執行第一蝕刻製程1704(例如，濕式/乾式蝕刻製程)。第一蝕刻製程1704移除第一罩幕結構1602的上部部分，從而在第二側壁阻擋結構1402的內側壁之間留下第一罩幕結構1602的下部部分作為第二罩幕結構1702。在一些實施例中，第一蝕刻製程1704是乾式蝕刻製程(例如，反應性離子蝕刻)。在又一些實施例中，第一蝕刻製程1704可為利用氧作為處理氣體(和/或蝕刻劑)的乾式蝕刻製程(例如，氧電漿蝕刻、氧電漿灰化等)。
如圖18A、圖18B中所示，在第一介電層1104之上以及第二介電結構118中形成硬罩幕結構1802。硬罩幕結構1802直接形成在第二側壁阻擋結構1402的內側壁之間並將第二罩幕結構1702與第二側壁阻擋結構1402隔開。在一些實施例中，硬罩幕結構1802被形成為具有與第二罩幕結構1702的上表面實質上共面的上表面。在其他實施例中，硬罩幕結構1802被形成為使得硬罩幕結構1802的上表面設置在第二罩幕結構1702的上表面之上(或下方)。在又一些實施例中，硬罩幕結構1802的上表面是硬罩幕結構1802的最上表面。
在一些實施例中，用於形成硬罩幕結構1802的製程包括對硬罩幕層1502(參見，例如圖17A、圖17B)執行第二蝕刻製 程1804(例如，濕式/乾式蝕刻製程)。第二蝕刻製程1804移除硬罩幕層1502的上部部分，從而留下硬罩幕層1502的將第二罩幕結構1702與第二側壁阻擋結構1402隔開的下部部分作為硬罩幕結構1802。
在一些實施例中，第二蝕刻製程1804是濕式蝕刻製程。在又一些實施例中，第二蝕刻製程1804是利用氫氟酸(hydrofluoric acid，HF)作為蝕刻劑的濕式蝕刻製程。在此種實施例中，濕式蝕刻製程包括將硬罩幕層1502暴露於包含HF的第一溶液。第一溶液可具有HF為約百分之一的濃度。應理解，第一溶液可具有不同的HF濃度(例如，HF大於/小於約百分之一)。在又一些此種實施例中，硬罩幕層1502暴露于第一溶液達第一時間間隔。在再一些此種實施例中，第一時間間隔可為約60秒。如果第一時間間隔為約60秒，則可控制硬罩幕結構1802的高度，使得硬罩幕結構1802的上表面與第二罩幕結構1702的上表面為實質上共面的；如果第一時間間隔大於/小於約60秒，則可減小/增加硬罩幕結構1802的高度，使得硬罩幕結構1802的上表面設置在第二罩幕結構1702的上表面下方/上方。應理解，第一時間間隔可為足以形成具有預定高度的硬罩幕結構1802的任何時間間隔(例如，大於60秒)。
如圖19A、圖19B中所示，在第一介電層1104之上以及第二介電結構118中形成第一側壁阻擋結構126。第一側壁阻擋結構126直接形成在第二介電結構118的內側壁之間且將硬罩幕結 構1802與第二介電結構118的內側壁隔開。在一些實施例中，第一側壁阻擋結構126被形成為具有實質上平坦的上表面。
第一側壁阻擋結構126被形成為從第一介電層1104的上表面朝第二介電結構118的上表面垂直地延伸第一距離D1。第二介電結構118的上表面與第一介電層1104的上表面垂直地間隔開第二距離D2。第一距離D1小於第二距離D2。在一些實施例中，第一距離D1處於第二距離D2的百分之十與百分之五十之間。
在一些實施例中，用於形成第一側壁阻擋結構126的製程包括對第二側壁阻擋結構1402(參見，例如圖18A、圖18B)執行第三蝕刻製程1903(例如，乾式/濕式蝕刻製程)。第三蝕刻製程1903移除第二側壁阻擋結構1402的上部部分，從而形成第一側壁阻擋結構126。在一些實施例中，第三蝕刻製程將第二側壁阻擋結構1402的高度降低百分之五十與百分之九十之間，從而形成第一側壁阻擋結構126。硬罩幕結構1802的高度和/或第二罩幕結構1702的高度提供控制第三蝕刻製程1903的方式，從而允許第一側壁阻擋結構126將被形成為從第一介電層1104的上表面朝第二介電結構118的上表面垂直地延伸第一距離D1。
在一些實施例中，第三蝕刻製程1903是濕式蝕刻製程。在又一些實施例中，第三蝕刻製程1903是利用過氧化氫(H2O2)作為蝕刻劑的濕式蝕刻製程。在此種實施例中，濕式蝕刻製程包括將第二側壁阻擋結構1402暴露於包含H2O2的第二溶液。第二溶液具有與第一溶液不同的化學組合物。第二溶液可具有約百分 之三十的H2O2濃度。應理解，第二溶液可包含不同濃度的H2O2(例如，大於/小於約百分之三十的H2O2)。在又一些此種實施例中，第二側壁阻擋結構1402暴露于第二溶液達第二時間間隔。在再一些此種實施例中，第二時間間隔可為約三十秒。如果第二時間間隔為約30秒，則第一側壁阻擋結構126被形成為從第一介電層1104的上表面朝第二介電結構118的上表面垂直地延伸第一距離D1；如果第二時間間隔大於/小於約三十秒，則第一側壁阻擋結構126被形成為從第一介電層1104的上表面朝第二介電結構118的上表面垂直地延伸不等於第一距離D1的第三距離。應理解，第二時間間隔可為足以形成從第一介電層1104的上表面朝第二介電結構118的上表面垂直地延伸第一距離D1的第一側壁阻擋結構126的任何時間間隔(例如，大於/小於三十秒)。
同樣如圖19A、圖19B中所示，在硬罩幕結構1802的內側壁之間直接形成第三罩幕結構1904。在一些實施例中，第三罩幕結構1904被形成為具有設置在硬罩幕結構1802的上表面下方的上表面。在又一些實施例中，第三罩幕結構1904的上表面是第三罩幕結構1904的最上表面。
同樣如圖19A、圖19B中所示，在第三罩幕結構1904與硬罩幕結構1802之間形成縫隙(crevice)1906。縫隙1906是設置在第三罩幕結構1904與硬罩幕結構1802之間的材料的空隙。在一些實施例中，縫隙1906的側壁由第三罩幕結構1904的外側壁及硬罩幕結構1802的內側壁界定。在又一些實施例中，縫隙 1906至少局部地從第三罩幕結構1904的上表面延伸到第三罩幕結構1904的下表面。在其他實施例中，縫隙1906從第三罩幕結構1904的上表面完全延伸到第三罩幕結構1904的下表面。在再一些實施例中，縫隙1906在側向上環繞第三罩幕結構1904。
在一些實施例中，用於形成第三罩幕結構1904及縫隙1906的製程包括對第二罩幕結構1702執行第三蝕刻製程。第三蝕刻製程1903移除第二罩幕結構1702的上部部分及第二罩幕結構1702的外部部分，從而形成第三罩幕結構1904。由於第三蝕刻製程1903移除第二罩幕結構1702的外部部分，因此縫隙1906形成在第三罩幕結構1904與硬罩幕結構1802之間。
此外，由於第三蝕刻製程1903是在硬罩幕結構1802及第二罩幕結構1702在第一介電層1104之上就位的情況下執行，因此縫隙1906形成在硬罩幕結構1802與第三罩幕結構1904之間。如果硬罩幕結構1802未就位，則縫隙1906可形成在第二罩幕結構1702與第一側壁阻擋結構126之間。如果縫隙1906處於第二罩幕結構1702與第一側壁阻擋結構126之間，則第一介電層1104的一部分可能被無意地移除，從而增加製作成本而未增添益處。
如圖20A、圖20B中所示，移除第三罩幕結構1904(參見，例如圖19A、圖19B)。從硬罩幕結構1802移除第三罩幕結構1904。在一些實施例中，用於移除第三罩幕結構1904的製程包括對第三罩幕結構1904執行第四蝕刻製程2002(例如，濕式/乾式 蝕刻製程)。在又一些實施例中，第四蝕刻製程2002是乾式蝕刻製程(例如，反應性離子蝕刻)。在再一些實施例中，第四蝕刻製程2002可為利用氧作為處理氣體(和/或蝕刻劑)的乾式蝕刻製程(例如，氧電漿蝕刻、氧電漿灰化等)。
如圖21A、圖21B中所示，移除硬罩幕結構1802(參見，例如圖20A、圖20B)。從第一側壁阻擋結構126及第一介電層1104移除硬罩幕結構1802。在一些實施例中，用於移除硬罩幕結構1802的製程包括對硬罩幕結構1802執行第五蝕刻製程2102(例如，濕式/乾式蝕刻製程)。
在一些實施例中，第五蝕刻製程2102是濕式蝕刻製程。在又一些實施例中，第五蝕刻製程2102是利用HF作為蝕刻劑的濕式蝕刻製程。在此種實施例中，濕式蝕刻製程包括將第三罩幕結構1904暴露於包含HF的第三溶液。第三溶液可具有HF為約百分之一的濃度。應理解，第三溶液可具有不同的HF濃度(例如，HF大於/小於約百分之一)。第三溶液可具有與第一溶液相同的化學組合物。在其他實施例中，第三溶液可具有與第一溶液不同的化學組合物(例如，不同濃度的HF)。在又一些此種實施例中，第三罩幕結構1904暴露于第三溶液達第三時間間隔。在再一些此種實施例中，第三時間間隔與第一時間間隔實質上相同。在其他實施例中，第三時間間隔可大於(或小於)第一時間間隔。應理解，在一些實施例中，可通過相同的蝕刻製程移除第三罩幕結構1904及硬罩幕結構1802。
在移除第三罩幕結構1904及硬罩幕結構1802之後，在第二介電結構118中以及上部導電接墊114p之上設置第四開口2104。第四開口2104由第二介電結構118的內側壁的第一上部部分、第一側壁阻擋結構126的上表面、第一側壁阻擋結構126的內側壁以及第一介電層1104的上表面的第二中心部分界定。第一介電層1104的上表面的第二中心部分直接設置在第一側壁阻擋結構126的內側壁之間。第四開口2104具有下部區及設置在下部區之上的上部區。在一些實施例中，第四開口2104的下部區由第一側壁阻擋結構126的內側壁及第一介電層1104的上表面的第二中心部分界定。在又一些實施例中，第四開口2104的上部區由第二介電結構118的內側壁的第一上部部分及第一側壁阻擋結構126的上表面界定。在又一些實施例中，第四開口2104的上部區的最上邊界設置在第二介電結構118的上表面處(或下方)。在再一些實施例中，第四開口2104的下部區的最上邊界設置在第一側壁阻擋結構126的上表面處(或下方)。
如圖22A、圖22B中所示，在第二介電結構118與ILD結構112之間形成第一介電結構116。第一介電結構116還形成在第一側壁阻擋結構126與上部導電接墊114p之間。第一介電結構116被形成為具有在側向上間隔開的內側壁。在一些實施例中，第一介電結構116的內側壁與第一側壁阻擋結構126的內側壁實質上對齊。在又一些實施例中，第一介電結構116的內側壁實質上是垂直的。
在一些實施例中，用於形成第一介電結構116的製程包括對第一介電層1104(參見，例如圖21A、圖21B)執行蝕刻製程(例如，乾式/濕式蝕刻製程)。用於形成第一介電結構116的製程移除第一介電層1104的中心區，從而形成第一介電結構116。第一介電層1104的中心區至少局部地設置在第一側壁阻擋結構126的內側壁之間。在又一些實施例中，在蝕刻製程期間，將第二介電結構118及第一側壁阻擋結構126用作罩幕結構使得蝕刻製程移除第一介電層1104的中心區，從而將第一介電層1104的被遮蔽的部分留在適當位置作為第一介電結構116。
在形成第一介電結構116之後，在第一介電結構116中以及在第四開口2104與上部導電接墊114p之間設置第五開口2202。第五開口2202由上部導電接墊114p的上表面的第三中心部分及第一介電結構116的內側壁界定。在一些實施例中，第五開口2202的最上邊界設置在第一介電結構116的上表面處(或下方)。在一些實施例中，第五開口2202的外周設置在第四開口2104的外周內。
如圖23A、圖23B中所示，在ILD結構112及上部導電接墊114p之上形成下部凸塊結構122。在一些實施例中，下部凸塊結構122形成在上部導電接墊114p上。下部凸塊結構122形成在第一介電結構116的內側壁之間與第一側壁阻擋結構126的內側壁之間。在一些實施例中，下部凸塊結構122被形成為具有與第一側壁阻擋結構126的上表面實質上共面的上表面。在其他實 施例中，下部凸塊結構122被形成為使得下部凸塊結構122的上表面設置在第一側壁阻擋結構126的上表面之上(或下方)。在又一些實施例中，下部凸塊結構122被形成為接觸上部導電接墊114p的上表面、第一介電結構116的內側壁及第一側壁阻擋結構126的內側壁。在又一些實施例中，下部凸塊結構122被形成為接觸第二介電結構118的內側壁。
在一些實施例中，用於形成下部凸塊結構122的製程包括在上部導電接墊114p上、在第五開口2202中(參見，例如圖22A到圖22B)以及局部地在第四開口2104中(例如，第四開口2104的下部區)沉積第一導電材料，從而形成在上部導電接墊114p之上且朝向第二介電結構118的上表面垂直地延伸的下部凸塊結構122。在一些實施例中，第一導電材料可為或包含例如Ni、Ni合金、一些其他合適的金屬、或前述材料的組合。第一導電材料可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆、一些其它沉積製程、或前述製程的組合進行沉積。在又一些實施例中，第一導電材料通過電鍍製程進行沉積。
如圖24A、圖24B中所示，在下部凸塊結構122及第一側壁阻擋結構126之上形成上部凸塊結構124。在一些實施例中，上部凸塊結構124形成在下部凸塊結構122上及第一側壁阻擋結構126上。上部凸塊結構124形成在第二介電結構118的內側壁之間。上部凸塊結構124被形成為具有與第二介電結構118的上表面實質上共面(或設置在第二介電結構118的上表面下方)的 上表面。在一些實施例中，上部凸塊結構124被形成為使得上部凸塊結構124的上表面不延伸到第二介電結構118的上表面上方。在又一些實施例中，上部凸塊結構124被形成為接觸下部凸塊結構122的上表面及第二介電結構118的內側壁。在又一些實施例中，上部凸塊結構124被形成為接觸第一側壁阻擋結構126的上表面。在再一些實施例中，上部凸塊結構124被形成為接觸第一側壁阻擋結構126的內側壁。
在一些實施例中，用於形成上部凸塊結構124的製程包括在下部凸塊結構122上、在第一側壁阻擋結構126上以及局部地在第四開口2104中(例如，第四開口2104的上部區(參見，例如圖23A、圖23B))沉積第二導電材料，從而形成位於下部凸塊結構122及第一側壁阻擋結構126二者之上且朝向第二介電結構118的上表面垂直地延伸的上部凸塊結構124。第二導電材料與第一導電材料不同。在一些實施例中，第二導電材料可為或包含例如Au、Pt、一些其他合適的金屬、或前述材料的組合。在又一些實施例中，第一導電材料是Ni且第二導電材料是Au。第二導電材料可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆、一些其它沉積製程、或前述製程的組合進行沉積。在又一些實施例中，第二導電材料通過電鍍製程進行沉積。
在一些實施例中，在形成上部凸塊結構124之後，完成凸塊結構120的形成。凸塊結構120包括下部凸塊結構122及上部凸塊結構124。在又一些實施例中，在形成上部凸塊結構124 之後，完成IC 100的形成。
圖25示出形成圖1所示IC 100的一些實施例的方法的一些實施例的流程圖2500。儘管圖25的流程圖2500在本文中被例示及闡述為一系列動作或事件，然而應理解，這些動作或事件的例示次序不應被解釋為具有限制性意義。舉例來說，某些動作可以不同的次序發生，和/或可與除本文中所例示和/或所闡述的動作或事件之外的其他動作或事件同時發生。此外，在實施本文說明的一個或多個方面或實施例時可能並非需要所有所例示動作，且本文中所繪示的動作中的一個或多個動作可在一個或多個單獨的動作和/或階段中施行。
在動作2502處，在第一介電層之上及工件之上形成第一介電結構，其中工件包括上部導電接墊，其中第一介電層設置在第一介電結構與工件之間，且其中第一介電結構的內側壁界定設置在第一介電結構中以及上部導電接墊之上的開口的側壁。圖11A到圖11B至圖12A到圖12B示出與動作2502對應的一些實施例的一系列各種剖視圖。
在動作2504處，在第一介電層之上以及沿開口的側壁形成第一側壁阻擋結構。圖13A到圖13B至圖14A到圖14B示出與動作2504對應的一些實施例的一系列各種剖視圖。
在動作2506處，在第一介電層之上以及第一側壁阻擋結構的內側壁之間形成罩幕結構。圖15A到圖15B至圖17A到圖17B示出與動作2506對應的一些實施例的一系列各種剖視圖。
在動作2508處，在第一介電層之上以及第一側壁阻擋結構的內側壁之間形成硬罩幕結構，其中硬罩幕結構將罩幕結構與第一側壁阻擋結構及第一介電結構二者隔開。圖15A到圖15B至圖18A到圖18B示出與動作2508對應的一些實施例的一系列各種剖視圖。
在動作2510處，通過移除第一側壁阻擋結構的上部部分，在第一介電結構的內側壁之間以及第一介電層之上形成第二側壁阻擋結構。圖19A到圖19B例示出與動作2510對應的一些實施例的各種剖視圖。
在動作2512處，在工件與第一介電結構之間及工件與第二側壁阻擋結構之間形成第二介電結構。圖20A到圖20B至圖22A到圖22B示出與動作2512對應的一些實施例的一系列各種剖視圖。
在動作2514處，在上部導電接墊之上形成下部凸塊結構，其中下部凸塊結構電耦合到上部導電接墊，且其中下部凸塊結構垂直地穿過第二介電結構且垂直地沿第二側壁阻擋結構的內側壁延伸。圖23A到圖23B例示出與動作2514對應的一些實施例的各種剖視圖。
在動作2516處，在下部凸塊結構之上、第二側壁阻擋結構之上以及第一介電結構的內側壁之間形成上部凸塊結構。圖24A到圖24B示出與動作2516對應的一些實施例的各種剖視圖。
圖26A到圖26B至圖28A到圖28B示出形成第一單體化 晶粒的方法的一些實施例的一系列各種視圖，所述第一單體化晶粒包括圖1所示IC的一些實施例。後綴為“A”的圖(例如，圖26A)示出形成第一單體化晶粒的方法的一些實施例的一系列佈局圖，所述第一單體化晶粒包括圖1所示IC 100的一些實施例。後綴為“B”的圖(例如，圖26B)示出沿對應圖的線B-B截取的後綴為“A”的對應圖的一系列剖視圖。舉例來說，圖26B示出沿圖26A所示線B-B截取的圖26A所示IC 100的剖視圖，圖27B示出沿圖27A所示線B-B截取的圖27A所示IC 100的剖視圖，以此類推。
如圖26A、圖26B中所示，在半導體晶圓2602上設置多個IC(為了易於說明，未標記)。所述多個IC以陣列形式設置在半導體晶圓2602上。IC 100是所述多個IC中的一者。在一些實施例中，所述多個IC中的IC中的每一者包括至少局部地設置在第二介電結構(例如，第二介電結構118)中的凸塊結構(例如，凸塊結構120)，凸塊結構包括下部凸塊結構(例如，下部凸塊結構122)以及上部凸塊結構(例如，上部凸塊結構124)。半導體晶圓2602包含任何類型的半導體本體(例如，單晶矽/CMOS塊、矽鍺(SiGe)、絕緣體上矽(SOI)等)。在一些實施例中，半導體晶圓2602是盤狀(disk-shaped)的。
如圖27A、圖27B中所示，將載體晶圓2702接合到半導體晶圓2602。在一些實施例中，載體晶圓2702是盤狀的。載體晶圓2702可為例如聚醯亞胺晶圓、半導體晶圓等。在一些實施例中， 用於將載體晶圓2702接合到半導體晶圓2602的製程包括(例如，通過臨時接合製程)將載體晶圓2702接合到所述多個IC的第二介電結構和/或所述多個IC的上部凸塊結構。由於所述多個IC中的IC包括凸塊結構，因此將載體晶圓2702接合到半導體晶圓2602的製程(例如，通過將載體晶圓2702接合到所述多個IC的第二介電結構和/或所述多個IC的上部凸塊結構)可因為上部凸塊結構的最上點設置在第二介電結構的最上點處或第二介電結構的最上點下方而得到改善，從而改善良率(例如，通過防止在接合期間對IC的損壞，防止載體晶圓的無意剝離等)。
如圖28A、圖28B中所示，在將載體晶圓2702接合到半導體晶圓2602的情況下，對被接合在一起的載體晶圓2702與半導體晶圓2602(參見，例如圖27A、圖27B)執行晶圓切割製程，以將所述多個IC中的IC從被接合在一起的載體晶圓2702與半導體晶圓2602單體化，從而形成第一多個單體化晶粒。第一多個單體化晶粒分別包括所述多個IC。舉例來說，IC 100是從被接合在一起的載體晶圓2702與半導體晶圓2602單體化，以形成包括IC 100的第一單體化晶粒2802。在一些實施例中，晶圓切割製程包括向被接合在一起的載體晶圓2702與半導體晶圓2602中執行一系列剖切，以形成多個切割道2804，所述多個切割道2804中的每一者設置在所述多個IC中的IC的一側上。隨後，向被接合在一起的載體晶圓2702與半導體晶圓2602施加機械力，以將所述多個IC中的IC單體化，從而形成第一多個單體化晶粒。在又一些 實施例中，所述剖切可通過例如機械鋸切、雷射剖切等來執行。
在一些實施例中，在形成所述多個單體化晶粒之後，所述多個單體化晶粒中的單體化晶粒中的每一者包括半導體基底及載體基底。舉例來說，第一單體化晶粒2802包括半導體基底102及載體基底702(參見，例如圖7)。在一些實施例中，半導體基底102是半導體晶圓2602的已通過晶圓切割製程從半導體晶圓2602單體化的一部分。在又一些實施例中，載體基底702是載體晶圓2702的已通過晶圓切割製程從載體晶圓2702單體化的一部分。第一單體化晶粒2802可具有正方形(或矩形)佈局。半導體基底102可具有正方形(或矩形)佈局。載體基底702可具有方形(或矩形)佈局。在一些實施例中，半導體基底102的佈局與載體基底702的佈局實質上相同(例如，具有實質上相同的面積及佈局形狀)。在形成第一單體化晶粒2802之後，可通過隨後的移除製程從IC 100移除(例如，剝離)載體基底702。應理解，在一些實施例中，可在執行晶圓切割製程之前移除(例如，剝離)載體晶圓2702。在此種實施例中，在形成所述多個單體化晶粒之後，所述多個單體化晶粒中的單體化晶粒不包括載體基底。
圖29示出形成顯示器件(或可稱為一種半導體封裝)900的方法的一些實施例的剖視圖，顯示器件900包括在圖26A到圖26B至圖28A到圖28B中形成的第一單體化晶粒2802。
如圖29中所示，將第一單體化晶粒2802接合到螢幕面板802(參見，例如圖8)。應理解，第一單體化晶粒2802並不限 於包括圖26A到圖26B至圖28A到圖28B中所例示的IC 100的實施例，而是第一單體化晶粒2802可包括IC 100的其他實施例(參見，例如圖1到圖6)。在一些實施例中，在將第一單體化晶粒2802接合到螢幕面板802之前，從第一單體化晶粒2802(例如，通過合適的剝離製程，例如雷射剝離製程)移除載體基底702。在一些實施例中，螢幕面板802包括透明接合層804及透明蓋體結構806。在又一些實施例中，在透明蓋體結構806中設置一個或多個第二導電特徵906(例如，導線)。此外，將第二多個單體化晶粒2902a-2902b接合到螢幕面板802。第二多個單體化晶粒2902a-2902b分別包括所述多個發光IC 902a-902c。舉例來說，第二單體化晶粒2902a包括第一發光IC 902a，且第三單體化晶粒2902b包括第二發光IC 902b。應理解，在其他實施例中，所述多個發光IC 902a-902c中的一者或多者可設置在第二多個單體化晶粒中的一者上。
在一些實施例中，用於將第一單體化晶粒2802及第二多個單體化晶粒2902a-2902b接合到螢幕面板802的製程包括通過轉移製程將第一單體化晶粒2802及第二多個單體化晶粒2902a-2902b轉移到螢幕面板802上，從而將第一單體化晶粒2802及第二多個單體化晶粒2902a-2902b接合到螢幕面板802上。舉例來說，轉移製程包括從第一位置拾取第一單體化晶粒2802、第二單體化晶粒2902a及第三單體化晶粒2902b，並將第一單體化晶粒2802、第二單體化晶粒2902a及第三單體化晶粒2902b轉移到透 明接合層804上，從而將第一單體化晶粒2802、第二單體化晶粒2902a及第三單體化晶粒2902b接合到螢幕面板802。由於第一單體化晶粒2802、第二單體化晶粒2902a及第三單體化晶粒2902b接合到螢幕面板802，因此IC 100、第一發光IC 902a及第二發光IC 902b也接合到螢幕面板802。
在一些實施例中，轉移製程可為例如拾取及放置轉移製程(pick-and-place transfer process)、彈性體印模(elastomer stamp)(或輥)製程、靜電印模製程、一些其他合適的轉移製程、或前述製程的組合。應理解，第一單體化晶粒2802、第二單體化晶粒2902a及第三單體化晶粒2902b可通過多個轉移製程接合到螢幕面板802。第一單體化晶粒2802、第二單體化晶粒2902a及第三單體化晶粒2902b以預定圖案(例如，5×5陣列)接合到螢幕面板802，使得所述一個或多個第二導電特徵906將發光IC 902a-902c電耦合到IC 100。
由於IC 100包括凸塊結構120，因此在第一單體化晶粒2802與螢幕面板802之間存在改善的接合介面。舉例來說，由於上部凸塊結構124不具有在第二介電結構118的上表面之上延伸的“柵欄”結構502(參見，例如圖5)，因此第一單體化晶粒2802與螢幕面板802之間的接合介面得到改善。改善的接合介面可改善顯示器件900的堅固性(例如，螢幕面板802回應於施加在透明蓋體結構806上的給定機械力而抗破裂/抗破碎/抗分層)和/或提高顯示器件900的良率。舉例來說，由於凸塊結構120減少了 在顯示器件900的製作期間(或在消費者使用期間)可能導致螢幕面板802破裂/破碎/分層的高應力點(例如，由於高應力點的減少增加了在螢幕面板802破裂/破碎/分層之前可施加在透明蓋體結構806上的機械力的量)，因此改善的接合介面可改善顯示器件900的堅固性和/或顯示器件900的良率。
圖30例示出用於以下的(例如是用於形成半導體封裝)方法的一些實施例的流程圖3000：(1)形成包括圖1所示IC 100的一些實施例的單體化晶粒；以及(2)形成包括單體化晶粒的顯示器件。儘管圖30的流程圖3000在本文中被例示及闡述為一系列動作或事件，然而應理解，這些動作或事件的例示次序不應被解釋為具有限制性意義。舉例來說，某些動作可以不同的次序發生，和/或可與除本文中所例示和/或所闡述的動作或事件之外的其他動作或事件同時發生。此外，在實施本文說明的一個或多個方面或實施例時可能並非需要所有所例示動作，且本文中所繪示的動作中的一個或多個動作可在一個或多個單獨的動作和/或階段中施行。
在動作3002處，接收包括設置在半導體晶圓上的多個積體電路(IC)的半導體晶圓。圖26A到圖26B示出與動作3002對應的一些實施例的各種視圖。
在動作3004處，將載體晶圓接合到半導體晶圓。圖27A到圖27B例示出與動作3004對應的一些實施例的各種視圖。
在動作3006處，通過將所述多個IC中的第一IC從被接 合在一起的半導體晶圓與載體晶圓單體化，形成包括所述多個IC中的第一IC的第一單體化晶粒。圖28A到圖28B例示出與動作3006對應的一些實施例的各種視圖。在一些實施例中，用於形成包括圖1所示IC的一些實施例的單體化晶粒的方法3007包括動作3002、動作3004及動作3006。
在動作3008處，將第一單體化晶粒接合到螢幕面板。圖29例示出與動作3008對應的一些實施例的剖視圖。
在動作3010處，將包括發光IC的第二單體化晶粒接合到螢幕面板。圖29例示出與動作3010對應的一些實施例的剖視圖。在一些實施例中，用於形成包括單體化晶粒的顯示器件的方法3011包括動作3008及動作3010。
在一些實施例中，本申請提供一種形成積體電路(IC)的方法。所述方法包括：接收工件，所述工件包括嵌置在層間介電(ILD)結構中的內連結構且包括設置在所述ILD結構及所述內連結構之上的第一介電層。在所述工件之上形成第一介電結構。在所述第一介電層之上以及沿所述第一介電結構的內側壁形成側壁阻擋結構。在所述第一介電層之上以及沿所述側壁阻擋結構的內側壁形成硬罩幕結構，其中所述硬罩幕結構的高度小於所述第一介電結構的高度。在形成所述硬罩幕結構之後，移除所述側壁阻擋結構的上部部分以使所述側壁阻擋結構的高度小於或等於所述硬罩幕結構的所述高度。移除所述第一介電層的設置在所述側壁阻擋結構的所述內側壁之間的部分，以形成第二介電結構。在 所述ILD結構之上形成下部凸塊結構，且所述下部凸塊結構沿所述第二介電結構的內側壁以及沿所述側壁阻擋結構的所述內側壁垂直地延伸。在所述下部凸塊結構及所述側壁阻擋結構二者之上形成上部凸塊結構。
在上述形成積體電路的方法中，移除所述第一介電層的所述部分會暴露出所述內連結構的上部導電接墊；且所述下部凸塊結構被形成為從所述上部導電接墊垂直地延伸。
在上述形成積體電路的方法中，還包括：在移除所述側壁阻擋結構的所述上部部分之後且在移除所述第一介電層的所述部分之前，移除所述硬罩幕結構。
在上述形成積體電路的方法中，形成所述硬罩幕結構包括：形成對所述第一介電結構的上表面、所述側壁阻擋結構的所述內側壁及所述第一介電層的所述部分的上表面進行襯墊的硬罩幕層；在所述硬罩幕層之上形成罩幕結構；移除所述罩幕結構的上部部分，以使所述罩幕結構的下部部分留存在所述硬罩幕層之上，其中所述罩幕結構的所述下部部分的上表面設置在所述第一介電結構的最上表面及所述硬罩幕層的最上表面二者下方；以及移除所述硬罩幕層的上部部分，從而形成所述硬罩幕結構。
在上述形成積體電路的方法中，所述側壁阻擋結構的所述上部部分是通過第一蝕刻製程被移除；以及所述第一蝕刻製程移除所述罩幕結構的所述下部部分的外側區，從而在所述罩幕結構的所述下部部分與所述硬罩幕層之間形成縫隙。
在上述形成積體電路的方法中，在移除所述側壁阻擋結構的所述上部部分之後且在形成所述下部凸塊結構之前，移除所述罩幕結構的所述下部部分及所述硬罩幕結構二者；以及所述硬罩幕層的所述上部部分是通過第二蝕刻製程被移除；所述第一蝕刻製程包括將所述側壁阻擋結構的所述上部部分、所述罩幕結構的所述下部部分及所述硬罩幕結構暴露於第一蝕刻劑；以及所述第二蝕刻製程包括將所述硬罩幕層及所述罩幕結構的所述下部部分暴露於與所述第一蝕刻劑不同的第二蝕刻劑。
在一些實施例中，本申請提供一種積體電路(IC)。所述IC包括：層間介電(ILD)結構，設置在半導體基底之上，其中內連結構嵌置在所述ILD結構中。第一介電結構設置在所述ILD結構及所述內連結構之上，其中所述內連結構的導電接墊至少局部地設置在所述第一介電結構的第一內側壁之間。第二介電結構設置在所述第一介電結構之上，其中所述第一內側壁設置在所述第二介電結構的第二內側壁之間。側壁阻擋結構設置在所述第一介電結構之上且沿所述第二內側壁垂直地延伸。下部凸塊結構設置在所述導電接墊之上以及所述第二內側壁之間，其中所述下部凸塊結構沿所述第一內側壁以及沿所述側壁阻擋結構的第三內側壁垂直地延伸。上部凸塊結構設置在所述下部凸塊結構及所述側壁阻擋結構二者之上，其中所述上部凸塊結構沿所述第二內側壁垂直地延伸，且其中所述上部凸塊結構的最上點設置在所述第二介電結構的最上點處或所述第二介電結構的所述最上點下方。
在上述積體電路中，所述側壁阻擋結構是氮化鈦；所述下部凸塊結構是鎳；以及所述上部凸塊結構是金。
在上述積體電路中，所述上部凸塊結構的最上表面不設置在所述第二介電結構的最上表面之上。
在上述積體電路中，所述側壁阻擋結構的最上表面實質上為平坦的。
在上述積體電路中，所述第三內側壁是弧形的；所述第三內側壁中的一者從所述側壁阻擋結構的最下表面到所述側壁阻擋結構的所述最上表面朝向所述側壁阻擋結構的外側壁彎曲；以及所述第三內側壁中的所述一者與所述側壁阻擋結構的所述外側壁二者設置在所述下部凸塊結構的同一側上。
在上述積體電路中，所述側壁阻擋結構的最上表面設置在所述第二介電結構的最上表面與所述第二介電結構的最下表面之間。
在上述積體電路中，所述下部凸塊結構的最上表面與所述側壁阻擋結構的所述最上表面實質上共面；以及所述上部凸塊結構的最上表面設置在所述第二介電結構的所述最上表面下方。
在上述積體電路中，所述下部凸塊結構的最上表面設置在所述側壁阻擋結構的所述最上表面下方；以及所述上部凸塊結構的最上表面與所述第二介電結構的所述最上表面實質上共面。
在上述積體電路中，所述下部凸塊結構的最上點設置在所述側壁阻擋結構的所述最上表面之上。
在上述積體電路中，所述下部凸塊結構的最上表面具有第一凹陷部分及第一環形部分；以及所述第一環形部分在側向上以第一連續路徑圍繞所述第一凹陷部分延伸。
在上述積體電路中，所述上部凸塊結構的最上表面具有第二凹陷部分及第二環形部分；以及所述第二環形部分在側向上以第二連續路徑圍繞所述第二凹陷部分延伸。
在一些實施例中，本申請提供一種方法。所述方法包括：接收半導體晶圓，所述半導體晶圓具有設置在所述半導體晶圓上的多個積體電路(IC)，其中：所述多個IC中的第一IC包括層間介電(ILD)結構、設置在所述ILD結構之上的介電結構以及設置在所述ILD結構之上以及所述介電結構的內側壁之間的凸塊結構；所述凸塊結構包括下部凸塊結構及上部凸塊結構；側壁阻擋結構沿所述下部凸塊結構的外側壁設置且至少局部地將所述下部凸塊結構與所述介電結構的所述內側壁隔開；所述側壁阻擋結構的最上表面與所述下部凸塊結構的最上表面實質上共面；且所述上部凸塊結構設置在所述下部凸塊結構及所述側壁阻擋結構二者之上。通過將所述載體晶圓接合到所述介電結構或所述凸塊結構而將載體晶圓接合到所述半導體晶圓。通過將所述第一IC從被接合在一起的所述半導體晶圓與所述載體晶圓單體化來形成包括所述第一IC的第一單體化晶粒。
在上述方法中，在形成所述第一單體化晶粒之後，所述第一單體化晶粒包括設置在所述層間介電結構下方的半導體基底 以及設置在所述介電結構及所述凸塊結構二者之上的載體基底。
在上述方法中，在形成所述第一單體化晶粒之後，從所述第一單體化晶粒移除所述載體基底；在從所述第一單體化晶粒移除所述載體基底之後，將所述第一單體化晶粒接合到螢幕面板；以及將包括發光積體電路的第二單體化晶粒接合到所述螢幕面板，其中所述發光積體電路包括一個或多個發光結構。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100:積體電路(IC)
102:半導體基底
104:半導體器件
106:源極/汲極區
108:閘極介電質
110:閘極電極
112:層間介電(ILD)結構
114:內連結構
114p:上部導電接墊
116:第一介電結構
118:第二介電結構
120:凸塊結構
122:下部凸塊結構
124:上部凸塊結構
126:第一側壁阻擋結構
128:區域

Claims (10)

  1. 一種形成積體電路的方法，所述方法包括：接收工件，所述工件包括嵌置在層間介電結構中的內連結構且包括設置在所述層間介電結構及所述內連結構之上的第一介電層；在所述工件之上形成第一介電結構；在所述第一介電層之上以及沿所述第一介電結構的內側壁形成側壁阻擋結構；在所述第一介電層之上以及沿所述側壁阻擋結構的內側壁形成硬罩幕結構，其中所述硬罩幕結構的高度小於所述第一介電結構的高度；在形成所述硬罩幕結構之後，移除所述側壁阻擋結構的上部部分以使所述側壁阻擋結構的高度小於或等於所述硬罩幕結構的所述高度；移除所述第一介電層的設置在所述側壁阻擋結構的所述內側壁之間的部分，以形成第二介電結構；在所述層間介電結構之上形成下部凸塊結構，所述下部凸塊結構沿所述第二介電結構的內側壁以及沿所述側壁阻擋結構的所述內側壁垂直地延伸；以及在所述下部凸塊結構及所述側壁阻擋結構二者之上形成上部凸塊結構。
  2. 如請求項1所述的形成積體電路的方法，其中： 移除所述第一介電層的所述部分會暴露出所述內連結構的上部導電接墊；以及所述下部凸塊結構被形成為從所述上部導電接墊垂直地延伸。
  3. 如請求項1所述的形成積體電路的方法，其中形成所述硬罩幕結構包括：形成對所述第一介電結構的上表面、所述側壁阻擋結構的所述內側壁及所述第一介電層的所述部分的上表面進行襯墊的硬罩幕層；在所述硬罩幕層之上形成罩幕結構；移除所述罩幕結構的上部部分，以使所述罩幕結構的下部部分留存在所述硬罩幕層之上，其中所述罩幕結構的所述下部部分的上表面設置在所述第一介電結構的最上表面及所述硬罩幕層的最上表面二者下方；以及移除所述硬罩幕層的上部部分，從而形成所述硬罩幕結構。
  4. 如請求項3所述的形成積體電路的方法，其中：所述側壁阻擋結構的所述上部部分是通過第一蝕刻製程被移除；以及所述第一蝕刻製程移除所述罩幕結構的所述下部部分的外側區，從而在所述罩幕結構的所述下部部分與所述硬罩幕層之間形成縫隙。
  5. 一種積體電路，包括：層間介電結構，設置在半導體基底之上，其中內連結構嵌置在所述層間介電結構中；第一介電結構，設置在所述層間介電結構及所述內連結構之 上，其中所述內連結構的導電接墊至少局部地設置在所述第一介電結構的第一內側壁之間；第二介電結構，設置在所述第一介電結構之上，其中所述第一內側壁設置在所述第二介電結構的第二內側壁之間；側壁阻擋結構，設置在所述第一介電結構之上且沿所述第二內側壁垂直地延伸；下部凸塊結構，設置在所述導電接墊之上以及所述第二內側壁之間，其中所述下部凸塊結構沿所述第一內側壁以及沿所述側壁阻擋結構的第三內側壁垂直地延伸；以及上部凸塊結構，設置在所述下部凸塊結構及所述側壁阻擋結構二者之上，其中所述上部凸塊結構沿所述第二內側壁垂直地延伸，且其中所述上部凸塊結構的最上點設置在所述第二介電結構的最上點處或所述第二介電結構的所述最上點下方，其中：所述第三內側壁是弧形的；所述第三內側壁中的一者形成從所述側壁阻擋結構的最下表面到所述側壁阻擋結構的最上表面朝向所述側壁阻擋結構的外側壁彎曲；以及所述第三內側壁中的所述一者與所述側壁阻擋結構的所述外側壁二者設置在所述下部凸塊結構的同一側上。
  6. 如請求項5所述的積體電路，其中所述上部凸塊結構的最上表面不設置在所述第二介電結構的最上表面之上。
  7. 如請求項5所述的積體電路，其中：所述側壁阻擋結構的所述最上表面實質上為平坦的。
  8. 如請求項5所述的積體電路，其中： 所述側壁阻擋結構的最上表面設置在所述第二介電結構的最上表面與所述第二介電結構的最下表面之間。
  9. 一種形成半導體封裝的方法，所述方法包括：接收半導體晶圓，所述半導體晶圓具有設置在所述半導體晶圓上的多個積體電路，其中：所述多個積體電路中的第一積體電路包括層間介電(ILD)結構、設置在所述層間介電結構之上的第一介電層、介電結構以及設置在所述層間介電結構之上以及所述介電結構的內側壁之間的凸塊結構以及側壁阻擋結構，其中所述凸塊結構以及所述側壁阻擋結構的形成方法包括：在所述第一介電層之上以及沿所述第一介電結構的內側壁形成所述側壁阻擋結構；在所述第一介電層之上以及沿所述側壁阻擋結構的內側壁形成硬罩幕結構，其中所述硬罩幕結構的高度小於所述第一介電結構的高度；在形成所述硬罩幕結構之後，移除所述側壁阻擋結構的上部部分以使所述側壁阻擋結構的高度小於或等於所述硬罩幕結構的所述高度；移除所述第一介電層的設置在所述側壁阻擋結構的所述內側壁之間的部分，以形成第二介電結構；在所述層間介電結構之上形成下部凸塊結構，所述下部凸塊結構沿所述第二介電結構的內側壁以及沿所述側壁阻擋結構的所述內側壁垂直地延伸；以及在所述下部凸塊結構及所述側壁阻擋結構二者之上形 成上部凸塊結構；將載體晶圓接合到所述半導體晶圓，其中所述載體晶圓被接合到所述介電結構或所述凸塊結構；以及通過將所述第一積體電路從被接合在一起的所述半導體晶圓與所述載體晶圓單體化來形成包括所述第一積體電路的第一單體化晶粒。
  10. 如請求項9所述的形成半導體封裝的方法，其中：在形成所述第一單體化晶粒之後，所述第一單體化晶粒包括設置在所述層間介電結構下方的半導體基底以及設置在所述介電結構及所述凸塊結構二者之上的載體基底。
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