TW202336984A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202336984A
TW202336984A TW111115289A TW111115289A TW202336984A TW 202336984 A TW202336984 A TW 202336984A TW 111115289 A TW111115289 A TW 111115289A TW 111115289 A TW111115289 A TW 111115289A TW 202336984 A TW202336984 A TW 202336984A
Authority
TW
Taiwan
Prior art keywords
semiconductor substrate
dielectric
conductive
anchors
semiconductor
Prior art date
Application number
TW111115289A
Other languages
English (en)
Inventor
潘隆源
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202336984A publication Critical patent/TW202336984A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Abstract

本公開的各種實施例針對一種包括半導體基底的裝置。導電柱設置在半導體基底中。隔離區設置在半導體基底中並在導電柱周圍橫向延伸。隔離區被配置為將導電柱與半導體基底的周圍部分電隔離。開口設置在隔離區中。介電錨設置在隔離區中。介電錨沿開口的一側邊垂直延伸穿過半導體基底。介電錨將導電柱錨固到半導體基底。

Description

半導體裝置及其製造方法
本發明的實施例是有關於一種半導體裝置及其製造方法。
半導體產業通過縮小最小特徵尺寸不斷提高積體晶片（integrated chip，IC）的處理能力和功耗。然而，近年來，製程限制使得繼續縮小最小特徵尺寸變得困難。通過各種三維（three-dimensional，3D）積體技術堆疊二維（two-dimensional，2D）IC已成為繼續提高IC處理能力和功耗的潛在方法。
本發明實施例提供一種半導體裝置。所述半導體裝置包括第一半導體基底；導電柱，設置在所述第一半導體基底中；隔離區，設置在所述第一半導體基底中並且以閉環路徑在所述導電柱的周圍橫向延伸，其中所述隔離區被配置為將所述導電柱與所述第一半導體基底的周圍部分電隔離；溝渠，設置在所述隔離區中；以及介電錨，設置在所述隔離區中，其中所述介電錨沿所述溝渠的一側邊垂直延伸穿過所述第一半導體基底，並且其中所述介電錨錨固所述導電柱至所述第一半導體基底。
本發明實施例提供一種半導體裝置。所述半導體裝置包括半導體基底；導電柱，設置在所述半導體基底中；隔離區，設置在所述半導體基底中並且以閉環路徑在所述導電柱的周圍橫向延伸，其中所述隔離區被配置為將所述導電柱與所述半導體基底的周圍部分電隔離；多個開口，設置在所述隔離區中，其中所述多個開口沿所述導電柱的多個側邊垂直延伸穿過所述半導體基底；以及多個介電錨，設置在所述隔離區中，其中所述多個介電錨錨固所述導電柱至所述半導體基底，並且其中所述多個介電錨中的每一個橫向設置在所述多個開口中的兩個相鄰的開口之間。
本發明實施例提供一種半導體裝置的製造方法，包括：接收第一半導體基底；形成垂直延伸穿過所述第一半導體基底的多個開口，其中所述多個開口圍繞所述第一半導體基底的部分橫向佈置，其中形成所述多個開口形成橫向地在所述多個開口之間的多個半導體錨，並且其中所述多個半導體錨在所述第一半導體基底的所述部分和所述第一半導體基底的周圍部分之間橫向延伸；以及對所述多個半導體錨執行氧化製程以將所述多個半導體錨轉換為多個介電錨。
以下公開內容提供諸多不同的實施例或實例以實施所提供主題的不同特徵。下文闡述組件及佈置的具體實例以簡化本公開。當然，這些僅是實例且並不旨在進行限制。舉例來說，在以下說明中，第一特徵形成在第二特徵之上或形成在第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且還可包括其中在第一特徵與第二特徵之間可形成附加特徵以使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號和/或字母。此種重複使用是出於簡單及清晰的目的，且並非自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可使用例如「在…下面」、「在…下方」、「下部的」、「在…上方」、「上部的」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。除圖中所繪示的取向以外，所述空間相對性用語還旨在囊括器件在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性闡述語可同樣相應地進行解釋。
三維（3D）積體技術（例如，3D晶圓級封裝、2.5D和3D中介層（interposer）類的積體、3D堆疊IC、單片電路3DIC、3D異構積體、3D系統積體等）通常用於堆疊二維（2D）積體晶片（IC）變成3DIC。例如，3DIC可以包括第一IC晶粒（例如，第一2DIC）和第二IC晶粒（例如，第二2DIC）。第一IC晶粒和第二IC晶粒耦合到半導體基底。導電柱（例如，貫穿基底的導電矽柱（through-substrate conductive silicon pillar））設置在半導體基底中並且電耦合到第一IC晶粒的導電特徵（例如，第一IC晶粒的銅內連線結構）。導電柱垂直延伸穿過半導體基底並提供與第一IC晶片的電性連接。
導電柱與半導體基底的周圍部分電隔離。導電柱可以通過空氣溝渠與半導體基底的周圍部分電隔離。空氣溝渠是開口，其以閉環路徑在導電柱的周圍橫向延伸（例如，橫向圍繞導電柱的填充有空氣（或一些其他氣體）的溝渠）。雖然空氣溝渠在導電柱和半導體基底的周圍部分之間提供了良好的電隔離，但空氣溝渠可能對導電柱和/或半導體基底的結構強度產生負面影響。因此，相對較小的機械力可能導致導電柱在3DIC的製造和/或消費者使用期間發生故障（例如，破裂、移位等）（例如，包含3DIC的裝置意外掉落），從而導致產量降低和/或裝置性能降低。
本申請的各種實施例針對具有導電柱的積體晶片，該導電柱通過介電錨被錨固到半導體基底。IC包括半導體基底（例如，矽基底）。導電柱（例如，貫穿基底的導電矽柱）設置在半導體基底中。隔離區設置在半導體基底中並且以閉環路徑在導電柱的周圍橫向延伸。隔離區被配置為將導電柱與半導體基底的周圍部分電隔離。開口設置在半導體基底和隔離區中。介電錨設置在半導體基底和隔離區中。介電錨沿著開口的一側設置。介電錨將導電柱錨固到半導體基底。
因為開口設置在隔離區中，所以隔離區在導電柱和半導體基底的周圍部分之間提供了良好的電隔離。此外，由於介電錨將導電柱錨固到半導體基底，介電錨為導電柱提供結構支撐。因此，在IC的製造和/或消費者使用期間，導電柱可能不太容易發生故障（例如，由於增加的結構支撐防止導電柱的破裂/移位），從而導致增加的產量和/或改善的器件性能。
圖1A-1C示出了導電柱的一些實施例的各種視圖100a-100c，該導電柱設置在第一半導體基底中並且通過介電錨錨固到第一半導體基底。圖1A示出了第一半導體基底、介電錨和導電柱的一些實施例的俯視圖100a。圖1B圖示了沿圖1A的線A-A截取的圖1A中所示的結構的剖視圖100b。圖1C圖示了沿圖1A的線B-B截取的圖1A中所示的結構的剖視圖100c。
如圖1A-1C的各個視圖100a-100c所示，導電柱102設置在第一半導體基底104中。第一半導體基底104包括任何類型的半導體本體（例如，矽（Si）、鍺（Ge）、矽鍺（SiGe）、單晶矽/CMOS塊體、III-V半導體等）。在一些實施例中，第一半導體基底104是矽（Si）。在另外的實施例中，第一半導體基底104是單晶矽（Si）。第一半導體基底104有第一側邊104a（例如，前側）和與第一側邊104a相對的第二側邊104b（例如，後側）。
導電柱102垂直延伸穿過第一半導體基底104。在一些實施例中，導電柱102從第一側邊104a垂直延伸穿過第一半導體基底104到第二側邊104b。在一些實施例中，導電柱102具有方形佈局，如圖1A的俯視圖100a所示。在其他實施例中，導電柱102可以具有不同的佈局，例如矩形佈局、圓形佈局或一些其他幾何形狀佈局。
此外，導電柱102是或包括導電材料（例如，導電柱102是矽基底穿孔（silicon through-substrate via，TSV））。在一些實施例中，導電材料包括半導體材料（例如，矽（Si）、鍺（Ge）、矽-鍺（SiGe）、III-V半導體等）。在另外的實施例中，導電材料是低電阻率半導體材料。低電阻率半導體材料具有小於0.01ohm-cm的片電阻（sheet resistance）。在一些實施例中，第一半導體基底104和導電柱102是相同的半導體材料（例如，低電阻率Si）。在其他實施例中，導電柱102是與第一半導體基底104不同的半導體材料。應當理解，在其他實施例中，導電柱102可以是或包括其他類型的導電材料（例如，金屬）。
導電柱102被配置為提供通過第一半導體基底104和兩個導電特徵之間的電連接（例如，電路徑）。例如，導電柱102可以提供第一積體晶片（IC）（未示出）的導電特徵和第二IC（未示出）的導電特徵之間的電連接。在其他實施例中，導電柱102可以提供第一IC（和/或第二IC）與輸入/輸出（input/output，I/O）結構（例如，焊料凸塊、接墊等）之間的電連接。
隔離區106設置在第一半導體基底104中。隔離區106以閉環路徑在導電柱102的周圍橫向延伸。隔離區106配置為將導電柱102與第一半導體基底104的周圍部分電隔離。換言之，隔離區106包括將導電柱102與第一半導體基底104電隔離的特徵（例如，特徵設置在隔離區106中）。
開口108設置在隔離區106中。開口108垂直延伸穿過第一半導體基底104。在一些實施例中，開口108從第一側邊104a垂直延伸穿過第一半導體基底104到第二側邊104b。開口108沿導電柱102的一側邊垂直延伸穿過第一半導體基底104。在一些實施例中，開口被稱為溝渠。
介電錨110設置在隔離區106中。介電錨110沿開口108的一側邊和導電柱102的一側邊設置。介電錨110垂直延伸穿過第一半導體基底104。在一些實施例中，介電錨110從第一側邊104a垂直延伸穿過第一半導體基底104到第二側邊104b。
開口108至少部分地由介電錨110限定。例如，在一些實施例中，開口108的側壁由介電錨110的側壁限定。在另外的實施例中，如圖1A-1C的各個視圖100a-100c所示，介電錨110的第一側壁可以限定開口108的第一側壁，以及介電錨110的第二側壁（與介電錨110的第一側壁相對）可以限定開口108的第二側壁（與開口108的第一側壁相對）。
介電錨110將導電柱102錨固到第一半導體基底104。介電錨110通過附接到（例如，直接附接/接觸）導電柱102和第一半導體基底104而將導電柱102錨固到第一半導體基底104。在一些實施例中，介電錨110附接到導電柱102的外側壁並附接到第一半導體基底104的內側壁，以及介電錨110在導電柱102的外側壁和第一半導體基底104的內側壁之間橫向延伸，使得介電錨110將導電柱102錨固到第一半導體基底104。
介電錨110是或包括介電材料。在一些實施例中，介電材料是氧化物。在另外的實施例中，介電材料是導電柱102的導電材料的氧化物。例如，導電柱102是矽（Si）且介電錨110是氧化矽（SiO 2）。在又一實施例中，介電材料是導電柱102的導電材料的氧化物和第一半導體基底104的氧化物。例如，導電柱102和第一半導體基底104都是矽（Si），且介電錨110是氧化矽（SiO 2）。應當理解，介電錨110可以是或包括一些其他介電材料，例如氮化物（例如，氮化矽（SiN））、氮氧化物（例如，氮氧化矽（SiON））、低k介電材料（例如，介電常數小於約3.9的介電材料)、高k介電材料（例如，介電常數大於約3.9的介電材料）等。
因為開口108和介電錨110設置在隔離區106中（例如，開口108和介電錨110橫向將導電柱102與第一半導體基底104分開），所以導電柱102與第一半導體基底104的周圍部分電隔離。此外，由於開口108設置在隔離區106中，隔離區106在導電柱102和第一半導體基底104的周圍部分之間提供了良好的電隔離（例如，由於開口108是充滿空氣的空隙）。此外，因為介電錨110將導電柱102錨固到第一半導體基底104，所以介電錨110為導電柱102提供結構支撐（例如，增加導電柱102的剛度）。因此，導電柱102在製造和/或消費者使用期間可能不太容易發生故障（例如，由於增加的結構支撐防止導電柱102的破裂/移位），從而導致產量增加和/或器件性能提高。
例如，三維（3D）IC可以包括接合到第一半導體基底104的第一IC，其中導電柱102提供第一IC和I/O結構（或第二IC）之間的電連接。在3DIC的製造過程中（例如，將第一IC接合到第一半導體基底104），由介電錨110提供的增加的結構支撐可以防止導電柱102破裂/移位（例如，由於接合過程中的機械力），從而提高產量。此外，在消費者使用3DIC期間，由介電錨110提供的增加的結構支撐也可以提高3DIC的裝置性能（例如，防止導電柱102的破裂/移位可以在消費者使用期間增加3DIC的機械穩健性）。
圖2A-2C示出了圖1A-1C中所示的結構的其他各種視圖200a-200c。圖2A示出了圖1A-1C所示的結構的俯視圖200a。圖2B圖示了沿圖2A的線C-C截取的圖2A中所示的結構的剖視圖200b。圖2C圖示了沿圖2A的線D-D截取的圖2A中所示的結構的剖視圖200c。
如圖2A-2C的各種視圖200a-200c所示，隔離區106以閉環路徑在導電柱102和第一軸線202周圍橫向延伸。第一軸線202垂直延伸通過導電柱102的中心（例如，質心（centroid））。介電錨110從第一軸線202徑向延伸以將導電柱102錨固到第一半導體基底104。在一些實施例中，介電錨110從第一軸線202沿垂直於第一軸線202的第二軸線204徑向延伸。在另外的實施例中，介電錨110在垂直於第二軸線的第三軸線206上橫向延伸（例如，從介電錨110的第一側壁到介電錨110的第二側壁）。設置第二軸線204和第三軸線206的平面與導電柱102、第一軸線202、開口108和第一半導體基底104相交。該平面垂直地設置在第一半導體基底104的上部表面（例如，第一側邊104a）和第一半導體基底104的下部表面（例如，第二側邊104b）之間。
在一些實施例中，介電錨110的上部表面與第一半導體基底104的上部表面實質上共面。在其他實施例中，介電錨110的上部表面設置在第一半導體基底104的上部表面之上或之下。在一些實施例中，介電錨110的下部表面與第一半導體基底104的下部表面實質上共面。在其他實施例中，介電錨110的下部表面設置在第一半導體基底104的下部表面之上或之下。
圖3A-3B示出了圖1A-1C中所示的結構的一些其他實施例的各種視圖300a-300b。圖3A示出了圖1A-1C中所示的結構的一些其他實施例的俯視圖300a。圖3B示出了沿圖3A的線E-E截取的圖3A中所示的結構的剖視圖300b。
如圖3A-3B的各個視圖300a-300b所示，多個導電柱102a-102b設置在第一半導體基底104中。例如，多個導電柱102a-102b包括第一導電柱102a和第二導電柱102b。多個導電柱102a-102b彼此橫向間隔開。多個導電柱102a-102b中的每個導電柱可以具有與本文描述的導電柱102實質上相似的特徵（例如，結構特徵、功能特徵等）。雖然圖3A-3B的各種視圖300a-300b示出了包括兩個導電柱的多個導電柱102a-102b，但是應當理解，多個導電柱102a-102b可以包括任何數量的導電柱（例如，3、4、5、10、20等)。
多個隔離區106a-106b設置在第一半導體基底104中。例如，第一隔離區106a和第二隔離區106b設置在第一半導體基底104中。在一些實施例中，多個隔離區106a-106b彼此橫向間隔開。多個隔離區106a-106b以閉環路徑在多個導電柱102a-102b周圍橫向延伸。例如，第一隔離區106a以第一閉環路徑在第一導電柱102a周圍橫向延伸，而第二隔離區106b以第二閉環路徑在第二導電柱102b周圍橫向延伸。多個隔離區106a-106b中的每個隔離區可以具有與本文描述的隔離區106實質上相似的特徵（例如，結構特徵、功能特徵等）。
多個開口可以設置在多個隔離區106a-106b的每一個中。例如，第一多個開口302a佈置在第一隔離區106a中，且第二多個開口302b佈置在第二隔離區106b中。第一多個開口302a可以包括第一開口302a 1、第二開口302a 2、第三開口302a 3和第四開口302a 4。第二多個開口302b可以包括第一開口302b 1、第二開口302b 2、第三開口302b 3和第四開口302b 4。多個開口（例如，第一多個開口302a和第二多個開口302b）中的每一個可以具有與本文描述的開口108實質上相似的特徵（例如，結構特徵、功能特徵等）。雖然圖3A-3B的各種視圖300a-300b示出了多個開口包括四個開口，但是應當理解，多個開口可以包括任意數量的開口。還應當理解，單個開口（參見例如圖1A-1C）可以設置在多個隔離區106a-106b的每一個中。在一些實施例中，多個開口被稱為多個溝渠。
多個介電錨304設置在多個隔離區106a-106b的每一個中。例如，第一多個介電錨304a設置在第一隔離區106a中，且第二多個介電錨304b設置在第二隔離區106b中。第一多個介電錨304a可以包括第一介電錨304a 1、第二介電錨304a 2、第三介電錨304a 3和第四介電錨304a 4。第二多個介電錨304b可以包括第一介電錨304b 1、第二介電錨304b 2、第三介電錨304b 3和第四介電錨304b 4。多個介電錨（例如，第一多個介電錨304a和第二多個介電錨304b）的每個介電錨可以具有與本文描述的介電錨110實質上相似的特徵（例如，結構特徵、功能特徵等）。雖然圖3A-3B的各種視圖300a-300b示出了多個介電錨包括四個介電錨，但是應當理解，多個介電錨可以包括任何數量的介電錨。還應當理解，單個介電錨（參見例如圖1A-1C）可以設置在多個隔離區106a-106b的每一個中。
多個介電錨中的每個介電錨橫向地設置在多個開口中的兩個相鄰開口之間。例如，第一多個開口302a中的第一開口302a 1和第四開口302a 4彼此相鄰，並且第一多個介電錨304a中的第一介電錨304a 1橫向設置在第一開口302a 1和第四開口302a 4之間。多個介電錨中的每個介電錨將對應的導電柱錨固到第一半導體基底104。例如，第一多個介電錨304a中的每個介電錨通過將第一多個介電錨304a中的每個介電錨附接到（例如，直接附接/接觸）第一導電柱102a及第一半導體基底104而將第一導電柱102a錨固到第一半導體基底104。在一些實施例中，多個開口中的每個開口至少部分地由介電錨的側壁限定。例如，第一開口302a 1至少部分地由第一介電錨304a 1的第一側壁和第二介電錨304a 2的第一側壁限定，第二開口302a 2至少部分地由第二介電錨304a 2的第二側壁限定（與第二介電錨304a 2的第一側壁相對）和第三介電錨304a 3的側壁，等等。
圖4A-4B示出了圖3A-3B中所示的結構的一些其他實施例的各種視圖400a-400b。圖4A示出了圖3A-3B中所示的結構的一些其他實施例的俯視圖400a。圖4B示出了沿圖4A的線E-E截取的圖4A中所示的結構的剖視圖400b。
如圖4A-4B的各個視圖400a-400b所示，多個介電結構402a-402b設置在多個隔離區106a-106b中。例如，第一介電結構402a設置在第一隔離區106a中，且第二介電結構402b設置在第二隔離區106b中。多個介電錨是多個介電結構402a-402b的對應介電結構的部分。例如，第一介電錨304a 1是第一介電結構402a的第一部分，第二介電錨304 2是第一介電結構402a的第二部分，第三介電錨304 3是第一介電結構402a的第三部分，第四介電錨304 4是第一介電結構402a的第四部分。多個介電結構是與其對應的介電錨相同的介電材料。例如，第一多個介電錨304a是氧化矽（SiO 2），並且第一介電結構402a的另一個部分也是氧化矽（SiO 2）。
多個介電結構的其他部分至少部分地襯裡（line）多個導電柱102a-102b中對應的導電柱的外側壁和第一半導體基底104的內側壁。例如，第一介電結構402a的第六部分404襯裡（至少部分地）第一導電柱102a的外側壁406，以及第一介電結構402a的第七部分408襯裡（至少部分地）第一半導體基底104的內側壁410。在一些實施例中，第四開口302a 4至少部分地由第一介電錨304a 1的第二側壁（與第一介電錨304a 1的第一側壁相對）、第四介電錨304a 4的側壁、第六部分404的側壁和第七部分408的側壁限定。在另外的實施例中，第一介電結構402a的第六部分404的側壁面對第一介電結構402a的第七部分408的側壁，如圖4A-4B的各個視圖400a-b所示。
圖5A-5C示出了圖4A-4B中所示的結構的一些其他實施例的各種視圖500a-500c。圖5A圖示了圖4A-4B中所示的結構的一些其他實施例的俯視圖500a。圖5B示出了沿圖5A的線E-E截取的圖5A中所示的結構的剖視圖500b。圖5C圖示了圖5A的俯視圖500a的區域的放大視圖500c。
如圖5A-5C的各種視圖500a-500c所示，在一些實施例中，多個開口包括八個開口。例如，第一多個開口302a包括八個開口，第二多個開口302b包括八個其他開口。在另外的實施例中，多個介電錨包括八個介電錨。例如，第一多個介電錨304a包括八個介電錨，並且第二多個介電錨304b包括八個其他介電錨。為了在圖5A-5C中清楚起見，在圖5A-5C中僅標記了多個開口中的一些開口和多個介電錨的一些介電錨。
同樣在圖5A-5C的各種視圖500a-500c中示出，在一些實施例中，多個介電結構402a-402b的一些外側壁與多個介電結構402a-402b的一些其他外側壁橫向間隔開。例如，第二介電結構402b的第一外側壁502與第二介電結構402b的第二外側壁504在第一橫向方向上橫向隔開。第二介電結構402b的第三外側壁506也可以在第一橫向方向上與第二介電結構402b的第二外側壁504橫向隔開。在一些實施例中，第二介電結構402b的第一外側壁502和第二介電結構402b的第三外側壁506沿第一橫向平面對齊。在一些實施例中，第二介電結構402b的第二外側壁504和第二介電結構402b的第四外側壁508沿第二橫向平面對齊。第一橫向平面和第二橫向平面可以相互平行。第一橫向平面可以在第一方向上與第二橫向平面橫向隔開。
在一些實施例中，多個介電結構402a-402b的一些內側壁與多個介電結構402a-b的一些其他內側壁橫向間隔開。例如，第二介電結構402b的第一內側壁510與第二介電結構402b的第二內側壁512在第二橫向方向上橫向間隔開。在一些實施例中，第二橫向方向橫交於第一橫向方向。第二介電結構402b的第三內側壁514也可以在第二橫向方向上與第二介電結構402b的第二內側壁512橫向隔開。在一些實施例中，第二介電結構402b的第一內側壁510和第二介電結構402b的第三內側壁514沿第三橫向平面對齊。在一些實施例中，第二介電結構402b的第二內側壁512和第二介電結構402b的第四內側壁516沿第四橫向平面對齊。第三橫向平面和第四橫向平面可以相互平行。第三橫向平面可以在第二方向上與第四橫向平面橫向隔開。
圖6A-6B示出了圖5A-5C中所示的結構的一些其他實施例的各種視圖600a-600b。圖6A示出了圖5A-5C中所示的結構的一些其他實施例的俯視圖600a。圖6B示出了沿圖6A的線E-E截取的圖6A中所示的結構的剖視圖600b。
如圖6A-6B的各種視圖600a-600b所示，第一介電層602襯裡第一半導體基底104的第一側邊104a。在一些實施例中，第二介電層604襯裡第一半導體基底104的第二側邊104b。第一介電層602和第二介電層604是與多個介電結構402a-b相同的電介質材料。為清楚起見，多個介電結構402a-b在圖6A中以虛線（如點線）示出。在另外的實施例中，多個介電結構402a-402b、第一介電層602和第二介電層604是較大的介電結構（例如，連續介電結構）的部分。
同樣在圖6A-6B的各種視圖600a-600b中示出，在一些實施例中，多個導電柱102a-102b的上部表面與第一半導體基底104的前側表面（例如，第一側邊104a）共面。在另外的實施例中，多個導電柱102a-102b的底部表面與第一半導體基底104的後側表面（例如，第二側邊104b）共面。在其他實施例中，多個導電柱102a-102b從第一半導體基底104的第一側邊104a突出。在這樣的實施例中，多個導電柱102a-102b的上部表面設置在第一半導體基底104的前側表面（例如，第一側邊104a）之上。另外，在這樣的實施例中，第一介電層602的上部表面和多個導電柱102a-102b的上部表面可以實質上共面。在其他實施例中，多個導電柱102a-102b從第一半導體基底104的第二側邊104b突出。在這樣的實施例中，多個導電柱102a-102b的底部表面設置在第一半導體基底104的後側表面（例如，第二側邊104b）下方。另外，在這樣的實施例中，第二介電層604的底部表面和多個導電柱102a-102b的底部表面可以實質上共面。在一些實施例中，多個導電柱102a-102b從第一半導體基底104的第一側邊104a突出並且從第一半導體基底104的第二側邊104b突出。在這樣的實施例中，第一介電層602的上部表面和多個導電柱102a-102b的上部表面可以實質上共面，並且第二介電層604的底部表面和多個導電柱102a-102b的底部表面可以實質上共面。
圖7示出了包括圖6A-6B中所示的結構的一些實施例的積體晶片（IC）（例如，3DIC）的一些實施例的剖視圖700。
如圖7的剖視圖700所示，第一積體晶片（IC）702（例如，2DIC）設置在第一半導體基底104之上。在一些實施例中，第一IC702接合到第一半導體基底104。第一IC702包括第二半導體基底704。第二半導體基底704包括任何類型的半導體本體（例如，矽（Si）、鍺（Ge）、矽-鍺（SiGe）、單晶矽/CMOS塊體、III-V半導體、絕緣層上半導體（semiconductor-on-insulator，SOI）等）。在一些實施例中，第二半導體基底704是絕緣層上半導體（SOI）基底，如圖7的剖視圖700所示。在這樣的實施例中，第二半導體基底704包括裝置層706、絕緣層708和操控層（handle layer）710。裝置層706設置在絕緣層708和操控層710之上。絕緣層708垂直設置在操控層710和裝置層706之間。
裝置層706是一種半導體材料。半導體材料可以是或包括例如矽（Si）、鍺（Ge）、矽-鍺（SiGe）、砷化鎵（GaAs）、一些其他半導體材料或前述的組合。操控層710設置在絕緣層708和裝置層706下方。操控層710可以是或包括半導體材料（例如，矽（Si）、鍺（Ge）、單晶矽、多晶矽等）、經摻雜的半導體材料（例如，經摻雜的矽（Si）、經摻雜的鍺（Ge）等)、金屬（例如銅（Cu）、鋁（Al）、鎢（W）、金（Au）、銀（Ag）、鉑（Pt）等）等。絕緣層708將操控層710與裝置層706垂直分離。絕緣層708將裝置層706與操控層710電隔離。絕緣層708可以是或包括例如氧化物（例如二氧化矽（SiO 2））、氮化物（例如氮化矽（SiN））、氧氮化物（例如氧氮化矽（SiON））、低k介電材料（例如，介電常數小於約3.9的介電材料）、高k介電材料（例如，介電常數大於約3.9的介電材料，例如氧化鉿（HfO），氧化鉭（TaO）、氧化鉿矽（hafnium silicon oxide，HfSiO）等）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）、經摻雜的二氧化矽（例如，摻雜碳的二氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟化矽酸鹽玻璃（fluorinated silicate glass，FSG）、旋塗玻璃（spin-on glass，SOG）、一些其他介電材料或上述材料的組合。
第一多個半導體裝置712（例如，絕緣閘場效應電晶體（insulated gate field-effect transistor，IGFET））設置在裝置層706上/之上。第一內連線介電結構714設置在第二半導體基底704和第一多個半導體裝置712之上。在一些實施例中，第一內連線介電結構714包括一個或多個介電層（例如，一個或多個層間介電（interlayer dielectric，ILD）層）。第一內連線結構716嵌入在第一內連線介電結構714中並提供第一多個半導體裝置712之間的電連接。第一內連線結構716包括第一多個導電內連線特徵718（例如，金屬通孔、金屬線、金屬墊、金屬接觸件等）。在一些實施例中，第一多個導電內連線特徵718是或包括例如銅（Cu）、鋁銅（Al-Cu）、鎢（W）、鋁（Al）、金（Au）、一些其他導電材料，或上述的組合。在另外的實施例中，第一內連線介電結構714包括以下中的一種或多種，例如，低k介電層（例如，具有小於約3.9的介電常數的電介質）、超低k介電層、氧化物（例如，SiO 2）,一些其他介電材料或前述的組合。
第三介電層720可以設置在第二半導體基底704下方。在一些實施例中，第三介電層720是或包括例如低k電介質（例如，具有小於約3.9的介電常數的電介質材料）、高k電介質材料（例如，具有大於約3.9介電常數的電介質材料，例如氧化鉿（HfO））、氧化物（例如SiO 2）、氮化物（例如SiN）、氮氧化物（例如SiON）、一些其他介電材料或前述的組合。
第一多個隔離結構722佈置在第二半導體基底704中。在一些實施例中，第一多個隔離結構722垂直延伸穿過第一內連線介電結構714和第三介電層720之間的第二半導體基底704。在其他實施例中，第一多個隔離結構722可以垂直延伸穿過絕緣層708和第三介電層720之間的操控層710。在一些實施例中，第一多個隔離結構722可以是或包括例如氧化物（例如，SiO 2）、氮化物（例如，SiN）、氮氧化物（例如，SiON）、碳化物（例如，SiC），一些其他介電材料，或上述的組合。
第一多個導電結構724a-724b佈置在第二半導體基底704和第三介電層720中。例如，第一導電結構724a和第二導電結構724b設置在第二半導體基底704和第三介電層720中。第一多個導電結構724a-724b可以是或包括例如銅（Cu）、鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）等。
在一些實施例中，第一多個導電結構724a-724b垂直延伸穿過第三介電層720和第二半導體基底704到第一多個導電內連線特徵718。例如，第一導電結構724a垂直延伸穿過第三介電層720和第二半導體基底704到第一多個導電內連線特徵718中的第一導電特徵（例如，第一導電接觸件），並且第二導電結構724b垂直延伸穿過第三介電層720和第二半導體基底704到第一多個導電內連線特徵718中的第二導電特徵（例如，第二導電接觸件）。在這樣的實施例中，第一多個導電結構724a-724b電耦合到第一多個導電內連線特徵718。第一多個導電結構724a-724b分別通過垂直延伸穿過第一多個隔離結構722而垂直延伸穿過第二半導體基底704。
在其他實施例中，第一多個導電結構724a-724b可以垂直延伸穿過第三介電層720、操控層710和絕緣層708到裝置層706。在這樣的實施例中，第一多個導電結構724a-724b電耦合到裝置層706。第一多個導電結構724a-724b通過分別垂直延伸穿過第一多個隔離結構722而垂直延伸穿過操控層710。
第一多個導電結構724a-724b分別電耦合到多個導電柱102a-102b。例如，第一導電結構724a電耦合到第一導電柱102a並且第二導電結構724b電耦合到第二導電柱102b。在一些實施例中，在第一多個導電結構724a-724b和多個導電柱102a-102b之間存在歐姆接觸（例如，由於多個導電柱102a-102b的摻雜濃度）。
第二多個導電結構726a-726b設置在第一半導體基底104下方。例如，第三導電結構726a和第四導電結構726b設置在第一半導體基底104下方。在一些實施例中，第二多個導電結構726a-726b至少部分地設置在第二介電層604中。第二多個導電結構726a-726b分別電耦合到多個導電柱102a-102b。第二多個導電結構726a-726b可以是或包括例如鎢（W）、銅（Cu）、鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）等。在一些實施例中，第一半導體基底104是中介層（例如，矽中介層）。
多個導電柱102a-102b將第一多個導電結構724a-724b電耦合到第二多個導電結構726a-726b。例如，第一導電柱102a將第一導電結構724a電耦合到第三導電結構726a，而第二導電柱102b將第二導電結構724b電耦合到第四導電結構726b。在一些實施例中，在第二多個導電結構726a-726b和多個導電柱102a-102b之間存在歐姆接觸（例如，由於多個導電柱102a-102b的摻雜濃度）。在另外的實施例中，第二多個導電結構726a-726b是輸入/輸出（I/O）結構（例如，焊料凸塊、接合墊等）。在其他實施例中，第二多個導電結構726a-726b可以是在多個導電柱102a-b和設置在第二多個導電結構726a-726b下方的其他I/O結構（未示出）之間提供電連接的導電通孔。在其他實施例中，省略了第二多個導電結構726a-726b。
圖8示出了圖7的IC的一些其他實施例的剖視圖800。
如圖8的剖視圖800所示，第一半導體基底104垂直設置在第一IC702和第二IC802（例如，2DIC）之間。在一些實施例中，第二IC802接合到第一半導體基底104。第二IC802包括一個第三半導體基底804。第三半導體基底804包括任何類型的半導體本體（例如，矽（Si)、鍺（Ge）、矽-鍺（SiGe）、單晶矽/CMOS塊體、III-V半導體、絕緣層上半導體（SOI）等）。
第二的多個半導體裝置806（例如，IGFET）設置在第三半導體基底804上/之上。第二內連線介電結構808設置在第三半導體基底804和第二多個半導體裝置806之上。在一些實施例中，第二內連線介電結構808包括一個或多個介電層（例如，一個或多個ILD層）。第二內連線結構810嵌入在第二內連線介電結構808中並提供第二多個半導體裝置806之間的電連接。第二內連線結構810包括第二多個導電內連線特徵812（例如，金屬通孔、金屬線、金屬墊、金屬接觸件等）。在一些實施例中，第二多個導電內連線特徵812是或包括例如銅（Cu）、鋁銅（Al-Cu）、鎢（W）、鋁（Al）、金（Au）、一些其他導電材料，或上述的組合。在另外的實施例中，第二內連線介電結構808包括以下中的一種或多種，例如，低k介電層（例如，具有小於約3.9的介電常數的電介質）、超低k介電層、氧化物（例如SiO 2），一些其他介電材料或前述的組合。
在一些實施例中，第二多個隔離結構814佈置在第三半導體基底804中。第二多個隔離結構814垂直延伸穿過第三半導體基底804。在一些實施例中，第二多個隔離結構814可以是或包括例如氧化物（例如，SiO2）、氮化物（例如，SiN）、氮氧化物（例如，SiON）、碳化物（例如，SiC），一些其他介電材料，或上述的組合。
在一些實施例中，第三多個導電結構816（例如，金屬基底穿孔（TSV））設置在第三半導體基底804中。第三多個導電結構816垂直延伸通過第三半導體基底804。第三多個導電結構816通過分別垂直延伸）過第二多個隔離結構814而垂直延伸穿過第三半導體基底804。第三多個導電結構816電耦合到第二內連線結構810。第三多個導電結構816可以是或包括例如銅（Cu）、鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）、鎢（W）等。
第四介電層818設置在第二內連線結構810和第二內連線介電結構808之上。在一些實施例中，第四介電層818是或包括例如低k電介質（例如，具有小於約3.9的介電常數的電介質材料）、高k電介質材料（例如，具有大於約3.9的介電常數的電介質材料，例如氧化鉿（HfO））、氧化物（例如SiO 2）、氮化物（例如SiN）、氮氧化物（例如SiON）、一些其他介電材料或前述的組合。
第四多個導電結構820a-820b設置在第二內連線結構810和第二內連線介電結構808之上。例如，第五導電結構820a和第六導電結構820b設置在第二內連線結構810和第二內連線介電結構808之上。在一些實施例中，第四多個導電結構820a-820b設置在第四介電層818中。第四多個導電結構820a-82b電耦合到第二內連線結構810。第四多個導電結構820a-82b分別電耦合到多個導電柱102a-102b。因此，多個導電柱102a-102b提供第一IC702和第二IC802之間的電連接。在一些實施例中，第四多個導電結構820a-820b分別電耦合到第二多個導電結構726a-726b，這提供了第四多個導電結構820a-820b和多個導電柱102a-102b之間的電連接。第四多個導電結構820a-820b可以是或包括例如銅（Cu）、鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）等。
同樣在圖8的剖視圖800中示出，在一些實施例中，第五介電層822沿第一半導體基底104的第二側邊104b設置（例如，襯裡第一半導體基底104的第二側邊104b）。在這樣的實施例中，第五介電層822垂直地設置在第二IC802和第一半導體基底104之間。在另外的實施例中，第二多個導電結構726a-726b至少部分地設置在第五介電層822中。在一些實施例中，第五介電層822是或包括例如低k電介質（例如，具有小於約3.9的介電常數的電介質材料）、高k電介質材料（例如，具有大於約3.9的介電常數的電介質材料，例如氧化鉿（HfO））、氧化物（例如SiO 2）、氮化物（例如SiN）、氮氧化物（例如SiON）、一些其他介電材料或前述的組合。
雖然圖8的剖視圖800示出了垂直設置在第三半導體基底804和第一半導體基底104之間的第二內連線結構810，但是應當理解，第二IC802可以被翻轉（例如，旋轉180度）使得第三半導體基底804垂直設置在第二內連線結構810和第一半導體基底104之間。在這樣的實施例中，第三多個導電結構816提供多個導電柱102a-102b和第二內連線結構810之間的電連接。另外，在此類實施例中，多個I/O結構設置在第三半導體基底804和第二內連線結構810下方，並且多個I/O結構電耦合到第二內連線結構810。
圖9示出了圖7的IC的一些其他實施例的剖視圖900。
如圖9的剖視圖900所示，IC包括多個晶粒。例如，IC包括第一晶粒902、第二晶粒904和第三晶粒906。在一些實施例中，第一晶粒902可以是系統晶片（system on a chip）晶粒。在一些實施例中，第二晶粒904是第一晶粒堆疊908中的一個晶粒。在另外的實施例中，第三晶粒906是第二晶粒堆疊910中的一個晶粒。第二晶粒904可以是記憶體控制器晶粒，並且第一晶粒堆疊908的剩餘晶粒可以是記憶體晶粒（例如，DRAM晶粒）。在另外的實施例中，第一晶粒堆疊908被稱為高頻寬記憶體（high bandwidth memory，HBM）晶粒堆疊。第三晶粒906也可以是記憶體控制器晶粒，並且第二晶粒堆疊910的剩餘晶粒可以是記憶體晶粒（例如，DRAM晶粒）。在另外的實施例中，第二晶粒堆疊910被稱為HBM晶粒堆疊。第一晶粒堆疊908的多個晶粒通過第一多個輸入/輸出（I/O）結構909（例如，微凸塊、TSV等）以預定方式（predefined manner）電耦合在一起。第二堆疊910個晶粒的晶粒通過第二多個I/O結構911（例如，微凸塊、TSV等）以預定方式電耦合在一起。
在圖9的剖視圖900中也顯示，IC包括封裝基底912（例如，印刷電路板）。多個第三I/O結構914設置在封裝基底912的第一側邊上。在一些實施例中，多個第三I/O結構914例如可以是焊球（例如，球格陣列（ball grid array））等。封裝基底912包括嵌入絕緣材料（例如，有機基底材料）中的多個導電特徵916。多個導電特徵916以預定方式電耦合到多個第三I/O結構914。
第一半導體基底104垂直設置在封裝基底912和第一晶粒902之間，垂直設置在封裝基底912和第一晶粒堆疊908之間，以及垂直設置在封裝基底912和第二晶粒堆疊910之間。多個導電柱102a-102b設置在第一半導體基底104中。如圖9的剖視圖900所示，多個導電柱102-102b包括多於兩個導電柱（例如，圖9的剖視圖900示出了七個導電柱，但是應當理解，任何數量的導電柱都是可以接受的）。圖9中示出了區域918的放大圖以進一步示出多個導電柱102a-102b中的每一個的特徵（例如，結構特徵和與其相鄰的）。
第一晶粒902、第一晶粒堆疊908和第二晶粒堆疊910至少部分地通過多個導電柱102a-102b電耦合到多個第三I/O結構914。例如，第五多個導電結構920設置在第三介電層720中。多個導電柱102a-102b分別將第五多個導電結構920電耦合到第二多個導電結構726a-726b。例如，第一導電柱102a將第五多個導電結構920之一電耦合到第三導電結構726a。第五多個導電結構920可以是或包括例如鎢（W）、銅（Cu）、鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）等。
第二多個導電結構726a-726b分別電耦合到多個第四I/O結構922（例如，微凸塊、C4凸塊等）。在一些實施例中，第二多個導電結構726a-726b通過重佈線層924電耦合到多個第四I/O結構922。重佈線層包括嵌入在介電層中的多個導電特徵。重佈線層924的多個導電特徵以預定方式將第二多個導電結構726a-726b電連接到多個第四I/O結構922。多個第四I/O結構922以預定方式電耦合到多個導電特徵916。在一些實施例中，底部填充材料925橫向圍繞第三介電層720、第一半導體基底104、第五介電層822、重佈線層924和/或多個第四I/O結構922。
在一些實施例中，第一中介層926（例如，Si中介層）將第一晶粒堆疊908電耦合到多個第五I/O結構928（例如，微凸塊、C4凸塊等）。在一些實施例中，第二中介層930（例如，Si中介層）將第二堆疊910晶粒電耦合到多個第六I/O結構932（例如，微凸塊、C4凸塊等）。多個第五I/O結構928電耦合到第五多個導電結構920中的第一組導電結構。多個第六I/O結構932電耦合到第五多個導電結構920中的第二組導電結構。多個第七I/O結構934（例如，微凸塊、C4凸塊等）將第一晶粒902電耦合到第五多個導電結構920中的第三組導電結構。因此，多個導電柱102a-102b至少部分地將第一晶粒902、第一晶粒堆疊908和第二晶粒堆疊910電耦合到多個第三I/O結構914。在多個導電柱102a-102b將第一晶粒902、第一晶粒堆疊908和第二晶粒堆疊910電耦合到多個第三I/O結構914的一些實施例中，第一半導體基底104可以被稱為中介層（例如，第三矽中介層)。
圖10A-10B至圖14示出了用於形成積體晶片（IC）的方法的一些實施例的一系列不同視圖，其中該積體晶片（IC）包括設置在第一半導體基底中並通過多個介電錨錨固到第一半導體基底的導電柱。具有後綴「A」的圖（例如，圖10A-12A）示出了用於形成IC的一些實施例的一系列俯視圖1000a-1200a，該IC包括設置在第一半導體基底中並通過多個介電錨錨固到第一半導體基底的導電柱。具有後綴「B」的圖（例如，圖10B-12B）示出了圖10A-12A中的對應圖的一系列剖視圖（例如，圖10B示出了圖10A中所示的結構的剖視圖1000b）。剖視圖1000b-1200b是沿著所對應的俯視圖的線E-E截取的（例如，圖10B的剖視圖1000b是沿著圖10A的俯視圖1000a的線E-E截取的）。沒有後綴的圖（例如，圖13-14）示出了一系列剖視圖1300-1400，其延續了圖12B的剖視圖1200b的一系列各種視圖。剖視圖1300-1400沿與圖12B的剖視圖1200b相同的線E-E截取。儘管參照方法描述了圖10A-10B到14，但是應當理解，圖10A-10B到14中所示的結構不限於該方法，而是可以從該方法獨立出。
如圖10A的俯視圖1000a和圖10B的剖視圖1000b所示，經圖案化的罩幕層1002（例如，正/負光阻、硬罩幕等）形成在第一半導體基底104的第一側邊104a之上。經圖案化的罩幕層包括多個孔1004（例如，多個開口）。多個隔離區106a-106b設置在第一半導體基底104中。多個孔1004上覆於多個隔離區106a-106b。例如，多個孔1004中的第一組孔上覆於第一隔離區106a，多個孔1004中的第二組孔上覆於第二隔離區106b。
在一些實施例中，用於形成經圖案化的罩幕層1002的製程包括在第一半導體基底104的第一側邊104a上沉積罩幕層（未示出）。罩幕層可以通過例如化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）、旋塗製程、一些其他沉積製程或前述的組合來沉積。此後，罩幕層經曝光於圖案（例如，經由微影製程，例如微影、極紫外微影等）並顯影，從而在第一半導體基底104的第一側邊104a上形成經圖案化的罩幕層1002。
如圖11A的俯視圖1100a和圖11B的剖視圖1100b所示，多個開口形成在多個隔離區106a-106b的每一個中。例如，第一多個開口302a形成在第一隔離區106a中，以及第二多個開口302b形成在第二隔離區106b中。在一些實施例中，多個開口垂直延伸穿過第一半導體基底104。例如，多個開口從第一半導體基底的第一側邊104a垂直延伸穿過第一半導體基底104到第一半導體基底104的第二側邊104b。在其他實施例中，多個開口可以部分地垂直延伸穿過第一半導體基底104（例如，不完全穿過第一半導體基底104）。
在圖11A的俯視圖1100a和圖11B的剖視圖1100b中也示出了，多個半導體錨形成在多個隔離區106a-106b的每一個中。例如，第一多個半導體錨1102a形成在第一隔離區106a中，且第二多個半導體錨1102b形成在第二隔離區106b中。多個半導體錨（例如，第一多個半導體錨1102a和第二多個半導體錨1102b）中的每一個橫向地設置在多個開口中的兩個相鄰的開口之間。例如，第一多個半導體錨1102a中的第一半導體錨橫向設置在第一多個開口302a中的第一開口和第一多個開口302a中的第二開口（其與第一多個開口302a中的第一開口相鄰）之間，第一多個半導體錨1102a中的第二半導體錨橫向設在第一多個開口302a中的第二開口和第一多個開口302a中的第三開口（其與第一多個開口302a中的第二開口相鄰）之間，等等。
在一些實施例中，多個半導體錨垂直延伸穿過第一半導體基底104。例如，多個半導體錨從第一半導體基底的第一側邊104a垂直延伸穿過第一半導體基底104到第一半導體基底104的第二側邊104b。在其他實施例中，多個半導體錨可以部分地垂直延伸穿過第一半導體基底104（例如，不完全穿過第一半導體基底104）。
多個半導體錨中的多個半導體錨沿多個開口的對應側設置。多個半導體錨和多個開口在第一半導體基底104的對應部分的周圍橫向形成。例如，第一多個半導體錨1102a和第一多個開口302a在第一半導體基底104的第一部分的周圍橫向形成，第二多個半導體錨1102b和第二多個開口302b在第一半導體基底104的第二部分的周圍橫向形成（不同於第一半導體基底104的第一部分）。
多個半導體錨在第一半導體基底104的所對應部分和第一半導體基底104的周圍部分之間橫向延伸。例如，第一半導體基底104的第三部分橫向圍繞第一半導體基底104的第一部分和第一多個半導體錨1102a，且第一半導體基底104的第四部分橫向圍繞第一半導體基底104的第二部分和第二多個半導體錨1102b。第一多個半導體錨1102a在第一半導體基底104的第一部分和第一半導體基底104的第三部分之間橫向延伸，且第二多個半導體錨1102b在第一半導體基底104的第二部分和第一半導體基底104的第四部分之間橫向延伸。因為多個半導體錨在第一半導體基底104的所對應部分和第一半導體基底104的周圍部分之間橫向延伸，所以多個半導體錨將第一半導體基底104的所對應部分錨固到第一半導體基底104的周圍部分。例如，第一多個半導體錨1102a將第一半導體基底104的第一部分錨固到第一半導體基底104的第三部分，且第二多個半導體錨1102b將第一半導體基底104的第二部分錨固到第一半導體基底104的第四部分。
多個半導體錨具有厚度1104。在一些實施例中，厚度1104在約2微米（μm）和約4 μm之間。如果厚度1104大於約4 μm，則多個半導體錨可能不會完全轉換為介電錨（如下文所述），這可能導致電短路。如果厚度1104小於約2 μm，則多個半導體錨可能無法為它們對應的第一半導體基底104的部分提供足夠的結構支撐（例如，以防止多個導電柱102a-102b的破裂/移位）。在另外的實施例中，多個半導體錨中的每一個具有厚度1104。在其他實施例中，多個半導體錨中的一些半導體錨可以具有第一厚度（例如，厚度1104）並且多個半導體錨中的一些其他半導體錨可以具有不同於第一厚度的第二厚度。
在一些實施例中，用於形成多個開口（例如，第一多個開口302a和第二多個開口302b）和多個半導體錨（例如，第一多個半導體錨1102a和第二多個半導體錨1102b）的製程包括使用就在第一半導體基底104上方的經圖案化的罩幕層1002對第一半導體基底104執行蝕刻製程1106。蝕刻製程1106根據經圖案化的罩幕層1002選擇性地蝕刻第一半導體基底104。因此，蝕刻製程1106去除了多個孔1004所上覆於的第一半導體基底104的部分（例如，第一半導體基底104的未掩蔽的部分），從而形成多個開口和多個半導體錨。蝕刻製程可以是或包括例如濕法蝕刻製程、乾法蝕刻製程、反應離子蝕刻（reactive ion etching，RIE）製程、一些其他蝕刻製程或前述的組合。隨後，在一些實施例中，經圖案化的罩幕層1002被剝離。
如圖12A的俯視圖1200a和圖12B的剖視圖1200b所示，對第一半導體基底104和多個半導體錨執行氧化製程1202。氧化製程1202在多個隔離區106a-106b的每一個中形成多個介電錨。例如，氧化製程1202在第一隔離區106a中形成第一多個介電錨304a，且在第二隔離區106b中形成第二多個介電錨304b。氧化製程1202通過將多個半導體錨轉換成多個介電錨（例如，SiO 2錨）以形成多個介電錨（例如，第一多個介電錨304a和第二多個介電錨304b）。例如，氧化製程1202引起將第一多個半導體錨1102a轉換為第一多個介電錨304a並且將第二多個半導體錨1102b轉化為第二多個介電錨304b的反應。
通過形成多個介電錨，在第一半導體基底104中形成多個導電柱102a-102b。多個導電柱102a-102b通過多個介電錨和多個開口與第一半導體基底104電隔離。例如，在第一半導體基底104中形成第一導電柱102a和第二導電柱102b。第一導電柱102a通過第一多個介電錨304a和第一多個開口302a與第一半導體基底104電隔離。第二導電柱102b通過第二多個介電錨304b和第二多個開口302b與第一半導體基底104電隔離。
此外，通過形成多個介電錨，多個導電柱102a-102b經由多個介電錨被錨固到第一半導體基底104。例如，第一導電柱102a通過第一多個介電錨304a錨固到第一半導體基底104，並且第二導電柱102b通過第二多個介電錨304b錨固到第一半導體基底104。多個導電柱102a-102b對應於在周圍橫向設置多個半導體錨和多個開口的第一半導體基底104的部分的剩餘部分（例如，在氧化製程1202之後剩餘）。例如，第一導電柱102a對應第一半導體基底104的第一部分的剩餘部分（氧化製程1202之後剩餘），且第二導電柱102b對應第一半導體基底104的第二部分的剩餘部分（氧化製程1202之後剩餘）。
在一些實施例中，氧化製程1202還形成多個介電結構402a-402b、第一介電層602和/或第二介電層604。多個介電結構402a-402b形成在第一半導體基底104中，第一介電層602沿第一半導體基底104的第一側邊104a形成，且第二介電層604沿第一半導體基底104的第二側邊104b形成。氧化製程1202以與形成多個介電錨實質上相似的方式形成多個介電結構402a-b、第一介電層602和第二介電層604（例如，通過將第一半導體基底104的經暴露的部分轉換成對應的SiO 2結構）。在一些實施例中，氧化製程1202是熱氧化製程（例如，乾氧化、濕氧化等）。在另外的實施例中，熱氧化製程包括將第一半導體基底104加熱到氧化溫度一段時間。在另外的實施例中，氧化溫度在1000°C和1100°C之間，並且時間段在9小時和16小時之間。在一些實施例中，如果氧化溫度小於1000°C和/或時間段小於9小時，則氧化製程1202可能無法充分形成多個介電錨（例如，氧化製程1202可能無法充分將多個半導體錨轉換成多個介電錨），這可能導致性能降低（例如，通過第一半導體基底104的漏電流增加）。在其他實施例中，如果氧化溫度大於1100°C和/或時間段大於16小時，則氧化製程1202可減小多個導電柱的尺寸（例如剖面面積）（例如，氧化製程1202可能不令人滿意地將第一半導體基底104中的部分（其意在成為多個導電柱中的部分）轉換為氧化物），這可能導致性能降低（例如，多個導電柱的電阻增加）。
如圖13的剖視圖1300所示，在第一半導體基底104的第二側邊104b上形成第五介電層822。此外，第二多個導電結構726a-726b形成在第一半導體基底104的第二側邊104b上。第二多個導電結構726a-726b形成為使得第二多個導電結構726a-726b電耦合到多個導電柱102a-102b。例如，形成第二多個導電結構726a-726b使得第三導電結構726a電耦合到第一導電柱102a並且第四導電結構726b電耦合到第二導電柱102b。
在一些實施例中，用於形成第五介電層822和第二多個導電結構726a-726b的製程包括將第一承載基底1302（例如，矽承載基底）（暫時地）接合到第一半導體基底104。第一半導體基底104的第一側邊104a面向第一承載基底1302。在一些實施例中，第一承載基底1302（暫時地）接合到第一介電層602。
此後，第五介電層822形成在第一半導體基底104的第二側邊104b之上。在一些實施例中，在形成第五介電層822之前，對第一半導體基底104執行清潔製程（例如，蝕刻製程、研磨製程和/或平坦化製程）以去除第二介電層604（例如，參見圖12A-12B）。在這樣的實施例中，第五介電層822可以沉積或生長在第一半導體基底104的第二側邊104b上/之上。在其他實施例中，第五介電層822可以形成在第二介電層604上/上方。在這樣的實施例中，第五介電層822可以沉積在第二介電層604上/上方。第五介電層822可以通過例如CVD、PVD、ALD、熱氧化、一些其他沉積製程或前述的組合來沉積或生長。
然後在第五介電層822（和第二介電層604）中形成多個開口（未示出）。開口至少部分地暴露多個導電柱102a-102b。在一些實施例中，用於形成多個開口的製程包括在第五介電層822之上形成經圖案化的罩幕層（未示出）（例如，正/負光阻、硬罩幕等）。經圖案化的罩幕層可以通過在第五介電層822上（例如，經由旋塗製程）形成罩幕層（未示出）、將罩幕層曝光於圖案（例如，經由微影製程，例如微影、極紫外微影等），並顯影罩幕層以形成經圖案化的罩幕層。之後，在經圖案化的罩幕層就位的情況下，對第五介電層822進行蝕刻製程，以根據經圖案化的罩幕層選擇性地蝕刻第五介電層822。蝕刻製程去除第五介電層822中未掩蔽的部分，從而形成多個開口。在一些實施例中，蝕刻製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、RIE製程、一些其他蝕刻製程或前述的組合。隨後，將經圖案化的罩幕層剝離。在一些實施例中，隨後形成在第五介電層822中的多個開口可以被稱為多個溝渠。
然後將導電材料（例如，鎢（W）、銅（Cu）、鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）等）沉積在第五介電層822上和多個開口中。此後，對導電材料進行平坦化製程（例如，化學機械拋光（chemical mechanical polishing，CMP）製程、回蝕製程等)以在第五介電層822中形成第二多個導電結構726a-726b。應當理解，第二多個導電結構726a-726b可以在第五介電層822之前形成（例如，經由金屬蝕刻製程和隨後的介電材料的沉積）。
如上所述，在一些實施例中，多個開口（例如，第一多個開口302a和第二多個開口302b）可以形成為使得它們部分地垂直延伸通過第一半導體基底104（例如，不完全穿過第一半導體基底104）。在這樣的實施例中，可以對第一半導體基底104的第二側邊104b（和第二介電層604）執行去除製程（例如，研磨製程）以露出多個開口。換言之，移除製程移除了第一半導體基底104中多個開口沒有垂直延伸穿過的部分，使得多個開口在移除製程之後完全延伸穿過第一半導體基底104。
如圖14的剖視圖1400所示，第一IC702接合到第一半導體基底104和多個導電柱102a-102b。第一IC702包括設置在第二半導體基底704中的第一多個導電結構724a-724b。例如，第一IC702包括設置在第二半導體基底704中的第一導電結構724a和第二導電結構724b。第一IC702（以及因此第一多個導電結構724a-724b和第二半導體基底704）接合到第一半導體基底104和多個導電柱102a-102b，使得第一多個導電結構724a-724b分別電耦合到多個導電柱102a-102b。例如，第一IC702接合到第一半導體基底104，使得第一導電結構724a電耦合到第一導電柱102a並且第二導電結構724b電耦合到第二導電柱102b。
在一些實施例中，用於將第一IC702接合到第一半導體基底104和多個導電柱102a-102b的製程包括將第二承載基底（未示出）（暫時地）接合到第一半導體基底104。第一半導體基底104的第二側邊104b面向第二承載基底。在一些實施例中，第二承載基底（暫時地）接合到第五介電層822（參見例如圖13）。第二承載基底可以接合到第一半導體基底104，而第一承載基底1302也可以接合到第一半導體基底104。在第二承載基底與第一半導體基底104接合後，第一承載基底1302從第一半導體基底104中移除。
在一些實施例中，然後對第一半導體基底104和多個導電柱102a-102b執行清潔製程（例如，蝕刻製程、研磨製程和/或平坦化製程）以去除第一介電層602。此後，第一IC702通過接合製程接合到第一半導體基底104的第一側邊104a和多個導電柱102a-102b。接合製程可以是例如共晶接合製程（eutectic bonding process）、混合接合製程（hybrid bonding process）、直接接合製程（direct bonding process）或一些其他接合製程。隨後，將第二承載基底從第一半導體基底104中移除。
在一些實施例中，將第一IC702接合到第一半導體基底104包括將多個導電柱102a-102b接合到（例如，直接接合到）第一多個導電結構724a-724b。在一些實施例中，將第一IC702接合到第一半導體基底104包括將第一IC702的第三介電層720接合到（例如，直接接合到）第一半導體基底104和多個介電錨。在其他實施例中，將第一IC702接合到第一半導體基底104包括將第二半導體基底704接合到（例如，直接接合到）第一半導體基底104和多個介電錨。雖然未在圖14的剖視圖1400中示出，但是應當理解，另一個IC可以接合到第一IC702和/或另一個IC可以接合到第一半導體基底104。例如，第二IC（參見例如圖8的第二IC802）可以以與第一IC702接合到第一半導體基底104的方式實質上相似的方式接合到第一半導體基底104。還將理解，一個或多個I/O結構可以在第一IC702接合到第一半導體基底104之後（或之前）形成在第二多個導電結構726a-726b上。
圖15示出了用於形成積體晶片（IC）的方法的一些實施例的流程圖1500，該積體晶片（IC）包括設置在第一半導體基底中並通過多個介電錨錨固到第一半導體基底的導電柱。雖然圖15的流程圖1500在本文中被圖示和描述為一系列動作或事件，但是應當理解，這些動作或事件的圖示順序不應被解釋為限制性的。例如，一些動作可以以不同的順序發生和/或與除了本文所示和/或描述的那些之外的其他動作或事件同時發生。此外，實施本文描述的一個或多個方面或實施例可能不需要所有圖示的動作，並且本文描述的一個或多個動作可以在一個或多個單獨的動作和/或階段中執行。
在動作1502，在半導體基底中形成多個開口，其中多個開口在半導體基底的部分的周圍橫向設置，並且其中形成多個開口形成了多個半導體錨，其在半導體基底的所述部分和半導體基板的周邊部分之間橫向延伸。圖10A-10B至11A-11B示出了對應於動作1502的一些實施例的一系列各種視圖。
在動作1504，多個半導體錨被轉換成多個介電錨。圖12A-12B示出了對應於動作1504的一些實施例的各種視圖1200a-1200b。
在動作1506，積體晶片（IC）接合到半導體基底。圖13-14示出了對應於動作1506的一些實施例的一系列剖視圖。
在一些實施例中，本申請提供了一種半導體裝置。該裝置包括第一半導體基底。導電柱設置在第一半導體基底中。隔離區設置在第一半導體基底中並且在閉環路徑中圍繞導電柱橫向延伸，其中隔離區被配置為將導電柱與第一半導體基底的周圍部分電隔離。溝渠設置在隔離區中。介電錨設置在隔離區中，其中介電錨沿著溝渠的側壁垂直延伸通過第一半導體基底，並且其中介電錨將導電柱錨固到第一半導體基底。在一些實施例中，所述溝渠的側壁由所述介電錨的側壁限定。在一些實施例中，所述介電錨通過從所述導電柱的外側壁延伸到所述第一的內側壁半導體基底來錨固所述導電柱到所述第一半導體基底。在一些實施例中，所述裝置更包括介電結構，設置在所述隔離區中，其中：所述介電錨是所述介電結構的第一部分；所述介電結構的第二部分部分地襯裡所述所述導電柱的所述外側壁；所述介電結構的第三部分部分地襯裡所述第一半導體基底的所述內側壁；以及所述溝渠至少部分地由所述介電錨的側壁、所述介電結構的所述第二部分的側壁和所述介電結構的所述第三部分的側壁限定。在一些實施例中，所述介電結構的所述第二部分的所述側壁面對所述介電結構的所述第三部分的所述側壁。在一些實施例中，所述導電柱從所述第一半導體基底的第一側邊垂直延伸穿過所述第一半導體基底到與所述第一半導體基底的所述第一側邊相對的所述第一半導體基底的第二側邊。在一些實施例中，所述溝渠從所述第一半導體基底的所述第一側邊垂直延伸到所述第一半導體基底的所述第二側邊。在一些實施例中，所述導電柱是半導體材料。在一些實施例中，所述第一半導體基底為所述半導體材料；以及所述介電錨是所述半導體材料的氧化物。在一些實施例中，第一軸線垂直延伸穿過所述導電柱的中心；所述隔離區以所述閉環路徑在所述導電柱的周圍和在所述第一軸線的周圍橫向延伸；以及所述介電錨從所述第一軸線徑向延伸以錨固所述導電柱到所述第一半導體基底。在一些實施例中，所述介電錨沿垂直於所述第一軸線的第二軸線從所述第一軸線徑向延伸以錨固所述導電柱到所述第一半導體基底；所述介電錨沿垂直於所述第二軸線的第三軸線從所述溝渠的所述一側邊橫向延伸；平面橫交於所述導電柱、所述第一軸線和所述溝渠；以及所述第二軸線和所述第三軸線設置在所述平面上。在一些實施例中，所述裝置更包括第二半導體基底，設置在所述第一半導體基底之上，其中所述第一半導體基底的第一側邊垂直設置在所述第二半導體基底和與所述第一半導體基底的所述第一側邊相對的所述第一半導體基底的第二側邊之間，並且其中所述平面垂直設置在所述第一半導體基底的所述第一側邊和所述第一的半導體基底的所述第二側邊之間。
在一些實施例中，本申請提供了一種半導體裝置。該裝置包括半導體基底。導電柱設置在半導體基底中。隔離區設置在半導體基底中並且在閉環路徑中圍繞導電柱橫向延伸，其中隔離區被配置為將導電柱與半導體基底的周圍部分電隔離。多個開口設置在隔離區中，其中開口沿導電柱的側壁垂直延伸穿過半導體基底。多個介電錨設置在隔離區中，其中介電錨將導電柱錨固到半導體基底，並且其中每個介電錨橫向設置在多個開口中的兩個相鄰的開口之間。在一些實施例中，所述裝置更包括積體晶片（IC），接合到所述半導體基底，其中所述IC包括電耦合到所述導電柱的導電特徵。在一些實施例中，所述半導體基底的第一側邊垂直設置在所述IC和所述半導體基底的第二側邊之間；所述導電柱從所述第一側邊垂直延伸到所述第二側邊；以及所述多個開口從所述第一側邊垂直延伸到所述第二側邊。在一些實施例中，所述多個介電錨從所述第一側邊垂直延伸到所述第二側邊。在一些實施例中，所述開口中的每一個至少部分地由所述多個介電錨的多個側壁限定。在一些實施例中，所述導電柱是半導體材料；所述半導體基底為所述半導體材料；以及所述多個介電錨是所述半導體材料的氧化物。
在一些實施例中，本申請提供了一種半導體裝置的製造方法。該方法包括接收第一半導體基底。形成垂直延伸穿過第一半導體基底的多個開口，其中多個開口圍繞第一半導體基底的部分橫向佈置，其中形成多個開口形成橫向地在多個開口之間的多個半導體錨，並且其中多個半導體錨橫向延伸在第一半導體基底的部分和第一半導體基底的周圍部分之間。對多個半導體錨執行氧化製程以將多個半導體錨轉換成多個介電錨。在一些實施例中，所述方法更包括將第二半導體基底接合到所述第一半導體基底，其中接合所述第二半導體基底到所述第一半導體基底將設置在所述第二半導體基底中的導電特徵電耦合到所述第一半導體基底的所述部分。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，其可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員更應認識到，此種等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、代替及變更。
100a、100b、100c、200a、200b、200c、300a、300b、400a、400b、500a、500b、500c、600a、600b:視圖 102:導電柱 102a:第一導電柱/導電柱 102b:第二導電柱/導電柱 104:第一半導體基底 104a:第一側邊 104b:第二側邊 106:隔離區 106a:第一隔離區/隔離區 106b:第二隔離區/隔離區 108、302a、302b:開口 110、304、304a、304b:介電錨 202:第一軸線 204:第二軸線 206:第三軸線 302a 1、302b 1:第一開口 302a 2、302b 2:第二開口 302a 3、302b 3:第三開口 302a 4、302b 4:第四開口 304a 1、304b 1:第一介電錨 304a 2、304b 2:第二介電錨 304a 3、304b 3:第三介電錨 304a 4、304b 4:第四介電錨 402a:第一介電結構/介電結構 402b:第二介電結構/介電結構 404:第六部分 406:外側壁 408:第七部分 410:內側壁 502:第一外側壁 504:第二外側壁 506:第三外側壁 508:第四外側壁 510:第一內側壁 512:第二內側壁 514:第三內側壁 516:第四內側壁 602:第一介電層 604:第二介電層 700、800、900、1000b、1100b、1200b、1300、1400:剖視圖 702:第一積體晶片 704:第二半導體基底 706:裝置層 708:絕緣層 710:操控層 712、806:半導體裝置 714:第一內連線介電結構 716:第一內連線結構 718、812:導電內連線特徵 720:第三介電層 722、814:隔離結構 816、920:導電結構 724a:第一導電結構/導電結構 724b:第二導電結構/導電結構 726a:第三導電結構/導電結構 726b:第四導電結構/導電結構 802:第二積體晶片 804:第三半導體基底 808:第二內連線介電結構 810:第二內連線結構 818:第四介電層 820a:第五導電結構/導電結構 820b:第六導電結構/導電結構 822:第五介電層 902:第一晶粒 904:第二晶粒 906:第三晶粒 908:第一晶粒堆疊 909、911、914、922、928、932、934:輸入/輸出結構 910:第二晶粒堆疊 912:封裝基底 916:導電特徵 918:區域 924:重佈線層 925:底部填充材料 926:第一中介層 930:第二中介層 1000a、1100a、1200a:俯視圖 1002:經圖案化的罩幕層 1004:孔 1102a、1102b:半導體錨 1104:厚度 1106:蝕刻製程 1202:氧化製程 1302:第一承載基底 1500:流程圖 1502、1504、1506:動作
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A-1C示出了導電柱的一些實施例的各種視圖，該導電柱設置在第一半導體基底中並且通過介電錨錨固到第一半導體基底。 圖2A-2C示出了圖1A-1C中所示的結構的其他各種視圖。 圖3A-3B示出了圖1A-1C中所示的結構的一些其他實施例的各種視圖。 圖4A-4B示出了圖3A-3B中所示的結構的一些其他實施例的各種視圖。 圖5A-5C示出了圖4A-4B中所示的結構的一些其他實施例的各種視圖。 圖6A-6B示出了圖5A-5C中所示的結構的一些其他實施例的各種視圖。 圖7示出了包括圖6A-6B中所示的結構的一些實施例的積體晶片的一些實施例的剖視圖。 圖8示出了圖7的IC的一些其他實施例的剖視圖。 圖9示出了圖7的IC的一些其他實施例的剖視圖。 圖10A-10B至圖14示出了用於形成積體晶片的方法的一些實施例的一系列不同視圖，該積體晶片包括設置在第一半導體基底中並通過多個介電錨錨固到第一半導體基底的導電柱。 圖15示出了用於形成積體晶片的方法的一些實施例的流程圖，該積體晶片包括設置在第一半導體基底中並通過多個介電錨錨固到第一半導體基底的導電柱。
100a:視圖
102:導電柱
104:第一半導體基底
106:隔離區
108:開口
110:介電錨

Claims (1)

  1. 一種半導體裝置，包括： 第一半導體基底； 導電柱，設置在所述第一半導體基底中； 隔離區，設置在所述第一半導體基底中並且以閉環路徑在所述導電柱的周圍橫向延伸，其中所述隔離區被配置為將所述導電柱與所述第一半導體基底的周圍部分電隔離； 溝渠，設置在所述隔離區中；以及 介電錨，設置在所述隔離區中，其中所述介電錨沿所述溝渠的一側邊垂直延伸穿過所述第一半導體基底，並且其中所述介電錨錨固所述導電柱至所述第一半導體基底。
TW111115289A 2022-02-28 2022-04-21 半導體裝置及其製造方法 TW202336984A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/682,238 2022-02-28
US17/682,238 US20230275012A1 (en) 2022-02-28 2022-02-28 Dielectric anchors for anchoring a conductive pillar

Publications (1)

Publication Number Publication Date
TW202336984A true TW202336984A (zh) 2023-09-16

Family

ID=87761223

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111115289A TW202336984A (zh) 2022-02-28 2022-04-21 半導體裝置及其製造方法

Country Status (2)

Country Link
US (1) US20230275012A1 (zh)
TW (1) TW202336984A (zh)

Also Published As

Publication number Publication date
US20230275012A1 (en) 2023-08-31

Similar Documents

Publication Publication Date Title
TWI628758B (zh) 積體晶片及其製造方法
US9773701B2 (en) Methods of making integrated circuits including conductive structures through substrates
TWI787612B (zh) 積體晶片結構及其形成方法
TWI718027B (zh) 積體晶片及其形成方法
TWI812168B (zh) 三維元件結構及其形成方法
TW202143335A (zh) 封裝半導體元件及其形成方法
US11756862B2 (en) Oversized via as through-substrate-via (TSV) stop layer
US20220068745A1 (en) Trim wall protection method for multi-wafer stacking
TW202137475A (zh) 半導體裝置及其製作方法
TW202310186A (zh) 三維裝置結構
TW202145388A (zh) 積體晶片及形成其的方法
US20240047394A1 (en) Semiconductor package structure and method for preparing the same
US20230170249A1 (en) Testing structure for an integrated chip having a high-voltage device
TWI809525B (zh) 在環繞式閘極電晶體之間具有氣隙之半導體元件及其製備方法
TW202336984A (zh) 半導體裝置及其製造方法
KR20230064408A (ko) 반도체 소자 및 이를 구비한 반도체 패키지
TW202236365A (zh) 形成積體晶片的方法及處理工具
TWI765327B (zh) 積體電路及其形成方法、半導體封裝的形成方法
TWI798887B (zh) 著陸墊下方具有氣隙的半導體元件及其製備方法
TWI793742B (zh) 位元線與電容器接觸點之間具有氣隙的半導體元件的製備方法
TWI832478B (zh) 半導體結構
US20230387131A1 (en) Low-cost semiconductor-on-insulator (soi) structure
TW202403899A (zh) 高帶寬封裝結構及其形成方法
CN118299276A (zh) 集成电路封装的形成方法
TW202238875A (zh) 半導體裝置封裝體