TWI763601B - 封裝結構 - Google Patents

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Abstract

一種封裝結構，包括：載板、重佈線層以及多個虛設圖案。重佈線層位於載板上，且包括多層介電層以及多個導電圖案，多個導電圖案分別位於多層介電層中。多個虛設圖案分別位於多層介電層中及重佈線層上，且與導電圖案分離。

Description

封裝結構
本發明是有關於一種封裝結構。
隨著科技產業的蓬勃發展，3C電子產品正朝向多功能、高性能的趨勢發展，其中，應用於晶片的各種封裝技術也受到重視。目前封裝技術種類繁多，包含了扇出型面板級封裝（Fan-out Panel level Package，FOPLP）、晶片尺寸構裝（Chip Scale Package，CSP）、晶片直接貼附封裝（Direct Chip Attached，DCA）或多晶片模組封裝（Multi-Chip Module，MCM）等覆晶型態的封裝模組，或將晶片立體堆疊化整合為三維積體電路（3D IC）的晶片堆疊技術等。
然而，在封裝過程中，各層材料的熱膨脹係數不匹配會造成封裝結構翹曲，使得各層之間產生對位偏移及/或封裝對位精準度降低，導致封裝結構的可靠度降低。
本發明提供一種封裝結構，具有減小的翹曲量。
本發明的一個實施例提出一種封裝結構，包括：載板；重佈線層，位於載板上，且包括：多層介電層；以及多個導電圖案，分別位於多層介電層中；以及多個虛設圖案，分別位於多層介電層中及重佈線層上，且與導電圖案分離。
在本發明的一實施例中，上述的虛設圖案與導電圖案屬於相同膜層。
在本發明的一實施例中，上述的虛設圖案的熱膨脹係數不大於導電圖案的熱膨脹係數。
在本發明的一實施例中，上述的虛設圖案的厚度不大於導電圖案的厚度。
在本發明的一實施例中，上述的虛設圖案具有浮動電位。
在本發明的一實施例中，上述的重佈線層還包括多個接墊，位於重佈線層上，且位於重佈線層上的虛設圖案的厚度不大於接墊的厚度。
在本發明的一實施例中，上述的多個虛設圖案中的一部分均勻分布於多層介電層中的第一介電層中。
在本發明的一實施例中，上述的封裝結構具有中央區以及位於中央區的側邊的周邊區，且多個虛設圖案於周邊區的分布面積大於多個虛設圖案於中央區的分布面積。
在本發明的一實施例中，上述的虛設圖案的形狀為圓形、菱形或方形。
在本發明的一實施例中，上述的虛設圖案的材料為金屬。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反地，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」或「耦合」可為二元件間存在其它元件。
應當理解，儘管術語「第一」、「第二」、「第三」等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的第一「元件」、「部件」、「區域」、「層」或「部分」可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。
這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式「一」、「一個」和「該」旨在包括複數形式，包括「至少一個」或表示「及/或」。如本文所使用的，術語「及/或」包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語「包含」及/或「包括」指定所述特徵、區域、整體、步驟、操作、元件及/或部件的存在，但不排除一個或多個其它特徵、區域、整體、步驟、操作、元件、部件及/或其組合的存在或添加。
此外，諸如「下」或「底部」和「上」或「頂部」的相對術語可在本文中用於描述一個元件與另一元件的關係，如圖所示。應當理解，相對術語旨在包括除了圖中所示的方位之外的裝置的不同方位。例如，如果一個附圖中的裝置翻轉，則被描述為在其他元件的「下」側的元件將被定向在其他元件的「上」側。因此，示例性術語「下」可以包括「下」和「上」的取向，取決於附圖的特定取向。類似地，如果一個附圖中的裝置翻轉，則被描述為在其它元件「下」或「下方」的元件將被定向為在其它元件「上方」。因此，示例性術語「下」或「下方」可以包括上方和下方的取向。
本文參考作為理想化實施例的示意圖的截面圖來描述示例性實施例。因此，可以預期到作為例如製造技術及/或公差的結果的圖示的形狀變化。因此，本文所述的實施例不應被解釋為限於如本文所示的區域的特定形狀，而是包括例如由製造導致的形狀偏差。例如，示出或描述為平坦的區域通常可以具有粗糙及/或非線性特徵。此外，所示的銳角可以是圓的。因此，圖中所示的區域本質上是示意性的，並且它們的形狀不是旨在示出區域的精確形狀，並且不是旨在限制權利要求的範圍。
圖1是依照本發明一實施例的封裝結構10的剖面示意圖。封裝結構10包括：載板110；重佈線層120，位於載板110上，且包括：多層介電層I1、I2、I3、I4（I1-I4）；以及多個導電圖案C1、C2、C3、C4（C1-C4），分別位於介電層I1-I4中；以及多個虛設圖案D1、D2、D3、D4（D1-D4），分別位於介電層I1-I4中及重佈線層120上，且與導電圖案C1-C4分離。
在本發明的一實施例的封裝結構10中，藉由設置虛設圖案D1-D4來減少介電層I1-I4的體積比例，以減小重佈線層120的整體熱膨脹係數，進而減小封裝結構10的翹曲量。
以下，配合圖1，繼續說明封裝結構10的各個元件的實施方式，但本發明不以此為限。
在本實施例中，載板110例如是用以承載重佈線層120的載具。在一些實施例中，載板110的熱膨脹係數可以介於3至10 ppm/℃。載板110的材料可以是玻璃、晶圓、或是其它可適用的材料。舉例而言，在本實施例中，載板110的材料是熱膨脹係數約為8.5 ppm/℃的玻璃，但本發明不以此為限。在其他實施例中，載板110可以是晶圓，且晶圓可具有約為3 ppm/℃的熱膨脹係數。
在本實施例中，重佈線層120可以包括四層介電層I1-I4，但不以此為限。在其他實施例中，重佈線層120可以視需要包括更少或更多層的介電層，例如三層或五層介電層。
在本實施例中，重佈線層120的多層介電層I1-I4可以依序疊置於載板110上，且介電層I1-I4的熱膨脹係數可以分別介於30至80 ppm/℃，但不限於此。介電層I1-I4的材料可以分別選自於聚醯亞胺（Polyimide，PI）、聚苯并噁唑（Polybenzoxazole，PBO）、苯并環丁烯（Benzocyclobutene，BCB）以及其他適合的材料。另外，介電層I1-I4也可以分別具有單層結構或多層結構，多層結構例如上述材料中任意兩層或更多層的疊層，可視需要進行組合與變化。
在本實施例中，重佈線層120的多個導電圖案C1-C4可以分別位於介電層I2、I3、I4中及介電層I4上。舉例而言，在本實施例中，導電圖案C1可以位於介電層I2中，導電圖案C2可以位於介電層I3中，導電圖案C3可以位於介電層I4中，且導電圖案C4可以位於介電層I4上。或者，導電圖案C1可以位於介電層I1與介電層I2之間，導電圖案C2可以位於介電層I2與介電層I3之間，且導電圖案C3可以位於介電層I3與介電層I4之間。
在一些實施例中，介電層I2可以具有通孔V1，且一部分的導電圖案C2可以穿過通孔V1而連接導電圖案C1。在一些實施例中，介電層I3可以具有通孔V2，且一部分的導電圖案C3可以穿過通孔V2而連接導電圖案C2。在一些實施例中，介電層I4可以具有通孔V3，且一部分的導電圖案C4可以穿過通孔V3而連接導電圖案C3。
在一些實施例中，重佈線層120還可以包括多個接墊PD，接墊PD可以位於重佈線層120上，例如接墊PD位於介電層I4上，且接墊PD可以穿過介電層I4的通孔V3而電性連接導電圖案C3。如此一來，導電圖案C1可以通過導電圖案C2以及導電圖案C3而電性連接接墊PD。
導電圖案C1-C4以及接墊PD的材質可以包括導電性良好的金屬或合金，例如鋁、鉬、鈦、銅、鎳、金、錫、銀等金屬、其合金、或其組合。舉例而言，在一實施例中，導電圖案C1-C4以及接墊PD可以各自獨立為單層結構或多層結構，多層結構例如包括依續堆疊的鈦層、鋁層以及鈦層，但不以此為限。
封裝結構10的多個虛設圖案D1-D4的位置、間距、厚度以及形狀等並無特別限制。舉例而言，在本實施例中，虛設圖案D1-D4可以分別位於介電層I2-I4中及介電層I4上。也就是說，虛設圖案D1可以位於介電層I2中，虛設圖案D2可以位於介電層I3中，虛設圖案D3可以位於介電層I4中，且虛設圖案D4可以位於重佈線層140的介電層I4上，但不限於此。在一些實施例中，虛設圖案D1可以位於介電層I1與介電層I2之間，虛設圖案D2可以位於介電層I2與介電層I3之間，且虛設圖案D3可以位於介電層I3與介電層I4之間。
在一些實施例中，虛設圖案D1可以與導電圖案C1屬於相同膜層且相互分離，同時虛設圖案D1之間的間距可以視導電圖案C1的分布位置而定。在一些實施例中，虛設圖案D2可以與導電圖案C2屬於相同膜層且相互分離，同時虛設圖案D2之間的間距可以視導電圖案C2的分布位置而定。在一些實施例中，虛設圖案D3可以與導電圖案C3屬於相同膜層且相互分離，同時虛設圖案D3之間的間距可以視導電圖案C3的分布位置而定。在一些實施例中，虛設圖案D4可以與導電圖案C4以及接墊PD屬於相同膜層且相互分離，同時虛設圖案D4之間的間距可以視導電圖案C4的分布位置而定。在一些實施例中，虛設圖案D1-D4中的一部分或全部可以具有浮動（floating）電位。
在一些實施例中，虛設圖案D1-D4的熱膨脹係數可以不大於導電圖案C1-C4的熱膨脹係數。舉例而言，當導電圖案C1-C4分別具有單層結構時，虛設圖案D1-D4可以分別與導電圖案C1-C4屬於相同膜層，因此，虛設圖案D1-D4的熱膨脹係數可以分別等於導電圖案C1-C4的熱膨脹係數，且虛設圖案D1-D4的厚度HD1、HD2、HD3、HD4（HD1-HD4）可以分別等於導電圖案C1-C4的厚度HC1、HC2、HC3、HC4（HC1-HC4）。
或者，在其他實施例中，當導電圖案C1-C4分別具有多層結構時，虛設圖案D1-D4可以分別與導電圖案C1-C4的多層結構中的某一層屬於相同膜層，且虛設圖案D1-D4的熱膨脹係數可以分別小於、等於或大於導電圖案C1-C4的整體熱膨脹係數，同時虛設圖案D1-D4的厚度HD1-HD4可以分別小於導電圖案C1-C4的厚度HC1-HC4。
此外，在其他實施例中，虛設圖案D1-D4可以分別與導電圖案C1-C4屬於不同膜層，也就是說，虛設圖案D1-D4與導電圖案C1-C4並非於同一製程步驟中形成。另外，在某些實施例中，虛設圖案D1-D4的厚度HD1-HD4可以分別各自獨立地小於、等於或大於導電圖案C1-C4的厚度HC1-HC4。
在一些實施例中，虛設圖案D4的厚度HD4可以不大於接墊PD的厚度HPD。舉例而言，在一些實施例中，虛設圖案D4的厚度HD4可以等於接墊PD的厚度HPD。在某些實施例中，虛設圖案D4的厚度HD4可以小於接墊PD的厚度HPD。
虛設圖案D1-D4的材質可以分別包括導電性良好的金屬或合金，例如鋁、鉬、鈦、銅、鎳、金、錫、銀等金屬、其合金、或其組合。舉例而言，在一些實施例中，虛設圖案D1-D4可以各自獨立為單層結構或多層結構。
以下，使用圖2至圖3繼續說明本發明的其他實施例，並且，沿用圖1的實施例的元件標號與相關內容，其中，採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明，可參考圖1的實施例，在以下的說明中不再重述。
圖2是依照本發明一實施例的封裝結構20的局部上視示意圖。為了使圖式的表達較為簡潔，圖2示意性繪示介電層I3、導電圖案C2以及虛設圖案D2，並省略其他構件。
與如圖1所示的封裝結構10相比，圖2所示的封裝結構20的不同之處在於：封裝結構20的虛設圖案D1-D4中的虛設圖案D2均勻分布於介電層I1-I4的介電層I3中。另外，在本實施例中，虛設圖案D2的形狀為圓形，但不以此為限。
同樣地，在一些實施例中，虛設圖案D1可以均勻分布於介電層I2中。或者，在一些實施例中，虛設圖案D3可以均勻分布於介電層I4中。或者，在一些實施例中，虛設圖案D4可以均勻分布於介電層I4上。
圖3是依照本發明一實施例的封裝結構30的局部上視示意圖。為了使圖式的表達較為簡潔，圖3示意性繪示介電層I3、導電圖案C2以及虛設圖案D2，並省略其他構件。
與如圖2所示的封裝結構20相比，圖3所示的封裝結構30的不同之處在於：封裝結構30的虛設圖案D2均勻分布於介電層I3中，且虛設圖案D2的形狀可以是菱形。
圖4是依照本發明一實施例的封裝結構40的局部上視示意圖。為了使圖式的表達較為簡潔，圖4示意性繪示介電層I3、導電圖案C2以及虛設圖案D2，並省略其他構件。
與如圖2所示的封裝結構20相比，圖4所示的封裝結構40的不同之處在於：封裝結構40的虛設圖案D2的形狀為方形。
在本實施例中，封裝結構40可以具有中央區CA以及位於中央區CA的側邊的周邊區PA，且虛設圖案D2可以包括虛設圖案D21以及虛設圖案D22，其中虛設圖案D21可以均勻分布於中央區CA，虛設圖案D22可以分布於周邊區PA，且虛設圖案D22的分布面積可以大於虛設圖案D21的分布面積。如此一來，能夠進一步抑制封裝結構40的周邊區PA的翹曲。
綜上所述，本發明的封裝結構藉由設置虛設圖案來減少介電層的體積比例，藉以調整重佈線層的應力匹配，如此一來，能夠減小封裝結構的翹曲量，進而提高封裝結構的可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20、30、40:封裝結構 110:載板 120:重佈線層 C1、C2、C3、C4:導電圖案 CA:中央區 D1、D2、D21、D22、D3、D4:虛設圖案 HC1、HC2、HC3、HC4:厚度 HD1、HD2、HD3、HD4:厚度 HPD:厚度 I1、I2、I3、I4:介電層 PA:周邊區 PD:接墊 V1、V2、V3:通孔
圖1是依照本發明一實施例的封裝結構10的剖面示意圖。 圖2是依照本發明一實施例的封裝結構20的局部上視示意圖。 圖3是依照本發明一實施例的封裝結構30的局部上視示意圖。 圖4是依照本發明一實施例的封裝結構40的局部上視示意圖。
10:封裝結構
110:載板
120:重佈線層
C1、C2、C3、C4:導電圖案
D1、D2、D3、D4:虛設圖案
HC1、HC2、HC3、HC4:厚度
HD1、HD2、HD3、HD4:厚度
HPD:厚度
I1、I2、I3、I4:介電層
PD:接墊
V1、V2、V3:通孔

Claims (9)

  1. 一種封裝結構，包括：載板；重佈線層，位於所述載板上，且包括：多層介電層；以及多個導電圖案，分別位於所述多層介電層中；以及多個虛設圖案，分別位於所述多層介電層中及所述重佈線層上，且與所述導電圖案分離，其中所述虛設圖案的熱膨脹係數不大於所述導電圖案的熱膨脹係數。
  2. 一種封裝結構，包括：載板；重佈線層，位於所述載板上，且包括：多層介電層；以及多個導電圖案，分別位於所述多層介電層中；以及多個虛設圖案，分別位於所述多層介電層中及所述重佈線層上，且與所述導電圖案分離，其中所述封裝結構具有中央區以及位於所述中央區的側邊的周邊區，且所述多個虛設圖案於所述周邊區的分布面積大於所述多個虛設圖案於所述中央區的分布面積。
  3. 如請求項1或2所述的封裝結構，其中所述虛設圖案與所述導電圖案屬於相同膜層。
  4. 如請求項1或2所述的封裝結構，其中所述虛設圖案的厚度不大於所述導電圖案的厚度。
  5. 如請求項1或2所述的封裝結構，其中所述虛設圖案具有浮動電位。
  6. 如請求項1或2所述的封裝結構，其中所述重佈線層還包括多個接墊，位於所述重佈線層上，且位於所述重佈線層上的所述虛設圖案的厚度不大於所述接墊的厚度。
  7. 如請求項1或2所述的封裝結構，其中所述多個虛設圖案中的一部分均勻分布於所述多層介電層中的第一介電層中。
  8. 如請求項1或2所述的封裝結構，其中所述虛設圖案的形狀為圓形、菱形或方形。
  9. 如請求項1或2所述的封裝結構，其中所述虛設圖案的材料為金屬。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642156B (zh) * 2016-10-12 2018-11-21 美商美光科技公司 採用成型中介層的晶圓級封裝
US10770402B2 (en) * 2016-07-21 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package
US20210175188A1 (en) * 2015-06-03 2021-06-10 Micron Technology, Inc. Apparatuses including dummy dice
TW202129859A (zh) * 2019-12-11 2021-08-01 南韓商三星電子股份有限公司 半導體封裝

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210175188A1 (en) * 2015-06-03 2021-06-10 Micron Technology, Inc. Apparatuses including dummy dice
US10770402B2 (en) * 2016-07-21 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package
TWI642156B (zh) * 2016-10-12 2018-11-21 美商美光科技公司 採用成型中介層的晶圓級封裝
TW202129859A (zh) * 2019-12-11 2021-08-01 南韓商三星電子股份有限公司 半導體封裝

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