TWI758103B - 半導體裝置 - Google Patents

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Abstract

本發明公開了一種半導體裝置，其包括存儲電路。存儲電路包括存儲單元陣列和多個I/O電路，多個I/O電路包括至少第一組I/O引腳和第二組I/O引腳。存儲單元陣列中的一位元存儲單元的M×N陣列被分組為以兩行的M×1個一位元存儲單元為一組，共N/2個兩行組，M為代表列數的正整數，N為代表行數的正整數。每兩行的M×1個一位元存儲單元包括第一行的M×1個一位元存儲單元和第二行的M×1個一位元存儲單元。與第一行的M×1個一位元存儲單元對應的第一組I/O引腳位於陣列佈局的第一側，與第二行的M×1個一位元存儲單元對應的第二組I/O引腳位於陣列佈局的與第一側相對的第二側。

Description

半導體裝置
本發明總體上涉及半導體裝置中存儲電路（memory circuit）的積體電路佈局（integrated circuit layout layout），並且更具體地，涉及在設計存儲電路佈局中的雙間距（double-pitch）佈局技術。
除非在本文中另外指示，否則本部分中描述的方法不是對於所列出申請專利範圍的現有技術，並且不因包含在該部分中而被承認是現有技術。
存儲電路是關鍵元件，但其通常佔據相對較大的面積並且在大多數積體電路技術中趨向于消耗大量功率。通常的存儲電路，例如靜態隨機存取記憶體（static random access memory，SRAM），包括字線（word-line）驅動器電路、控制電路、輸入/輸出（I/O）電路和一位元存儲單元（one-bit memory cell）的陣列。I/O電路通常包括I/O引腳、感測放大器（sense amplifier，SA）和預充電（pre-charging）電路。 I/O引腳包括資料輸入（data-in，DI）引腳、資料輸出（data-out，DO）引腳和BYTE引腳。在DI引腳上傳輸的資料信號將被存儲在記憶體中，在DO引腳上傳輸的資料信號將被讀出，在BYTE引腳上傳輸的時序控制信號指示DI引腳上的資料信號將被存儲的時間。SA是I/O電路的讀取電路的一部分，當從存儲電路讀取資料時將使用SA。SA感測存儲單元的位元線（bitline）上的低功率信號，並放大位元線上的小電壓擺幅，使得資料可以被存儲電路外部的邏輯電路正確地理解。預充電電路可以在讀取存儲單元之前對SA的節點進行預充電。設計了一位元存儲單元的M×N陣列的典型佈局，其中M是代表列數的正整數，N是代表行數的正整數，因此，I/O電路的I/O引腳的間距（pitch）盡可能小，以節省積體電路技術中存儲電路的製造面積和成本。然而，I/O電路的I/O引腳的小間距會使的I/O引腳到其他電路的佈局或佈線更加困難。在存儲電路的佈局中，I/O電路的I/O引腳的小間距也會引起較大的負載電容，這會降低存儲電路的讀/寫速度。
以下發明內容僅是例示性的，並且不旨在以任何方式限制。即，提供以下發明內容以引入這裡所描述的新穎且非明顯技術的概念、亮點、益處以及優點。下面詳細的描述中進一步描述了選擇的實現方式。因此，以下發明內容不旨在識別所要求保護主題的必要特徵，也不旨在用於確定所要求保護主題的範圍。
本發明的目的是提出與在存儲電路中使用的佈局技術有關的解決方案、概念、方法和裝置。特別地，本發明旨在提供對存儲電路的佈局進行重新佈置的節約成本的雙間距佈局技術。例如，根據本發明的技術方案可以相對於一位元存儲單元的I/O引腳的間距而言，緩解了存儲電路佈局中I/O電路的I/O引腳的緊密間距，並同時能保持相同的存儲電路面積。此外，相對於存儲電路中一位元存儲單元的I/O引腳的間距，根據本發明的雙間距佈局技術可以擴展到I/O電路中多個I/O引腳間距。
在一個方面，公開了一種半導體裝置，其包括存儲電路，所述存儲電路包括存儲單元陣列和多個輸入/輸出I/O電路，所述多個I/O電路包括多個I/O引腳，所述多個I/O引腳包括至少第一組I/O引腳和第二組I/O引腳。其中，所述存儲單元陣列中的一位元存儲單元的M×N陣列被分組為以兩行的M×1個一位元存儲單元為一組，所述兩行的組共N/2個，每行的M×1個一位元存儲單元具有相應的I/O電路，其中M為代表列數的正整數，N為代表行數的正整數。每兩行的M×1個一位元存儲單元包括第一行的M×1個一位元存儲單元和第二行的M×1個一位元存儲單元，其中，與所述第一行的M×1個一位元存儲單元對應的所述第一組I/O引腳位於陣列佈局的第一側，與所述第二行的M×1個一位元存儲單元對應的所述第二組I/O引腳位於所述陣列佈局的與所述第一側相對的第二側。
在另一個方面，公開了一種半導體裝置，其包括基板以及位於所述基板上的存儲電路。存儲電路包括存儲單元陣列，所述存儲單元陣列包括一位元存儲單元的M×N陣列，其中M是代表列數的正整數，N是代表行數的正整數。其中，所述一位元存儲單元的M×N陣列被分組為以兩行的M×1個一位元存儲單元為一組，所述兩行的組共N/2個。每兩行的M×1個一位元存儲單元包括第一行的M×1個一位元存儲單元和第二行的M×1個一位元存儲單元，使得所述第一行的M×1個一位元存儲單元的佈局和所述第二行的M×1個一位元存儲單元的佈局在水準軸和垂直軸上鏡像。
值得注意的是，儘管本文的描述可能是在某些類型的存儲裝置（例如SRAM）的背景中，但是所提出的概念、方案及其任何變型/衍生物都可以在其他類型的存儲裝置中實現以及可用於其他類型的存儲裝置。因此，本發明的範圍不限於本文描述的示例。
這裡公開了所要求保護主題內容的詳細實施例和實現方式。然而，應當理解，公開的詳細實施例和實現方式僅為了示例體現為各種形式的所要求保護的主題內容。然而本發明可以體現為多種不同形式，不應理解為僅限於示例的實施例和實現方式。提供這些示例的實施例和實現方式以使得本發明的描述全面且完整並且能夠向本領域習知技藝者全面傳遞本發明的範圍。在下面的描述中，省略了已知特徵和技術的細節，以避免不必要地使得本發明的實施例和實現方式變得模糊。
第1圖示出了根據本發明的實施方式的利用雙間距佈局技術設計的示例性存儲電路佈局100的功能圖。存儲電路佈局100可以在各種積體電路技術中實現或用於各種積體電路技術中。參考第1圖，存儲電路佈局100可以包括字線驅動器112、控制電路110和114、一位元存儲單元的陣列124、I/O電路122（包括I/O電路122(1)~122(N/2)）和I/O電路126（包括I/O電路126(1)〜126(N/2)）。
存儲電路佈局100可以包括一位元存儲單元的M×N陣列，具有M列（row）和N行（column），其可以被佈置成以兩行（two-column pair）的M×1個一位元存儲單元為一組，所述兩行的組共N/2個。M可以是代表列數的正整數，N可以是代表行數的正整數。兩行存儲單元可以包括第一行的M×1個一位元存儲單元和第二行的M×1個一位元存儲單元。第一行的M×1個一位元存儲單元的佈局和第二行的M×1個一位元存儲單元的佈局可以分別在水準軸和垂直軸上鏡像，使得第一行的M×1個一位元存儲單元的第一組I/O電路126(1)〜126(N/2)可以位於陣列佈局的第一側，而第二行的M×1個一位元存儲單元的第二組I/O電路122(1)〜122(N/2)可以位於陣列佈局的與第一側相對的第二側。在第1圖中，位元線123(1)〜123(N/2)可以具有標記BL(0)、BL(1)...和BL(N/2 - 1)。類似地，在第1圖中，位元線121(1)〜121(N/2)可以具有標記BL(N/2)、BL(N/2 + 1)、…和BL(N - 1)。
因此，在根據本發明的利用雙間距佈局技術設計的佈局中，諸如佈局100，間距可以是與MUX-2 I/O間距相同的兩個位元單元（two bit-cell）間距。此外，在根據本發明的利用雙間距佈局技術設計的佈局中，I/O電路（例如，I/O電路122和I/O電路126）可以位於存儲單元陣列的上部（upper side）和下部（lower side），一組位元線連接到位於陣列下部的I/O電路，另一組位元線連接到位於陣列上部的I/O電路。因而，由於每給定距離（例如，微米或μm）的引腳數量將是常規設計中的一半，因此該設計可導致寬鬆（relaxed）的引腳存取。
第2圖示出了根據本發明的實施方式的示例設計200。如第2圖所示，與常規的MUX-1設計相比，設計200提供了許多優勢。例如，在設計200中解決了引腳存取的問題（例如，通過寬鬆的引腳存取）。另外，與常規的MUX-1相比，由於寬鬆的佈線資源，設計200可具有更小的I/O高度（例如，小於常規的MUX-1的I/O高度的1/2）。此外，與常規的MUX-1相比，設計200可以具有更小的位元線負載。
與常規的MUX-2（如第4圖所示）設計相比，設計200還提供了一些優勢。例如，設計200可以具有更大的I/O支援範圍。此外，由於沒有偽讀取（dummy read），設計200可以具有更小的動態功率。此外，與常規的MUX-2相比，設計200可以具有更緊湊的面積或覆蓋區。
第3圖示出了根據本發明的實施方式的利用雙間距佈局技術設計的存儲電路的功率偏置線（power bias line）的平面圖300。參照第3圖，平面圖300可以包括電源線310和接地線320。此外，如第3圖所示，還包括控制電路301和303、字線驅動器302、一位元存儲單元的陣列305、I/O電路304和306。在根據本發明的技術方案下，存儲電路的內部電源網格（power mesh）可以被實現為一組互連（電源線330和接地線340），其間距是常規一位元存儲單元的I/O引腳間距的四倍。
因此，根據本發明的雙間距佈局技術的I/O間距可以是兩位元單元（two-bit-cell）間距。此外，在根據本發明的雙間距佈局技術下，I/O電路可以位於陣列的兩側（例如，如第1圖和第3圖所示的上部和下部），其中一個位元線被路由到陣列一側的I/O電路，另一個位元線被路由到陣列另一側的I/O電路。因此，可以通過根據本發明的雙間距佈局技術來解決引腳存取的上述問題。有利地，由於相對於傳統設計，給定面積/覆蓋區域的引腳數量減少了一半，因此可以實現輕鬆的引腳存取。此外，由於寬鬆的路由資源，可以減小I/O電路的高度。此外，也可以減少位元線負載。此外，電源（例如，VCC）域的頭部可以位於平面圖300的兩側（例如，頂部和底部）。此外，平面圖300可以具有內部電源網格，該網格具有四位元-單元（four-bit-cell）間距。
第4圖示出了根據本發明的實施方式的示例設計400。設計400可以是設計200的擴展，設計200中的雙間距佈局可以被擴展為如設計400中的多間距（multi-pitch）佈局設計。如第4圖所示，與具有兩位元-單元（two bit-cell）間距的常規MUX-2設計相比，設計400中MUX-2結構可以具有四位元-單元間距或者MUX-4結構可以具有八位元-單元（eight-bit-cell）間距。
第5圖示出了根據本發明的實施方式的示例半導體裝置500。在一些實施方式中，半導體裝置500可以包括基板510和基板510上的存儲電路520。存儲電路520的一個或多個部分可以是上述存儲電路佈局100和平面圖300的示例性實施方式。因此，如上所述的存儲電路佈局100和平面圖300的特徵適用於存儲電路520。
存儲電路510可以包括一位元存儲單元的M×N陣列、控制電路、字線驅動器和I/O電路。I/O電路可以包括多個I/O引腳。一位元存儲單元的M×N陣列和I/O電路可以被分組為以兩行的M×1個一位元存儲單元為一組，所述兩行的組共N/2個，以及每行的M×1個一位元存儲單元具有各自的I/O電路。M可以是代表列數的正整數，N可以是代表行數的正整數。每兩行的M×1個一位元存儲單元均包括第一行的M×1個一位元存儲單元124(n)和第二行的M×1個一位元存儲單元124(n+1)。這裡，n的範圍可以從1至（N / 2）。因此，第一行的M×1個一位元存儲單元的佈局和第二行的M×1個一位元存儲單元的佈局可以分別在水準軸和垂直軸上鏡像，使得具有相應I/O電路的第一行的M×1個一位元存儲單元的第一組I/O引腳可以位於陣列佈局的第一側，具有相應I/O電路的第二行的M×1個一位元存儲單元的第二組I/O引腳可以位於陣列佈局的與第一側相對的第二側。
為了說明和比較，第6圖和第7圖分別示出了示例傳統存儲電路佈局600和存儲電路佈局700。參照第6圖，存儲電路佈局600包括控制電路606、字線驅動器602、一位元存儲單元的M×N陣列604以及I/O電路608 ＜1＞至608 ＜N＞的陣列， M是代表列數的正整數，N是代表行數的正整數。一位元存儲單元的I/O引腳全部位元於存儲電路佈局600的一側。參照第7圖，存儲電路佈局700包括字線驅動器712、控制電路714、N個行的M×1個一位元存儲單元722(1)~722(N)以及各自的I/O電路724(1) ~724(N)，M是表示列數的正整數，N是表示行數的正整數。一位元存儲單元的I/O引腳DI/ BYTE/ DO＜0＞ ~ DI/ BYTE/ DO＜N-1＞全部位元於存儲電路佈局700的一側。位元線721(1)〜721(N)具有標記BL(0)、BL(1)…和BL(N-1)。
鑒於上述情況，根據本發明的利用雙間距佈局技術設計的存儲電路佈局可以總結如下。在存儲電路佈局中，一位元存儲單元的M×N陣列可以被分成以兩行的M×1個一位元存儲單元為一組，所述兩行的組共N/2個，每行具有各自的I/O電路。這裡，M可以是代表列數的正整數，N可以是代表行數的正整數。參考第1圖，一位元存儲單元的M×N陣列的佈局可以包括第一行的M×1個一位元存儲單元124(n)和第二行的M×1個一位元存儲單元124(n+1)。這裡，索引n的範圍可以從1到（N/2）。因此，第一行的M×1個一位元存儲單元的佈局和第二行的M×1個一位元存儲單元的佈局可以分別在水準軸和垂直軸上鏡像，使得第一行的M×1個一位元存儲單元的第一組I/O引腳可以位於陣列佈局的第一側，第二行的M×1個一位元存儲單元的第二組I/O引腳可以位於陣列佈局的與第一側相對的第二側。
另外，第一行的M×1個一位元存儲單元的佈局和第二行的M×1個一位元存儲單元的佈局可以彼此相鄰。每個I/O電路可以包括資料輸入（DI）引腳、資料輸出（DO）引腳和BYTE引腳。因此，I/O電路的多個I/O引腳的間距可以等於一位元存儲單元的I/O引腳的間距的兩倍。替代地或附加地，第一行的M×1個一位元存儲單元的佈局和第二行的M×1個一位元存儲單元的佈局可以彼此相鄰。因此，第一行存儲單元的寬度可以是對應的I/O電路的寬度的一半。類似地，第二行存儲單元的佈局的寬度可以是對應的I/O電路的寬度的一半。
鑒於以上內容，以下突出顯示了根據本發明的利用雙間距佈局技術的示例的一些突出特徵。
在一方面，一種裝置可以包括基板和基板上的存儲電路。該存儲電路可以包括存儲單元的陣列、控制電路、字線驅動器以及多個輸入/輸出（I/O）電路。多個I/O電路可以包括多個I/O引腳，該多個I/O引腳可以包括至少第一組I/O引腳和第二組I/O引腳。存儲單元陣列的一位元存儲單元的M×N陣列可以被分組為N / 2個兩行的M×1個一位元存儲單元，每行的M×1個一位元存儲單元具有各自的I/O電路。M是代表列數的正整數，N是代表行數的正整數。每兩行的M×1個一位元存儲單元可包括第一行的M×1個一位元存儲單元和第二行的M×1個一位元存儲單元，使得第一行的M×1個一位元存儲單元的佈局和第二行的M×1個一位元存儲單元的佈局可以分別在水準軸和垂直軸上鏡像，從而對應於第一行的M×1個一位元存儲單元的第一組I/O引腳可以位於陣列佈局的第一側，對應於第二行的M×1個一位元存儲單元的第二組I/O引腳可以位於陣列佈局的與第一側相對的第二側。
在一些實施方式中，該多個I/O電路可以包括I/O引腳，這些I/O引腳包括資料輸入（DI）引腳、資料輸出（DO）引腳和BYTE引腳。在一些實施方式中，I/O引腳的間距可以等於每個一位元存儲單元的間距的兩倍。
在一些實施方式中，相鄰兩行存儲單元的多個I/O電路可以位於佈局的第一側和第二側。
在一些實施方式中，多個I/O電路可以包括預充電電路和感測放大器（SA）。
在一些實施方式中，存儲電路還可以包括一個用作全域信號緩衝器的附加控制電路。
在一些實施方式中，存儲電路還可以包括位於佈局的第一側和佈局的第二側上的電源開關（power switch）。在一些實施方式中，電源開關可以控制存儲電路的電源偏置。
在一些實施方式中，存儲電路還可以包括內部電源網格（mesh）。在一些實施方式中，內部電源網格的間距可以是每個一位元存儲單元的對應I/O引腳的間距的四倍。
在一些實施方式中，可以將一位元存儲單元的M×N陣列和多個I/O電路分組為四行M×1個存儲單元為一組，共N/4個四行組。每個四行組的M×1個存儲單元可包括第一行的M×1個一位元存儲單元、第二行的M×1個一位元存儲單元、第三行的M×1個一位元存儲單元以及第四行的M×1個一位元存儲單元，使得第一行、第二行、第三行和第四行的M×1個一位元存儲單元的佈局可以在水準軸和垂直軸上鏡像，因此，與第一行的M×1個一位元存儲單元對應的第一組I/O引腳和與第三行的M×1個一位元存儲單元對應的第三組I/O引腳可以位於陣列佈局的第一側，與第二行的M×1個一位元存儲單元的對應的第二組I/O引腳和與第四行的M×1個一位元存儲單元的對應的第四組I/O引腳可以位於陣列佈局的第二側。
在一些實施方式中，可以將一位元存儲單元的M×N陣列和I/O電路分組為P行的M×1個一位元存儲單元為一組，該P行的組共N/P個，其中P為正整數，以使P行的M×1個一位元存儲單元的佈局可以在水準軸和垂直軸上鏡像，使得第一組I/O引腳可以位於陣列佈局的第一側，第二組I/O引腳可以位於陣列的第二側。
在一個方面，一種裝置可以包括具有存儲單元陣列的存儲電路。存儲單元陣列可以包括一位元存儲單元的M×N陣列，其中M是代表列數的正整數，N是代表行數的正整數。一位元存儲單元的M×N陣列可以被分組為兩行的M×1個一位元存儲單元為一組，該兩行的組共N/2個。每兩行的M×1個一位元存儲單元可以包括第一行的M×1個一位元存儲單元和第二行的M×1個一位元存儲單元，使得第一行的M×1個一位元存儲單元的佈局和第二行的M×1個一位元存儲單元的佈局可以在水準軸和垂直軸上鏡像。
在一些實施方式中，該裝置還可以包括第一組I/O引腳和第二組I/O引腳。對於每兩行的M×1個一位元存儲單元，與第一行的M×1個一位元存儲單元相對應的第一組I/O引腳可以位於存儲單元陣列的佈局的第一側，與第二行的M×1個一位元存儲單元相對應的第二組I/O引腳可以位於該陣列的佈局的與第一側相對的第二側。
本文中所描述的主題有時例示了包含在不同的其它部件之內或與其連接的不同部件。要理解的是，這些所描繪架構僅是示例，並且實際上能夠實施實現相同功能的許多其它架構。在概念意義上，實現相同功能的部件的任意佈置被有效地“關聯”成使得期望的功能得以實現。因此，獨立於架構或中間部件，本文中被組合為實現特定功能之任何兩個部件能夠被看作彼此“關聯”成使得期望之功能得以實現。同樣，如此關聯的任何兩個部件也能夠被視為彼此“在操作上連接”或“在操作上耦接”，以實現期望功能，並且能夠如此關聯的任意兩個部件還能夠被視為彼此“在操作上可耦接”，以實現期望的功能。在操作在可耦接之特定示例包括但不限於實體上能配套和/或實體上交互的部件和/或可無線地交互和/或無線地交互的部件和/或邏輯上交互和/或邏輯上可交互的部件。
此外，關於本文中任何複數和/或單數術語的大量使用，本領域習知技藝者可針對上下文和/或應用按需從複數轉化為單數和/或從單數轉化為複數。為了清楚起見，本文中可以明確地闡述各種單數/複數互易。
另外，本領域習知技藝者將理解，通常，本文中所用術語且尤其是在所附申請專利範圍（例如，所附申請專利範圍的主體）中所使用的術語通常意為“開放”術語，例如，術語“包含”應被解釋為“包含但不限於”，術語“具有”應被解釋為“至少具有”，術語“包括”應解釋為“包括但不限於”，等等。本領域習知技藝者還將理解，如果引入的申請專利範圍列舉的特定數目是有意的，則這種意圖將在申請專利範圍中明確地列舉，並且在這種列舉不存在時不存在這種意圖。例如，作為理解之幫助，所附申請專利範圍可以包含引入申請專利範圍列舉的引入性短語“至少一個”和“一個或更多個”。然而，這種短語的使用不應該被解釋為暗示申請專利範圍列舉透過不定冠詞“一”或“一個” 的引入將包含這種所引入的申請專利範圍列舉的任何特定申請專利範圍限制於只包含一個這種列舉的實現方式，即使當同一申請專利範圍包括引入性短語“一個或更多”或“至少一個”以及諸如“一”或“一個”這樣的詞（例如，“一和/或一個”應被解釋為意指“至少一個”或“一個或更多個”）時，這同樣適用於用來引入申請專利範圍列舉之定冠詞的使用。另外，即使明確地列舉了特定數量的所引入的申請專利範圍列舉，本領域習知技藝者也將認識到，這種列舉應被解釋為意指至少所列舉的數量（例如，在沒有其它修飾語的情況下，“兩個列舉” 的無遮蔽列舉意指至少兩個列舉或者兩個或更多個列舉）。此外，在使用類似於“A、B和C中的至少一個等”慣例的那些情況下，在本領域習知技藝者將理解這個慣例的意義上，通常意指這種解釋（例如，“具有A、B和C中的至少一個的系統”將包括但不限於單獨具有A、單獨具有B、單獨具有C、一同具有A和B、一同具有A和C、一同具有B和C和/或一同具有A、B和C等的系統）。在使用類似於“A、B或C等中的至少一個”慣例的那些情況下，在本領域習知技藝者將理解這個慣例的意義上，通常意指這樣的解釋（例如，“具有A、B或C中至少一個的系統”將包括但不限於單獨具有A、單獨具有B、單獨具有C、一同具有A和B、一同具有A和C、一同具有B和C、和/或一同具有A、B和C等的系統）。本領域習知技藝者還將理解，無論在說明書、申請專利範圍還是附圖中，實際上呈現兩個或更多個另選項的任何轉折詞語和/或短語應當被理解為構想包括這些項中的一個、這些項中的任一個或者這兩項的可能性。例如，短語“A或B”將被理解為包括“A”或“B”或“A和B” 的可能性。
根據上述內容，將領會的是，本文中已經為了例示目的而描述了本發明的各種實現方式，並且可以在不脫離本發明的範圍和精神的情況下進行各種修改。因此，本文中所公開的各種實現方式不旨在是限制性的，真正範圍和精神由所附申請專利範圍指示。
100:存儲電路佈局 112:字線驅動器 110,114:控制電路 124:一位元存儲單元的陣列 122,126:I/O電路 121(1)~121(N/2),123(1)~123(N/2):位元線 200,400:示例設計 300:平面圖 310:電源線 320:接地線 301,303:控制電路 302:字線驅動器 305:一位元存儲單元的陣列 304,306:I/O電路 330:電源線 340:接地線 500:半導體裝置 510:基板 520:存儲電路 600,700:傳統存儲電路佈局 606:控制電路 602:字線驅動器 604:一位元存儲單元的M×N陣列 608＜1＞~608＜N＞:I/O電路 712:字線驅動器 714:控制電路 722:一位元存儲單元的陣列 724:I/O電路 721:位元線
附圖被包括進來以提供對本發明的進一步理解，併入本發明並構成本發明的一部分。附圖例示了本發明的實現方式，並且與說明書一起用於說明本發明的原理。能理解的是，附圖不一定是按比例的，因為為了清楚地例示本發明之構思，一些元件可以被顯示為與實際實現方式中的尺寸不成比例。 第1圖示出了根據本發明的實施方式的利用雙間距佈局技術設計的示例性存儲電路佈局的功能圖。 第2圖示出了根據本發明的實施方式的示例設計。 第3圖示出了根據本發明的實施方式的利用雙間距佈局技術設計的存儲電路的功率偏置線（power bias line）的平面圖。 第4圖示出了根據本發明的實施方式的示例設計。 第5圖示出了根據本發明的實施方式的示例裝置。 第6圖和第7圖分別示出了兩個示例傳統存儲電路佈局。
100:存儲電路佈局
112:字線驅動器
110,114:控制電路
124:一位元存儲單元的陣列
122,126:I/O電路
121(1)~121(N/2),123(1)~123(N/2):位元線

Claims (10)

  1. 一種半導體裝置，包括：存儲電路，所述存儲電路包括存儲單元陣列和多個輸入/輸出(I/O)電路，所述多個I/O電路包括多個I/O引腳，所述多個I/O引腳包括至少第一組I/O引腳和第二組I/O引腳，其中，所述存儲單元陣列中的一位元存儲單元的M×N陣列被分組為以兩行的M×1個一位元存儲單元為一組，所述兩行的組共N/2個，每行的M×1個一位元存儲單元具有相應的I/O電路，其中M為代表列數的正整數，N為代表行數的正整數，其中，每兩行的M×1個一位元存儲單元包括第一行的M×1個一位元存儲單元和第二行的M×1個一位元存儲單元，其中，與所述第一行的M×1個一位元存儲單元對應的所述第一組I/O引腳位於陣列佈局的第一側，與所述第二行的M×1個一位元存儲單元對應的所述第二組I/O引腳位於所述陣列佈局的與所述第一側相對的第二側，所述存儲電路還包括內部電源網格，並且所述內部電源網格的間距是每個所述一位元存儲單元的對應I/O引腳的間距的四倍。
  2. 如請求項1之半導體裝置，其中，所述多個I/O引腳包括資料輸入(DI)引腳、資料輸出(DO)引腳和BYTE引腳，並且其中所述I/O引腳之間的間距等於每個一位元存儲單元的間距的兩倍。
  3. 如請求項1之半導體裝置，其中，所述兩行的M×1個一位元存儲單元的I/O電路位於所述陣列佈局的所述第一側和所述第二側。
  4. 如請求項1之半導體裝置，其中，所述多個I/O電路包括預充電電路和感測放大器。
  5. 如請求項1之半導體裝置，其中，所述存儲電路還包括一個作 為全域信號緩衝器的附加的控制電路。
  6. 如請求項1之半導體裝置，其中，所述存儲電路還包括位於所述陣列佈局的所述第一側和所述陣列佈局的所述第二側的電源開關，並且其中，所述電源開關控制所述存儲電路的電源偏置。
  7. 如請求項1之半導體裝置，其中，所述一位元存儲單元的M×N陣列和所述多個I/O電路被分組為以四行的M×1個一位元存儲單元為一組，所述四行的組共N/4個，其中，每四行的M×1個一位元存儲單元包括第一行的M×1個一位元存儲單元、第二行的M×1個一位元存儲單元、第三行的M×1個一位元存儲單元以及第四行的M×1個一位元存儲單元，其中所述第一行的M×1個一位元存儲單元、所述第二行的M×1個一位元存儲單元、所述第三行的M×1個一位元存儲單元以及所述第四行的M×1個一位元存儲單元的佈局在水準軸和垂直軸上鏡像，以使與所述第一行的M×1個一位元存儲單元對應的第一組I/O引腳和與所述第三行的M×1個一位元存儲單元對應的第三組I/O引腳位於所述陣列佈局的所述第一側，以及與所述第二行的M×1個一位元存儲單元對應的第二組I/O引腳和與所述第四行的M×1個一位元存儲單元對應的第四組I/O引腳位於所述陣列佈局的所述第二側。
  8. 如請求項1之半導體裝置，其中，所述一位元存儲單元的M×N陣列和所述多個I/O電路被分組為以P行的M×1個一位元存儲單元為一組，所述P行的組共N/P個，其中P為正整數，其中，所述P行的M×1個一位元存儲單元的佈局在水準軸和垂直軸上鏡像，以使所述P行的M×1個一位元存儲單元中每相鄰兩行的M×1個一位元存儲單元所對應的I/O引腳，分別位於所述陣列佈局的所述第一側和所述第二側。
  9. 一種半導體裝置，包括： 基板；以及位於所述基板上的存儲電路，包括存儲單元陣列，所述存儲單元陣列包括一位元存儲單元的M×N陣列，其中M是代表列數的正整數，N是代表行數的正整數，其中，所述一位元存儲單元的M×N陣列被分組為以兩行的M×1個一位元存儲單元為一組，所述兩行的組共N/2個，其中，每兩行的M×1個一位元存儲單元包括第一行的M×1個一位元存儲單元和第二行的M×1個一位元存儲單元，使得所述第一行的M×1個一位元存儲單元的佈局和所述第二行的M×1個一位元存儲單元的佈局在水準軸和垂直軸上鏡像，所述存儲電路還包括內部電源網格，並且所述內部電源網格的間距是每個所述一位元存儲單元的對應I/O引腳的間距的四倍。
  10. 如請求項9之半導體裝置，其中，還包括：第一組輸入/輸出(I/O)引腳；以及第二組I/O引腳，其中，對於每兩行的M×1個一位元存儲單元，與所述第一行的M×1個一位元存儲單元對應的所述第一組I/O引腳位於所述存儲單元陣列的佈局的第一側，與所述第二行的M×1個一位元存儲單元對應的所述第二組I/O引腳位於所述存儲單元陣列的佈局的與所述第一側相對的第二側。
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