TWI751635B - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TWI751635B
TWI751635B TW109126173A TW109126173A TWI751635B TW I751635 B TWI751635 B TW I751635B TW 109126173 A TW109126173 A TW 109126173A TW 109126173 A TW109126173 A TW 109126173A TW I751635 B TWI751635 B TW I751635B
Authority
TW
Taiwan
Prior art keywords
layer
hard mask
forming
lanthanum
dielectric
Prior art date
Application number
TW109126173A
Other languages
English (en)
Other versions
TW202113944A (zh
Inventor
游國豐
蔡俊雄
陳建豪
宏杏 王
許智育
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202113944A publication Critical patent/TW202113944A/zh
Application granted granted Critical
Publication of TWI751635B publication Critical patent/TWI751635B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種半導體裝置的形成方法，包括：於第一半導體區及第二半導體區上分別形成第一閘極介電質及第二閘極介電質、沉積含鑭層，包括第一部分及第二部分，分別與第一閘極介電質及第二閘極介電質重疊、以及沉積硬遮罩，包括第一部分及第二部分，分別與含鑭層的第一部分及第二部分重疊。硬遮罩不包含鈦及鉭。此方法更包括：形成圖案化蝕刻遮罩以覆蓋硬遮罩的第一部分，並露出硬遮罩的第二部分、移除硬遮罩的第二部分及含鑭層的第二部分、以及執行退火，以將含鑭層的第一部分中的鑭驅入第一閘極介電質。

Description

半導體裝置的形成方法
本發明實施例是關於半導體裝置的形成方法，特別是關於一種包括含摻雜金屬層之半導體裝置的形成方法。
金屬氧化物半導體（MOS）裝置通常包括金屬閘極，其形成是為解決習知多晶矽閘極中的多晶矽空乏效應（poly-depletion effect）。多晶矽空乏效應發生在施加電場將載子由閘極區驅至接近閘極介電質時，並形成空乏層（depletion layer）。在n型摻雜的多晶矽層中，空乏層包含離子化的非移動施體區(non-mobile donor site)，而在p型摻雜的多晶矽層中，空乏層包含離子化的非移動受體區(acceptor site)。空乏效應導致有效閘極介電質的厚度增加，使反轉層(inversion layer)更難以產生在半導體的表面。
金屬閘極可包含複數層，以符合n型金屬氧化物半導體裝置及p型金屬氧化物半導體裝置的不同需求。金屬閘極的形成通常包括：移除虛設閘極堆疊以形成溝槽、沉積延伸至溝槽中的複數個金屬層、形成金屬區以填充溝槽的剩餘部分、然後執行化學機械研磨（CMP）製程以移除金屬層的多餘部分。金屬層及金屬區的剩餘部分形成金屬閘極。
本發明實施例提供一種半導體裝置的形成方法，包括：於第一半導體區及第二半導體區上分別形成第一閘極介電質及第二閘極介電質；沉積含鑭層，包括第一部分及第二部分，分別與第一閘極介電質及第二閘極介電質重疊；沉積硬遮罩，包括第一部分及第二部分，分別與含鑭層的第一部分及第二部分重疊，其中硬遮罩不包含鈦及鉭；形成圖案化蝕刻遮罩以覆蓋硬遮罩的第一部分，並露出硬遮罩的第二部分；移除硬遮罩的第二部分及含鑭層的第二部分；以及執行退火，以將含鑭層的第一部分中的鑭驅入第一閘極介電質。
本發明的一些實施例提供一種半導體裝置的形成方法，包括：沉積含摻雜金屬層，包括第一部分，位於第一閘極介電質上；沉積硬遮罩，包括第一部分，位於含摻雜金屬層的第一部分上並與其接觸，其中硬遮罩的整體是由同質材料形成；形成一蝕刻遮罩，包括第一部分，位於硬遮罩的第一部分上並與其接觸；執行退火製程，以將含摻雜金屬層中的摻質驅入第一閘極介電質中；以及移除含摻雜金屬層。
本發明的其他實施例提供一種半導體裝置的形成方法，包括：移除虛設閘極堆疊，以形成溝槽於多個閘極間隔物之間；形成延伸至溝槽中的高介電常數介電層；沉積氧化鑭層於高介電常數介電層上；沉積硬遮罩於氧化鑭層上，其中硬遮罩為單層硬遮罩；形成圖案化光阻於硬遮罩上並與其接觸；圖案化硬遮罩及氧化鑭層；移除硬遮罩；移除氧化鑭層；以及形成閘極電極於高介電常數介電層上並與其接觸。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據一些實施例，提供具有高介電常數閘極介電質的電晶體之臨界電壓的調整方法。並根據一些實施例繪示形成電晶體之中間階段。文中討論部分實施例的一些變化。在所有說明性的實施例及各種視圖中，使用相同的參考數字標出相同的元件。根據一些實施例，使用鰭式場效電晶體之形成（Fin Field-Effect Transistor，FinFET）作為示例，以說明本發明實施例之概念。也可採用本發明實施例之概念來形成其他類型的電晶體，例如平面式電晶體和全繞式閘極（Gate-All-Around，GAA）電晶體。文中討論的實施例提供製造及使用本揭露之標的物的示例，在本發明所屬技術領域中具有通常知識者，能輕易理解可在不同實施例的預期範圍內做修改。雖然方法實施例（method embodiment）可能敘述為以特定順序執行，其他方法實施例仍可以任何合乎邏輯的順序執行。
根據本發明的一些實施例，形成含摻雜金屬層（可包含鑭作為摻雜金屬），其具有多個部分，位於第一電晶體區中的第一高介電常數介電層及第二電晶體區中的第二高介電常數介電層上。形成硬遮罩，可為單層硬遮罩或雙層硬遮罩。將硬遮罩圖案化並用於從第二高介電常數介電層移除含摻雜金屬層，而含摻雜金屬層留在第一高介電常數介電層上。然後移除硬遮罩。執行退火製程，將含摻雜金屬層中的摻雜金屬驅入第一高介電常數介電層，從而增加或減少第一電晶體的臨界電壓。而未將摻雜金屬摻雜至第二高介電常數介電層中，第二電晶體的臨界電壓不變。由此，製程選擇性地調整一些電晶體的臨界電壓。
第1-6、7A、7B、8A、8B、9A、9B、10A、10B、11、12、13A、13B、14、15、16、17A及17B圖是根據本發明的一些實施例，繪示出形成鰭式場效電晶體之中間階段的透視及剖面示意圖。圖中所示的製程也示意地反映在第22圖的製程流程400中。
在第1圖中，提供基底20。基底20可為半導體基底，例如：塊體半導體基底、絕緣體上覆半導體（SOI）基底、或其他類似的基底，其可為摻雜的（例如以p型或n型摻質摻雜）或未摻雜的。半導體基底20可為一部分的晶圓10。一般而言，絕緣體上覆半導體基底是形成於絕緣層上的半導體材料層。舉例而言，絕緣層可為：埋入式氧化物（buried oxide, BOX）層、氧化矽層、或其他類似的層。提供絕緣層於基底上，其通常為矽或玻璃基底。亦可使用其他基底，例如多層或漸變（gradient）基底。一些實施例中，半導體基底20的半導體材料可包括：矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包含：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或前述之組合。
進一步參照第1圖，形成井區22於基底20中。此相應製程在第22圖所示的製程流程400中以製程402示出。根據本發明的一些實施例，井區22為p型井區，其形成是經由佈植p型雜質至基底20，前述p型雜質可為硼、銦、或其他類似雜質。根據本發明的其他實施例，井區22為n型井區，其形成是經由佈植n型雜質至基底20，前述n型雜質可為磷、砷、銻、或其他類似雜質。由此產生的井區22可延伸至基底20之頂表面。前述n型或p型雜質的濃度可等於或小於1018 cm-3 ，例如約1017 cm-3 至約1018 cm-3 。
參照第2圖，形成從基底20的頂表面延伸至基底20中的隔離區24。在下文中將隔離區24替代地稱為淺溝槽隔離（Shallow Trench Isolation，STI）區。此相應製程在第22圖所示的製程流程400中以製程404示出。基底20位於相鄰淺溝槽隔離區24之間的部分稱為半導體條（semiconductor strip）26。為形成淺溝槽隔離區24，可將墊氧化層28及硬遮罩層30形成於半導體基底20上，然後將其圖案化。墊氧化層28可為由氧化矽形成的薄膜。根據本發明的一些實施例，墊氧化層28是在熱氧化製程中形成，其中半導體基底20的頂表面層被氧化。墊氧化層28作為半導體基底20與硬遮罩層30之間的黏合層（adhesion layer）。墊氧化層28也可作為蝕刻硬遮罩層30的蝕刻停止層。根據本發明的一些實施例，硬遮罩層30是由氮化矽形成，舉例而言，使用低壓化學氣相沉積（Low-Pressure Chemical Vapor Deposition，LPCVD）來形成。根據本發明的其他實施例，硬遮罩層30之形成可透過矽的熱氮化、或電漿輔助化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition，PECVD）。形成光阻（未繪示）於硬遮罩層30上，然後將其圖案化。接著使用前述經圖案化的光阻作為蝕刻遮罩，將硬遮罩層30圖案化，以形成如第2圖所示的硬遮罩30。
隨後使用硬遮罩層30作為蝕刻遮罩，以蝕刻墊氧化層28及基底20，接著以一（些）介電材料填充基底20中產生的溝槽。執行平坦化製程，例如化學機械研磨（CMP）製程或機械研磨製程（mechanical grinding process），以移除介電材料的多餘部分，而介電材料的剩餘部分為淺溝槽隔離區24。淺溝槽隔離區24可包含襯層介電質（liner dielectric）（未繪示），其可為基底20之表面層經熱氧化所形成的熱氧化物。襯層介電質也可為沉積的氧化矽層、氮化矽層、或其他類似的層，使用例如原子層沉積（Atomic Layer Deposition，ALD）、高密度電漿化學氣相沉積（High-Density Plasma Chemical Vapor Deposition）、化學氣相沉積（CVD）、或其他類似製程來形成。淺溝槽隔離區24也包括襯層氧化物上的介電材料，其中介電材料可使用流動式化學氣相沉積（Flowable Chemical Vapor Deposition，FCVD）、旋轉塗佈（spin-on coating）、或其他類似的製程來形成。根據一些實施例，襯層介電質上的介電材料可包含氧化矽。
硬遮罩層30的頂表面與淺溝槽隔離區24的頂表面可實質上彼此齊平。半導體條26位於相鄰的淺溝槽隔離區24之間。根據本發明的一些實施例，半導體條26為部分的原始基底20，因此半導體條26的材料與基底20的材料相同。根據本發明的替代實施例，半導體條26是替換條（replacement strip），其形成是透過蝕刻位於淺溝槽隔離區24之間的部分基底20以形成凹槽，並執行磊晶以再成長（regrow）另一半導體材料於凹槽中。因此半導體條26是由與基底20不同的材料形成。根據一些實施例，半導體條26是由矽鍺（silicon germanium）、矽碳（silicon carbon）、或三-五族化合物半導體材料形成。
參照第3圖，將淺溝槽隔離區24凹入，使半導體條26的頂部部分突出高於淺溝槽隔離區24之剩餘部分的頂表面24A，以形成突出鰭片36。此相應製程在第22圖所示的製程流程400中以製程406示出。可使用乾蝕刻製程來執行蝕刻，舉例而言，其中使用NF3 及NH3 作為蝕刻氣體。在蝕刻製程期間，可能產生電漿。其中也可能包含氬。根據本發明的替代實施例，使用濕蝕刻製程來執行淺溝槽隔離區24的凹入。舉例而言，蝕刻化學品可包括HF。
在上述的實施例中，可用任何適合的方法將鰭片圖案化。舉例而言，可使用一或多道光微影（photolithography）製程將鰭片圖案化，包括雙重圖案化（double-patterning）或多重圖案化（multi-patterning）製程。一般而言，相較使用於單一的（single）、直接的（direct）光微影製程，雙重圖案化或多重圖案化製程結合光微影及自對準（self-aligned）製程，舉例而言，可使將產生的圖案具有較小的節距（pitch）。例如在一實施例中，形成犧牲層於基底上，並使用光微影製程將其圖案化。使用自對準製程，沿前述經圖案化的犧牲層之側壁形成間隔物。然後移除犧牲層，且剩餘的間隔物，或心軸（mandrel），可接著用於將鰭片圖案化。
參照第4圖，形成延伸至（突出）鰭片36之頂表面及側壁上的虛設閘極堆疊38。此相應製程在第22圖所示的製程流程400中以製程408示出。虛設閘極堆疊38可包含：虛設閘極介電質40、及虛設閘極介電質40上的虛設閘極電極42。舉例而言，可使用多晶矽（polysilicon）來形成虛設閘極電極42，而也可使用其他材料。每一虛設閘極堆疊38也可包含位於虛設閘極電極42上的一（或複數）硬遮罩層44。可由氮化矽、氧化矽、碳氮化矽（silicon carbo-nitride）、或前述的多層來形成硬遮罩層44。虛設閘極堆疊38可跨過單一或複數個突出鰭片36及/或淺溝槽隔離區24。虛設閘極堆疊38還具有縱向方向（lengthwise direction），垂直於突出鰭片36之縱向方向。
然後形成閘極間隔物46於虛設閘極堆疊38之側壁上。此相應製程在第22圖所示的製程流程400中以製程408示出。根據本發明的一些實施例，閘極間隔物46是由一（些）介電材料形成，例如：氮化矽、碳氮化矽、或其他類似材料，且閘極間隔物46可具有單層結構或包含複數介電層的多層結構。
接著執行蝕刻製程，以蝕刻未被虛設閘極堆疊38及閘極間隔物46覆蓋的部分突出鰭片36，產生如第5圖所示的結構。此相應製程在第22圖所示的製程流程400中以製程410示出。此凹蝕可為非等向性的（anisotropic），因此在虛設閘極堆疊38及閘極間隔物46正下方的部分鰭片36受到保護而未被蝕刻。根據一些實施例，凹入的半導體條26之頂表面可低於淺溝槽隔離區24之頂表面24A。由此形成凹槽50。凹槽50包含位於虛設閘極堆疊38兩側的部分、以及位於剩餘部分的突出鰭片36之間的部分。
然後藉由選擇性地（selectively）成長（透過磊晶）半導體材料於凹槽50中，形成磊晶區（源極/汲極區）54，產生如第6圖所示的結構。此相應製程在第22圖所示的製程流程400中以製程412示出。依將產生的鰭式場效電晶體是p型鰭式場效電晶體或n型鰭式場效電晶體而定，磊晶時可原位（in-situ）摻雜p型或n型雜質。舉例而言，當將產生的鰭式場效電晶體是p型鰭式場效電晶體時，可成長SiGeB、SiB、或其他類似材料。反之，當將產生的鰭式場效電晶體是n型鰭式場效電晶體時，可成長SiP、SiCP、或其他類似材料。根據本發明的替代實施例，磊晶區54包含三-五族化合物半導體，例如：GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述之組合、或前述之多層。以磊晶區54填充凹槽50之後，磊晶區54的進一步磊晶成長使磊晶區54水平延伸，並可形成刻面（facet）。磊晶區54的進一步成長也可使相鄰的磊晶區54彼此合併（merge）。可產生孔洞（void）（氣隙（air gap））56。根據本發明的一些實施例，磊晶區54的形成可在磊晶區54的頂表面仍是波狀（wavy）時、或在合併的磊晶區54之頂表面已變得平坦時結束，其可透過磊晶區54上的進一步成長達到，如第6圖所示。
在磊晶製程後，可進一步以p型或n型雜質佈植磊晶區54，以形成源極/汲極區，其也使用標號54表示。根據本發明的替代實施例，在磊晶期間，當磊晶區54是以p型或n型雜質原位摻雜時，將佈植步驟略過。
第7A圖繪示出形成接觸蝕刻停止層（CESL）58及層間介電質（ILD）60之後的結構示意圖。此相應製程在第22圖所示的製程流程400中以製程414示出。接觸蝕刻停止層58可由氧化矽、氮化矽、碳氮化矽、或其他類似的材料形成，且可使用化學氣相沉積、原子層沉積、或其他類似的製程來形成。層間介電質60可包括介電材料，舉例而言，使用流動化學氣相沉積、旋轉塗佈、化學氣相沉積、或另一沉積方法來形成的介電材料。層間介電質60可由含氧介電材料形成，其可為氧化矽為主的材料，例如：氧化矽、磷矽酸鹽玻璃（Phospho-Silicate Glass，PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass，BSG）、摻硼磷矽酸鹽玻璃（Boron-Doped Phospho-Silicate Glass，BPSG）、或其他類似的材料。可執行平坦化製程，例如化學機械研磨製程或機械研磨製程，使層間介電質60、虛設閘極堆疊38、及閘極間隔物46之頂表面彼此齊平。
第7B圖繪示出形成第一鰭式場效電晶體及第二鰭式場效電晶體（第17A圖中的180及280）於相同基底20上的中間結構之剖面示意圖。應理解的是，鰭式場效電晶體是作為示例，其他類型的電晶體，例如：奈米片（nano-sheet）電晶體、奈米線（nano-wire）電晶體、平面式電晶體、全繞式閘極（gate-all-around）電晶體、或其他類似的電晶體，也可應用本發明實施例之概念來形成。根據一些實施例，於裝置區100及裝置區200中分別形成第一鰭式場效電晶體及第二鰭式場效電晶體。根據一些實施例，二個鰭式場效電晶體皆為n型鰭式場效電晶體。根據替代的實施例，二個鰭式場效電晶體皆為p型鰭式場效電晶體。根據其他的實施例，第一鰭式場效電晶體為n型鰭式場效電晶體且第二鰭式場效電晶體為p型鰭式場效電晶體，或第一鰭式場效電晶體為p型鰭式場效電晶體且第二鰭式場效電晶體為n型鰭式場效電晶體。第一鰭式場效電晶體及第二鰭式場效電晶體可具有相同的尺寸、相同的堆疊層、或其他相同的特徵，或者可以是彼此不同的，舉例而言，具有不同的通道長度（如繪示的示例中所示）、不同的堆疊層、或其他不同的特徵。舉例而言，第一鰭式場效電晶體的通道長度可小於（如以下示例中所示）或大於第二鰭式場效電晶體的通道長度。第一鰭式場效電晶體及第二鰭式場效電晶體之中任一個的剖面示意圖可對應由包含第7A圖中的直線7B-7B的垂直平面所得的剖面示意圖。
為了區分出第一鰭式場效電晶體的部件與第二鰭式場效電晶體的部件，在第7B圖中的第一鰭式場效電晶體的部件標號為第7A圖中所使用的對應部件標號加上數字100，而在第7B圖中的第二鰭式場效電晶體的部件標號為第7A圖中所使用的對應部件的標號加上數字200。舉例而言，第7B圖中的源極/汲極區154及254對應於第7A圖中的源極/汲極區54，且第7B圖中的閘極間隔物146及246對應於第7A圖中的閘極間隔物46。第一鰭式場效電晶體及第二鰭式場效電晶體中的對應部件可在共同的製程中形成，與一些示例製程在隨後的段落中討論，或者可在分別的製程中形成。
在第7A及7B圖所示的結構形成後，將虛設閘極堆疊138和238置換為金屬閘極和置換閘極介電質，如第8A、8B、9-15、16、17A及17B圖所示。在這些圖中，繪示出淺溝槽隔離區24的頂表面124A及224A，且半導體鰭片124’及224’分別突出高於頂表面124A及224A。
為形成置換閘極，先移除如第7A及7B圖中所示的硬遮罩層144及244、虛設閘極電極142及242、以及虛設閘極介電質140及240，以形成如第8A圖中所示的溝槽56。此相應製程在第22圖所示的製程流程400中以製程416示出。第8A圖中的溝槽59對應於第8B圖中裝置區100的溝槽159及裝置區200的溝槽259。溝槽159及259分別露出突出鰭片124’及224’的頂表面及側壁。
接著參照第9A圖，形成閘極介電質161/162及261/262，分別延伸至溝槽159及259中。此相應製程在第22圖所示的製程流程400中以製程418示出。根據本發明的一些實施例，閘極介電質包括界面層161及261，分別形成於突出鰭片124’及224’所露出的表面上。界面層161及261可包括如氧化矽層的氧化物層，其形成是透過：突出鰭片124’及224’的熱氧化、化學氧化製程、或沉積製程。閘極介電質也可包括在對應的界面層161及261上的高介電常數介電層162及262。高介電常數介電層162及262可由高介電常數介電質材料形成，例如：氧化鉿、氧化鑭、氧化鋁、氧化鋯、或其他類似的材料。高介電常數介電材料的介電常數（k值）高於3.9，並可高於約7.0，且有時可高至21.0或更高。高介電常數介電層162及262分別位於界面層161及261上方，並且可分別接觸其下方的界面層161及261。將高介電常數介電層162及262形成為順應層（conformal layer），且分別延伸於突出鰭片124’及224’之側壁及閘極間隔物146及246之頂表面和側壁上。根據本發明的一些實施例，高介電常數介電層162及262的形成是使用原子層沉積或化學氣相沉積。高介電常數介電層162及262可為相同介電材料的部分，且使用相同材料同時形成並具有相同厚度，或者以不同材料分別形成及/或具有不同厚度。
第9A圖進一步繪示含摻雜金屬層163及263的形成，其可在（或可不在）共同的沉積製程中形成。此相應製程在第22圖所示的製程流程400中以製程420示出。含摻雜金屬層163及263包括金屬，當其摻雜至下方的高介電常數介電層162及/或262時，可能會使對應的鰭式場效電晶體的臨界電壓產生變化（調整）。根據一些實施例，層163及263包括：鑭（可為氧化鑭（La2 O3 ）的形式）、Al2 O3 、TiO2 、或其他材料。也可採用其它金屬或元素，例如：Pr、Pd、Ce、其他類似材料、或前述材料的合金。含摻雜金屬層163及263的形成可使用順應性沉積方法，例如：原子層沉積、化學氣相沉積、或其他製程。含摻雜金屬層163的厚度T1可為約1 Å至約10 Å。應理解的是，含摻雜金屬層163及263的厚度的通常與預定的臨界電壓調整相關，且預定的臨界電壓調整越大，厚度T1也越大。
第9A圖進一步繪示硬遮罩164及264的形成，其可在共同的沉積製程中形成。此相應製程在第22圖所示的製程流程400中以製程422示出。根據一些實施例在，硬遮罩164及264為單層硬遮罩，由同質（homogenous）材料形成。硬遮罩164及264的材料選擇是為了不與下方的含摻雜金屬層163及263形成硬互混（hard intermixing）層。舉例而言，硬遮罩164及264的材料不包含鈦及鉭。根據本發明的一些實施例，硬遮罩164及264是由AlN、ZrO2 、Al2 O3 、或其他材料形成，或者硬遮罩164及264包括前述材料。應理解的是，這些材料是穩定的，且不易擴散至下方的含摻雜金屬層163和263及高介電常數介電層162及262中。此外，這些材料具有較強的鍵結，不易斷裂而成為自由金屬原子、氧原子/分子、及其他原子或分子，因此不會對下方層的特性造成不利影響。硬遮罩164及264的形成可使用順應性沉積方法，例如：原子層沉積、化學氣相沉積、或其他製程。硬遮罩164及264的厚度T2可為約5Å至約25Å。
根據一些實施例，在形成硬遮罩164及264後，對硬遮罩164及264執行處理。前述處理可改善硬遮罩164及264與隨後形成的蝕刻遮罩165（第10A及10B圖）的黏合。根據一些實施例，在含電漿的環境中執行處理，將N2 或其他氣體作為製程氣體使用。
第10A圖繪示出蝕刻遮罩165的形成及圖案化。可形成蝕刻遮罩165並延伸至裝置區域100及200中，然後在圖案化製程將其從裝置區域200移除，圖案化製程包括曝光及顯影製程。由此露出硬遮罩264，而硬遮罩164被蝕刻遮罩165覆蓋。根據一些實施例，蝕刻遮罩165包括底部抗反射塗膜（Bottom Anti-Reflective Coating，BARC）165A及光阻165B。應理解的是，可形成硬遮罩層的材料（例如AlN、Al2 O3 、或ZrO2 ）可能與上方層（如底部抗反射塗膜165A）一起發生剝離。為了解決此問題，將位於硬遮罩層164及264上方並與其接觸的部分蝕刻遮罩165的材料選為可減少剝離的材料。經發現，當接觸角（當材料的液滴滴在硬遮罩164及264上所形成的角度）小於約90度時可避免剝離。根據一些實施例，蝕刻遮罩165的底部部分由非晶碳、有機矽氧烷、TiN、SiN、SiON、或其他材料形成時，可避免底部抗反射塗膜165A與硬遮罩164及264之間的剝離。採用適當材料的底部抗反射塗膜165A，可不需要在硬遮罩層164及264上形成第二硬遮罩層，以改善對蝕刻遮罩165的黏合。應了解的是，當使用某些材料時，雖然第二硬遮罩層與上方的蝕刻遮罩可具有良好的黏合，但可用的材料（例如：TiN、TaN、TiSiN、TiSiCN、或其他材料）常對下方的裝置造成不利影響，此將於後續段落中討論。因此，根據一些實施例，形成單層硬遮罩以避免這些問題，並選用蝕刻遮罩165以解決剝離問題。
根據替代實施例，蝕刻遮罩165是由單一光阻或三層形成，其包括底層、底層上的中間層、及中間層上的頂層。根據替代實施例，蝕刻遮罩165為單一光阻層。根據其他實施例，蝕刻遮罩165為三層遮罩，包括底層、中間層、及頂層。底層及頂層可由光阻形成。中間層可以由有機或無機材料形成。因此，可以將單一光阻或底層的材料選為具有小的接觸角（舉例而言，小於約10度），以減少蝕刻遮罩165與硬遮罩164及264之間的剝離。
然後在蝕刻製程中移除硬遮罩264。此相應製程在第22圖所示的製程流程400中以製程424示出。所得的結構在第11圖中示出。硬遮罩164受到蝕刻遮罩165保護，在蝕刻製程後留下。可透過濕蝕刻製程來執行蝕刻。根據本發明的一些實施例，使用溶液執行蝕刻，其包括溶解在水中的氨（NH4 OH）、氫氧化四甲銨（TMAH）、其他溶液。在硬遮罩264的蝕刻之後，露出含摻雜金屬層263。
接著在蝕刻製程中移除露出的含摻雜金屬層263。此相應製程在第22圖所示的製程流程400中以製程426示出。高介電常數介電層262在蝕刻製程後露出。根據本發明的一些實施例，含摻雜金屬層263的蝕刻是透過濕蝕刻製程執行。蝕刻化學品可包括含氯化氫的化學溶液。氯化氫溶液不包含過氧化氫（H2 O2 ）。在氯化氫溶液中不包含過氧化氫具有二個功效。第一，含摻雜金屬層263的蝕刻造成高介電常數介電層262的耗損（頂部部分的移除），而在氯化氫溶液中不包含過氧化氫可減少高介電常數介電層262的耗損。第二，在氯化氫中不包含過氧化氫使含摻雜金屬層263的移除更有效率。應理解的是，硬遮罩264及含摻雜金屬層263的移除皆使用相同的蝕刻遮罩165來執行。雖然未將硬遮罩164用作蝕刻含摻雜金屬層263的蝕刻遮罩，但其具有控制含摻雜金屬層263之蝕刻寬度的功能，以防止含摻雜金屬層263在橫向上的過度蝕刻。
然後移除蝕刻遮罩165。根據一些實施例，將蝕刻遮罩165在灰化製程（ashing process）中移除，例如使用O2 作為製程氣體。所得的結構在第12圖中示出。由此露出硬遮罩164。
在移除蝕刻遮罩165後，移除硬遮罩164。此相應製程在第22圖所示的製程流程400中以製程428示出。所得的結構在第13A圖中示出。根據本發明的一些實施例，透過濕蝕刻製程執行硬遮罩164的蝕刻。蝕刻化學品可包括化學溶液，其包含氨溶解於（混合於）化學溶液，此化學溶液有時被稱作標準清潔1（SC1）溶液。標準清潔1溶液可包含：NH4 OH、H2 O2 、及H2 O。因此，蝕刻化學品可包括添加至標準清潔1溶液中的附加的氨，以增加NH4 OH的濃度。在移除硬遮罩164之後，含摻雜金屬層163存在於裝置區100中且位於高介電常數介電層162上。在裝置區域200中不存在含摻雜金屬層，且露出高介電常數介電層262。
接著執行驅入退火製程（drive-in anneal process）（以箭頭66標示）。此相應製程在第22圖所示的製程流程400中以製程430示出。根據一些實施例，退火製程的執行是使用尖波退火（spike anneal）、快速熱退火（rapid thermal anneal）、急速退火（flash anneal）、或其他退火製程。退火的持續時間可為約1.5秒至約20秒。退火溫度可為約570℃至約750℃之間。
由於前述的驅入退火製程，摻雜金屬（例如鑭）被驅入高介電常數介電層162，從而調整裝置區100中所得的電晶體之臨界電壓。舉例而言，當將鑭摻雜至高介電常數介電層162中且所得的鰭式場效電晶體是n型鰭式場效電晶體時，鰭式場效電晶體的臨界電壓降低。反之，當將鑭摻雜至高介電常數介電層162中且所得的鰭式場效電晶體是p型鰭式場效電晶體時，鰭式場效電晶體的臨界電壓增加。舉例而言，調整的範圍可為約0mV至約150mV。
在將摻雜金屬驅入高介電常數介電層162以調節裝置區100中所得的鰭式場效電晶體180（第17A圖）的臨界電壓時，未將摻雜金屬摻雜至高介電常數介電層262中。於是裝置區200中所得的鰭式場效電晶體280（第17A圖）的臨界電壓未被調整，因此臨界電壓的調整是選擇性的。調整的範圍與高介電常數介電層162中的鑭摻雜量相關。舉例而言，調整範圍與含摻雜金屬層163的厚度相關，且含摻雜金屬層163的厚度越大，所得的調整範圍越大。因此，可透過不同厚度的含摻雜金屬層163達到不同的臨界電壓。根據本發明的一些實施例，在同一裝置晶粒/晶圓上，將可形成三個鰭式場效電晶體。當執行退火製程時，用於形成第一鰭式場效電晶體的第一高介電常數介電層上具有第一厚度的第一含摻雜金屬層，用於形成第二鰭式場效電晶體的第二高介電常數介電層上具有第二厚度的第二含摻雜金屬層於，此第二厚度小於前述第一厚度，而用於形成第三鰭式場效電晶體的第三高介電常數介電層上不具有含摻雜金屬層。因此，透過共同的驅入退火製程，可將第一鰭式場效電晶體的臨界電壓調整第一數值ΔVt1，可將第二鰭式場效電晶體的臨界電壓調整第二數值ΔVt2，第二數值ΔVt2小於第一數值ΔVt1，而第三鰭式場效電晶體的臨界電壓未被調整。前述三個鰭式場效電晶體可具有一樣的（identical）結構，而透過調整臨界電壓，其臨界電壓彼此不同，使所述的三個鰭式場效電晶體可符合相同裝置晶粒中不同電路的需求。
在驅入退火製程之後，將剩餘的含摻雜金屬層163在蝕刻製程中移除。此相應製程在第22圖所示的製程流程400中以製程432示出。所得的結構在第14圖中示出。根據本發明的一些實施例，含摻雜金屬層163的蝕刻是透過濕蝕刻製程執行。蝕刻化學品可包括化學溶液，其包含溶解在水中的氨及氯化氫。蝕刻化學品不包含過氧化氫。類似地，在氯化氫溶液中不包含過氧化氫具有二個功效。第一，含摻雜金屬層263的蝕刻造成高介電常數介電層162及262的耗損（頂部部分的移除），而在氯化氫溶液中不包含過氧化氫可減少此耗損。第二，不包含過氧化氫使含摻雜金屬層263的移除更有效率。
然後形成複數個金屬層於高介電常數介電層162及262上，以分別填充溝槽159及259，所得到結構在第15圖中示出。此相應製程在第22圖所示的製程流程400中以製程434示出。可理解的是，雖然第15圖繪示出在裝置區100及200中形成類似的層，但在裝置區100及200中的層堆疊可彼此相同或不同。舉例而言，當所得的鰭式場效電晶體包括p型鰭式場效電晶體及n型鰭式場效電晶體時，此二個鰭式場效電晶體的功函數層可彼此不同。裝置區100中的堆疊層可包括：擴散阻障層168、擴散阻障層168上的功函數層170、功函數層170上的蓋層172、以及填充金屬區174。裝置區200中的堆疊層可包括：擴散阻障層268、擴散阻障層268上的功函數層270、功函數層270上的蓋層272、以及填充金屬區274。
擴散阻障層168及268可包括TiN、TiSiN、或其他材料。形成方法可包括原子層沉積、化學氣相沉積、或其他方法。功函數層170及270的形成可透過原子層沉積、化學氣相沉積、或其他方法。每個功函數層170及270可為單一層，具有同質組成（homogenous composition）（具有相同元素且相同元素的百分比相同），或可包括由不同材料形成的複數個子層。功函數層170及270可包括功函數金屬，其選擇是根據在裝置區100及200中形成的相應鰭式場效電晶體是n型鰭式場效電晶體或p型鰭式場效電晶體。舉例而言，當鰭式場效電晶體是n型鰭式場效電晶體時，相應的功函數層170或270可包括以鋁為主的層（例如由TiAl、TiAlN、TiAlC、TaAlN、或TaAlC形成的層，或是包括前述材料的層）。當鰭式場效電晶體是p型鰭式場效電晶體時，相應的功函數層170或270可包括TiN層、TaN層、及另一TiN層。
順應性地形成蓋層172及272（也可稱為阻擋層）且延伸至裝置區100及200。根據一些實施例，蓋層172及272包括TiN、TaN、或其他材料，透過原子層沉積、化學氣相沉積、或其他製程來沉積。
第15圖還繪示了填充金屬區174及274的形成。根據一些實施例，填充金屬區174及274是由鎢、鈷、或其他材料形成，可使用原子層沉積、化學氣相沉積、或前述之組合來形成。
在形成填充金屬區174及274後，執行平坦化製程以移除複數層的多餘部分，所得的閘極結構178及278在第16圖中示出。閘極結構178及278分別包括閘極電極176及276。
根據一些實施例，第16圖進一步繪示硬遮罩182及282的形成，其中可包括：執行蝕刻製程以凹入閘極堆疊178及278，使凹槽形成於閘極間隔物46之間、以介電材料填充凹槽、然後執行平坦化製程以移除介電材料的多餘部分。硬遮罩182及282可由氮化矽、氮氧化矽、碳氮氧化矽（silicon oxy-carbo-nitride）、或其他材料形成。由此形成鰭式場效電晶體180及280。
第17A圖繪示源極/汲極接觸插塞184及284和矽化物區186及286的形成。源極/汲極接觸插塞184及284的形成包括：蝕刻層間介電質60以露出接觸蝕刻停止層58的下方部分，然後蝕刻接觸蝕刻停止層58的露出部分以形成接觸開口，透過此接觸開口露出源極/汲極區54。在隨後的製程中，沉積金屬層（例如Ti層）並延伸至接觸開口中，接著形成金屬氮化物蓋層。然後執行退火製程，使金屬層與源極/汲極區154及254的頂部部分反應，以分別形成矽化物區186及286。然後將例如鎢、鈷、或其他金屬的填充金屬材料填充至接觸開口中，隨後進行平坦化製程，從而產生源極/汲極接觸插塞184及284。然後可沉積蝕刻停止層92及層間介電質94。也可穿過硬遮罩182及282形成閘極接觸插塞96，以分別接觸閘極電極176及276。另外還形成了源極/汲極接觸插塞98。
第17B圖繪示了鰭式場效電晶體80的透視圖，其可繪示如第17A圖中所示的鰭式場效電晶體180及280中的任一個。也繪示了閘極接觸插塞96、源極/汲極矽化物區86（代表186及286）及源極/汲極接觸插塞84（代表184及284）。
第9B及10B圖是根據替代實施例，繪示硬遮罩164及264和黏合層167及267的形成。根據這些實施例，硬遮罩164及264可為如第9A圖所示的單層硬遮罩，或者可為雙層硬遮罩（如隨後參照第18圖所討論的）。因此硬遮罩164及264的候選材料不重複。根據一些實施例，如第9B圖所示，在形成硬遮罩164及264後，形成黏合層167，舉例而言，透過氣相沉積或塗佈來形成。根據一些實施例，黏合層167是由不含金屬的材料形成，例如六甲基二矽氧（Hexamethyldisiloxane，HMDS）。執行六甲基二矽氧層的形成可使用起泡器（bubbler）產生氣相六甲基二矽氧，導入氣相六甲基二矽氧至晶圓10所在的腔室中，然後將六甲基二矽氧層沉積於硬遮罩164及264上。在沉積六甲基二矽氧的同時間，可將N2 引導至晶片10。六甲基二矽氧層的沉積可在溫度約60℃至約150℃之間執行。根據替代的實施例，將液相六甲基二矽氧旋塗在硬遮罩164及264上，以形成六甲基二矽氧層。黏合層167用於改善硬遮罩164與上方蝕刻遮罩（例如光阻）165的黏合。
在第10B圖中，將蝕刻遮罩165塗佈在黏合層167及267上。蝕刻遮罩165包括與黏合層167重疊的第一部分以及與黏合層267重疊的第二部分。然後將蝕刻遮罩圖案化以移除與黏合層267重疊的部分。也將黏合層267移除，所得的結構在第10B圖中示出。後續製程與第11、12、13A、14-16、17A及17B圖所示的製程基本上相同而不再重複。
第13B圖是根據替代實施例，繪示形成電晶體的中間結構。根據一些實施例，驅入退火製程66是在移除硬遮罩164前執行，而非在移除硬遮罩164後執行。在驅入退火製程66期間使硬遮罩164覆蓋含摻雜金屬層163的有利特徵是：硬遮罩164可防止不想要的元素，例如自由氧與擴散的金屬一起被向下帶到下方的鰭片。這防止了鰭片上方界面層的不想要的成長。
第18至21圖是根據本發明的一些實施例，繪示出臨界電壓調整之中間階段的剖面示意圖。除非另有說明，否則這些實施例中的元件材料及形成的製程與相同的元件基本上相同，並以與第1-6、7A、7B、8A、8B、9-15、16、17A及17B圖所示的前述實施例中的相同標號標記。因此，關於第18至21圖所示的元件材料及形成的製程之細節可在前述實施例的討論中找到。
這些實施例的初始步驟基本上與第1-6、7A、7B、8A、及8B圖所示的相同。接著，如第18圖所示，形成溝槽159及259。形成界面層161及261、高介電常數介電層162及262、含摻雜金屬層163及263、以及硬遮罩164及264。硬遮罩164及264為雙層硬遮罩，其中硬遮罩164包括硬遮罩子層164A及164B，而硬遮罩264包括硬遮罩子層264A及264B。根據一些實施例，硬遮罩子層164A及264A由AlN、Al2 O3 、ZrO2 、或其他材料形成，或者包括前述材料。硬遮罩子層164B及264B是由不同於硬遮罩子層164A及264A的材料形成。硬遮罩子層164B及264B與上方蝕刻遮罩165（第19圖）的黏合優於硬遮罩子層164A及264A與蝕刻遮罩165間的黏合，因此硬遮罩子層164B及264B可以作為黏合層。根據一些實施例，硬遮罩子層164B及264B不包含鈦及鉭。舉例而言，硬遮罩子層164B及264B可由含鎢材料形成，例如：WN、WC、WCN、W、或其他含鎢材料。所選的硬遮罩子層164B及264B之材料，例如鎢，較不易擴散至下方的層而與含摻雜材料層163及263形成不想要的互混層（intermixing layer）。互混層難以移除，且將其移除可能不利地造成高介電常數介電層162及262的額外損耗。此外，所選的硬遮罩子層164B及264B之材料不易攜帶氧至鰭片124’及224’而造成不想要的界面層厚度增加。
第19圖繪示蝕刻遮罩165的形成及圖案化，蝕刻遮罩165可為單層、雙層、或三層。硬遮罩264由圖案化的蝕刻遮罩165露出。由於硬遮罩164B及264B對蝕刻遮罩165（例如光阻）具有良好的黏合，因此降低了蝕刻遮罩165與下方硬遮罩264之間的剝離可能性。因此蝕刻遮罩165可選擇的候選材料更多。舉例而言，可使用接觸角大於、等於、或小於10度的蝕刻遮罩165之材料。
接著在蝕刻製程中移除硬遮罩264，隨後蝕刻含摻雜金屬層263，以露出高介電常數介電層262。蝕刻硬遮罩子層264A的蝕刻化學品是根據其材料來選擇。蝕刻硬遮罩子層264A的蝕刻化學品可選自移除第10A圖所示的硬遮罩264所使用的類似候選材料。所得的結構如第20圖所示。
第21圖繪示蝕刻遮罩165及硬遮罩164的移除。後續的製程及相應的結構與第13-16、17A、及17B圖所示的基本上相同，在此不重複敘述。
本發明實施例具有一些有利特徵。單一硬遮罩層具有穩定的特性而不會不利地增加界面層再成長或影響臨界電壓的調整能力。然而，單一硬遮罩層對光阻、底部抗反射塗膜等等具有低黏合性，而可能發生剝離。若使用一些不想要的材料形成雙硬遮罩，例如含鈦或鉭的材料，此些金屬易擴散至含摻雜金屬層中而形成難以移除硬互混層，且將其移除可能會導致高介電常數介電層的耗損過多。當這些金屬擴散至高介電常數介電層時，也造成臨界電壓的調整能力降低。此外，這些金屬易攜帶自由氧至鰭片，且造成界面層的多餘再成長。在本發明的實施例中，可使用單一硬遮罩且不遭受如前所述的問題。選擇適當的蝕刻遮罩材料解決剝離問題。此外，在使用適當的材料時，也可以採用雙硬遮罩。
根據本發明的一些實施例，半導體裝置的形成方法包括：於第一半導體區及第二半導體區上分別形成第一閘極介電質及第二閘極介電質；沉積含鑭層，包括第一部分及第二部分，分別與第一閘極介電質及第二閘極介電質重疊；沉積硬遮罩，包括第一部分及第二部分，分別與含鑭層的第一部分及第二部分重疊，其中硬遮罩不包含鈦及鉭；形成圖案化蝕刻遮罩以覆蓋硬遮罩的第一部分，並露出硬遮罩的第二部分；移除硬遮罩的第二部分及含鑭層的第二部分；以及執行退火，以將含鑭層的第一部分中的鑭驅入第一閘極介電質。在一實施例中，此方法更包括：在退火之前，移除圖案化蝕刻遮罩；以及移除硬遮罩的第一部分。在一實施例中，硬遮罩為單層硬遮罩。在一實施例中，形成圖案化蝕刻遮罩包括配置材料於硬遮罩上並與其接觸，其中此材料與硬遮罩具有小於10度的接觸角。在一實施例中，硬遮罩為雙層硬遮罩，包括：第一子層，包括氮化鋁、氧化鋁、或氧化鋯；以及第二子層，位於第一子層上，其中第二子層包括鎢。在一實施例中，移除含鑭層的第二部分是使用化學溶液執行，化學溶液包括及氯化氫，且化學溶液不包含過氧化氫。一實施例中，此方法更包括在退火之後，移除含鑭層的第一部分。一實施例中，此方法更包括：形成含氮化鈦層，包括第一部分及第二部分，分別位於第一閘極介電質及第二閘極介電質上，且分別與其接觸。一實施例中，此方法更包括：移除多個虛設閘極堆疊，以形成第一溝槽於多個第一閘極間隔物之間及第二溝槽於多個第二閘極間隔物之間，其中第一閘極介電質及第二閘極介電分別延伸至第一溝槽及第二溝槽中。一實施例中，沉積含鑭層包括沉積氧化鑭層。
根據本發明的一些實施例，半導體裝置的形成方法，包括：沉積含摻雜金屬層，包括第一部分，位於第一閘極介電質上；沉積硬遮罩，包括第一部分，位於含摻雜金屬層的第一部分上並與其接觸，其中硬遮罩的整體是由同質材料形成；形成一蝕刻遮罩，包括第一部分，位於硬遮罩的第一部分上並與其接觸；執行退火製程，以將含摻雜金屬層中的摻質驅入第一閘極介電質中；以及移除含摻雜金屬層。一實施例中，形成蝕刻遮罩包括配置一光阻於硬遮罩上並與其接觸，光阻與硬遮罩間的一接觸角小於約10度。一實施例中，此方法更包括在退火製程之前移除蝕刻遮罩。一實施例中，此方法更包括在退火製程之前移除硬遮罩。一實施例中，含摻雜金屬層更包括第二部分，位於第二閘極介電質上，硬遮罩更包括第二部分，位於含摻雜金屬層的第二部分上，且此方法更包括：在退火製程前，移除硬遮罩的第二部分；以及在退火製程前，移除含摻雜金屬層的第二部分。一實施例中，沉積硬遮罩包括沉積氧化鋁層。
根據本發明的一些實施例，半導體裝置的形成方法，包括：移除虛設閘極堆疊，以形成溝槽於多個閘極間隔物之間；形成延伸至溝槽中的高介電常數介電層；沉積氧化鑭層於高介電常數介電層上；沉積硬遮罩於氧化鑭層上，其中硬遮罩為單層硬遮罩；形成圖案化光阻於硬遮罩上並與其接觸；圖案化硬遮罩及氧化鑭層；移除硬遮罩；移除氧化鑭層；以及形成閘極電極於高介電常數介電層上並與其接觸。一實施例中，此方法更包括在移除硬遮罩之後及移除氧化鑭層之前，執行退火製程將鑭驅入高介電常數介電層中。一實施例中，退火製程包括尖波退火製程，在溫度約570℃至約750℃之間執行。一實施例中，氧化鑭層的移除是使用一化學溶液，包括溶解於其中的氨及氯化氫，其中化學溶液中不包含過氧化氫。
以上概述數個實施例之特點，以便在本發明所屬技術領域中具有通常知識者可更好地了解本發明的各個方面。在本發明所屬技術領域中具有通常知識者，應理解其可輕易地利用本發明實為基礎，設計或修改其他製程及結構，以達到和此中介紹的實施例之相同的目的及/或優點。在本發明所屬技術領域中具有通常知識者，也應理解此類等效的結構並無背離本發明的精神與範圍，且其可於此作各種的改變、取代、和替換而不背離本發明的精神與範圍。
10:晶圓 20:基底 22:井區 24:隔離區 24A:頂表面 26:半導體條 28:墊氧化層 30:硬遮罩層 36:鰭片 38:虛設閘極堆疊 40:虛設閘極介電質 42:虛設閘極電極 44:硬遮罩層 46:閘極間隔物 50:凹槽 54:磊晶區 56:孔洞 58:接觸蝕刻停止層 59:溝槽 60:層間介電質 66:驅入退火製程 80:鰭式場效電晶體 84:源極/汲極接觸插塞 86:源極/汲極矽化物區 92:蝕刻停止層 94:層間介電質 96:閘極接觸插塞 98:源極/汲極接觸插塞 100,200:裝置區 124’,224’:鰭片 124A,224A:頂表面 138,238:虛設閘極堆疊 140,240:虛設閘極介電質 142,242:虛設閘極電極 144,244:硬遮罩層 146,246:閘極間隔物 154,254:磊晶區 159,259:溝槽 161,162,261,262:介電質 163,263:含摻雜金屬層 164,264:硬遮罩 164A,164B,264A,264B:硬遮罩子層 165:蝕刻遮罩 165A:底部抗反射塗膜 165B:光阻 167,267:黏合層 170,270:功函數層 172,272:蓋層 174,274:填充金屬區 176,276:閘極電極 178,278:閘極結構 180,280:鰭式場效電晶體 182,282:硬遮罩 184,284:源極/汲極接觸插塞 186,286:矽化物區 T1,T2:厚度
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1-6、7A、7B、8A、8B、9A、9B、10A、10B、11、12、 13A、13B、14、15、16、17A及17B圖是根據一些實施例，繪示出形成鰭式場效電晶體之中間階段的透視及剖面示意圖。 第18至21圖是根據一些實施例，繪示出形成鰭式場效電晶體之 中間階段的剖面示意圖。 第22圖是根據一些實施例，繪示出形成鰭式場效電晶體的製程 流程。
10:晶圓
20:基底
58:接觸蝕刻停止層
60:層間介電質
100,200:裝置區
124’,224’:鰭片
124A,224A:頂表面
146,246:閘極間隔物
154,254:磊晶區
159,259:溝槽
161,162,261,262:介電質
163,263:含摻雜金屬層
164,264:硬遮罩
164A,164B,264A,264B:硬遮罩子層

Claims (15)

  1. 一種半導體裝置的形成方法，包括：於一第一半導體區及一第二半導體區上分別形成一第一閘極介電質及一第二閘極介電質；沉積一含鑭層，包括一第一部分及一第二部分，分別與該第一閘極介電質及該第二閘極介電質重疊；沉積一硬遮罩，包括一第一部分及一第二部分，分別與該含鑭層的該第一部分及該第二部分重疊，其中該硬遮罩不包含鈦及鉭；形成一圖案化蝕刻遮罩以覆蓋該硬遮罩的該第一部分，並露出該硬遮罩的該第二部分；移除該硬遮罩的該第二部分及含該鑭層的該第二部分；以及執行一退火，以將該含鑭層的該第一部分中的鑭驅入該第一閘極介電質。
  2. 如請求項1之半導體裝置的形成方法，更包括：在該退火之前，移除該圖案化蝕刻遮罩；以及移除該硬遮罩的該第一部分。
  3. 如請求項1或2之半導體裝置的形成方法，其中該硬遮罩為一單層硬遮罩。
  4. 如請求項1或2之半導體裝置的形成方法，更包括在形成該圖案化蝕刻遮罩之前，對該硬遮罩執行一電漿處理。
  5. 如請求項1或2之半導體裝置的形成方法，其中該硬遮罩為一雙層硬遮罩，包括： 一第一子層，包括氮化鋁、氧化鋁、或氧化鋯；以及一第二子層，位於該第一子層上，其中該第二子層包括鎢。
  6. 如請求項1或2之半導體裝置的形成方法，更包括形成一不含金屬的黏合層於該硬遮罩上並與其接觸。
  7. 如請求項1或2之半導體裝置的形成方法，更包括：在該退火之後，移除該含鑭層的該第一部分。
  8. 如請求項7之半導體裝置的形成方法，更包括：形成一含氮化鈦層，包括一第一部分及一第二部分，分別位於該第一閘極介電質及該第二閘極介電質上，且分別與其接觸。
  9. 如請求項1或2之半導體裝置的形成方法，更包括：移除多個虛設閘極堆疊，以形成一第一溝槽於多個第一閘極間隔物之間及一第二溝槽於多個第二閘極間隔物之間，其中該第一閘極介電質及該第二閘極介電分別延伸至該第一溝槽及該第二溝槽中。
  10. 如請求項1或2之半導體裝置的形成方法，其中沉積該含鑭層包括沉積一氧化鑭層。
  11. 一種半導體裝置的形成方法，包括：沉積一含摻雜金屬層(doping-metal-containing layer)，包括一第一部分，位於一第一閘極介電質上；沉積一硬遮罩，包括一第一部分，位於該含摻雜金屬層的該第一部分上並與其接觸，其中該硬遮罩的整體是由一同質(homogenous)材料形成；形成一蝕刻遮罩，包括一第一部分，位於該硬遮罩的該第一部分上並與其接觸； 執行一退火製程，以將該含摻雜金屬層中的一摻質驅入該第一閘極介電質中；以及移除該含摻雜金屬層。
  12. 如請求項11之半導體裝置的形成方法，其中形成該蝕刻遮罩包括配置一光阻於該硬遮罩上並與其接觸，該光阻與該硬遮罩間的一接觸角小於約10度。
  13. 一種半導體裝置的形成方法，包括：移除一虛設閘極堆疊，以形成一溝槽於多個閘極間隔物之間；形成延伸至該溝槽中的一高介電常數介電層；沉積一氧化鑭層於該高介電常數介電層上；沉積一硬遮罩於該氧化鑭層上，其中該硬遮罩為一單層硬遮罩；形成一圖案化光阻於該硬遮罩上並與其接觸；圖案化該硬遮罩及該氧化鑭層；移除該硬遮罩；執行一退火製程將該氧化鑭層的鑭驅入該高介電常數介電層中；移除該氧化鑭層；以及形成一閘極電極於該高介電常數介電層上並與其接觸。
  14. 如請求項13之半導體裝置的形成方法，其中該退火製程包括一尖波退火(spike anneal)製程，在溫度約570℃至約750℃之間執行。
  15. 如請求項13之半導體裝置的形成方法，其中該氧化鑭層的移除是使用一化學溶液，包括溶解於其中的氨及氯化氫，其中該化學溶液中不包含過氧化氫。
TW109126173A 2019-09-17 2020-08-03 半導體裝置的形成方法 TWI751635B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/572,820 US11342188B2 (en) 2019-09-17 2019-09-17 Methods for doping high-k metal gates for tuning threshold voltages
US16/572,820 2019-09-17

Publications (2)

Publication Number Publication Date
TW202113944A TW202113944A (zh) 2021-04-01
TWI751635B true TWI751635B (zh) 2022-01-01

Family

ID=74175064

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109126173A TWI751635B (zh) 2019-09-17 2020-08-03 半導體裝置的形成方法

Country Status (5)

Country Link
US (2) US11342188B2 (zh)
KR (1) KR102289285B1 (zh)
CN (1) CN112530870A (zh)
DE (1) DE102019125922B3 (zh)
TW (1) TWI751635B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799250B (zh) * 2022-02-15 2023-04-11 南亞科技股份有限公司 凹槽式閘極結構的製備方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444198B2 (en) * 2020-05-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Work function control in gate structures
US20220285160A1 (en) * 2021-03-05 2022-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device structure with gate
US20220328650A1 (en) * 2021-04-08 2022-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gates and methods of forming the same
US11545556B2 (en) * 2021-04-19 2023-01-03 Nanya Technology Corpoartion Semiconductor device with air gap between gate-all-around transistors and method for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130146953A1 (en) * 2011-12-12 2013-06-13 International Business Machines Corporation Method and Structure For Forming ETSOI Capacitors, Diodes, Resistors and Back Gate Contacts
US9824930B2 (en) * 2014-07-24 2017-11-21 International Business Machines Corporation Method of patterning dopant films in high-k dielectrics in a soft mask integration scheme

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251804B1 (en) 2000-05-22 2001-06-26 United Microelectronics Corp. Method for enhancing adhesion of photo-resist to silicon nitride surfaces
US6821901B2 (en) * 2002-02-28 2004-11-23 Seung-Jin Song Method of through-etching substrate
KR20070106161A (ko) 2006-04-28 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 듀얼폴리게이트 제조방법
JP5127694B2 (ja) * 2008-12-26 2013-01-23 パナソニック株式会社 半導体装置及びその製造方法
KR101674398B1 (ko) 2010-08-03 2016-11-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20120129327A1 (en) 2010-11-22 2012-05-24 Lee Jong-Ho Method of fabricating semiconductor device using a hard mask and diffusion
KR20120054935A (ko) * 2010-11-22 2012-05-31 삼성전자주식회사 고유전체층을 게이트 절연층으로 채택하는 반도체 소자 및 그 제조방법들
US8435891B2 (en) * 2011-06-02 2013-05-07 International Business Machines Corporation Converting metal mask to metal-oxide etch stop layer and related semiconductor structure
US9099393B2 (en) * 2013-08-05 2015-08-04 International Business Machines Corporation Enabling enhanced reliability and mobility for replacement gate planar and FinFET structures
KR102245135B1 (ko) * 2014-05-20 2021-04-28 삼성전자 주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
US9929242B2 (en) 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10431583B2 (en) * 2016-02-11 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device including transistors with adjusted threshold voltages
US10504795B2 (en) * 2018-03-27 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for patterning a lanthanum containing layer
US10510621B2 (en) * 2018-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for threshold voltage tuning and structures formed thereby
US10546787B2 (en) * 2018-06-04 2020-01-28 International Business Machines Corporation Multi-metal dipole doping to offer multi-threshold voltage pairs without channel doping for highly scaling CMOS device
US10304835B1 (en) * 2018-08-15 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130146953A1 (en) * 2011-12-12 2013-06-13 International Business Machines Corporation Method and Structure For Forming ETSOI Capacitors, Diodes, Resistors and Back Gate Contacts
US9824930B2 (en) * 2014-07-24 2017-11-21 International Business Machines Corporation Method of patterning dopant films in high-k dielectrics in a soft mask integration scheme

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799250B (zh) * 2022-02-15 2023-04-11 南亞科技股份有限公司 凹槽式閘極結構的製備方法
TWI803304B (zh) * 2022-02-15 2023-05-21 南亞科技股份有限公司 具保護層的凹槽式閘極結構

Also Published As

Publication number Publication date
CN112530870A (zh) 2021-03-19
KR20210033391A (ko) 2021-03-26
US11342188B2 (en) 2022-05-24
DE102019125922B3 (de) 2021-02-04
KR102289285B1 (ko) 2021-08-17
US20220285161A1 (en) 2022-09-08
US20210082706A1 (en) 2021-03-18
TW202113944A (zh) 2021-04-01

Similar Documents

Publication Publication Date Title
TWI751635B (zh) 半導體裝置的形成方法
US11024627B2 (en) High-K metal gate transistor structure and fabrication method thereof
KR102271584B1 (ko) 임계 전압 스프레드를 높이는 선택적 에칭
CN111696859B (zh) 使用等离子体刻蚀进行超窄沟道图案化
US11784052B2 (en) Dipole-engineered high-k gate dielectric and method forming same
TW201903858A (zh) 半導體裝置的製造方法
TWI749798B (zh) 半導體裝置及其形成方法
TWI751611B (zh) 積體電路裝置及其製造方法
US20240063061A1 (en) In-situ formation of metal gate modulators
US20230253256A1 (en) Multiple Threshold Voltage Implementation Through Lanthanum Incorporation
TWI785537B (zh) 半導體裝置及其形成方法
US11664279B2 (en) Multiple threshold voltage implementation through lanthanum incorporation
US20230360918A1 (en) Dipole-Engineered High-K Gate Dielectric and Method Forming Same
US20220262627A1 (en) Multi-Layer Photo Etching Mask Including Organic and Inorganic Materials