TWI749382B - 半導體元件結構及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件結構及其製備方法。該製備方法包括在一基底上形成一環狀結構；執行一蝕刻製程以在該環狀結構下形成一環狀半導體鳍部；在該基底與該環狀半導體鳍部之一底部接觸的表面上，形成一下源極/汲極區；形成與該環狀半導體鳍部之一內側壁接觸的一內閘極結構，並形成與該環狀半導體鳍部之一外側壁接觸的一外閘極結構；以及在該環狀半導體鳍部的一上部上形成一上源極/汲極區。

Description

半導體元件結構及其製備方法
本申請案主張2019/07/15申請之美國正式申請案第16/511,602號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件結構及其製備方法。特別是關於一種具有環狀半導體鳍部的垂直場效電晶體及其製備方法。
當半導體元件結構變得更小且更高度整合時，已經發展出許多製造具有精細圖案之半導體元件結構的技術。特別地是，一微影製程係典型地被用來在一基底上製造電子或光電元件，且由微影製程所製備的光阻圖案係在蝕刻或離子植入製程中當作是遮罩。當所需的間距尺寸(pitch size)與臨界尺寸(critical dimension，CD)持續變小時，光阻圖案的精細度(fineness)在整合程度上變成是一個非常重要的參數。然而，用於製造半導體部件(semiconductor features)的微影製程在曝光設備(exposure apparatus)之解析度中存在有一限制。
雖然存在具有精細圖案之半導體元件結構及其製備方法係已滿足其預期目的，但其並非所有方面已完全地滿足。因此，針對經由微影製程所製備的具有精細圖案之半導體元件結構的技術，目前仍有需多問題必須克服。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件結構的製備方法。該半導體元件結構的製備方法包括：在一基底上形成一環狀結構；執行一蝕刻製程以在該環狀結構下形成一環狀半導體鳍部；在該基底與該環狀半導體鳍部之一底部接觸的一表面上，形成一下源極/汲極區；形成與該環狀半導體鳍部之一內側壁接觸的一內閘極結構，並形成與該環狀半導體鳍部之一外側壁接觸的一外閘極結構；以及在該環狀半導體鳍部的一上部上形成一上源極/汲極區。
在本揭露之一些實施例中，該半導體元件結構的製備方法還包括：在該基底上形成一柱體；形成環繞該柱體的該環狀結構，其中該柱體的一寬度大於該環狀結構的一寬度；以及移除在該環狀結構形成之後的該柱體。
在本揭露之一些實施例中，該柱體的該寬度大於該環狀結構之一寬度的三倍。
在本揭露之一些實施例中，該半導體元件結構的製備方法還包括：形成具有暴露該環狀半導體鳍部之一部分的一縫隙的一遮罩層；以及執行一蝕刻製程以移除該環狀半導體鳍部藉由該縫隙而暴露的一部份。
在本揭露之一些實施例中，該縫隙暴露該內閘極結構的一部份以及該外閘極結構的一部份，而該蝕刻製程移除該內閘極結構的一部份以及該外閘極結構的一部份。
在本揭露之一些實施例中，該半導體元件結構的製備方法，還包括在該下源極/汲極區的頂部上形成一犧牲磊晶半導體層(sacrificial epitaxial semiconductor layer)，其中該下源極/汲極區由一第一種磊晶半導體材料所製，該犧牲磊晶半導體層由一第二種磊晶半導體材料所製。
在本揭露之一些實施例中，該第一種磊晶半導體材料包括具有一第一鍺濃度的結晶矽鍺(crystalline silicon germanium)，該第二種磊晶半導體材料包括具有一第二鍺濃度的結晶矽鍺，該第二鍺濃度大於該第一鍺濃度。
在本揭露之一些實施例中，該第一種磊晶半導體材料包括結晶矽(crystalline silicon)，該第二種磊晶半導體材料包括結晶矽鍺(crystalline silicon germanium)。
在本揭露之一些實施例中，該半導體元件結構的製備方法，還包括選擇地氧化該犧牲磊晶半導體層，以形成包括有一氧化層的一自對準底隔離間隙子(self-aligned bottom insulating spacer)。
在本揭露之一些實施例中，該自對準低隔離間隙子使該閘極結構電性隔離該下源極/汲極區。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一基底；一環狀鳍部，配置在該基底上方；一下源極/汲極區，配置在該基底的一表面上，並接觸該環狀鳍部的一底部；一內閘極結構以及一外閘極結構，該內閘極結構接觸該環狀鳍部的一內側壁，該外閘極結構接觸該環狀鳍部的一外側壁；以及一上源極/汲極區，配置在該環狀鳍部的一上部上。
在本揭露之一些實施例中，該環狀鳍部的一內寬度大於該環狀鳍部的一鳍部寬度(fin width)。
在本揭露之一些實施例中，該內寬度大於該鳍部寬度的三倍。
在本揭露之一些實施例中，相鄰對的該等環狀鳍部係以一間隔寬度而分離設置，該間隔寬度大於該環狀鳍部的一鳍部寬度。
在本揭露之一些實施例中，該間隔寬度大於該鳍部寬度的三倍。
在本揭露之一些實施例中，相鄰對的該等環狀鳍部係以一間隔寬度而分離設置，該間隔寬度大於該環狀鳍部的一鳍部寬度的三倍。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一基底；複數個彎曲鳍部，配置在該基底上方；一下源極/汲極區，配置在該基底的一表面上，並接觸該等彎曲鳍部的一底部；一內閘極結構與一外閘極結構，該內閘極結構接觸該等彎曲鳍部的一內側壁，該外閘極結構接觸該等彎曲鳍部的一外側壁；以及一上源極/汲極區，配置在該等彎曲鳍部的一上部上。
在本揭露之一些實施例中，該等彎曲鳍部配置成一環狀形狀，其中該環狀形狀的一內寬度大於該等鳍部的一鳍部寬度。
在本揭露之一些實施例中，該內寬度大於該鳍部寬度的三倍。
在本揭露之一些實施例中，該等彎曲鳍部配置成複數個環狀形狀，具有不同環狀形狀之相鄰對的該等彎曲鳍部係以一間隔寬度而分開設置，該間隔寬度大於該彎曲鳍部的一鳍部寬度。
在本揭露之一些實施例中，該間隔寬度大於該鳍部寬度的三倍。
在本揭露之一些實施例中，該等彎曲鳍部配置成複數個環狀形狀，具有不同環狀形狀之相鄰對的該等彎曲鳍部係以一間隔寬度而分開設置，該間隔寬度大於該彎曲鳍部的一鳍部寬度的三倍。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1為依據本揭露一些實施例的一種垂直場效電晶體的製備方法10之流程示意圖。該製備方法10具有步驟S11、S13、S15、S17以及S19。
圖1的步驟S11到S19係先簡短介紹，然後再與圖2到圖20做詳細說明。在步驟S11，在一基底上形成一環狀結構(ring structure)。在一些實施例中，一個以上的柱體(pillar)形成在基底上方，且每一環狀結構以一距離而分開設置。在步驟S13，執行一蝕刻製程，以在該環狀結構下形成一環狀半導體鳍部(annular semiconductor fin)。在步驟S15，一下源極/汲極區(lower source/drain region)形成在該基底接觸該環狀半導體鳍部之一底部的一表面上。
請持續參考圖1，在步驟S17，形成接觸該環狀半導體鳍部之一內側壁的一內閘極結構(inner gate structure)，且形成接觸該環狀半導體鳍部之一外側壁的一外閘極結構(outer gate structure)。在步驟S19，一上源極/汲極區(upper source/drain region)形成在該環狀半導體鳍部的一上部上。
圖2為依據本揭露一些實施例的一種半導體元件結構(一垂直場效電晶體)100的製備方法中的一中間階段之頂視示意圖。圖3為依據本揭露一些實施例的一種半導體元件結構100的製備方法中的一中間階段沿著圖2之剖線I-I'之剖視示意圖。
如圖2與圖3所示，柱體103a與103b形成在一基底101上。在一些實施例中，從圖2的頂視圖來看，柱體103a與103b為圓形，柱體103a具有一中心Ca ，且柱體103b具有一中心Cb 。圖3的剖視圖係沿圖2的剖線I-I'，且剖線I-I'穿經中心Ca 與Cb 。再者，依據一些實施例中的圖3所示，柱體103a具有一寬度Wa ，柱體103b具有一寬度Wb ，且柱體103a與柱體103b分開一距離d1 設置。
在一些實施例中，基底101由矽所製。或者是，基底101可包含其他元素半導體材料(elementary semiconductor material)，例如鍺(germanium，Ge)。在一些實施例中，基底101由化合物半導體(compound semiconductor)所製，例如碳化矽(silicon carbide)、氮化鎵(gallium nitride)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)，或磷化銦(indium phosphide)。在一些實施例中，基底101由一合金半導體(alloy semiconductor)所製，例如矽鍺(silicon germanium)、矽鍺碳化物(silicon germanium carbide)、砷化鎵磷化物(gallium arsenic phosphide) 或磷銦鎵化物(gallium indium phosphide)。在一些實施例中，基底101包含一絕緣體上覆半導體(semiconductor-on-insulator)基底，例如一絕緣體上覆矽(silicon-on-insulator，SOI)基底、一絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基底，或一絕緣體上覆鍺(germanium-on-insulator，GOI)基底。絕緣體上覆半導體(semiconductor-on-insulator)基底係可分開使用氧氣植入(implantation of oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他適合的方法進行製造。在一些實施例中，基底101包含不同材料層(例如介電層、半導體層及/或導電層)，其係架構來形成積體電路(integrated circuit，IC)特徵/部件(features)(例如摻雜區/特徵/部件、絕緣特徵/部件、閘極特徵/部件、源極/汲極特徵/部件(包括磊晶源極/汲極特徵/部件)、內部連接特徵/部件、其他特徵/部件，或其組合)。
再者，依據一些實施例，柱體103a與103b由介電材料所製。在一些實施例中，柱體103a與103b包含氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽(silicon oxycarbide，SiOC)、氮碳化矽(silicon carbonitride，SiCN)、氮碳氧化矽(silicon oxide carbonitride， SiOCN)、其他可應用的材料，或其組合。
此外，柱體103a與103b由一沉積製程與一圖案化製程所形成。舉例來說，一材料層(圖未示)可沉積在基底101上，且可圖案化該材料層以在基底101上形成柱體103a與103b。該沉積製程可包括一化學氣相沉積(chemical vapor deposition，CVD)製程、一物理氣相沉積(physical vapor deposition，PVD)製程、一原子層沉積(atomic layer deposition，ALD)製程、一旋塗(spin-on)製程、其他可應用製程，或其組合。
在一些實施例中，該圖案化製程包括一微影(photolithography)製程以及一接下來的蝕刻製程。微影製程可在該材料層的一頂表面上形成多個光阻圖案(圖未示)。微影製程可包括光阻塗佈(photoresist coating)(例如旋轉塗佈(spin-on costing))、軟烘烤(soft baking)、遮罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking)、顯影光阻(developing the photoresist)、清洗(rinsing)，以及乾燥(drying)(例如：硬烘烤(hard baking))。在一些實施例中，該蝕刻製程為一乾蝕刻製程、一濕蝕刻製程，或其組合。
理應注意的是，依據一些實施例，寬度Wa 大致地與寬度Wb 相同，且寬度Wa 對距離d1 的比值接近3到5。在本揭露的內容中，字詞「大致地(substantially)」係指較佳地為至少90%，更佳地為95%，甚至更佳地為98%，以及最佳地為99%。此外，雖然在圖2的頂視圖中，柱體103a與103b為圓形，氮本揭露的範圍並不以此為限。舉例來說，在其他的實施例中，從頂視圖來看，柱體103a與103b可具有其他形狀。
圖4為依據本揭露一些實施例的一種半導體元件結構100的製備方法中的一中間階段之頂視示意圖。圖5為依據本揭露一些實施例的一種半導體元件結構100的製備方法中的一中間階段沿著圖4之剖線I-I'之剖視示意圖。
如圖4及圖5所示，形成圍繞柱體103a與103b的環狀結構105a與105b。更特別地是，依據一些實施例，環狀結構105a完全地包圍並直接接觸柱體103a的各側壁環狀結構105b完全地包圍並直接接觸柱體103b的各側壁。換言之，柱體103a的各側壁均被環狀結構105a所覆蓋，柱體103b的各側壁均被環狀結構105b所覆蓋。
使用來形成環狀結構105a與105b的一些材料與製程，係類似於用來形成柱體103a與103b的材料與製程，因此不再在文中重複。然而，理應注意的是，柱體103a與103b的材料係不同於環狀結構105a與105b的材料。在一些實施例中，環狀結構105a與105b可使用許多方法來形成，例如使用O3 與TEOS的化學氣相沉積來形成氧化矽、使用具有一氧氣(oxygen)或氮前驅物的一矽前驅物(silicon precursor)的原子層沉積來形成氧化矽與氮化矽(silicon oxides and nitrides)。環狀結構105a與105b可使用一方法來形成，例如一反應性離子蝕刻(reactive ion etch，RIE)製程選擇地終止在一介電抗反射層(DARC，dielectric anti-reflective coating layer)(圖未示)。
依據一些實施例，如圖5所示環狀結構105a具有一寬度W1a ，環狀結構105b具有一寬度W1b ，且環狀結構105a與環狀結構105b以一距離d2 分開設置。在一些實施例中，寬度W1a 大致地與寬度W1b 相同，距離d2 大致地與寬度Wa 相同，依據一些實施例，寬度W1a 對距離d2 的比值接近1到3。
圖6為依據本揭露一些實施例的一種半導體元件結構100的製備方法中的一中間階段之頂視示意圖。圖7為依據本揭露一些實施例的一種半導體元件結構100的製備方法中的一中間階段沿著圖6之剖線I-I'之剖視示意圖。
如圖6及圖7所示，移除柱體103a與103b以形成開口110a與110b。在一些實施例中，移除柱體103a以形成開口110a，以使環狀結構105a完全地包圍開口110a，移除柱體103b以形成開口110b，以使環狀結構105b完全地包圍開口110b。在一些實施例中，基底101的頂表面藉由開口110a與110b而暴露。
在一些實施例中，藉由蝕刻製程移除柱體103a與103b，例如一乾蝕刻製程。如上所述，柱體103a與103b的材料不同於環狀結構105a與105b的材料，且所選擇之柱體103a與103b及環狀結構105a與105b的材料，係使柱體103a與103b相對於環狀結構105a與105b的蝕刻選擇性(etching selectivity)高。因此，藉由蝕刻製程以移除柱體103a與103b，同時環狀結構105a與105b可餘留在正確位置，且可獲得開口110a與110b。
圖8為依據本揭露一些實施例的一種半導體元件結構100的製備方法中的一中間階段之頂視示意圖。圖9為依據本揭露一些實施例的一種半導體元件結構100的製備方法中的一中間階段沿著圖8之剖線I-I'之剖視示意圖。
如圖8及圖9所示，執行一蝕刻製程以蝕刻基底101，進而形成多個環狀半導體鳍部(annular semiconductor fins)111，其中環狀結構105a與105b倍使用來當作具有影像(images)的蝕刻硬遮罩，其係界定出從基底101而形成的該等環狀半導體鳍部111。
如圖9所示，該等環狀半導體鳍部111係藉由使基底101經由該等蝕刻硬遮罩(環狀結構105a與105b)而暴露的該等部分，向下凹進到一目標深度(target depth)D所形成。該等環狀半導體鳍部111形成有一平均寬度W1，並以一間距(pitch)P而分開設置。該等環狀半導體鳍部111形成具有在Y方向延伸的目標長度(target lengths)(圖未示)。在一些實施例中，該等環狀半導體鳍部111形成有一平均內寬度(直徑)W2。在一些實施例中，相鄰對(adjacent pairs)的該等環狀半導體鳍部111以一平均寬度W3而分開設置。在一些實施例中，W2大於W1，且W2大致地與W3相同。在一些實施例中，W2約大於W1的三倍。在一些實施例中，W3約大於W1的三倍。
在一實施例中，該等環狀半導體鳍部111的平均寬度W1在5nm到20nm範圍內，該等環狀半導體鳍部111的長度在50nm到1000nm的範圍內，該等環狀半導體鳍部111的間距P在20nm到100nm範圍內。再者，該等環狀半導體鳍部111的初始高度(由凹部深度D所界定)在30nm到100nm範圍內。所述的術語「平均寬度(average width)」係代表實務上的事實，每一垂直的環狀半導體鳍部111從其頂部到底部具有一稍微傾斜的側壁輪廓。在這點上，一半導體鳍部的術語「平均寬度」係代表垂直的半導體鳍部穿過其垂直高度的一均值寬度(mean width)。
請參考圖9的左部，係用來清楚地圖例說明接下來的描述。如圖10及圖11所示，半導體製程的下一階段包括在該等環狀半導體鳍部111的該等側壁上形成多各側壁間隙子(sidewall spacers)。在一些實施例中，圖10為依據圖9中一些實施例的該半導體元件結構在半導體元件結構的表面上形成為隔離材料的一共形層(conformal layer)113A以覆蓋該等環狀半導體鳍部111之後之剖視側視示意圖；圖11則為依據圖10中一些實施例的該半導體元件結構在蝕刻為隔離材料之共形層113A以在該等環狀半導體鳍部111的該等側壁上形成多個側壁間隙子113之後之剖視側視示意圖。在一些實施例中，為隔離材料的共形層113A係由相同或類似的隔離或介電材料所製，其係使用來形成該等蝕刻硬遮罩105a(例如SiN)。
為隔離材料的共形層113A使用提供有足夠保形性(conformality)的任何適合的沉積方法進行沉積，例如原子層沉積(ALD)。為隔離材料的共形層113A形成有一厚度，係在3nm到5nm的範圍內。該等側壁間隙子113可使用一方向性非等向性乾蝕刻(directional anisotropic dry etch)製程蝕刻為隔離材料的共形層113A所形成，其係架構來蝕刻掉為隔離材料之共形層113A的該等側向部份(lateral portions)。蝕刻製程導致如圖11所示的該等側壁間隙子113的形成，其係具有一厚度，在3nm到5nm的範圍內。
半導體製程的下一階段包括使用如圖12到圖14所示的一製造流程形成該等下源極/汲極區115。在一初始步驟，圖12係為圖11的半導體元件結構在使基底101之表面向下凹進到位在該等間隙子113的一底水平面下的一目標深度。在一些實施例中，使用一方向性非等向性乾蝕刻製程以執行所述凹進製程(recess process)，其係架構來垂直地蝕刻基底101的暴露表面，而蝕刻係對蝕刻硬著罩105a與該等側壁間隙子113有選擇性。基底101的表面還凹進到一深度D1，其中深度D1位在該等側壁間隙子113之一底水平面下約30nm到50nm的範圍內。如圖12所述的凹進製程導致該等環狀半導體鳍部111之一延伸底部111-1的形成，其係增加該等環狀半導體鳍部111的高度(例如該等環狀半導體鳍部111的初始高度藉由D1而增加)。
圖13為圖12之半導體元件結構在執行一側向蝕刻製程以側向地蝕刻該等環狀半導體鳍部111的暴露底部111-1到一目標側向凹進深度(target lateral recess depth)DL之後的剖視側視示意圖。在一些實施例中，側向地蝕刻該等環狀半導體鳍部111之延伸底部111-1的暴露側壁，以縮減該等環狀半導體鳍部111之延伸底部111-1的寬度，到大致地等於該等環狀半導體鳍部111之上部的平均寬度W。在這點上，在一些實施例中，側向凹進深度DL係實現一深度，其係大致地等於該等側壁間隙子113的一厚度。
圖13的側向凹進製程係可使用一等向性(isotropic)乾蝕刻或濕蝕刻製程來實現，其係具有一蝕刻化學作用(etch chemistry)其係架構來蝕刻基底101的半導體材料(例如Si)，其係對蝕刻硬遮罩105a與該等側壁間隙子113的隔離材料(例如SiN)具有選擇性。等向性蝕刻製程還導致基底101之該等側壁稍微凹進，以使如圖13所示的一所得凹進深度(resulting recess depth)D2稍微大於如圖12所示的凹進深度D1。如圖12及圖13之半導體凹進步驟的結果，係如圖13所示之該等環狀半導體鳍部111具有一所得高度(resulting height)H，其係等於D+D2。
圖14為圖13的半導體元件結構在基底101鄰進該等環狀半導體鳍部111之底部的暴露表面上形成下源極/汲極區115之後的剖視側視示意圖。在一些實施例中，下源極/汲極區115包含結晶半導體材料(crystalline semiconductor material)，其係使用使用一由下到上磊晶生長製程(bottom-up epitaxial growth process)進行磊晶生長，而結晶半導體材料的磊晶生長係在基底101的暴露側向凹進表面上開始進行，並持續朝上直至達到一目標厚度(target thickness)T為止。在一些實施例中，下源極/汲極區115的厚度在20nm到30nm的範圍內，其係小於凹進深度D2。
由於該由下到上生長製程，在基底101之側向表面上的磊晶生長率(epitaxial growth rate)大於在該等環狀半導體鳍部111之底部的垂直側壁上的生長率。在這一點上，如圖14所示，有小量的磊晶材料115-1形成在該等半導體鳍部111位在該等間隙子113下方之該等側壁上。在一些實施例中，如圖14所示，過量的(extra)磊晶材料115-1基本上導致下源極/汲極區115鄰近該等環狀半導體鳍部111之底部的一較厚輪廓。如將於後詳述的解釋，在形成自對準底隔離間隙子(self-aligned bottom insulating spacers)121的一接下來的製程期間，係氧化該過量的磊晶材料115-1。
下源極/汲極區115係以一磊晶半導體材料所製，其係適合於垂直場效電晶體元件的給定類型(given type)，而垂直場效電晶體元件係形成在如圖中所示的元件區(device region)中。舉例來說，對於n型垂直場效電晶體而言，下源極/汲極區115可由結晶矽(crystalline Si)所製，而對於p型垂直場效電晶體而言，下源極/汲極區115可由結晶矽鍺(crystalline SiGe)(例如具有約40%的一鍺濃度)所製。下源極/汲極區115可使用已知技術的磊晶生長，例如化學氣相沉積(CVD)、金屬有機化學氣相沉積法(metal-organic chemical vapor deposition，MOCVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、分子束磊晶(molecular beam epitaxy，MBE)、氣相磊晶(vapor phase epitaxy，VPE)、金屬有機分子束磊晶(metal-organic molecular beam epitaxy，MOMBE)，或其他已知磊晶生長技術。磊晶生長係有選擇地執行，以使磊晶半導體材料不會形成在該等側壁間隙子113的暴露表面上與蝕刻硬遮罩105a上。
在一些實施例中，下源極/汲極區115包括摻雜磊晶半導體材料。下源極/汲極區115可使用已知技術進行摻雜。舉例來說，在一些實施例中，下源極/汲極區115係可同時摻雜(in-situ doped)，其中在下源極/汲極區115的磊晶生長使用一摻雜質氣體期間，摻雜質(dopants)係混合進磊晶材料中，舉例來說，摻雜質氣體例如對於p型場效電晶體(pFETs)之BH3 的一含硼氣體，或是對於n型場效電晶體(nFETs)之PH3 或AsH3 的一含磷(phosphorus-containing)或含砷(arsenic-containing)氣體。在其他實施例中，在使用如離子植入(ion implantation)之摻雜技術的磊晶製程之後，摻雜質可混合在下源極/汲極區115中。
接下來，如圖15及圖16所示，該等對準底隔離間隙子121使用一製程所形成。在一些實施例中，圖15為圖14的半導體元件結構在下源極/汲極區115的頂部上形成多個犧牲磊晶半導體層(sacrificial epitaxial semiconductor layers)117之後的剖視側視示意圖；圖16為圖15的半導體元件結構的一氧化製程123之剖視側視示意圖，其係執行來氧化該等犧牲磊晶半導體層117並形成該等自對準底隔離間隙子121。在一些實施例中，該等犧牲磊晶半導體層117藉由在該等下源極/汲極區115的頂部上省長磊晶矽鍺材料(epitaxial SiGe semiconductor material)所形成。然後，有選擇地氧化犧牲矽鍺半導體材料，以將該等犧牲磊晶半導體層117轉換成二氧化矽層(silicon oxide (SiO2 ) layers)，其係導致自對準底隔離間隙子121的形成。
在一些實施例中，該等犧牲磊晶半導體層117的磊晶矽鍺材料包含一鍺濃度，係大於該等下源極/汲極區115之磊晶材料的一鍺濃度。舉例來說，在由結晶矽(不含鍺)所製的該等下源極/汲極區115的一些實施例中，犧牲磊晶半導體層117可由具有在10%到70%的範圍內之一鍺濃度所形成。在由具有給定鍺濃度為X%之結晶矽所製的該等下源極/汲極區115的一些實施例中，犧牲磊晶半導體層117可由具有在X+10%到X+70%的範圍內之一鍺濃度所形成。犧牲磊晶半導體層117的較高鍺濃度係促進犧牲磊晶半導體層117以一速率(rate)氧化，所述速率係大於具有較低鍺濃度之純矽磊晶材料或一矽鍺磊晶材料的一氧化率(oxidation rate)。
如圖16所示的氧化製程123可使用一可選擇的矽鍺氧化製程來實現，所述氧化製程係氧化該等犧牲磊晶半導體層117的磊晶半導體材料，其係對於該等下源極/汲極區115與該等環狀半導體鳍部111鄰近該等層115與117之下部的半導體材料具有高度的可選擇性。舉例來說，可選擇的氧化製程123可使用一自由基氧化 (radical oxidation)製程、一電漿氧化(plasma oxidation)製程、一低溫熱氧化(low-temperature thermal oxidation)製程，或其任何其他是類似或適合種類的可選擇的氧化製程，其係架構來氧化該等犧牲磊晶半導體層117，其係對於其他半導體材料具有可選擇性。
如圖16所示，可選擇的氧化製程導致位在該等底隔離間隙子121與該等下源極/汲極區115之間的該等高濃度鍺半導體層119的形成。由於可選擇的氧化製程，係形成多個高濃度鍺半導體層119，其中當該等矽鍺犧牲層117被氧化並轉換成二氧化矽(SiO2 )時，該等犧牲層117的該等鍺原子係基本上朝向該等矽鍺犧牲層117與該等下源極/汲極區115之間的界面(interface)被雪犁(snow-plowed)。在一些實施例中，該等高濃度鍺半導體層119形成在該等下源極/汲極區115的上表面區內，其中從該等犧牲磊晶半導體層117的該等鍺原子係注入該等下源極/汲極區115的上表面內。
再如圖16所示，由於可選擇的氧化製程123，因此係氧化過量的磊晶材料115-1(如圖14所示)，藉此導致在該等自對準地隔離間隙子121與該等環狀半導體鳍部111的下部之間的一均勻界面(uniform interface)之形成。此外，因為氧化製程123的可選擇性，在該等環狀半導體鳍部111鄰近該等自對準底隔離間隙子121的下部處，係沒有或僅有少量的半導體材料之氧化。
圖17為圖16的半導體元件結構在從該等環狀半導體鳍部111移除該等側壁間隙子113之後的剖視側視示意圖。在一些實施例中，使用具有一蝕刻化學作用之等向性(isotropic)蝕刻製程(例如乾或濕蝕刻)，移除該等側壁間隙子113，而蝕刻化學作用係架構來蝕刻該等側壁間隙子113的材料(例如SiN)，其係對於該等自對準底隔離間隙子121的材料具有可選擇性。
圖18為依據本揭露一些實施例的一種半導體元件結構100的製備方法中的一中間階段之頂視示意圖。圖19為依據本揭露一些實施例的一種半導體元件結構100的製備方法中的一中間階段沿著圖18之剖線I-I'之剖視示意圖。接著如圖17之中間結構之形成之後，如圖18及圖19所示，FEOL製程模組的任何適當的順序係可被實現來形成一外閘極結構130A、一內閘極結構130B、多個上隔離間隙子136，以及一層間介電層(ILD layer)138。
舉例來說，外閘極結構130A與內閘極結構130B由在該等環狀半導體鳍部111的外側壁表面與內側壁表面上，沉積當作多個閘極介電層132A與132B之一或多個閘極介電材料的共形層(conformal layers)所形成。所述閘極介電材料可包括例如氮化物、氮氧化物或氧化物，或是一高介電常數(k)之介電材料，其介電常數約為3.9或以上。特別地是，閘極介電材料的共形層可包含氧化矽、氮化矽、氮氧化矽、氮化硼、高介電常數(k)材料，或是其任意組合。高介電常數(k)材料的例子包括金屬氧化物，但並不以此為限，例如氧化鉿(hafnium oxide)、氧化矽鉿 (hafnium silicon oxide)、氮氧化矽鉿(hafnium silicon oxynitride)、氧化鑭(lanthanum oxide)、氧化鑭鋁(lanthanum aluminum oxide)、氧化鋯(zirconium oxide)、氧化矽鋯(zirconium silicon oxide)、氮氧化矽鋯(zirconium silicon oxynitride)、氧化鉭、氧化鈦、氧化鋇鍶鈦 (barium strontium titanium oxide)、氧化鋇鈦 (barium titanium oxide)、氧化鍶鈦 (strontium titanium oxide)、氧化釔(yttrium oxide)、氧化鋁、氧化鉛鈧鈦(lead scandium tantalum oxide)，以及鉛鋅鈮酸鹽(lead zinc niobate)。
高介電常數(k)閘極介電材料(gate dielectric material)還可包含多個摻雜質，例如鑭(lanthanum)或鋁。在一些實施例中，閘極介電材料的共形層形成有一厚度，在0.5nm到2.5nm的範圍內，其將依據目標應用(target application)而改變。該等共形的閘極介電層使用已知的方法進行沉積，舉例來說，例如ALD，其允許閘極介電材料的高保形性(conformity)。
接下來，當成是該等閘極電極層134A與134B的一導電材料層往下沉積並平坦化至蝕刻硬遮罩105a的一上表面，其係基本上移除裝載過多的(overburden)閘極介電材料以及配置在蝕刻硬遮罩105a之上表面上的導電材料。所述導電材料層(其係形成該等閘極電極層134A與134B)以沉積導電材料所製，所述導電材料包含摻雜多晶矽或非晶矽、鍺、矽鍺、一金屬(例如鎢、鈦、鉭、釕(ruthenium)、鋯(zirconium)、鈷(cobalt)、銅、鋁、鉛、鉑、錫、銀或金)、一導電金屬化合材料(例如氮化鉭、氮化鈦、碳化鉭、碳化鈦、碳化鈦鋁、矽化鎢、氮化鎢、氧化釕、矽化鈷或矽化鎳)、奈米碳管、導電碳、石墨烯(graphene)，或此等導電材料之任何適合組合，但並不以此為限。導電材料層還可包括摻雜質，係在沉積期間或之後進行混合。導電材料層使用一適合的製程進行沉積，舉例來說，如CVD、PECVD、PVD、鍍覆(plating)、熱或電子束蒸鍍(thermal or e-beam evaporation)、噴濺(sputtering)等等。
在平坦化製程之後，導電材料層往下凹進至一目標深度，以形成外閘極電極層134A以及內閘極電極層134B，其中所述凹進厚度(recessed thickness)界定出垂直場效電晶體元件的一閘極長度Lg 。所述閘極凹進製程(gate recess process)可使用已知回蝕/凹進(etch-back/recess)技術實現，其係執行一定時蝕刻(timed etch)製程以往下蝕刻導電材料層至一目標凹進水平面(target recess level)，進而形成外閘極電極層134A以及內閘極電極層134B。在凹進製程之後，移除閘極介電材料位在該等環狀半導體鳍部111之上部上的暴露部分，藉此形成外閘極結構130A以及內閘極結構130B。閘極介電材料的該等暴露部分可使用一乾或濕蝕刻製程進行蝕刻，其係對於該等半導體鳍部111、外閘極電極層134A、內閘極電極層134B以及蝕刻硬遮罩105a的材料具有可選擇性。
在製造流程一下一步驟包括在外閘極結構130A與內閘極結構130B的上表面上形成多個上隔離間隙子(upper insulating spacers)136。在一些實施例中，該等上隔離間隙子136由沉積如氧化矽的一隔離材料層所形成，或者是尤其他種類的隔離材料(例如低介電常數(k)介電材料)所形成，例如SiN、SiBCN或SiOCN。該等上隔離間隙子136可使用一方向性沉積製程(directional deposition process)所形成，其係介電/隔離材料直接地沉積在該等側表面(lateral surfaces)上，或是使用已知沉積與蝕刻技術，在平坦化與凹進所述介電/隔離材料之後，以毯覆式沉積(blanket depositing) 所述介電/隔離材料。
該等上隔離間隙子136形成之後，層間介電層138可由經由堆疊層136、134A、132A蝕刻多個溝槽開口(trench openings)，並進入該等自對準底隔離間隙子121的該等部分，然後以隔離材料填滿該等溝槽開口所形成。此製程用來形成一分開的(separate)外閘極結構130A，其係圍繞各環狀半導體鳍部111設置，且經由層間介電層138而與其他外閘極結構130A電性隔離。
圖20為圖19的半導體元件結構在形成該等上源極/汲極區140、層間介電層142、一第一垂直源極/汲極接觸點144、連接到該等下源極/汲極區115的一第二垂直垂直源極/汲極接觸點115-1、連接到外閘極電極層134A的一第一閘極接觸點135A，以及連接到內閘極電極層134B的一第二閘極接觸點135B之後的剖視測試示意圖。該等上源極/汲極區140使用已知可選擇的磊晶生長技術，以在該等環狀半導體鳍部111的暴露上部上磊晶生長多個摻雜磊晶半導體層(例如多個摻雜Si或SiGe層)所形成。
圖21及圖22為圖20的半導體元件結構在形成具有暴露在該等環狀半導體鳍部111的一部份處的一縫隙(aperture)151的一遮罩層150之後的頂視及剖視側視示意圖。在一些實施例中，縫隙151亦暴露內閘極結構130B與外閘極結構130A的一部份。在一些實施例中，執行一蝕刻製程以移除該等環狀半導體鳍部111藉由縫隙151所暴露的一部份，且所述蝕刻製程亦移除內閘極結構130B與外閘極結構130A的一暴露部分。
在一些實施例中，經由縫隙151以執行所述蝕刻製程，以形成往下至該等底隔離間隙子121的一凹部(recess)153。在一些實施例中，凹部153將環狀半導體鳍部111區分成一第一彎曲(curved)半導體鳍部111-1以及一第二彎曲半導體鳍部111-2，且第一彎曲半導體鳍部111-1以及第二彎曲半導體鳍部111-2配置成一環狀形狀(annular shape)，如圖21所示。在一些實施例中，凹部153亦將內閘極結構130B區分成一第一彎曲內閘極結構130B-1以及一第二彎曲內閘極結構130B-2。在一些實施例中，凹部153亦將外閘極結構130A區分成一第一彎曲外閘極結構130A-1以及一第二彎曲外閘極結構130A-2。
圖23及圖24為圖22的半導體元件結構在形成藉由一介電材料填滿凹部153的一介電區塊(block)155、連接到第一彎曲外閘極結構130A-1之閘極的一第一外閘極接觸點135A-1、連接到第二彎曲外閘極結構130A-2之閘極的一第二外閘極接觸點135A-2、連接到第一彎曲內閘極結構130B-1之閘極的一第一內閘極接觸點135B-1、以及連接到第二彎曲內閘極結構130B-1之閘極的一第二內閘極接觸點135B-1、之後的頂視圖及剖視側視示意圖。
在一些實施例中，介電區塊155使第一彎曲半導體鳍部111-1與第二彎曲半導體鳍部111-2電性分離。在一些實施例中，介電區塊155使第一彎曲內閘極結構130B-1與第二彎曲內閘極結構130B-2電性分離。在一些實施例中，介電區塊155使第一彎曲外閘極結構130A-1與第二彎曲外閘極結構130A-2電性分離。在一些實施例中，環狀半導體鳍部(或環狀閘極結構)可藉由改變凹部153(或介電區塊155)的佈局(layout)而區分成許多彎曲半導體鳍部(彎曲閘極結構)。舉例來說，一三角形凹部(或介電區塊)將環狀半導體鳍部(或環狀閘極結構)區分成三個彎曲半導體鳍部，一十字形凹部(或介電區塊)將環狀半導體鳍部111區分成四個彎曲半導體鰭部(或彎曲閘極結構)等等。
本揭露之一實施例提供一種在一半導體元件結構的製備方法。該半導體元件結構的製備方法包括在一基底上形成一環狀結構；執行一蝕刻製程以在該環狀結構下形成一環狀半導體鳍部；在該基底與該環狀半導體鳍部之一底部接觸的一表面上，形成一下源極/汲極區；形成與該環狀半導體鳍部之一內側壁接觸的一內閘極結構，並形成與該環狀半導體鳍部之一外側壁接觸的一外閘極結構；以及在該環狀半導體鳍部的一上部上形成一上源極/汲極區。
在本揭露之另一實施例中提供一種半導體元件結構。該半導體元件結構包括一基底；一環狀鳍部，配置在該基底上方；一下源極/汲極區，配置在該基底的一表面上，並接觸該環狀鳍部的一底部；一內閘極結構以及一外閘極結構，該內閘極結構接觸該環狀鳍部的一內側壁，該外閘極結構接觸該環狀鳍部的一外側壁；以及一上源極/汲極區，配置在該環狀鳍部的一上部上。
在本揭露之另一實施例中提供一種半導體元件結構。該半導體元件結構包括一基底；複數個彎曲鳍部，配置在該基底上方；一下源極/汲極區，配置在該基底的一表面上，並接觸該等彎曲鳍部的一底部；一內閘極結構與一外閘極結構，該內閘極結構接觸該等彎曲鳍部的一內側壁，該外閘極結構接觸該等彎曲鳍部的一外側壁；以及一上源極/汲極區，配置在該等彎曲鳍部的一上部上。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:半導體元件結構 101:基底 103a:柱體 103b:柱體 105a:環狀結構 105b:環狀結構 110a:開口 110b:開口 111:環狀半導體鳍部 111-1:延伸底部 112-1:第一彎曲半導體鳍部 112-2:第二彎曲半導體鳍部 113:側壁間隙子 113A:共形層 115:下源極/汲極區 115-1:磊晶材料 115-2:第二垂直垂直源極/汲極接觸點 117:犧牲磊晶半導體層 119:高濃度鍺半導體層 121:自對準底隔離間隙子 123:氧化製程 130A:外閘極結構 130A-1:第一彎曲外閘極結構 130A-2:第二彎曲外閘極結構 130B:內閘極結構 130B-1:第一彎曲內閘極結構 130B-2:第二彎曲內閘極結構 132A:閘極介電層 132B:閘極介電層 134A:閘極電極層 134B:閘極電極層 135A:第一閘極接觸點 135A-1:第一外閘極接觸點 135A-2:第二外閘極接觸點 135B:第二閘極接觸點 135B-1:第一內閘極接觸點 135B-2:第二內閘極接觸點 136:上隔離間隙子 138:層間介電層 142:層間介電層 144:第一垂直源極/汲極接觸點 150:遮罩層 151:縫隙 153:凹部 155:介電區塊 10:製備方法 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 Ca:中心 Cb:中心 D:深度 D1:深度 D2:凹進深度 DL:側向凹進深度 d1:距離 d2:距離 H:高度 Lg:閘極長度 P:間距 T:厚度 W:平均寬度 W1:平均寬度 W2:平均內寬度 W3:平均寬度 Wa:寬度 Wb:寬度 W1a:寬度 W1b:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一些實施例的一種半導體元件結構(垂直場效電晶體結構)的製備方法之流程示意圖。 圖2為依據本揭露一些實施例的一種半導體元件結構的製備方法中的一中間階段之頂視示意圖。 圖3為依據本揭露一些實施例的一種半導體元件結構的製備方法中的一中間階段沿著圖2之剖線I-I'之剖視示意圖。 圖4為依據本揭露一些實施例的一種半導體元件結構的製備方法中的一中間階段之頂視示意圖。 圖5為依據本揭露一些實施例的一種半導體元件結構的製備方法中的一中間階段沿著圖4之剖線I-I'之剖視示意圖。 圖6為依據本揭露一些實施例的一種半導體元件結構的製備方法中的一中間階段之頂視示意圖。 圖7為依據本揭露一些實施例的一種半導體元件結構的製備方法中的一中間階段沿著圖6之剖線I-I'之剖視示意圖。 圖8為依據本揭露一些實施例的一種半導體元件結構的製備方法中的一中間階段之頂視示意圖。 圖9為依據本揭露一些實施例的一種半導體元件結構的製備方法中的一中間階段沿著圖8之剖線I-I'之剖視示意圖。 圖10為依據圖9中一些實施例的該半導體元件結構在形成一共形層(conformal layer)之後之剖視側視示意圖。 圖11為依據圖10中一些實施例的該半導體元件結構在蝕刻該共形層以形成多個側壁間隙子之後之剖視側視示意圖。 圖12為依據圖11中一些實施例的該半導體元件結構在使該基底之表面凹進之後之剖視側視示意圖。 圖13為依據圖12一些實施例的該半導體元件結構在執行一側向蝕刻製程(lateral etch process)之後之剖視側視示意圖。 圖14為依據圖13一些實施例的該半導體元件結構在形成該等下源極/汲極區之後之剖視側視示意圖。 圖15為依據圖14一些實施例的該半導體元件結構在形成該等犧牲磊晶半導體層之後之剖視側視示意圖。 圖16為依據圖15一些實施例的該半導體元件結構顯示執行來氧化該等犧牲磊晶半導體層之一氧化製程之剖視側視示意圖。 圖17為依據圖16一些實施例的該半導體元件結構在從該等環狀半導體鳍部移除該等側壁間隙子之後之剖視側視示意圖。 圖18為依據本揭露一些實施例的一種半導體元件結構的製備方法中的一中間階段之頂視示意圖。 圖19為依據本揭露一些實施例的一種半導體元件結構的製備方法中的一中間階段沿著圖18之剖線I-I'之剖視示意圖。 圖20為依據圖19一些實施例的該半導體元件結構在形成該等上源極/汲極區、該層間介電層(ILD layer)、該等垂直源極/汲極接觸點，以及連接到該下源極/汲極接觸區得一垂直源極/汲極接觸點之後之剖視側視示意圖。 圖21及圖22為依據圖20一些實施例的該半導體元件結構在形成具有暴露該環狀半導體鳍部之一部分的一縫隙(aperture)的一遮罩層之後之頂視示意圖。 圖23及圖24為依據圖22一些實施例的該半導體元件結構在藉由以一介電材料填滿該凹部以形成一介電區塊(dielectric block)之後之頂視示意圖。
101:基底
111:環狀半導體鳍部
115:下源極/汲極區
119:高濃度鍺半導體層
121:自對準底隔離間隙子
130A:外閘極結構
130B:內閘極結構
132A:閘極介電層
132B:閘極介電層
134A:閘極電極層
134B:閘極電極層
136:上隔離間隙子
138:層間介電層

Claims (14)

  1. 一種半導體元件結構的製備方法，包括：在一基底上形成一環狀結構；執行一蝕刻製程以在該環狀結構下形成一環狀半導體鳍部；在該基底與該環狀半導體鳍部之一底部接觸的一表面上，形成一下源極/汲極區；形成與該環狀半導體鳍部之一內側壁接觸的一內閘極結構，並形成與該環狀半導體鳍部之一外側壁接觸的一外閘極結構；以及在該環狀半導體鳍部的一上部上形成一上源極/汲極區。
  2. 如請求項1所述之半導體元件結構的製備方法，還包括：在該基底上形成一柱體；形成環繞該柱體的該環狀結構，其中該柱體的一寬度大於該環狀結構的一寬度；以及移除在該環狀結構形成之後的該柱體。
  3. 如請求項2所述之半導體元件結構的製備方法，其中該柱體的該寬度大於該環狀結構之一寬度的三倍。
  4. 如請求項1所述之半導體元件結構的製備方法，還包括：形成具有暴露該環狀半導體鳍部之一部分的一縫隙的一遮罩層；以及 執行一蝕刻製程以移除該環狀半導體鳍部藉由該縫隙而暴露的一部份。
  5. 如請求項4所述之半導體元件結構的製備方法，其中該縫隙暴露該內閘極結構的一部份以及該外閘極結構的一部份，而該蝕刻製程移除該內閘極結構的一部份以及該外閘極結構的一部份。
  6. 如請求項1所述之半導體元件結構的製備方法，還包括在該下源極/汲極區的頂部上形成一犧牲磊晶半導體層，其中該下源極/汲極區由一第一種磊晶半導體材料所製，該犧牲磊晶半導體層由一第二種磊晶半導體材料所製。
  7. 如請求項6所述之半導體元件結構的製備方法，還包括選擇地氧化該犧牲磊晶半導體層，以形成包括有一氧化層的一自對準底隔離間隙子。
  8. 如請求項7所述之半導體元件結構的製備方法，其中該自對準低隔離間隙子使該內閘極結構電性隔離該下源極/汲極區。
  9. 一種半導體元件結構，包括：一基底；複數個彎曲鳍部，配置在該基底上方；一下源極/汲極區，配置在該基底的一表面上，並接觸該等彎曲鳍部的一底部； 一內閘極結構與一外閘極結構，該內閘極結構接觸該等彎曲鳍部的一內側壁，該外閘極結構接觸該等彎曲鳍部的一外側壁；以及一上源極/汲極區，配置在該等彎曲鳍部的一上部上。
  10. 如請求項9所述之半導體元件結構，其中該等彎曲鳍部配置成一環狀形狀，其中該環狀形狀的一內寬度大於該等鳍部的一鳍部寬度。
  11. 如請求項10所述之半導體元件結構，其中該內寬度大於該鳍部寬度的三倍。
  12. 如請求項9所述之半導體元件結構，其中該等彎曲鳍部配置成複數個環狀形狀，具有不同環狀形狀之相鄰對的該等彎曲鳍部係以一間隔寬度而分開設置，該間隔寬度大於該彎曲鳍部的一鳍部寬度。
  13. 如請求項12所述之半導體元件結構，其中該間隔寬度大於該鳍部寬度的三倍。
  14. 如請求項9所述之半導體元件結構，其中該等彎曲鳍部配置成複數個環狀形狀，具有不同環狀形狀之相鄰對的該等彎曲鳍部係以一間隔寬度而分開設置，該間隔寬度大於該彎曲鳍部的一鳍部寬度的三倍。
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