TWI748914B - 阻抗控制電路 - Google Patents

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Abstract

阻抗控制電路包含組態通道接口、第一電阻、第一電晶體、第二電晶體、第二電阻及第三電阻。組態通道接口與通用序列匯流排裝置相耦接。第一電阻的第一端耦接於組態通道接口。第一電晶體的第一端耦接於第一電阻之第二端，而第一電晶體的第二端耦接至系統電壓端。第二電晶體的第一端耦接於第一電阻之第二端，而第二電晶體的第二端耦接至系統電壓端。第二電阻的第一端耦接於第一電阻之第二端，而第二電阻的第二端耦接至第二電晶體之控制端。第三電阻的第一端耦接於第二電阻之第二端，第三電阻的第二端耦接至系統電壓端。

Description

阻抗控制電路
本發明是有關於一種阻抗控制電路，特別是指一種能夠控制阻抗以使通用序列匯流排裝置確認連接狀態的阻抗控制電路。
C型態(Type-C)的通用序列匯流排(Universal Serial Bus，USB)因為具有對稱的防呆結構，並且可以支援多種資料傳輸應用，因此已被廣泛的使用在各種電子裝置。第1圖是先前技術中，電子裝置A1及A2之間透過C型態(Type-C)的通用序列匯流排連接時，組態通道(Configuration Channel，CC)的連接示意圖。
在第1圖中，電子裝置A1是作為通用序列匯流排中的下行資料連接埠(Downstream Face Port，DFP)，而電子裝置A2是作為通用序列匯流排中的上行資料連接埠(Upstream Face Port，UFP)。在此情況下，電子裝置A1會將電阻Rp1耦接至電子裝置A1的組態通道接口CCP1，而電子裝置A2會將電阻Rd2耦接至電子裝置A2的組態通道接口CCP2。此外，電子裝置A1會在電阻Rp1的一端施加操作電壓VDD，例如3.3V的電壓，並偵測組態通道接口CCP1的電壓。若組態通道接口CCP2能夠提供匹配的阻抗，則電阻Rp1及電阻Rd2所產生的分壓會讓組態通道接口CCP1的電壓落在預定的電壓範圍內，此時電子裝置A1便會判斷電子裝置A2已透過通用序列匯流排耦接至電子裝置A1，因此會開始會透過通用序列匯流排向電子裝置A2提供電源。
然而，由於電子裝置A1及A2都可能會被用來作為下行資料連接埠或上行資料連接埠，因此電子裝置A1的組態通道接口CCP1也可能被耦接到電阻Rd1，而組態通道接口CCP2也可能會被耦接至電阻Rp2。在先前技術中，由於電子裝置A1是在確認電子裝置A2已耦接至電子裝置A1之後才會向電子裝置A2提供電源，因此若電子裝置A2先前的狀態並未將電阻Rd2耦接至組態通道接口CCP2，而是將電阻Rp2耦接至組態通道接口CCP2，則在沒有接收到電源的情況下，電子裝置A2將無法切換電阻。如此一來，電子裝置A1將判斷電子裝置A2並未耦接至電子裝置A1，使得電子裝置A2無法被偵測使用，而形成系統的死結。
本發明的一實施例提供一種阻抗控制電路，阻抗控制電路包含組態通道接口、第一電阻、第一電晶體、第二電晶體、第二電阻及第三電阻。
組態通道接口與通用序列匯流排裝置相耦接。第一電阻具有第一端及第二端，第一電阻的第一端耦接於組態通道接口。第一電晶體具有第一端、第二端及控制端，第一電晶體的第一端耦接於第一電阻之第二端，而第一電晶體的第二端耦接至系統電壓端。第二電晶體具有第一端、第二端及控制端，第二電晶體的第一端耦接於第一電阻之第二端，而第二電晶體的第二端耦接至系統電壓端。第二電阻具有第一端及第二端，第二電阻的第一端耦接於第一電阻之第二端，而第二電阻的第二端耦接至第二電晶體之控制端。第三電阻具有第一端及第二端，第三電阻的第一端耦接於第二電阻之第二端，而第三電阻的第二端耦接至系統電壓端。
第2圖是本發明一實施例之阻抗控制電路100的示意圖，阻抗控制電路100包含組態通道(configuration channel，CC)接口110、電阻R1、電晶體M1、電晶體M2、電阻R2及電阻R3。在有些實施例中，阻抗控制電路100可以設置在通用序列匯流排(Universal Serial Bus，USB)裝置U2中，而在通用序列匯流排裝置U2與通用序列匯流排裝置U1相耦接時，組態通道接口110可以與通用序列匯流排裝置U1的組態通道接口相耦接，並且可以提供匹配的阻抗，使得通用序列匯流排裝置U1能夠確認通用序列匯流排裝置U2已連接至通用序列匯流排裝置U1，並進行後續的操作。
在第2圖中，電阻R1具有第一端及第二端，電阻R1的第一端可耦接於組態通道接口110。電晶體M1具有第一端、第二端及控制端，電晶體M1的第一端可耦接於電阻R1之第二端，電晶體M1的第二端可耦接至系統電壓端VSS。電晶體M2具有第一端、第二端及控制端，電晶體M2的第一端可耦接於電阻R1之第二端，而電晶體M2的第二端可耦接至系統電壓端VSS。電阻R2具有第一端及第二端，電阻R2的第一端可耦接於電阻R1之第二端，而電阻R2的第二端可耦接至電晶體M2之控制端。電阻R3具有第一端及第二端，電阻R3的第一端可耦接於電阻R2之第二端，而電阻R3的第二端可耦接至系統電壓端VSS。
此外，在有些實施例中，電晶體M1的臨界電壓(threshold voltage)可以是負值，而電晶體M2的臨界電壓可以是正值。也就是說，電晶體M1在控制端未接收到特定電壓的狀態下，也可進入導通的狀態，而電晶體M2在控制端未接收到特定電壓的狀態下，則會保持在截止的狀態。如此一來，當通用序列匯流排裝置U1與阻抗控制電路100的阻態通道接口110相耦接時，若通用序列匯流排裝置U1已在內部的電阻RP1的一端施加操作電壓VDD，則阻抗控制電路100的組態通道接口110將會根據電阻RP1與自身提供的內部阻抗而處於對應的分壓，例如第一電壓V1。在有些實施例中，操作電壓VDD可例如但不限於是3.3伏特(V)，電阻R1的阻值可以例如但不限於是5.1K歐姆，而電阻RP1的阻值可以例如但不限於是36K歐姆。在此情況下，第一電壓V1約為0.4伏特，此時電晶體M1會被導通，而電晶體M2則會被截止，因此透過電阻R1及電晶體M1，組態通道接口110將可提供接近於電阻R1的阻抗。
然而，在有些實施例中，通用序列匯流排裝置U1為提供不同的電源供應模式，而可能會使用不同的上拉電阻來判斷通用序列匯流排裝置U2是否匹配。舉例來說，根據通用序列匯流排協會的規定，當欲提供預設的電源模式時，通用序列匯流排裝置U1可使用36K歐姆的電阻，而若偵測到組態通道接口110的電壓是在0.25伏特至1.5伏特之間，則表示通用序列匯流排裝置U2為匹配的裝置。而當提供的電源模式為5伏特及1.5安培(A)時，通用序列匯流排裝置U1可能會使用12K歐姆的電阻RP1，而若偵測到組態通道接口110的電壓是在0.45V至1.5V之間，則表示通用序列匯流排裝置U2為匹配的裝置。此外，當提供的電源模式為5伏特及3安培時，通用序列匯流排裝置U1可能會使用4.7K歐姆的電阻RP1，而若偵測到組態通道接口110的電壓是在0.85V至2.45V之間，則表示通用序列匯流排裝置U2為匹配的裝置。
在此情況下，當通用序列匯流排裝置U1使用較小的電阻RP1，例如阻值為12K歐姆或4.7K歐姆時，由於電阻RP1與電阻R1的阻值較為接近，因此組態通道接口110會處在較高的第二電壓V2。此時電晶體M1會進入反轉飽和狀態或接近於截止狀態。然而，由於第二電壓V2較高，因此電阻R2及電阻R3之間所提供的分壓VD1可將電晶體M2導通，如此一來，透過電阻R1及電晶體M2，組態通道接口110仍然可以提供接近於電阻R1的阻抗。
在有些實施例中，為避免電阻R2及電阻R3影響到組態通道接口110所提供的阻抗，可選擇阻值較大的電阻R2及電阻R3。舉例來說，電阻R2的阻值及電阻R3的阻值可大於電阻R1的阻值的十倍。在有些實施例中，電阻R2及R3可利如但不限於為500K歐姆。
透過阻抗控制電路100，就可以在通用序列匯流排裝置U2尚未接收到電源時，自動地根據組態通道接口110所處的電壓不同，導通電晶體M1或電晶體M2以提供穩定的阻抗，使得通用序列匯流排裝置U1能夠順利地確認與通用序列匯流排裝置U2的連接狀態。舉例來說，當通用序列匯流排裝置U1偵測到組態通道接口110的電壓是處在通用序列匯流排裝置所規定的預定範圍時，通用序列匯流排裝置U1便可確認兩者的連接關係，並可經由匯流排電源接口提供電源至通用序列匯流排裝置U2。
在有些實施例中，在通用序列匯流排裝置U1開始對通用序列匯流排裝置U2提供電源之後，阻抗控制電路100須改為提供高阻抗，以利後續的其他操作。在第2圖的實施例中，阻抗控制電路100還可包含負壓產生電路120及電晶體M3。負壓產生電路120可耦接於電晶體M1之控制端，並可根據第一致能訊號EN1產生負壓至電晶體M1之控制端以截止電晶體M1。電晶體M3具有第一端、第二端及控制端，電晶體M3的第一端可耦接於電晶體M2之控制端，電晶體M3的第二端可耦接於系統電壓端VSS，而電晶體M3的控制端可接收第二致能訊號EN2。在有些實施例中，當電晶體M3的控制端接收到第二致能訊號EN2時，電晶體M3會被導通，此時電晶體M2的控制端會被耦接至系統電壓端VSS，使得電晶體M2被截止。
也就是說，當通用序列匯流排裝置U2接收到通用序列匯流排裝置U1所提供的電源時，便可產生第一致能訊號EN1及第二致能訊號EN2以使電晶體M1及電晶體M2被截止。如此一來，在通用序列匯流排裝置U2接收到通用序列匯流排裝置U1所提供的電源之後，阻抗控制電路100便可在組態通道接口110提供高阻抗，以利後續的操作。在有些實施例中，第一致能訊號EN1及第二致能訊號EN2可以是由相同電路產生的相異訊號或相同訊號，也可以是由相異電路產生的相異訊號。
第3圖是本發明一實施例之負壓產生電路120的示意圖。在第3圖中，負壓產生電路120可包含振盪器122、電容C1、二極體D1、電容C2及二極體D2。振盪器122可根據第一致能訊號EN1產生時脈訊號CLK。電容C1具有第一端及第二端，電容C1的第一端可接收時脈訊號CLK。二極體D1具有陽極端及陰極端，二極體D1的陽極端可耦接於電容C1之第二端，而二極體D1的陰極端可耦接於系統電壓端VSS。二極體D2具有陽極端及陰極端，二極體D2陽極端可耦接於電晶體M1之控制端，而二極體D2的陰極端可耦接於電容C1之第二端。電容C2具有第一端及第二端，電容C2的第一端可耦接於二極體D2之陽極端，而電容C2的第二端可耦接於系統電壓端VSS。
在此情況下，當時脈訊號CLK處在高電位時，電容C1會被充電，使得電容C1的第一端處在高電位，而電容C1的第二端則會因為二極體D1而保持在與系統電壓端VSS相近的電壓。接著，當時脈訊號CLK變為低電位時，電容C1的第二端將會變為負電壓，此時二極體D2會被導通，並使電容C2的第一端也被拉低為負電壓。如此一來，在時脈訊號CLK持續在高電位及低電位之間變換之後，就可以在電晶體M1的控制端產生負電壓，並使電晶體M1截止。
此外，在第3圖的實施例中，負壓產生電路120還可包含訊號緩衝器124。訊號緩衝器124可耦接在震盪器122及電容C1之間，並且可以接收並輸出時脈訊號CLK。然而，在有些實施例中，若振盪器122能夠提供具有足夠驅動能力的時脈訊號CLK，則也可將訊號緩衝器124省略。再者，本發明並不限定須以第3圖所示的結構來實作負壓產生電路120，在有些其他實施例中，負壓產生電路120也可根據系統的需求而改以其他結構或包含其他元件來實作。
綜上所述，本發明的實施例所提供的阻抗控制電路可以在未接收到外部電源的情況下，在組態通道接口提供穩定的阻抗。如此一來，不論耦接至阻抗控制電路的通用序列匯流排裝置所使用的電源組態為何，通用序列匯流排裝置都可以順利確認兩者的連接關係，並開始提供電源。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
A1、A2、U1、U2:通用序列匯流排裝置 VDD:操作電壓 Rp1、Rp2、Rd2、R1、R2、R3:電阻 100:阻抗控制電路 CCP1、CCP2、110:組態通道接口 120:負壓產生電路 M1、M2、M3:電晶體 122:振盪器 124:訊號緩衝器 VSS:系統電壓端 V1:第一電壓 V2:第二電壓VD1:分壓 C1、C2:電容 D1、D2:二極體 CLK:時脈訊號 EN1:第一致能訊號 EN2:第二致能訊號
第1圖是先前技術中，透過C型態的通用序列匯流排連接時，組態通道的連接示意圖。 第2圖是本發明一實施例之阻抗控制電路的示意圖。 第3圖是本發明一實施例之負壓產生電路的示意圖。
U1、U2:通用序列匯流排裝置
Rp1、R1、R2、R3:電阻
100:阻抗控制電路
110:組態通道接口
120:負壓產生電路
M1、M2、M3:電晶體
VSS:系統電壓端
VDD:操作電壓
V1:第一電壓
V2:第二電壓
VD1:分壓
EN1:第一致能訊號
EN2:第二致能訊號

Claims (10)

  1. 一種阻抗控制電路，包含： 一組態通道(configuration channel，CC)接口，用以與一第一通用序列匯流排(Universal Serial Bus，USB)裝置相耦接； 一第一電阻，具有一第一端耦接於該組態通道接口，及一第二端； 一第一電晶體，具有一第一端耦接於該第一電阻之該第二端，一第二端耦接至一系統電壓端，及一控制端； 一第二電晶體，具有一第一端耦接於該第一電阻之該第二端，一第二端耦接至該系統電壓端，及一控制端； 一第二電阻，具有一第一端耦接於該第一電阻之該第二端，及一第二端耦接至該第二電晶體之該控制端；及 一第三電阻，具有一第一端耦接於該第二電阻之該第二端，及一第二端耦接至該系統電壓端。
  2. 如請求項1所述之阻抗控制電路，其中該第一電晶體之一臨界電壓(threshold voltage)係為負值，及該第二電晶體之一臨界電壓係為正值。
  3. 如請求項2所述之阻抗控制電路，其中： 當該組態通道接口處在一第一電壓至時，該第一電晶體被導通，及該第二電晶體被截止； 當該組態通道接口處在一第二電壓時，該第二電晶體被導通；及 該第二電壓大於該第一電壓。
  4. 如請求項1至3任一項所述之阻抗控制電路，其中該第一電阻的阻值為5.1K歐姆。
  5. 如請求項1至3任一項所述之阻抗控制電路，其中該第二電阻的阻值及該第三電阻的阻值大於該第一電阻的阻值的十倍。
  6. 如請求項1所述之阻抗控制電路，另包含一負壓產生電路，耦接於該第一電晶體之該控制端，用以根據一第一致能訊號產生一負壓至該第一電晶體之該控制端以截止該第一電晶體。
  7. 如請求項6所述之阻抗控制電路，其中該負壓產生電路包含： 一振盪器，用以根據該第一致能訊號產生一時脈訊號； 一第一電容，具有一第一端用以接收該時脈訊號，及一第二端； 一第一二極體，具有一陽極端耦接於該第一電容之該第二端，及一陰極端耦接於該系統電壓端； 一第二二極體，具有一陽極端耦接於該第一電晶體之該控制端，及一陰極端耦接於該第一電容之該第二端；及 一第二電容，具有一第一端耦接於該第二二極體之該陽極端，及一第二端耦接於該系統電壓端。
  8. 如請求項7所述之阻抗控制電路，其中該負壓產生電路另包含： 一訊號緩衝器，耦接至該震盪器及該第一電容之間，用以接收並輸出該時脈訊號。
  9. 如請求項1及6至8中任一項所述之阻抗控制電路，另包含一第三電晶體，具有一第一端耦接於該第二電晶體之該控制端，一第二端耦接於該系統電壓端，及一控制端用以接收一第二致能訊號。
  10. 如請求項1所述之阻抗控制電路，其中： 該阻抗控制電路係設置於一第二通用序列匯流排裝置中；及 當該第一通用序列匯流排裝置偵測到該組態通道接口的一電壓係處在一預定範圍內時，該第一通用序列匯流排裝置經由一匯流排電源接口提供一電源至該第二通用序列匯流排裝置。
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