TWI746413B - 晶體振盪器及其相位雜訊降低方法 - Google Patents

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Abstract

提供了一種晶體振盪器及其降低相位雜訊的方法。所述晶體振盪器可以包括晶體振盪器核心電路，第一偏置電路和相位雜訊降低電路，所述第一偏置電路耦接到所述晶體振盪器核心電路的輸出端，並且所述相位雜訊降低電路耦接到晶體振盪器核心電路的輸出端。在晶體振盪器的操作中，晶體振盪器核心電路被配置為產生正弦波。第一偏置電路被配置為提供第一電壓電平作為正弦波的偏置電壓。相位雜訊降低電路被配置為回應於正弦波的電壓電平超過特定電壓範圍而重置正弦波的偏置電壓。

Description

晶體振盪器及其相位雜訊降低方法
本發明涉及晶體振盪器，尤其涉及晶體振盪器及其相位雜訊(noise)降低方法。
對於諸如鎖相環的電子系統，需要參考時鐘。更特別地，參考時鐘的相位雜訊嚴重影響電子系統的整體性能，因此需要改善與相位雜訊相關的性能。通常，參考時鐘可以由諸如皮爾斯振盪器(Pierce oscillator)或考畢茲振盪器(Colpitts oscillator)之類的晶體振盪器產生。相關領域中提出的方法和相關架構極大地增加了額外的電路以改善晶體振盪器的整體性能(例如，降低晶體振盪器的相位雜訊)。因此，需要一種新穎的架構和相關方法，以降低晶體振盪器的相位雜訊(更具體地，降低參考時鐘的相位雜訊)而又不引入任何副作用或以不太可能產生副作用的方式。
鑒於此，本發明的目的是提供一種晶體振盪器及其相位雜訊降低的方法，以改善電子系統的與相位雜訊有關的性能，並且更具體地，降低從電子系統的晶體振盪器輸出的參考時鐘的相位雜訊。
本發明的至少一個實施方式提供了一種晶體振盪器。晶體振盪器可以包括晶體振盪器核心電路，第一偏置電路和相位雜訊降低電路，其中第一偏置電路耦接到晶體振盪器核心電路的輸出端，並且相位雜訊降低電路耦接到晶 體振盪器核心電路的輸出端。在晶體振盪器的操作中，晶體振盪器核心電路被配置為產生正弦(sinusoidal)波。第一偏置電路被配置為提供第一電壓電平作為正弦波的偏置電壓。相位雜訊降低電路被配置為回應於正弦波的電壓電平超過特定電壓範圍而重置正弦波的偏置電壓。其中，重置正弦波的偏置電壓可以是將正弦波的偏置電壓重置為第一電壓電平或者將正弦波的偏置電壓重置為非第一電壓電平。
本發明的至少一個實施方式提供了一種晶體振盪器的相位雜訊降低方法。所述相位雜訊降低方法可以包括：通過所述晶體振盪器的晶體振盪器核心電路生成正弦波；以及通過晶體振盪器的第一偏置電路提供第一電壓電平作為正弦波的偏置電壓；回應於所述正弦波的電壓電平超過特定電壓範圍，通過所述晶體振盪器的相位雜訊降低電路來重置所述正弦波的偏置電壓。
本發明的晶體振盪器和相位雜訊降低方法通過回應於正弦波的電壓電平超過特定電壓範圍而重置正弦波的偏置電壓，來減少晶體振盪器的相位雜訊。
在閱讀了在各個附圖和附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其他目的無疑對於本領域普通技術人員將變得顯而易見。
10,30,50,80:晶體振盪器
120:晶體振盪器核心電路
140:偏置電路
160:脈衝波緩衝器
180:相位雜訊降低電路
180G:脈衝產生器
180SW:重置開關
121:ACAL電路
191,192:DC偏置電路
193:峰值檢測器
190:相位雜訊降低電路
D1:第一二極體
D2:第二二極體
710,720,730,740,750,760,770:步驟
910,920,930:步驟
第1圖是示出根據本發明實施例的晶體振盪器的示意圖。
第2圖是示出如何將偏置電阻器的雜訊引入到方波緩衝器輸出的方波中的示意圖。
第3圖是示出根據本發明實施例的晶體振盪器的示意圖。
第4圖是示出根據本發明實施例的借助於雜訊重置(reset)脈衝的相位雜訊降低 的示意圖。
第5圖是示出根據本發明實施例的晶體振盪器的示意圖。
第6圖是示出正弦波鉗位在上限電平(upper bound level)和下限電平(lower bound level)之間的示意圖。
第7圖示出了根據本發明實施例的第5圖中所示出的關於一些電壓的校準工作流程。
第8圖是示出根據本發明實施例的晶體振盪器的示意圖。
第9圖示出了根據本發明實施例的晶體振盪器的相位雜訊降低方法的工作流程。
在整個以下描述和請求項中使用某些術語，它們指的是特定的組件。如本領域的技術人員將理解的，電子設備製造商可以用不同的名稱來指代組件。本文檔無意區分名稱不同但功能相同的組件。在以下描述和請求項中，術語“包括”和“包含”以開放式方式使用，因此應解釋為表示“包括但不限於...”。同樣，術語“耦接”旨在表示間接或直接的電連接。因此，如果一個設備耦接到另一設備，則該連接可以是通過直接電連接，或者是通過經由其他設備和連接的間接電連接。
本發明的晶體振盪器和相位雜訊降低方法可以在不需要校準執行相位雜訊去除操作的具體時間(timing)的情況下降低相位雜訊，並且與相關技術相比，可以大大降低實現相位雜訊降低的總成本。因此，本發明可以減少晶體振盪器的相位雜訊(更具體地，減少參考時鐘的相位雜訊，諸如從晶體振盪器輸出的脈衝波的相位雜訊)，而不會引起任何副作用或以不太可能產生副作用的方式減少晶體振盪器的相位雜訊。
第1圖是示出根據本發明實施例的晶體振盪器10的示意圖。晶體振盪 器10可以包括晶體振盪器核心電路120，諸如直流(direct current，DC)偏置電路140的偏置電路，偏置電阻器Rbias和諸如方波緩衝器160(為了簡潔被標記為“NBUF”)的脈衝波緩衝器。晶體振盪器核心電路120可以是如第1圖所示的Colpitts振盪器，其包括晶體罐(crystal tank)XTAL(可以稱為“晶體振盪器(XO)”)，電容器C1和C2，電晶體和電流源，但是本發明不限於此。例如，在一些實施例中，晶體振盪器核心電路120可以被Pierce oscillator代替。在該實施例中，DC偏置電路140通過偏置電阻器Rbias耦接到晶體振盪器120的輸出端，並且方波緩衝器160耦接到晶體振盪器120的輸出端。例如，晶體振盪器的輸出端和方波緩衝器160的輸入端耦接到晶體振盪器10的節點，並且DC偏置電路140通過偏置電阻器Rbias耦接到該節點，其中該節點的輸入阻抗可以由Zin表示，Zin大致由偏置電阻器Rbias確定。
在該實施例中，晶體振盪器核心電路120被設計為具有高品質因數(例如，大於或等於100000)，並且被配置為生成正弦波。DC偏置電路140可以包括如第1圖所示的一個或多個電晶體。在第1圖中，其被配置為提供正弦波的偏置電壓，例如DC偏置電壓VB。例如，正弦波被承載(carry)在DC偏置電壓VB的電平上(更具體地，正弦波可以基於DC偏置電壓VB的電平有規律地上下變化)。另外，諸如方波緩衝器160的脈衝波緩衝器可以根據正弦波在方波緩衝器160的輸出端OUT上產生諸如方波的脈衝波。例如，方波緩衝器160可以包括反相器(inverter)或一串反相器，其中當正弦波的電平大於方波緩衝器160的閾值(例如，輸入電壓電平閾值)時，方波可以具有第一狀態(例如，諸如“1”的第一邏輯值)，並且當正弦波的電平小於方波緩衝器160的閾值時，方波可以具有第二狀態(例如，第二邏輯值，例如“0”)。在一些實施例中，由脈衝波緩衝器產生的脈衝波可以是具有等於50%的占空比的矩形波，例如方波。在一些實施例中，由脈衝波緩衝器產生的脈衝波可以是占空比不是50%的矩形波。以下 描述僅以方波為例進行說明，並不意味著對本發明的限制。
在一個實施例中，偏置電阻器Rbias可貢獻方波的大部分相位雜訊。特別地，偏置電阻器Rbias貢獻的雜訊與偏置電阻器Rbias的電阻正相關。例如，偏置電阻器Rbias的電阻越高，產生的雜訊越高。正弦波的信號功率與偏置電阻器Rbias的電阻正相關。例如，偏置電阻器Rbias的電阻越高，正弦波的信號功率越高(即，偏置電阻器Rbias的電阻越低，引起正弦波的損耗就越大，正弦波的信號功率越小，偏置電阻器Rbias的電阻越高，引起正弦波的損耗就越小，正弦波的信號功率越大)。因此，在損耗和雜訊之間存在折衷，並且本發明旨在打破這種折衷。
詳細地，由於晶體振盪器核心電路120的品質因數足夠高，因此來自偏置電阻器Rbias的熱雜訊將不會極大地影響晶體振盪器核心電路120輸出端上的正弦波的信噪比(signal-to-noise ratio，SNR)。例如，晶體振盪器核心電路120可以濾除由偏置電阻器Rbias在相對正弦波的振盪頻率在某個頻率偏移(例如100千赫茲(kilo Hertz，kHz))處所引起的大部分雜訊。基於以上描述，即使偏置電阻器Rbias會貢獻雜訊，正弦波的相位雜訊也可能很小，例如-185dBc/Hz(在一個赫茲頻寬中相對于載波為-185分貝(decibel))。然而，方波緩衝器的輸出端OUT上的相位雜訊可能較高(例如，-165dBc/Hz)。
為了更好地理解如何將偏置電阻器Rbias的雜訊引入到方波緩衝器160的輸出端OUT上的方波中，請參考第2圖。如果偏置電阻器Rbias不貢獻雜訊，則正弦波可以承載在恒定電平VB上，如標記為“XO Out1”的波形所示(例如，40兆赫茲(Mega Hertz，MHz)的正弦波可能會基於恒定電平VB規則的上下變化)，並且方波的脈衝寬度可以是恒定的，如標記為“NBUF Out1”的波形所示。相比之下，如果偏置電阻器Rbias貢獻雜訊(例如，可以建模為100kHz偏置雜訊源)，則正弦波可以承載在變化的電平VB+△V上，如標記為“XO Out2”的波形 所示(例如40MHz的正弦波可能基於100kHz偏置雜訊的時變電平(time-varying level)而上下變化)。由於晶體振盪器核心電路120的高品質因數帶來的特性，當考慮偏置電阻器Rbias的雜訊時，正弦波的相位雜訊不會顯著增加。對於方波，狀態轉換的時間(例如上升沿和下降沿)可能會受到方波緩衝器輸入端上電壓電平變化的顯著影響，方波的脈衝寬度可能會隨時間變化，如在標記為“NBUF Out2”的波形上圈出(例如隨時間變化的(time-varying)相移(phase shift)△t)的部分所示，會在方波緩衝器160的輸出端OUT上產生方波的相位雜訊。如在第2圖的最下面中所示，由細線描繪的波形代表沒有考慮偏置電阻器雜訊的方波緩衝器160的輸出(具有恒定的脈衝寬度)，由粗線描繪的波形代表考慮了偏置電阻器的雜訊的方波緩衝器160的輸出(其具有隨時間變化的脈衝寬度)，其中這兩個波形之間的差異可以通過隨時間變化的相移△t來說明，這可以被視為上述相位雜訊。
第3圖是示出根據本發明實施例的晶體振盪器30的示意圖。除了晶體振盪器核心電路120，DC偏置電路140，偏置電阻器Rbias和方波緩衝器160之外，晶體振盪器30還可包括相位雜訊降低電路180。相位雜訊降低電路180耦接至晶體振盪器核心電路120的輸出端，並且可以被配置為生成包括至少一個重置(reset)脈衝(例如，一個或多個脈衝，其可以統稱為重置脈衝)的重置信號，以重置正弦波(例如，通過為偏置電壓上的電阻器雜訊提供交流(AC)接地路徑)的偏置電壓(例如，去除偏置電壓上的電阻器雜訊，例如由偏置電阻器Rbias貢獻的雜訊)。更具體地，可以產生重置信號而不需要將至少一個重置脈衝校準到正弦波的零交叉點，其中正弦波的零交叉點可以代表正弦波變化跨過DC偏置電壓VB的電平的時間點。通過模擬，可以注意到，重置脈衝的位置(例如，重置脈衝相對於正弦波相位的時間)不會極大地影響相位雜訊降低的改善(即，重置脈衝的位置並不是很關鍵，並且重置脈衝的不同位置可以獲得類似的改 進)，因此重置脈衝可以在零交叉點或正弦波輸出的峰值處。不需要相關的複雜校準電路來讓重置脈衝出現在正弦波的零交叉點。
如第3圖所示，相位雜訊降低電路180可以包括耦接到晶體振盪器核心電路120的輸出端的重置開關180SW，並且可以由重置信號來控制。另外，相位雜訊降低電路180還可以包括脈衝產生器180G，該脈衝產生器180G被配置為產生重置信號。在該實施例中，可以回應於重置脈衝而導通(turn on)重置開關，以為偏置電壓上的電阻器雜訊提供AC接地路徑，以去除偏置電壓上的雜訊，從而重置正弦形的偏置電壓到重置電平。例如，重置開關180SW可以跨偏置電阻器Rbias耦接，如圖所示，重置開關180SW的兩端分別耦接偏置電阻器Rbias的兩端，並且當重置開關導通時，可以去除由偏置電阻器Rbias產生的雜訊，並且可以將正弦波變化的偏置電壓電平拉回到DC偏置電壓VB的原始電壓電平，但是本發明不限於此。
為了更好地理解相位雜訊降低電路180如何解決由偏置電阻器Rbias引起的相位雜訊的問題，請參考第4圖。如第4圖的上半部分所示，標記為“XO Out2”和“NBUF Out2”的波形分別表示晶體振盪器核心電路120的輸出端上的正弦波和方波緩衝器160的輸出端上的方波，而未使用所提出的雜訊重置脈衝(例如，相位雜訊降低電路180被禁用並且重置開關180SW一直斷開)；如第4圖的下半部分所示，標記為“XO Out3”和“NBUF Out3”的波形分別表示使用所提出的雜訊重置脈衝(例如，相位雜訊降低電路180被啟用並且脈衝產生器180G開始輸出重置脈衝以週期性地導通重置開關180SW)的晶體振盪器核心電路120的輸出端上的正弦波和方波緩衝器160的輸出端上的方波。如第4圖所示，當禁用相位雜訊降低電路180時，正弦波可以基於時變電平VB+△V而上下變化，因此，方波的脈衝寬度是隨時間變化的，這導致相位雜訊。相比之下，當相位雜訊降低電路180被啟用並且脈衝產生器開始將重置脈衝輸出到重置開關180SW(例如，週 期性地將重置脈衝輸出到重置開關180SW)時，回應於重置脈衝，正弦波的DC偏置電壓電平被重置(例如重置為DC偏置電壓VB的原始電壓電平)，以及方波的脈衝寬度可以基本恒定，或者可以減小正弦波的偏置電平的變化量(例如，可以減小△V)。因此，方波的脈衝寬度可以是恒定的或基本恒定的，並且因此降低了相位雜訊。
應當注意，偏置電阻器Rbias的電阻和晶體振盪器核心電路120的輸出端上的輸入電容都可以被設計為相當大，並且較大的電阻電容(resistance-capacitance，RC)時間常數將使偏置電阻器Rbias的雜訊沒有足夠的時間來大大改變正弦波的電平。例如，在將正弦波的偏置電壓電平重置並且再次將重置開關180SW斷開(turn off)之後，因為時間常數足夠大偏置電阻器Rbias的雜訊將不會使正弦波的偏置電壓電平立即發生很大變化，並且當雜訊累積並使正弦波的偏置電壓電平輕微改變時，下一個重置脈衝可以再次重置偏置電壓電平，如第4圖所示。鑒於此，重置信號的頻率優選地應足夠快以更好地抑制偏置電阻器Rbias的雜訊，從而保持正弦波的偏置電壓電平。通過模擬，假設正弦波的頻率為40MHz，則當重置信號的頻率為40MHz時，可以觀察到與雜訊有關的性能有了顯著改善；當重置信號的頻率為400MHz時，與雜訊相關的性能被進一步改善。因此，為了獲得更好的與雜訊相關的性能，優選較高頻率的重置信號，但是本發明不限於此。在一些實施例中，相位雜訊降低電路180還可以包括倍頻器(frequency multiplier)，該倍頻器被配置為生成具有從方波緩衝器160輸出的方波的頻率的N倍的頻率的信號，並因此使重置信號的頻率是方波頻率的N倍(例如，在正弦波或方波的一個週期內可能有N個重置脈衝)，其中N可以是大於或等於2的正整數。在一些實施例中，重置信號的頻率可以小於或等於正弦波的頻率。在一些實施例中，可以週期性地產生重置脈衝，並且重置脈衝的頻率可以是任何合適的正值。在一些實施例中，重置脈衝不是週期性地產生的， 例如，脈衝產生器180G可以隨機地產生重置脈衝，或者可以由晶體振盪器30內的另一個控制器來控制重置脈衝的出現。
除了由偏置電阻器Rbias產生的雜訊(為簡便起見，稱為Rbias雜訊)外，還有一些因素可能會影響正弦波的SNR，例如重置脈衝的導通週期TON(例如，重置脈衝的脈衝寬度，其指示重置開關180SW被導通的時間長度)，重置開關180SW的導通電阻RON(例如，重置開關180SW導通的情況下重置開關180SW的電阻)和對應於導通電阻RON的雜訊(為簡便起見稱為RON雜訊)。通過計算，SNR可以表示如下：
Figure 110120190-A0305-02-0011-1
符號f代表頻率的變數。符號Ravg代表晶體振盪器輸出端的平均電阻，該電阻可以進一步由導通電阻RON，偏置電阻器Rbias的電阻RBIAS和參數α表示，其中α=TON/TXO，TXO代表從晶體振盪器核心電路120輸出的正弦波的週期(cycle period)。符號NRbias(f)和NRon(f)分別代表與頻率f相對應的Rbias雜訊和RON雜訊。假設可以去除Rbias雜訊NRbias(f)(例如，考慮將Rbias雜訊NRbias(f)減小到相同等級的情況下的不同RON和TON組合)，則上述公式可能會進一步安排如下：
Figure 110120190-A0305-02-0011-2
符號k代表玻爾茲曼常數(Boltzmann constant)。符號T代表絕對溫度。符號CIN代表晶體振盪器核心電路120的輸出端上的輸入電容。符號fXO代表正弦 波的頻率。如以上等式所示，RON雜訊NRon(f)可以包括採樣雜訊和保持雜訊。假設頻率f比正弦波的頻率fXO小得多(例如，當f/fXO非常接近于零時)，可以將上述等式進一步簡化如下：
Figure 110120190-A0305-02-0012-3
基於以上所示的等式，可以注意到，在將Rbias雜訊減小到相同等級的情況下，優選地，設計較小的α以獲得較好的SNR。例如，在將Rbias雜訊減小到相同等級的情況下，當減小重置脈衝的脈衝寬度時，可以增加正弦波的SNR。因此，利用非常短的重置脈衝(例如，具有非常窄的脈衝寬度的重置脈衝)來重置Rbias雜訊(例如去除Rbias雜訊)是針對晶體振盪器30的與雜訊相關的性能的優化設計。實際上，通過異或(exclusive-OR，XOR)邏輯電路和非常短的延遲線可以實現小的α，從而可受益於小面積，低電流消耗以及延遲線的低雜訊。上述非常短的延遲線可以包括一個反相器或一連串的反相器，但是本發明不限於此。應當注意，上述非常短的延遲線提供的延遲不限於特定值，可以具有任何能夠在不顯著降低SNR的情況下重置正弦波的偏置電壓電平的延遲，例如100皮秒(picoseconds，ps)，80ps等。
第5圖是示出根據本發明實施例的晶體振盪器50的示意圖，其中晶體振盪器50可以是第3圖中所示的晶體振盪器30的修改版本或示例。如第5圖所示，在該實施例中，相位雜訊降低電路180可以由相位雜訊降低電路190代替，其中相位雜訊降低電路190耦接到晶體振盪器核心電路120的輸出端，並且可以被配置為回應於正弦波的電壓電平(例如正弦波的峰值)超過特定電壓範圍而重置該正弦波偏置電壓。在該實施例中，相位雜訊降低電路190可以包括DC偏置電路191和192。DC偏置電路191可以被配置為控制DC電壓電平Vcal1，並且DC 偏置電路192可以被配置為控制DC電壓電平Vcal2，其中特定電壓範圍根據DC電壓電平Vcal1和Vcal2確定。此外，相位雜訊降低電路190還可以包括第一控制開關和第二控制開關，其中第一控制開關耦接在晶體振盪器核心電路120的輸出端與DC偏置電路191之間，並且第二控制開關耦接在晶體振盪器核心電路120的輸出端與DC偏置電路192之間。例如，第一控制開關可以回應於正弦波的電壓電平大於上限電平而導通(conductive)，並且第二控制開關可以回應於正弦波的電壓電平小於下限電平而導通，其中上限電平和下限電平可以分別對應於DC電壓電平Vcal1和Vcal2。
在該實施例中，第一控制開關可以包括第一二極體，例如二極體D1，並且第二控制開關可以包括第二二極體，例如二極體D2。如第5圖所示，二極體D1的陽極(anode)可以耦接到晶體振盪器核心電路120的輸出端，並且二極體D1的陰極(cathode)可以耦接到DC偏置電路191。另外，二極體D2的陽極可以耦接到DC偏置電路192，並且二極體D2的陰極可以耦接到晶體振盪器核心電路120的輸出端。詳細地，當二極體D1的陽極和陰極之間的電壓差大於二極體D1的閾值電壓Vth1時，二極體D1導通(例如，第一控制開關可以被認為是導通的)；否則，二極體D1不能導通(例如，第一控制開關可以被認為是斷開的)。類似地，當二極體D2的陽極和陰極之間的電壓差大於二極體D2的閾值電壓Vth2時，二極體D2導通(例如，第二控制開關可以被認為是導通的)，否則，二極體D2不能導通(例如，第二控制開關可以被認為是斷開的)。
應當注意，二極體D1和D2中的任何一個(例如，每個)不限於由單個二極體實現。例如，二極體D1和D2中的任何一個(例如，每個)可以通過多個二極體單元的串疊式結構(cascode structure)來實現，例如串聯N個二極體單元以獲得閾值電壓N * Vth，具體取決於正弦波的基本電壓擺幅，其中Vth可以表示一個二極體單元的閾值電壓，而N可以表示串聯連接的二極體單元的數量。為 了簡潔起見，假設Vth1=Vth2=N*Vth，但是本發明不限於此。在該實施例中，當正弦波的電壓電平超過上限電平時，回應於跨二極體D1的電壓差超過閾值電壓Vth1二極體D1導通，因此正弦波的最大電平可以因此而被鉗位到上限電平(例如，Vcal1+N*Vth)，如第6圖中所示。當正弦波的電壓電平超過下限電平時，二極體D2可以回應於跨二極體D2的電壓差超過閾值電壓Vth2而導通，因此可以將正弦波的最小電平鉗位到下限電平(例如，Vcal2-N*Vth)，如第6圖所示。根據二極體的基本特性，二極體D1和/或D2可以通過正弦波的電壓擺幅自動導通，並且有關正弦波的DC偏置電壓電平的雜訊去除可以在正弦波的最大電平(例如，波峰)和/或最小電平(例如，波谷)處生效，如第6圖中所示的重置電流(例如流過耦接到晶體振盪器核心電路120的輸出端的節點的電流)所示。
為了確保將DC電壓電平Vcal1和Vcal2設置為能夠導通二極體D1和/或D2的適當電平，可以執行校準流程以校準DC電壓電平Vcal1和Vcal2。在校準流程中，DC電壓電平Vcal1和Vcal2可以在開始時(例如，在校準流程的開始處或在晶體振盪器的初始階段)分別設置為初始最大電平和初始最小電平，其中初始最大電平可以是DC偏置電路191能夠提供的最高電壓電平，並且初始最小電平可以是DC偏置電路192能夠提供的最低電壓電平。可以從初始最大電平開始逐步減小DC電壓電平Vcal1，以使正弦波的最大電平(例如，波峰)能夠導通第一控制開關，例如二極體D1。可以從初始最小電平開始逐步增加DC電壓電平Vcal2，以使正弦波的最小電平(例如波谷)能夠導通第二控制開關，例如二極體D2。
例如，DC偏置電路191可以根據諸如3比特碼的第一校準碼來控制DC電壓電平Vcal1，其中第一校準碼的不同的值(例如諸如111、110，...和000的候選值)可以分別對應於DC電壓電平Vcal1的不同的值(例如，候選值，例如Vcal1(7)，Vcal1(6)，...和Vcal1(0)，其中Vcal1(7)>Vcal1(6)>...>Vcal1 (0))。當第一校準碼為111時，DC偏置電路191可以將DC電壓電平Vcal1控制為在DC電壓電平Vcal1的調整範圍內的最高電壓電平(例如0.9V)，並且當第一校準碼為000時，DC偏置電路191可以將DC電壓電平Vcal1控制為DC電壓電平Vcal1的調整範圍內的最低電壓電平(例如0V)，其中第一校準碼的其餘值可以類推得出，例如，{Vcal1(7)，Vcal1(6)，Vcal1(5)，Vcal1(4)，Vcal1(3)，Vcal1(2)，Vcal1(1)，Vcal1(0)}可以為{0.9V，0.79V，0.68V，0.45V，0.34V，0.22V，0.11V，0V}。可以在開始時將第一校準碼設置為111，並且與第一校準碼的該值相對應的DC電壓電平Vcal1不能導通二極體D1。因此，將第一校準碼逐步切換到110、101、100等，以找到第一校準碼的至少一個值，該值能夠使二極體D1導通。類似地，DC偏置電路192可以根據諸如3比特碼的第二校準碼來控制DC電壓電平Vcal2，其中第二校準碼的不同值(例如諸如111、110，...和000的候選值)可以分別對應於DC電壓電平Vcal2的不同的值(例如，候選值例如Vcal2(7)，Vcal2(6)，...和Vcal2(0)，其中Vcal2(7)<Vcal2(6)<...<Vcal2(0)))。當第二校準碼為111時，DC偏置電路192可以將DC電壓電平Vcal2控制為在DC電壓電平Vcal2的調整範圍內的最低電壓電平(例如0V)，並且當第二校準碼為000時，DC偏置電路192可將DC電壓電平Vcal2控制為DC電壓電平Vcal2的調整範圍內的最高電壓電平(例如0.9V)，其中第二校準碼的其餘值可通過類推得出，例如，{Vcal2(7)，Vcal2(6)，Vcal2(5)，Vcal2(4)，Vcal2(3)，Vcal2(2)，Vcal2(1)，Vcal2(0)}可以為{0V，0.11V，0.22V，0.34V，0.45V，0.68V，0.79V，0.9V}。可以在開始時將第二校準碼設置為111，並且與第二校準碼的該值相對應的DC電壓電平Vcal2不能使二極體D2導通。因此，將第二校準碼逐步地切換到110、101、100等，以找到第二校準碼的至少一個值，其能夠使二極體D2導通。
在一個實施例中，相位雜訊降低電路190還可包括耦接到晶體振盪器 核心電路120的輸出端的峰值檢測器193，其中峰值檢測器193可被配置為檢測正弦波的擺幅(swing)，以產生檢測結果(例如，檢測正弦波的峰值以獲得與擺幅有關的資訊)，並且DC偏置電路191和192可以根據檢測結果分別控制DC電壓電平Vcal1和Vcal2。例如，峰值檢測器193可以根據正弦波的擺幅(或峰值)輸出DC電壓，其中該DC電壓可以用於確定正弦波的擺幅是否改變(例如減小)，但是本發明不限於此。假設當正弦波的擺幅為±1000mV時，從峰值檢測器193輸出的DC電壓可以為500mV，並且當正弦波的擺幅為±900mV時，從峰值檢測器193輸出的DC電壓可以為450mV。應當注意，所屬領域具有通常知識者應該基於上述描述來理解峰值檢測器193的詳細實現，並且為簡潔起見，在此省略了相關細節。
另外，晶體振盪器核心電路120內的電流源可以包括並聯連接的一個或多個電流單元，並且一個或多個電流單元可以被配置為提供晶體振盪器核心電路120的偏置電流以控制正弦波的擺幅。例如，偏置電流可以取決於在電流源中啟用的電流單元的數量，而正弦波的擺幅取決於偏置電流。在一個實施例中，晶體振盪器核心電路120可以進一步包括耦接到一個或多個電流單元的電流校準(current calibration，ACAL)電路121，並且在電流源中被啟用的電流單元的數量取決於從ACAL電路121輸出的校準碼。因此，ACAL電路121可以通過控制校準碼來控制正弦波的擺幅。在該實施例中，ACAL電路121可以通過在輸出端OUT上的方波的速度/頻率來校準電流源(例如，在關於電流源的校準期間，在方波的每個週期中修改校準碼一次)，但本發明不限於此。
詳細地，在關於DC電壓電平Vcal1和Vcal2的校準開始時，將DC電壓電平Vcal1設置為初始最大電平，並且將DC電壓電平Vcal2設置為初始最小電平。在如上所述對DC電壓電平Vcal1和Vcal2中的任何一個(例如每個)被逐步修改之前，ACAL電路121可以校準偏置電流，以使正弦波的擺幅落入與初始最 大電平相關的可調最大電平(例如，Vcal1的初始最大電平+N*Vth)和與初始最小電平相關的可調最小電平(例如，Vcal2的初始最小電平-N*Vth)之間的範圍內。因此，確保關於DC電壓電平Vcal1和Vcal2的校準從回應於正弦波的最大電平和最小電平第一控制開關和第二控制開關(例如，二極體D1和D2)不能導通的狀態開始。然後，可以根據檢測結果(例如，從峰值檢測器193輸出的DC電壓)逐步地修改DC電壓電平Vcal1和Vcal2中的任何一個(例如，每個)，以使得第一控制開關(如二極體D1)能夠回應正弦波的最大電平(例如波峰)而導通，和/或使第二控制開關(如二極體D2)能夠回應正弦波的最小電平(例如波谷)而導通。例如，假設在關於DC電壓電平Vcal1和Vcal2的校準開始時從峰值檢測器193輸出的DC電壓電平是500mV。在DC電壓電平Vcal1減小一個步階(例如，將第一校準碼從111切換到110)和/或DC電壓電平Vcal2增大一個步階(例如，將第二校準碼從111切換到110)之後，如果從峰值檢測器193輸出的DC電壓仍然是500mV，DC電壓電平Vcal1可以進一步降低另一步階(例如，將第一校準碼從110切換到101)和/或DC電壓電平Vcal2可以進一步增加另一步階(例如，將第二校準碼從110切換為101)；以及如果從峰值檢測器193輸出的DC電壓變為480mV，這意味著由於正弦波的DC偏置電壓電平的雜訊去除生效，因此正弦波的擺幅減小了，第一校準碼和第二校準碼的當前值(例如最新值)可以分別是第一校準碼和第二校準碼的最終值，因此，完成了DC電壓電平Vcal1和Vcal2的校準。
注意，上面提到的電壓電平的值的調整範圍和校準碼僅用於說明目的，並不意味著對本發明的限制。例如，第一校準碼和第二校準碼的比特數可以變化。例如，DC電壓電平Vcal1的調整範圍可以與DC電壓電平Vcal2的調整範圍相同。在另一示例中，DC電壓電平Vcal1的調整範圍可以與DC電壓電平Vcal2的調整範圍不同。另外，不必同時執行DC電壓電平Vcal1的校準和DC電壓電平 Vcal2的校準。例如，可以在DC電壓電平Vcal1的校準完成之後執行DC電壓電平Vcal2的校準。在另一示例中，可以在DC電壓電平Vcal2的校準完成之後執行DC電壓電平Vcal1的校準。此外，一些實施例可以僅對DC電壓電平Vcal1和Vcal2之一執行校準。實際上，優選地，校準DC電壓電平Vcal1和Vcal2兩者以獲得正弦波的對稱波形。例如，可以借助於相同的校準碼同時校準DC電壓電平Vcal1和Vcal2(例如，第一校準碼可以等於第二校準碼)，但是本發明不限於此。
為了更好的理解，請參考第7圖，其示出了根據本發明實施例的關於第5圖所示的DC電壓電平Vcal1和Vcal2的校準的工作流程。例如，相位雜訊降低電路190內的校準控制電路可以利用多個控制信號來控制校準的工作流程，但是本發明不限於此。應當注意的是，第7圖所示的工作流程僅用於說明性目的並不意味著對本發明的限制。在一些實施例中，可以在第7圖所示的工作流程中添加，刪除或修改一個或多個步驟。另外，如果可以獲得相同的結果，則不必按照第7圖所示的確切循序執行這些步驟。
在步驟710中，當啟用晶體振盪器50時，開始校準的工作流程。
在步驟720中，校準控制電路可以控制DC偏置電路191將DC電壓電平Vcal1設置為最大(例如，初始最大電平)，並控制DC偏置電路192將DC電壓電平Vcal2設置為最小(例如初始最小水準)。
在步驟730中，校準控制電路可以控制峰值檢測器193以檢測正弦波的擺幅(可以稱為“PD檢測”)。假設在此步驟中檢測到的正弦波的擺幅Vswing為Vp(例如Vswing=Vp)。
在步驟740中，校準控制電路可以控制DC偏置電路191將DC電壓電平Vcal1降低一個步階，並控制DC偏置電路192將DC電壓電平Vcal2升高一個步階。
在步驟750中，校準控制電路可以控制峰值檢測器193再次檢測正弦波的擺幅。假設在此步驟中檢測到的正弦波擺幅Vswing為Vdet(例如 Vswing=Vdet)。
在步驟760中，校準控制電路可以確定(Vp-Vdet)是否滿足目標(例如(Vp-Vdet)是否大於預定電壓差)。如果確定結果為“是”，則工作流程進入步驟770；如果確定結果為“否”，則工作流程進入步驟740。
在步驟770中，校準控制電路結束校準。
應當注意，二極體D1和D2中的任何一個(例如，每個)不必由典型的二極體來實現。例如，可以修改為包括至少一個P-N結的任何器件以實現二極體D1和D2。在一些實施例中，二極體D1可以由P型電晶體實現，其中P型電晶體的漏極和閘極可以彼此耦接，以將該P型電晶體配置為二極體連接的電晶體，具有與典型二極體相似的特性。在一些實施例中，二極體D2可以由N型電晶體實現，其中N型電晶體的漏極和閘極可以彼此耦接，以將該N型電晶體配置為二極體連接的電晶體，具有與典型二極體相似的特性。根據以上描述，所屬領域具有通常知識者應該理解如何在第5圖所示的架構中採用二極體連接的電晶體，為簡潔起見，在此省略了相關的細節。
第8圖是示出根據本發明實施例的晶體振盪器80的示意圖，其中晶體振盪器80可以是第5圖中所示的晶體振盪器50的修改版本或示例。例如，可以用第8圖中的相位雜訊降低電路190M代替相位雜訊降低電路190，更具體地，將二極體D1和D2分別替換為P型電晶體M1和N型電晶體M2。如第8圖所示，P型電晶體M1的閘極端耦接至DC偏置電路191以接收DC電壓電平Vcal1，P型電晶體M1的漏極端被配置為接收DC電壓電平VB1，並且P型電晶體M1的源極端耦接到晶體振盪器核心電路120的輸出端。另外，N型電晶體M2的閘極端耦接到DC偏置電路192以接收DC電壓電平Vcal2，N型電晶體M2的漏極端被配置為接收DC電壓電平VB2，並且N型電晶體M2的源極端耦接至晶體振盪器核心電路120的輸出端。基於該架構，當正弦波的電壓電平(例如最大電平，例如正弦波的波峰) 超過上限電平，從而使正弦波的電壓電平與DC電壓電平Vcal1之間的差大於閾值電壓(例如使Vsin-Vcal1>|Vthp|，其中Vsin代表正弦波的暫態電平，Vthp代表P型電晶體M1的閾值電壓，|Vthp |代表Vthp的絕對值)，P型電晶體M1可以導通，正弦波的DC偏置電壓電平可以重置為VB1。當正弦波的電壓電平(例如最小電平，例如正弦波的波谷)超過下限電平，從而使DC電壓電平Vcal2與正弦波的電壓電平之間的差大於閾值電壓(例如，使Vcal2-Vsin>|Vthn|，其中Vthn代表N型電晶體M2的閾值電壓，|Vthn |代表Vthn的絕對值)，則N型電晶體M2可以導通並且可以將正弦波的DC偏置電壓電平重置為VB2。
在一些實施例中，DC電壓電平VB1和VB2可以相同。在一些實施例中，DC電壓電平VB1和VB2可以不同。在一些實施例中，DC電壓電平VB1和VB2都可以與由DC偏置電路140提供的DC偏置電壓VB的DC電壓電平相同。在一些實施例中，DC電壓電平VB1和VB2中的至少一個(例如它們之一或兩者)可以不同於由DC偏置電路140提供的DC偏置電壓VB的DC電壓電平。只要DC電壓電平VB1和VB2是乾淨且恒定的電壓電平(例如，每個DC電壓電平VB1和VB2具有極低的雜訊)，DC電壓電平VB1和VB2不限於特定的電壓電平。另外，在第8圖所示的晶體振盪器80中也可以採用關於第5圖所示的DC電壓電平Vcal1和Vcal2的校準的工作流程。為簡潔起見，此處不再重複與DC電壓水準Vcal1和Vcal2有關的校準相關的類似描述。
總而言之，參照第9圖，其示出了根據本發明實施例的晶體振盪器(例如晶體振盪器50或晶體振盪器80)的相位雜訊降低方法的工作流程。應當注意的是，第9圖所示的工作流程僅是為了說明的目的，並不意味著對本發明的限制。在一些實施例中，可以在第9圖所示的工作流程中添加，刪除或修改一個或多個步驟。另外，如果可以獲得相同的結果，則不必按照第9圖所示的確切順序執行這些步驟。
在步驟910中，晶體振盪器可以通過晶體振盪器的晶體振盪器核心電路(例如，晶體振盪器核心電路120)產生正弦波。
在步驟920中，晶體振盪器可以通過晶體振盪器的第一偏置電路(例如，DC偏置電路140)提供第一電壓電平(例如，DC偏置電壓VB的電平)作為正弦波的偏置電壓。
在步驟930中，回應於正弦波的電壓電平超過特定電壓範圍，晶體振盪器通過晶體振盪器的相位雜訊降低電路(例如，第5圖所示的相位雜訊降低電路190或第8圖所示的相位雜訊降低電路190M)重置正弦波的偏置電壓。
由於本發明中使用的每個二極體/類似二極體的組件(例如，二極體D1/D2或電晶體M1/M2)具有回應於跨二極體/類似二極體組件兩端的電壓超過該二極體/類似二極體組件的閾值而自動導通的特性，關於正弦波的DC偏置電壓電平的雜訊去除可以至少在正弦波的波峰或波谷的時間點處生效。因此，本發明可以在不引入任何副作用的情況下或以不太可能引入副作用的方式改善與相位雜訊有關的性能。
所屬領域具有通常知識者將容易地觀察到，在保持本發明的教導的同時，可以對裝置和方法進行多種修改和變更。因此，以上公開內容應被解釋為僅由所附請求項的界限來限定。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
50:晶體振盪器
120:晶體振盪器核心電路
140:偏置電路
160:脈衝波緩衝器
190:相位雜訊降低電路
191,192:DC偏置電路
193:峰值檢測器
D1:第一二極體
D2:第二二極體
121:ACAL電路

Claims (20)

  1. 一種晶體振盪器，包括：晶體振盪器核心電路，被配置為產生正弦波；第一偏置電路，耦接到所述晶體振盪器核心電路的輸出端，被配置為提供第一電壓電平作為所述正弦波的偏置電壓；以及相位雜訊降低電路，耦接到所述晶體振盪器核心電路的輸出端，被配置為回應於所述正弦波的電壓電平超過特定電壓範圍而重置所述正弦波的偏置電壓。
  2. 如請求項1所述的晶體振盪器，其中，所述相位雜訊降低電路包括：第二偏置電路，用於控制第二電壓電平；以及第三偏置電路，用於控制第三電壓電平；其中，所述特定電壓範圍是根據所述第二電壓電平和所述第三電壓電平確定的。
  3. 如請求項2所述的晶體振盪器，其中，所述相位雜訊降低電路還包括：第一控制開關，耦接在所述晶體振盪器核心電路的輸出端與所述第二偏置電路之間，被配置為回應於所述正弦波的電壓電平大於上限電平而導通；以及第二控制開關，耦接在所述晶體振盪器核心電路的輸出端與所述第三偏置電路之間，被配置為回應於所述正弦波的電壓電平小於下限電平而導通； 其中，所述上限電平和所述下限電平分別對應於所述第二電壓電平和所述第三電壓電平。
  4. 如請求項3所述的晶體振盪器，其中，所述第二電壓電平從初始最大電平開始逐步減小，以使所述正弦波的最大電平能夠導通所述第一控制開關。
  5. 如請求項3所述的晶體振盪器，其中，所述第三電壓電平從初始最小電平開始逐步增大，以使所述正弦波的最小電平能夠導通所述第二控制開關。
  6. 如請求項3所述的晶體振盪器，其中，所述相位雜訊降低電路還包括：峰值檢測器，耦接到所述晶體振盪器核心電路的輸出端，被配置為檢測所述正弦波的擺幅以產生檢測結果；其中，所述第二偏置電路和所述第三偏置電路根據所述檢測結果分別控制所述第二電壓電平和所述第三電壓電平。
  7. 如請求項6所述的晶體振盪器，其中，在所述晶體振盪器的初始階段，所述第二電壓電平被設置為初始最大電平，所述第三電壓電平被設置為初始最小電平；以及根據所述檢測結果逐步修改所述第二電壓電平和所述第三電壓電平中的任何一個，以使得所述第一控制開關和所述第二控制開關中的任何一個能夠回應於所述正弦波的最大電平或最小電平中的一個而導通。
  8. 如請求項7所述的晶體振盪器，其中，所述晶體振盪器核心電路包括：一個或多個電流單元，被配置為提供所述晶體振盪器核心電路的偏置電流以控制所述正弦波的擺幅；以及電流校準電路，耦接至所述一個或多個電流單元，其中在逐步改變所述第二電壓電平和所述第三電壓電平中的任何一個之前，所述電流校準電路校準所述偏置電流，以使所述正弦波的擺幅落入在可調最大電平與可調最小電平之間的範圍內，其中所述可調最大電平與所述初始最大電平有關，所述可調最小電平與所述初始最小電平有關。
  9. 如請求項3所述的晶體振盪器，其中，所述第一控制開關包括第一二極體，並且所述第一二極體的第一陽極耦接至所述晶體振盪器核心電路的輸出端，所述第一二極體的第一陰極耦接至所述第二偏置電路，所述第二控制開關包括第二二極體，所述第二二極體的第二陽極耦接至所述第三偏置電路，所述第二二極體的第二陰極耦接至所述晶體振盪器核心電路的輸出端。
  10. 如請求項3所述的晶體振盪器，其中，所述第一控制開關包括P型電晶體，並且所述P型電晶體的源極端耦接到所述晶體振盪器核心電路的輸出端，所述P型電晶體的閘極端耦接到所述第二偏置電路；以及所述第二控制開關包括N型電晶體，並且所述N型電晶體的源極端耦接到所述晶體振盪器核心電路的輸出端，所述N型電晶體的閘極端耦接到所述第三偏置電路。
  11. 一種晶體振盪器的相位雜訊降低方法，包括：所述晶體振盪器的晶體振盪器核心電路產生正弦波；所述晶體振盪器的第一偏置電路提供第一電壓電平作為所述正弦波的偏置電壓；以及回應於所述正弦波的電壓電平超過特定電壓範圍，所述晶體振盪器的相位雜訊降低電路重置所述正弦波的偏置電壓。
  12. 如請求項11所述的相位雜訊降低方法，其中，所述特定電壓範圍是根據由第二偏置電路控制的第二電壓電平和由第三偏置電路控制的第三電壓電平確定的。
  13. 如請求項12所述的相位雜訊降低方法，其中，回應於所述正弦波的電壓電平超過所述特定電壓範圍，所述晶體振盪器的所述相位雜訊降低電路重置所述正弦波的偏置電壓包括：回應於所述正弦波的電壓電平大於上限電平，控制耦接在所述晶體振盪器核心電路的輸出端和所述第二偏置電路之間的第一控制開關導通；以及回應於所述正弦波的電壓電平小於下限電平，控制耦接在所述晶體振盪器核心電路的輸出端和所述第三偏置電路之間的第二控制開關導通；其中，所述上限電平和所述下限電平分別對應於所述第二電壓電平和所述第三電壓電平。
  14. 如請求項13所述的相位雜訊降低方法，其中，從初始最大電平開 始逐步減小所述第二電壓電平，以使得所述正弦波的最大電平能夠導通所述第一控制開關。
  15. 如請求項13所述的相位雜訊降低方法，其中，從初始最小電平開始逐步增加所述第三電壓電平，以使所述正弦波的最小電平能夠導通所述第二控制開關。
  16. 如請求項13所述的相位雜訊降低方法，其中，回應於所述正弦波的電壓電平超過所述特定電壓範圍，所述晶體振盪器的所述相位雜訊降低電路重置所述正弦波的偏置電壓還包括：通過峰值檢測器檢測所述正弦波的擺幅以產生檢測結果；其中，所述第二偏置電路和所述第三偏置電路根據所述檢測結果分別控制所述第二電壓電平和所述第三電壓電平。
  17. 如請求項16所述的相位雜訊降低方法，還包括：在所述晶體振盪器的初始階段，將所述第二電壓電平設置為初始最大電平，並將所述第三電壓電平設置為初始最小電平；以及根據所述檢測結果逐步修改所述第二電壓電平和所述第三電壓電平中的任何一個，以使得所述第一控制開關和所述第二控制開關中的任何一個能夠回應於所述正弦波的最大電平或最小電平中的一個而導通。
  18. 如請求項17所述的相位雜訊降低方法，其中，所述晶體振盪器的所述晶體振盪器核心電路產生所述正弦波包括：通過一個或多個電流單元提供所述晶體振盪器核心電路的偏置電流，以控 制所述正弦波的擺幅；以及在逐步修改所述第二電壓電平和所述第三電壓電平中的任何一個之前，通過電流校準電路校準所述偏置電流，以使所述正弦波的擺幅落入可調最大電平與可調最小電平之間的範圍內，其中所述可調最大電平與所述初始最大電平有關，所述可調最小電平與所述初始最小電平有關。
  19. 如請求項13所述的相位雜訊降低方法，其中，所述第一控制開關包括第一二極體，並且所述第一二極體的第一陽極耦接至所述晶體振盪器核心電路的輸出端，所述第一二極體的第一陰極耦接至所述第二偏置電路；所述第二控制開關包括第二二極體，所述第二二極體的第二陽極耦接至所述第三偏置電路，所述第二二極體的第二陰極耦接至所述晶體振盪器核心電路的輸出端。
  20. 如請求項13所述的相位雜訊降低方法，其中，所述第一控制開關包括P型電晶體，並且所述P型電晶體的源極端耦接至所述晶體振盪器核心電路的輸出端，所述P型電晶體的閘極端耦接到所述第二偏置電路；所述第二控制開關包括N型電晶體，並且所述N型電晶體的閘極端耦接到所述晶體振盪器核心電路的輸出端，所述N型電晶體的閘極端耦接到所述第三偏置電路。
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