TWI745666B - 記憶體裝置及其操作方法、記憶體控制器及其操作方法 - Google Patents

記憶體裝置及其操作方法、記憶體控制器及其操作方法 Download PDF

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Abstract

一種操作安置於多排記憶體裝置的不同排中並共享訊號線的記憶體裝置的方法包括：在多排記憶體裝置中包括的所有記憶體裝置中接收訊號線的晶粒上終結（ODT）狀態資訊。所述方法更包括在多排記憶體裝置的記憶體裝置中的每一者中將訊號線的晶粒上終結狀態資訊儲存於模式暫存器中。所述方法更包括在多排記憶體裝置的記憶體裝置中的每一者中，基於模式暫存器中所儲存的訊號線的晶粒上終結狀態資訊來產生控制訊號。所述方法更包括在多排記憶體裝置的記憶體裝置中的每一者中，因應於控制訊號來改變訊號線的晶粒上終結設定。

Description

記憶體裝置及其操作方法、記憶體控制器及其操作方法
[相關申請案的交叉參考]
本申請案主張分別於2018年3月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0035367號的優先權以及於2018年10月31日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0132555號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念的示例性實施例是有關於一種記憶體系統，且更具體而言，是有關於一種根據由多排記憶體系統中的多個排共享的訊號線的晶粒上終結狀態資訊來對記憶體系統中的訊號線的晶粒上終結(ODT)設定進行最佳化的方法。
行動記憶體裝置(例如，低功率雙倍資料速率(low power double data rate，LPDDR)同步動態隨機存取記憶體(synchronous dynamic random-access memory，SDRAM))是用於行動電子裝置 (例如(舉例而言)，智慧型電話、平板個人電腦、膝上型個人電腦等)中。隨著行動操作系統的容量增加以支援由行動電子裝置實行的多任務操作，期望具有更低的功耗特性及高的操作效能的行動電子裝置。
在多排記憶體系統(multi-rank memory system)中，多個排(multi-rank)包括自記憶體控制器接收所有共用命令並對來自記憶體控制器的所有共用命令作出響應的大量記憶體裝置。共用命令被發送至由所述多排記憶體裝置共享的引腳(或多個引腳)。所述多排記憶體裝置中的每一者藉由與共享引腳連接的訊號線的晶粒上終結(on-die termination，ODT)設定來接收共用命令。
然而，多排記憶體裝置中的每一者可能無法確定如何提供與連接至共享訊號線的其他記憶體裝置共享的訊號線的ODT設定。舉例而言，記憶體裝置不知道所述多個排的共享訊號線的ODT設定環境。多排記憶體裝置經由訊號線接收共用命令，且因此，端視共享訊號線的ODT設定環境而定，多排記憶體裝置的輸入緩衝器的靈敏度可能不同，且功耗可能不同。各記憶體裝置之間的特性偏差可降低多排記憶體系統的效能。
本發明概念的示例性實施例提供一種方法及一種記憶體系統，所述方法及記憶體系統用於藉由將由多個排共享的訊號線的ODT狀態資訊廣播至記憶體裝置而根據ODT狀態資訊對所述記憶體裝置的晶粒上終結(ODT)設定進行最佳化。
根據本發明概念的示例性實施例，一種操作記憶體裝置的方法，所述記憶體裝置安置於多排記憶體裝置的不同排中並共享訊號線，所述方法包括在所述多排記憶體裝置中所包括的所有所述記憶體裝置中，接收所述訊號線的晶粒上終結(ODT)狀態資訊。所述方法更包括在所述多排記憶體裝置的所述記憶體裝置中的每一者中，將所述訊號線的所述晶粒上終結狀態資訊儲存於模式暫存器中。所述方法更包括在所述多排記憶體裝置的所述記憶體裝置中的每一者中，基於所述模式暫存器中所儲存的所述訊號線的所述晶粒上終結狀態資訊來產生控制訊號。所述方法更包括在所述多排記憶體裝置的所述記憶體裝置中的每一者中，因應於所述控制訊號來改變所述訊號線的晶粒上終結設定。
根據本發明概念的示例性實施例，一種記憶體裝置，所述記憶體裝置包括在多排記憶體裝置的一個排中，所述記憶體裝置包括：訊號線，由所述記憶體裝置與所述多排記憶體裝置的另一排中所包括的另一記憶體裝置共享；模式暫存器，被配置以儲存由所述記憶體裝置與所述另一記憶體裝置共享的所述訊號線的晶粒上終結(ODT)狀態資訊；晶粒上終結電路，連接至所述訊號線；以及控制電路，被配置以基於所述模式暫存器中所儲存的所述晶粒上終結狀態資訊來產生控制訊號，並因應於所述控制訊號來選擇性地接通/斷開所述晶粒上終結電路。
根據本發明概念的示例性實施例，一種操作記憶體控制器的方法，所述記憶體控制器被配置以控制多排記憶體裝置中所 包括的且共享訊號線的多個排的操作，所述方法包括：接收關於對所述多個排進行記憶體存取的記憶體請求；根據所述記憶體請求將所述多個排中的一個排識別為要實行資料處理操作的目標排；以及確定共享所述訊號線的所有所述多個排是否要在未終結的晶粒上終結(ODT)狀態下操作。所述方法更包括在確定出所有所述多個排不在所述未終結的晶粒上終結狀態下操作時，基於所述目標排來確定共享所述訊號線的哪一多排要在終結的晶粒上終結狀態下操作。所述方法更包括將由所述多個排共享的所述訊號線的晶粒上終結狀態資訊廣播至所述多個排中所包括的所有記憶體裝置。所述晶粒上終結狀態資訊指示所述多個排中的哪一者要在所述未終結的晶粒上終結狀態下操作以及所述多個排中的哪一者要在所述終結的晶粒上終結狀態下操作。所述方法更包括在所述多個排的所述記憶體裝置中的每一者中，基於所述晶粒上終結狀態資訊來控制晶粒上終結設定。
根據本發明概念的示例性實施例，一種記憶體控制器，所述記憶體控制器被配置以控制多排記憶體裝置中所包括的並共享訊號的多個排的操作，所述記憶體控制器包括處理器及晶粒上終結(ODT)控制邏輯。所述處理器被配置以接收關於對所述多個排進行記憶體存取的記憶體請求，並根據所述記憶體請求將所述多個排中的一個排識別為用於實行資料處理操作的目標排。所述晶粒上終結控制邏輯被配置以將由所述多個排共享的訊號線的晶粒上終結狀態資訊廣播至所述多個排的所有記憶體裝置，並基 於所述晶粒上終結狀態資訊來改變所述多個排的所述記憶體裝置中的至少一者的晶粒上終結設定。
10:記憶體系統
100:多排記憶體裝置
110:排A/目標排
120:排B/非目標排
130:記憶體裝置
200:系統晶片(SOC)
210:記憶體控制器
230:ODT控制邏輯
302:時脈訊號線
304:命令/位址匯流排
306:資料匯流排
310:模式暫存器
320:控制電路
330:ODT電路
340、340a、340b、340c、340d:電壓產生電路
350:輸入緩衝器
710:電壓分配器
720:選擇器
1100:行動裝置
1110:全球行動通訊系統(GSM)區塊
1111:天線
1120:近場通訊(NFC)收發器
1121:NFC天線匹配網路系統(AMNS)
1130:輸入/輸出(I/O)區塊
1140:應用區塊
1150:記憶體
1160:顯示器
+:第一輸入端子
-:第二輸入端子
CA:命令/位址
CK:時脈
CKB:反相時脈
CNTL1:第一控制訊號
CNTL2:第二控制訊號
CNTL3:第三控制訊號
CNTL2[0]、CNTL2[1]、CNTL2[2]、CNTL2[3]:第二控制訊號代碼
DQ:資料/寫入資料/讀取資料
MP0、MP1、MP2、MP3、MS0、MS1、MS2、MS3:電晶體
OP0、OP1:暫存器或儲存區域
R、RP0、RP1、RP2、RP3、RS0、RS1、RS2、RS3:電阻器
R1、Ra:第一電阻器
R2、Rb:第二電阻器
R3:第三電阻器
R4:第四電阻器
Rt:終結電阻器
S210、S220、S230、S232、S240:操作
S1010、S1020、S1030、S1040、S1042、S1044:操作
VDD:電源供應電壓/供應電壓
VDD/4、VDD/2:電壓位準
VREF:參考電壓
VREF1:第一參考電壓/參考電壓
VREF2:第二參考電壓/參考電壓
VSS:接地電壓
藉由參照附圖詳細闡述本發明概念的示例性實施例，本發明概念的以上及其他特徵將變得更顯而易見，在附圖中：圖1是示出根據示例性實施例的記憶體系統的方塊圖。
圖2是操作圖1中的記憶體控制器的方法的流程圖。
圖3至圖5是示出圖1中的記憶體裝置的圖。
圖6A至圖6C是分別示出圖3中的記憶體裝置的晶粒上終結(ODT)操作的圖。
圖7A至圖7D是分別示出根據示例性實施例的圖3中的記憶體裝置的電壓產生電路的電路圖。
圖8A至圖8C是分別示出提供至圖3的記憶體裝置的輸入緩衝器的參考電壓的圖。
圖9是操作圖3中的記憶體裝置的方法的流程圖。
圖10是示出根據示例性實施例的應用記憶體系統的行動裝置的實例的方塊圖。
在下文中將參照附圖更全面地闡述本發明概念的示例性實施例。在所有的附圖中，相同的參考編號可指代相同的元件。
將理解，本文中使用用語「第一」、「第二」、「第三」等來區分各元件，且所述元件不受此些用語限制。因此，在一個示 例性實施例中的「第一」元件在另一示例性實施例中可被闡述為「第二」元件。
應理解，除非上下文中清楚地另外指明，否則每一示例性實施例內的特徵或態樣的說明通常應被視為可用於其他示例性實施例中的其他類似特徵或態樣。
圖1是示出根據示例性實施例的記憶體系統10的方塊圖。
參照圖1，記憶體系統10可包括多排記憶體裝置100及系統晶片(system on a chip，SOC)200。記憶體系統10可實施於例如個人電腦(personal computer，PC)或行動電子裝置中。行動電子裝置可為例如膝上型電腦、行動電話、智慧型電話、平板個人電腦、個人數位助理(personal digital assistant，PDA)、企業數位助理(enterprise digital assistant，EDA)、數位照相機(digital still camera)、數位攝影機(digital video camera)、可攜式多媒體播放機(portable multimedia player，PMP)、個人導航裝置(personal navigation device)或可攜式導航裝置(portable navigation device，PND)、手持遊戲機、行動網際網路裝置(mobile Internet device，MID)、可穿戴電腦(wearable computer)、物聯網(Internet of things，IoT)裝置、萬物互聯(Internet of everything，IoE)裝置、或無人機。
多排記憶體裝置100可包括多個排(例如，排A 110及排B 120)以便於同時存取大量位元。排A 110及排B 120可各自 包括並聯的多個記憶體裝置130。排A 110與排B 120可共享資料DQ引腳、命令/位址(command/address)CA引腳及時脈(clock)CK引腳。排A 110及排B 120可各自具有一或多個特定賦能訊號以選擇不同排中的排。舉例而言，排A 110及排B 120可各自使用例如晶片選擇(chip select，CS)訊號及時脈賦能(clock enable，CKE)訊號等選擇/賦能訊號來將其自身與其他排區分開。同一排的記憶體裝置130可共享相同的選擇/賦能訊號。舉例而言，排A 110的記憶體裝置130可共享相同的選擇/賦能訊號，且排B 120的記憶體裝置130可共享相同的選擇/賦能訊號。
在根據圖1的示例性實施例中，多排記憶體裝置100可包括至少兩排(例如，排A 110及排B 120)的記憶體裝置130。即使圖1中所示的記憶體系統10具有將記憶體系統10劃分成目標排及非目標排的兩排結構(two-rank structure)，但示例性實施例並非僅限於此，且可具有各種排結構。舉例而言，記憶體系統10可具有各種排結構，例如四排結構。
SOC 200可代表記憶體系統10的主機控制器。SOC 200可被實施成例如應用處理器(application processor，AP)、行動AP、晶片組(chipset)或一批晶片。SOC 200可包括一或多個處理器，所述一或多個處理器包括單核處理器及/或多核處理器。SOC 200可包括一或多個記憶體控制器210，所述一或多個記憶體控制器210控制多排記憶體裝置100的記憶體裝置130。根據示例性實施例，記憶體系統10可包括除SOC 200之外的分立處理器及記憶 體控制器組件。根據示例性實施例，記憶體控制器210可被實施成與包括處理器及高速緩存組件(cache component)的封裝分開的實體裝置。根據示例性實施例，記憶體控制器210可為處理器的一部分，例如，處理器的電路。根據示例性實施例，記憶體控制器210可被實施於SOC 200的邏輯中，SOC 200的邏輯由多個處理器裝置共享。
記憶體系統10的SOC 200及/或記憶體控制器210(SOC 200及/或記憶體控制器210在下文統稱為記憶體控制器210)可包括將記憶體控制器210連接至多排記憶體裝置100的憶體裝置130的連接件。連接件可被實施成例如引腳、球、訊號線或其他硬體組件。
記憶體系統10可應用晶粒上終結(ODT)設定以保留所述多個排(例如，排A 110及排B 120)中的目標排的訊號品質。排A 110及排B 120中的所有記憶體裝置130可共享排A 110及排B 120的ODT狀態。記憶體控制器210可包括ODT控制邏輯230(亦稱為ODT控制邏輯電路)以容許所有記憶體裝置130共享排A 110及排B 120的ODT狀態。ODT控制邏輯230可同時將排A 110及排B 120的ODT狀態發送至記憶體裝置130。在下文中，用於同時將排A 110及排B 120的ODT狀態發送至排A 110及排B 120的記憶體裝置130的ODT傳訊(signaling)可被稱為廣播(broadcasting)。
圖2是操作圖1中的記憶體控制器210的方法的流程圖。
參照圖2，記憶體控制器210可自SOC 200的處理器接收關於對排A 110及排B 120進行記憶體存取的記憶體請求(S210)。記憶體請求可包括寫入/讀取請求。記憶體控制器210可根據記憶體請求來控制要由排A 110及排B 120實行的資料處理操作(例如，寫入或讀取操作)。
記憶體控制器210可將多個排中的一個排(例如，排A 110或排B 120)識別為用於根據記憶體請求實行資料處理操作的目標排(S220)。記憶體控制器210可基於資料DQ如何被映射至記憶體裝置130的記憶體胞元陣列上來識別目標排。
在操作S230及操作S232中，確定所有排是否要在未終結的ODT狀態(un-terminated ODT state)下操作(S230)，或相反確定哪一排要在終結的ODT狀態(terminated ODT state)下操作(S232)。
舉例而言，參照操作S230，確定多個排(例如，排A 110及排B 120)中的任何排是否要在未終結的ODT狀態下操作。舉例而言，記憶體控制器210可確定所有排(例如，排A 110及排B 120)要在未終結的ODT狀態下操作。舉例而言，在此種情形中，記憶體控制器210可確定不應用連接至時脈CK引腳及/或命令/位址CA引腳的訊號線的ODT，所述時脈CK引腳及/或命令/位址CA引腳由排A 110與排B 120共享。記憶體控制器210可將所有排(例如，排A 110及排B 120)的未終結的ODT狀態設定為缺設狀態(default state)。
參照操作S232，記憶體控制器210可基於已被識別為所有排(例如，排A 110及排B 120)中的目標排的排來確定哪一排要在終結的ODT狀態下操作。
舉例而言，記憶體控制器210可遵循指南或規則以確保目標排將ODT應用於寫入操作。記憶體控制器210可確定要將ODT的哪一電阻值應用於目標排。記憶體控制器210可在目標排中確定連接至時脈CK引腳及/或命令/位址CA引腳的訊號線的ODT的電阻值，所述時脈CK引腳及/或命令/位址CA引腳由排A 110與排B 120共享。舉例而言，目標排的ODT的電阻值可被設定成終結電阻器(termination resistor)Rt(參見圖6B)的固有值(intrinsic value)。
在操作S240中，記憶體控制器210可廣播指示在操作S230及操作S232中確定的排的ODT狀態的ODT狀態資訊。舉例而言，記憶體控制器可將在操作S230或操作S232中已確定的排A 110及排B 120的ODT狀態資訊廣播至排A 110及排B 120的所有記憶體裝置130(S240)。
舉例而言，記憶體控制器210可使用模式暫存器設定(mode register set，MRS)命令來將排A 110及排B 120的ODT狀態資訊廣播至排A 110及排B 120的所有記憶體裝置130。在示例性實施例中，可經由共享訊號線而由所有記憶體裝置130接收ODT狀態資訊。在示例性實施例中，ODT狀態資訊可指示連接至共享訊號線的所有記憶體裝置130是否要在未終結的ODT狀態下 操作。在示例性實施例中，當ODT狀態資訊指示並非所有記憶體裝置130均要在未終結的ODT狀態下操作時，ODT狀態資訊可指示連接至共享訊號線的記憶體裝置130中的哪一者要在終結的ODT狀態下操作。MRS命令可指用於直接對能夠設定記憶體裝置130的各種功能、特性及模式的模式暫存器310(參見圖3)進行程式化的命令。當發出(issue)MRS命令時，記憶體控制器210可廣播排A 110及排B 120的ODT狀態資訊作為提供至記憶體裝置130的命令/位址匯流排304(參見圖3)的適當位元值。記憶體裝置130的模式暫存器310可儲存排A 110及排B 120的ODT狀態資訊。
圖3至圖5是示出圖1中的記憶體裝置130中的一個記憶體裝置130的圖。
圖3中的記憶體裝置130可代表圖1中的排A 110及排B 120的記憶體裝置130中的任一個記憶體裝置130。舉例而言，將理解，圖3中的記憶體裝置130的說明適用於圖1中的所有記憶體裝置130。圖4及圖5示出記憶體裝置130的模式暫存器310的示例性實施例。
參照圖3，記憶體裝置130可經由時脈訊號線302、命令/位址匯流排304及資料匯流排306連接至記憶體控制器210。
可經由時脈訊號線302將由記憶體控制器210產生的時脈CK訊號提供至記憶體裝置130。舉例而言，可將時脈CK訊號與反相時脈(CKB)訊號一起提供為連續交替的反相訊號。時脈 訊號對(CK及CKB)可參照其交叉點來偵測上升/下降邊緣，且因此可提高時序準確性(timing accuracy)。時脈訊號線302可使用時脈訊號對(CK及CKB)發送彼此互補的連續交替的反相訊號。在此種情形中，時脈訊號線302可包括用於發送時脈CK訊號及反相時脈CKB訊號的兩條訊號線。在本發明概念的示例性實施例中所闡述的時脈CK訊號可被闡述為時脈訊號對(CK及CKB)。為了便於闡釋，時脈訊號對(CK及CKB)可被統稱為時脈CK訊號。
可經由命令/位址匯流排304將由記憶體控制器210發出的命令提供至記憶體裝置130。另外，可經由命令/位址匯流排304將由記憶體控制器210發出的位址訊號提供至記憶體裝置130。可藉由經由命令/位址匯流排304按時間序列接收的命令/位址CA訊號的組合來發出命令訊號或位址訊號。
對於記憶體控制器210與記憶體裝置130之間的資料介面，可經由資料匯流排306發送資料DQ。舉例而言，可經由資料匯流排306將由記憶體控制器210提供的寫入資料DQ發送至記憶體裝置130，且可經由資料匯流排306將自記憶體裝置130讀取的讀取資料DQ發送至記憶體控制器210。
記憶體裝置130可包括模式暫存器310、控制電路320、ODT電路330、電壓產生電路340及輸入緩衝器350。
模式暫存器310可對記憶體裝置130的功能、特性及/或模式進行程式化。可藉由MRS命令而以使用者定義的變數 (variable)對模式暫存器310進行程式化。可根據功能、特性及/或模式將模式暫存器310劃分成各種欄(field)。由於模式暫存器310的所有暫存器均不具有定義的缺設值(default value)，因此可將模式暫存器310的內容初始化。舉例而言，在對正確操作進行加電(power-up)及/或重置(reset)之後，可對模式暫存器310的內容進行程式化。另外，由於在正常操作期間重新執行MRS命令，可改變模式暫存器310的內容。因此，可更新記憶體裝置130的功能、特性及/或模式。
舉例而言，模式暫存器310可儲存用於控制以下的資料：叢發長度(burst length，BL)、讀取叢發類型(read burst type，RBT)、行位址選通(column address strobe，CAS)潛時(CAS latency，CL)、測試模式、延遲鎖定回路(delay-locked loop，DLL)重置、DLL賦能/去能(disable)、輸出驅動強度、附加潛時(additive latency，AL)、輸出緩衝器賦能/去能、級聯潛時(cascade latency)、掉電(power down)模式、資料屏蔽(mask)功能、寫入資料匯流排反相(data bus inversion，DBI)功能、讀取DBI功能等。
模式暫存器310可儲存由記憶體控制器210廣播的排A 110及排B 120的ODT狀態資訊。模式暫存器310可儲存經由命令/位址匯流排304提供作為適當位元值的排A 110及排B 120的ODT狀態資訊。
圖4的模式暫存器310示出暫存器或儲存區域OP0，暫存器或儲存區域OP0是用於對由排A 110與排B 120共享的時脈 訊號對(CK及CKB)的ODT狀態資訊進行程式化。模式暫存器310可基於OP0設定來儲存時脈訊號對(CK及CKB)的ODT狀態。模式暫存器310可基於OP0設定來示出共享時脈訊號對(CK及CKB)的所有排(例如，排A 110及排B 120)是否處於未終結的ODT狀態，或者多個排中的任何一個排(例如，排A 110或排B 120)是否處於終結的ODT狀態。
圖5的模式暫存器310示出暫存器或儲存區域OP1，暫存器或儲存區域OP1是用於對由排A 110與排B 120共享的命令/位址CA訊號輸入的ODT狀態資訊進行程式化。模式暫存器310可基於OP1設定來儲存命令/位址CA訊號輸入的ODT狀態。模式暫存器310可基於OP1設定來示出共享命令/位址CA訊號輸入的所有排(例如，排A 110及排B 120)是否處於未終結的ODT狀態，或者多個排中的任何一個排(例如，排A 110或排B 120)是否處於終結的ODT狀態。
控制電路320可基於儲存於模式暫存器310中的ODT狀態資訊來產生第一控制訊號CNTL1至第三控制訊號CNTL3。控制電路320可將第一控制訊號CNTL1提供至ODT電路330以控制ODT電路330選擇性地接通/斷開。在示例性實施例中，接通/斷開ODT電路330會改變對應記憶體裝置130的ODT狀態。控制電路320可將第二控制訊號CNTL2提供至電壓產生電路340以控制參考電壓VREF的位準改變。控制電路320可將第三控制訊號CNTL3提供至輸入緩衝器350以控制輸入緩衝器350的類型改 變。
ODT電路330可確定如何在時脈訊號線302、命令/位址匯流排304及/或資料匯流排306上應用ODT設定。舉例而言，ODT電路330可因應於自控制電路320提供的第一控制訊號CNTL1而經由終結電阻器Rt終結於接地電壓VSS。
電壓產生電路340可產生用於實行記憶體裝置130的寫入操作及讀取操作的各種電壓。電壓產生電路340可產生提供至輸入緩衝器350的參考電壓VREF。
輸入緩衝器350可接收發送至時脈訊號線302及/或命令/位址匯流排304的訊號。輸入緩衝器350可基於參考電壓VREF接收發送至時脈訊號線302的時脈訊號對(CK及CKB)或發送至命令/位址匯流排304的命令/位址CA訊號。
圖6A至圖6C是分別示出圖3中的記憶體裝置130的ODT操作的圖。
圖6A至圖6C示出ODT電路330，ODT電路330根據命令/位址CA訊號輸入的ODT狀態選擇性地接通/斷開，命令/位址CA訊號輸入由圖1中的排A 110與排B 120共享且分別儲存於圖5的模式暫存器310中。在圖6A至圖6C中，排A 110及排B 120可被劃分成目標排及非目標排。亦即，在圖6A至圖6C中，排A 110是目標排，而排B 120是非目標排。根據圖6A至圖6C中闡述的命令/位址CA訊號輸入的ODT狀態進行的操作可與根據時脈訊號對(CK及CKB)的ODT狀態資訊進行的操作相同，所述時脈訊 號對由排A 110與排B 120共享並儲存於圖4的模式暫存器310中。
參照圖6A，記憶體控制器210、排A 110及排B 120可經由命令/位址匯流排304共享命令/位址CA訊號輸入。在圖6A的示例性實施例中，例示性地闡述了連接至命令/位址匯流排304的命令/位址CA訊號輸入中的一者。
可在命令/位址匯流排304上經由終結電阻器Rt將由記憶體控制器210提供的命令/位址CA訊號終結於供應電壓VDD。基於模式暫存器310的OP1設定「0」，共享命令/位址CA訊號的所有排(例如，排A 110及排B 120)可處於未終結的ODT狀態。為實施排A 110及排B 120的未終結的ODT狀態，可因應於第一控制訊號CNTL1斷開目標排110的記憶體裝置130的ODT電路330，且亦可因應於第一控制訊號CNTL1斷開非目標排120的記憶體裝置130的ODT電路330。
在圖6A中，可以理解，由於目標排110的ODT電路330及非目標排120的ODT電路330斷開，因此命令/位址匯流排304上的命令/位址CA訊號被終結於電源供應電壓VDD的位準。可將處於電源供應電壓VDD的位準的命令/位址CA訊號提供至目標排110的輸入緩衝器350。
參照圖6B及圖6C，可在命令/位址匯流排304上經由終結電阻器Rt將由記憶體控制器210提供的命令/位址CA訊號終結於供應電壓VDD。基於模式暫存器310的OP1設定「1」，共享 命令/位址CA訊號的排(例如，排A 110及排B 120)中的任何一個排可處於終結的ODT狀態。
在圖6B中，為實施多個排(例如，排A 110及排B 120)中的任何一個排處於終結的ODT狀態，可因應於第一控制訊號CNTL1接通目標排110的記憶體裝置130的ODT電路330，且可因應於第一控制訊號CNTL1斷開非目標排120的記憶體裝置130的ODT電路330。
在圖6C中，為實施多個排(例如，排A 110及排B 120)中的任何一個排處於終結的ODT狀態，可因應於第一控制訊號CNTL1斷開目標排110的記憶體裝置130的ODT電路330，且可因應於第一控制訊號CNTL1接通非目標排120的記憶體裝置130的ODT電路330。
參照圖6B及圖6C，可以理解，命令/位址匯流排304上的命令/位址CA訊號終結於VDD/2的電壓位準，VDD/2的電壓位準對應於電源供應電壓VDD的一半。可將處於與電源供應電壓VDD的一半對應的VDD/2的電壓位準的命令/位址CA訊號提供至目標排110的輸入緩衝器350。
圖7A至圖7D是分別示出根據示例性實施例的圖3中的記憶體裝置130的電壓產生電路340的電路圖。
參照圖7A，電壓產生電路340a可包括電壓分配器710(亦稱為電壓分配器電路)及選擇器720(亦稱為選擇器電路)。電壓分配器710可包括串聯連接在電源供應電壓VDD與接地電壓 VSS之間的第一電阻器R1至第四電阻器R4。可將第二電阻器R2兩端處的電壓輸出至選擇器720作為第一參考電壓VREF1及第二參考電壓VREF2。當第一電阻器R1至第四電阻器R4具有相同的電阻值時，第一參考電壓VREF1及第二參考電壓VREF2可各自具有VDD/4或VDD/2的電壓位準。選擇器720可因應於由控制電路320提供的第二控制訊號CNTL2來選擇自電壓分配器710輸出的第一參考電壓VREF1及第二參考電壓VREF2中的一者，並輸出所選擇的參考電壓VREF1或VREF2作為參考電壓VREF。
參照圖7B，電壓產生電路340b可包括第一電阻器Ra及第二電阻器Rb，第一電阻器Ra及第二電阻器Rb串聯連接在電源供應電壓VDD與接地電壓VSS之間，並將參考電壓VREF輸出至第一電阻器Ra與第二電阻器Rb之間的節點(node)。第二電阻器Rb的電阻值可根據由控制電路320提供的第二控制訊號CNTL2變化。電壓產生電路340b可基於第一電阻器Ra及第二電阻器Rb輸出具有VDD/4或VDD/2的電壓位準的參考電壓VREF，VDD/4或VDD/2的電壓位準是自電源供應電壓VDD分配。
參照圖7C，電壓產生電路340c可包括串聯連接在電源供應電壓VDD與接地電壓VSS之間的電阻器R及電阻器RS0至RS3、以及連接在電阻器RS0至RS3中的每一者之間的電晶體MS0至MS3。可將與由控制電路320提供作為位元資訊的第二控制訊號代碼CNTL2[0]至CNTL2[3]對應的電壓分別施加至電晶體MS0至電晶體MS3的閘極。電壓產生電路340c可輸出具有VDD/4或 VDD/2的電壓位準的參考電壓VREF，VDD/4或VDD/2的電壓位準是由短路的電阻器RS0至電阻器RS3根據第二控制訊號代碼CNTL2[0]至CNTL2[3]自電源供應電壓VDD分配。
參照圖7D，電壓產生電路340d可包括連接至電源供應電壓VDD的電阻器R、並聯連接於電阻器R與接地電壓VSS之間的電阻器RP0至電阻器RP3、以及分別連接至電阻器RP0至電阻器RP3的兩端的電晶體MP0至MP3。可將與由控制電路320提供的第二控制訊號代碼CNTL2[0]至CNTL2[3]對應的電壓分別施加至電晶體MP0至電晶體MP3的閘極。電壓產生電路340d可輸出具有VDD/4或VDD/2的電壓位準的參考電壓VREF，VDD/4或VDD/2的電壓位準是由短路的電阻器RP0至電阻器RP3根據第二控制訊號代碼CNTL2[0]至CNTL2[3]自電源供應電壓VDD分配。
圖8A至圖8C是分別示出提供至圖3中的記憶體裝置130的輸入緩衝器350的參考電壓VREF的圖。圖8A至圖8C分別示出結合圖6A至圖6C中所闡述的記憶體裝置130的ODT電路330的操作提供至輸入緩衝器350的參考電壓VREF的位準。
結合圖6A參照圖8A，由於共享命令/位址CA訊號的所有排(例如，排A 110及排B 120)基於圖5的模式暫存器310的OP1設定「0」而處於未終結的ODT狀態，因此由於目標排110的ODT電路330及非目標排120的ODT電路330斷開，可將命令/位址匯流排304上的命令/位址CA訊號終結於電源供應電壓 VDD的位準。
輸入緩衝器350可接收在第一輸入端子(+)及第二輸入端子(-)處施加的訊號。舉例而言，可將命令/位址CA訊號施加至輸入緩衝器350的第一輸入端子(+)，且可將第二參考電壓VREF2施加至輸入緩衝器350的第二輸入端子(-)。輸入緩衝器350可基於第二參考電壓VREF2來感測命令/位址CA訊號的邏輯位準。可將所感測的命令/位址CA訊號的邏輯位準發送至記憶體裝置130內的命令解碼器及/或位址解碼器。
在圖8A中，提供至輸入緩衝器350的第二參考電壓VREF2的位準可被設置為VDD/2的電壓位準，VDD/2的電壓位準與電源供應電壓VDD的一半對應。因此，可確保足夠的感測邊限(sensing margin)，以用於感測已終結於電源供應電壓VDD的位準的命令/位址CA訊號。
結合圖6B參照圖8B，由於共享命令/位址CA訊號的排(例如，排A 110及排B 120)中的任何一個排基於圖5的模式暫存器310的OP1設定「1」而處於終結的ODT狀態，因此由於目標排110的ODT電路330接通且非目標排120的ODT電路330斷開，可將命令/位址匯流排304上的命令/位址CA訊號終結於VDD/2的電壓位準，VDD/2的電壓位準與電源供應電壓VDD的一半對應。
輸入緩衝器350可接收第一輸入端子(+)處的命令/位址CA訊號以及第二輸入端子(-)處的第一參考電壓VREF1。輸 入緩衝器350可基於第一參考電壓VREF1來感測命令/位址CA訊號的邏輯位準。可將所感測的命令/位址CA訊號的邏輯位準發送至記憶體裝置130內的命令解碼器及/或位址解碼器。
結合圖6C參照圖8C，由於共享命令/位址CA訊號的排(例如，排A 110及排B 120)中的任何一個排基於圖5的模式暫存器310的OP1設定「1」而處於終結的ODT狀態，因此由於目標排110的ODT電路330斷開且非目標排120的ODT電路330接通，可將命令/位址匯流排304上的命令/位址CA訊號終結於VDD/2的電壓位準，VDD/2的電壓位準與電源供應電壓VDD的一半對應。
輸入緩衝器350可接收第一輸入端子(+)處的命令/位址CA訊號以及第二輸入端子(-)處的第一參考電壓VREF1。輸入緩衝器350可基於第一參考電壓VREF1來感測命令/位址CA訊號的邏輯位準。可將所感測的命令/位址CA訊號的邏輯位準發送至記憶體裝置130內的命令解碼器及/或位址解碼器。
在圖8B及圖8C中，提供至輸入緩衝器350的第一參考電壓VREF1的位準可設置為VDD/4的電壓位準，VDD/4的電壓位準與電源供應電壓VDD的1/4對應。因此，可確保足夠的感測邊限，以用於感測終結於與電源供應電壓VDD的一半對應的為VDD/2的電壓位準的命令/位址CA訊號。
圖9是操作圖3中的記憶體裝置130的方法的流程圖。
參照圖9，記憶體裝置130可為構成共享上述訊號線的 排A 110及排B 120的記憶體裝置130中的一者。記憶體裝置130可自記憶體控制器210接收由排A 110與排B 120共享的訊號線的ODT狀態資訊(S1010)。
記憶體裝置130可將排A 110及排B 120中的訊號線的ODT狀態資訊儲存於模式暫存器310中(S1020)。舉例而言，記憶體裝置130可將ODT狀態資訊作為邏輯「0」儲存於圖4的模式暫存器310的OP0暫存器中，所述ODT狀態資訊指示共享時脈訊號對(CK及CKB)的所有排(例如，排A 110及排B 120)處於未終結的ODT狀態。此外，記憶體裝置130可將ODT狀態資訊作為邏輯「1」儲存於圖4的模式暫存器310的OP0暫存器中，所述ODT狀態資訊指示共享時脈訊號對(CK及CKB)的排(例如，排A 110及排B 120)中的任何一個排處於終結的ODT狀態。
記憶體裝置130可將ODT狀態資訊作為邏輯「0」儲存於圖5的模式暫存器310的OP1暫存器中，所述ODT狀態資訊指示共享命令/位址CA訊號輸入的所有排(例如，排A 110及排B 120)處於未終結的ODT狀態。此外，記憶體裝置130可將ODT狀態資訊作為邏輯「1」儲存於圖5的模式暫存器310的OP1暫存器中，所述ODT狀態資訊指示共享命令/位址CA訊號輸入的排(例如，排A 110及排B 120)中的任何一個排處於終結的ODT狀態。
記憶體裝置130可基於儲存於模式暫存器310中的訊號線的ODT狀態資訊來產生第一控制訊號CNTL1至第三控制訊號CNTL3(S1030)。
記憶體裝置130可因應於第一控制訊號CNTL1來改變連接至訊號線的記憶體裝置130內的ODT設定(S1040)。記憶體裝置130可因應於第一控制訊號CNTL1來選擇性地接通/斷開ODT電路330。
基於圖4的模式暫存器310的OP0設定「0」，可斷開連接至時脈訊號線302上的時脈CK訊號的目標排110的記憶體裝置130的ODT電路330以及非目標排120的記憶體裝置130的ODT電路330。基於圖4的模式暫存器310的OP0設定「1」，可接通連接至時脈訊號線302上的時脈CK訊號的目標排110的記憶體裝置130的ODT電路330，且可斷開非目標排120的記憶體裝置130的ODT電路330。作為另一種選擇，基於圖4的模式暫存器310的OP0設定「1」，可斷開連接至時脈訊號線302上的時脈CK訊號的目標排110的記憶體裝置130的ODT電路330，且可接通非目標排120的記憶體裝置130的ODT電路330。
基於圖5的模式暫存器310的OP1設定「0」，可斷開連接至命令/位址匯流排304上的命令/位址CA訊號的目標排110的記憶體裝置130的ODT電路330以及非目標排120的記憶體裝置130的ODT電路330。基於圖5的模式暫存器310的OP1設定「1」，可接通連接至命令/位址匯流排304上的命令/位址CA訊號的目標排110的記憶體裝置130的ODT電路330，且可斷開非目標排120的記憶體裝置130的ODT電路330。作為另一種選擇，基於圖5的模式暫存器310的OP1設定「1」，可斷開連接至命令/位址匯流 排304上的命令/位址CA訊號的目標排110的記憶體裝置130的ODT電路330，且可接通非目標排120的記憶體裝置130的ODT電路330。
記憶體裝置130可因應於第二控制訊號CNTL2來改變提供至與訊號線連接的輸入緩衝器350的參考電壓VREF的位準(S1042)。記憶體裝置130可因應於第二控制訊號CNTL2使用電壓產生電路340d輸出第一參考電壓VREF1或第二參考電壓VREF2，第一參考電壓VREF1或第二參考電壓VREF2具有自電源供應電壓VDD分配的VDD/4或VDD/2的電壓位準。可將第一參考電壓VREF1或第二參考電壓VREF2提供至輸入緩衝器350。
記憶體裝置130可因應於第三控制訊號CNTL3來改變連接至訊號線的輸入緩衝器350的類型(S1044)。
圖10是示出根據示例性實施例的應用記憶體系統的行動裝置1100的實例的方塊圖。行動裝置1100可為例如行動電話、智慧型電話、計算平板、無線賦能電子閱讀器、可穿戴計算裝置等。
參照圖10，行動裝置1100可包括全球行動通訊系統(global system for mobile communication，GSM)區塊1110、近場通訊(near field communication，NFC)收發器1120、輸入/輸出(input/output，I/O)區塊1130、應用區塊1140、記憶體1150及顯示器1160。在圖10中，例示性地示出行動裝置1100的組件/區塊。行動裝置1100可包括較圖10中所示的組件/區塊更多的組 件/區塊或更少的組件/區塊。另外，即使圖10的示例性實施例示出為使用GSM技術，但示例性實施例並非僅限於此。舉例而言，在示例性實施例中，行動裝置1100可使用例如分碼多重存取(code division multiple access，CDMA)等其他技術來實施。圖10中的區塊可實施為例如積體電路。作為另一種選擇，所述區塊中的一些區塊可實施為積體電路，而其他區塊可以單獨的類型來實施。
GSM區塊1110可連接至天線1111以提供無線通訊。GSM區塊1110可在內部包括接收器及發送器，以實行對應的接收操作及發送操作。
NFC收發器1120可被配置以使用電感耦合來發送及接收NFC訊號以進行無線通訊。無線通訊可包括例如個人區域網路(例如藍芽)、局部區域網路(例如WiFi)及/或廣域網路(例如全球互通微波存取(worldwide interoperability for microwave access，WiMAX)、或其他無線通訊。NFC收發器1120可向NFC天線匹配網路系統(antenna matching network system，AMNS)1121提供NFC訊號，且NFC AMNS 1121可藉由電感耦合發送NFC訊號。NFC AMNS 1121可接收自其他NFC裝置提供的NFC訊號並將所接收的NFC訊號提供至NFC收發器1120。
應用區塊1140可包括硬體電路(例如，一或多個處理器)，且提供由行動裝置1100提供的各種使用者應用。使用者應用可包括例如語音呼叫操作、資料傳輸、資料交換等。應用區塊1140可與GSM區塊1110及/或NFC收發器1120一起操作，以提 供GSM區塊1110及/或NFC收發器1120的操作特性。作為另一種選擇，應用區塊1140可包括銷售點(point of sale，POS)程式。舉例而言，所述程式可使用行動電話或智慧型電話提供信用卡購買及支付功能。
顯示器1160可因應於自應用區塊1140接收到的顯示訊號來顯示影像。影像可由應用區塊1140提供或者由嵌入於行動裝置1100中的照相機產生。顯示器1160可包括用於暫時儲存畫素值的訊框緩衝器以及液晶顯示螢幕與相關聯的控制電路。
I/O區塊1130可向使用者提供輸入功能並提供要經由應用區塊1140接收的輸出。I/O區塊1130可代表與和使用者的交互相關聯的硬體裝置及軟體組件。I/O區塊1130可操作以管理顯示器1160及/或音訊系統的一些硬體。舉例而言，可將經由麥克風或音訊裝置的輸入提供至應用區塊1140。當顯示器1160包括觸控螢幕時，顯示器1160可用作由I/O區塊1130部分管理的輸入裝置。為提供由I/O區塊1130管理的I/O功能，可在行動裝置1100中包括附加的按鈕或開關。I/O區塊1130可管理裝置，例如(舉例而言)加速度計、照相機、光學感測器或其他環境感測器、陀螺儀、或行動裝置1100的全球定位系統(global positioning system，GPS)中所包括的其他硬體。
記憶體1150可儲存要由應用區塊1140使用的程式(指令)及/或資料，且可實施為例如，隨機存取記憶體(random-access memory，RAM)、唯讀記憶體(read-only memory，ROM)、快閃 記憶體(flash memory)等。因此，記憶體1150可包括非揮發性儲存元件以及揮發性儲存元件。舉例而言，記憶體1150可包括圖1至圖10中所闡述的記憶體系統10。
記憶體1150可包括記憶體控制器及共享訊號線的多排記憶體裝置。記憶體控制器可確定由多個排共享的訊號線是否要在未終結的ODT狀態下操作，且可基於目標排來確定一排的哪一訊號線要在終結的ODT狀態下操作。根據確定的結果，記憶體控制器可將由所述多個排共享的訊號線的ODT狀態資訊廣播至所述多個排的所有記憶體裝置。多排記憶體裝置可接收自多排記憶體裝置中的每一者中的記憶體控制器廣播的共享訊號線的ODT狀態資訊，且可將ODT狀態資訊儲存於模式暫存器中。基於儲存於模式暫存器中的訊號線的ODT狀態資訊，多排記憶體裝置中的每一者可改變連接至訊號線的記憶體裝置內的ODT設定、改變提供至與訊號線連接的輸入緩衝器的參考電壓的位準、或改變連接至訊號線的輸入緩衝器的類型。
如本發明概念的領域中的傳統，在圖式中按照功能區塊、單元及/或模組來闡述及說明各示例性實施例。熟習此項技術者將理解，此些區塊、單元及/或模組是由例如邏輯電路、分立組件、微處理器、硬接線電路(hard-wired circuit)、記憶體元件、配線連接件等電子(或光學)電路以實體方式進行實施，所述電子(或光學)電路可利用基於半導體的製作技術或其他製造技術來形成。在所述區塊、單元及/或模組由微處理器或類似元件實施 的情形中，所述區塊、單元及/或模組可利用軟體(例如，微代碼)進行程式化以實行本文中所論述的各種功能，且可視需要藉由韌體及/或軟體來驅動。作為另一種選擇，每一區塊、單元及/或模組可由專用硬體來實施，或者實施為用於實行一些功能的專用硬體與用於實行其他功能的處理器(例如，一或多個程式化的微處理器及相關聯的電路系統)的組合。
儘管已參照本發明概念的示例性實施例特別顯示並闡述了本發明概念，然而此項技術中具有通常知識者將理解，在不背離以下申請專利範圍所界定的本發明概念的精神及範圍的條件下可在本文中作出形式及細節上的各種改變。
S1010、S1020、S1030、S1040、S1042、S1044‧‧‧操作

Claims (20)

  1. 一種操作記憶體裝置的方法，所述記憶體裝置安置於多排記憶體裝置的不同排中並共享訊號線，所述方法包括：在所述多排記憶體裝置中所包括的所有所述記憶體裝置中，接收所述訊號線的晶粒上終結(ODT)狀態資訊；在所述多排記憶體裝置的所述記憶體裝置中的每一者中，將所述訊號線的所述晶粒上終結狀態資訊儲存於模式暫存器中，其中當儲存於所述模式暫存器中的所述晶粒上終結狀態資訊的第一設定具有指示共享所述訊號線的所有所述不同排為處於未終結的晶粒上終結狀態的第一值時，在所述訊號線上發送的訊號被終結於約等於電源供應電壓的第一電壓位準，並且當儲存於所述模式暫存器中的所述晶粒上終結狀態資訊的所述第一設定具有指示共享所述訊號線的所述不同排的至少一個為處於終結的晶粒上終結狀態的第二值時，在所述訊號線上發送的所述訊號被終結於約等於所述電源供應電壓的一半的第二電壓位準；在所述多排記憶體裝置的所述記憶體裝置中的每一者中，基於所述模式暫存器中所儲存的所述訊號線的所述晶粒上終結狀態資訊來產生控制訊號；以及在所述多排記憶體裝置的所述記憶體裝置中的每一者中，因應於所述控制訊號來改變所述訊號線的晶粒上終結設定。
  2. 如申請專利範圍第1項所述的方法，其中因應於所述控 制訊號來改變所述訊號線的所述晶粒上終結設定包括：選擇性地接通/斷開安置於所述多排記憶體裝置的所述記憶體裝置中的至少一者中的晶粒上終結電路。
  3. 如申請專利範圍第2項所述的方法，更包括：改變輸入緩衝器的類型，所述輸入緩衝器安置於所述記憶體裝置中的至少一者中並被配置以因應於所述控制訊號來接收在所述訊號線上發送的所述訊號。
  4. 如申請專利範圍第3項所述的方法，更包括：當所述輸入緩衝器被配置以基於參考電壓來接收在所述訊號線上發送的所述訊號時，在所述多排記憶體裝置的所述記憶體裝置中的每一者中，改變所述參考電壓的位準。
  5. 如申請專利範圍第1項所述的方法，其中由所述記憶體裝置共享的所述訊號線上發送的所述訊號包括時脈訊號對或命令/位址訊號。
  6. 如申請專利範圍第1項所述的方法，其中所述訊號線的所述晶粒上終結狀態資訊指示共享所述訊號線的所述記憶體裝置是否處於所述未終結的晶粒上終結狀態。
  7. 如申請專利範圍第1項所述的方法，其中所述訊號線的所述晶粒上終結狀態資訊指示共享所述訊號線的所述記憶體裝置中的至少一者是否處於所述終結的晶粒上終結狀態。
  8. 如申請專利範圍第1項所述的方法，更包括：當儲存於所述模式暫存器中的所述晶粒上終結狀態資訊的所 述第一設定具有指示共享所述訊號線的所有所述不同排為處於所述未終結的晶粒上終結狀態的所述第一值時，在所述訊號線上將被終結於約等於所述電源供應電壓的所述第一電壓位準的所述訊號發送至安置於所述不同排的目標排中所包括的所述記憶體裝置的一個中的輸入緩衝器。
  9. 如申請專利範圍第1項所述的方法，更包括：當儲存於所述模式暫存器中的所述晶粒上終結狀態資訊的所述第一設定具有指示共享所述訊號線的所述不同排的至少一個為處於所述終結的晶粒上終結狀態的所述第二值時，在所述訊號線上將被終結於約等於所述電源供應電壓的一半的所述第二電壓位準的所述訊號發送至安置於所述不同排的目標排中所包括的所述記憶體裝置的一個中的輸入緩衝器。
  10. 一種記憶體裝置，所述記憶體裝置包括在多排記憶體裝置的一個排中，所述記憶體裝置包括：訊號線，由所述記憶體裝置與所述多排記憶體裝置的另一排中所包括的另一記憶體裝置共享；模式暫存器，被配置以儲存由所述記憶體裝置與所述另一記憶體裝置共享的所述訊號線的晶粒上終結(ODT)狀態資訊，其中當儲存於所述模式暫存器中的所述晶粒上終結狀態資訊的第一設定具有指示共享所述訊號線的所述一個排以及所述另一排為處於未終結的晶粒上終結狀態的第一值時，在所述訊號線上發送的訊號被終結於約等於電源供應電壓的第一電壓位準，並且 當儲存於所述模式暫存器中的所述晶粒上終結狀態資訊的所述第一設定具有指示共享所述訊號線的所述一個排以及所述另一排中的至少一個為處於終結的晶粒上終結狀態的第二值時，在所述訊號線上發送的所述訊號被終結於約等於所述電源供應電壓的一半的第二電壓位準；晶粒上終結電路，連接至所述訊號線；以及控制電路，被配置以基於所述模式暫存器中所儲存的所述晶粒上終結狀態資訊來產生控制訊號，並因應於所述控制訊號來選擇性地接通/斷開所述晶粒上終結電路。
  11. 如申請專利範圍第10項所述的記憶體裝置，更包括：輸入緩衝器，被配置以基於參考電壓來接收所述訊號線上發送的的所述訊號，其中所述控制電路被配置以因應於所述控制訊號來改變所述輸入緩衝器的類型。
  12. 如申請專利範圍第11項所述的記憶體裝置，其中所述控制電路被配置以因應於所述控制訊號來改變提供至所述輸入緩衝器的所述參考電壓的位準。
  13. 如申請專利範圍第10項所述的記憶體裝置，其中由所述記憶體裝置與所述另一記憶體裝置共享的所述訊號線上發送的所述訊號包括時脈訊號對或命令/位址訊號。
  14. 如申請專利範圍第10項所述的記憶體裝置，其中所述訊號線的所述晶粒上終結狀態資訊指示共享所述訊號線的所述記 憶體裝置及所述另一記憶體裝置是否處於所述未終結的晶粒上終結狀態。
  15. 如申請專利範圍第10項所述的記憶體裝置，其中所述訊號線的所述晶粒上終結狀態資訊指示共享所述訊號線的所述記憶體裝置或所述另一記憶體裝置中的至少一者是否處於所述終結的晶粒上終結狀態。
  16. 如申請專利範圍第10項所述的記憶體裝置，其中當儲存於所述模式暫存器中的所述晶粒上終結狀態資訊的所述第一設定具有指示共享所述訊號線的所述一個排以及所述另一排為處於所述未終結的晶粒上終結狀態的所述第一值時，在所述訊號線上將被終結於約等於所述電源供應電壓的所述第一電壓位準的所述訊號發送至安置於所述一個排以及所述另一排的目標排中所包括的所述記憶體裝置以及所述另一記憶體裝置的一個中的輸入緩衝器。
  17. 如申請專利範圍第10項所述的記憶體裝置，其中當儲存於所述模式暫存器中的所述晶粒上終結狀態資訊的所述第一設定具有指示共享所述訊號線的所述一個排以及所述另一排為處於終結的晶粒上終結狀態的所述第二值時，在所述訊號線上將被終結於約等於所述電源供應電壓的一半的所述第二電壓位準的所述訊號發送至安置於所述一個排以及所述另一排的目標排中所包括的所述記憶體裝置以及所述另一記憶體裝置的一個中的輸入緩衝器。
  18. 一種操作記憶體控制器的方法，所述記憶體控制器被配置以控制多排記憶體裝置中所包括的且共享訊號線的多個排的操作，所述方法包括：接收關於對所述多個排進行記憶體存取的記憶體請求；根據所述記憶體請求將所述多個排中的一個排識別為要實行資料處理操作的目標排；確定共享所述訊號線的所有所述多個排是否要在未終結的晶粒上終結(ODT)狀態下操作；在確定出所有所述多個排不在所述未終結的晶粒上終結狀態下操作時，基於所述目標排來確定共享所述訊號線的哪一多排要在終結的晶粒上終結狀態下操作；將由所述多個排共享的所述訊號線的晶粒上終結狀態資訊廣播至所述多個排中所包括的所有記憶體裝置，其中所述晶粒上終結狀態資訊指示所述多個排中的哪一者要在所述未終結的晶粒上終結狀態下操作以及所述多個排中的哪一者要在所述終結的晶粒上終結狀態下操作，其中當所述晶粒上終結狀態資訊的第一設定具有指示共享所述訊號線的所有所述多個排為被在所述未終結的晶粒上終結狀態下操作時，在所述訊號線上發送的訊號被終結於約等於電源供應電壓的第一電壓位準，並且當所述晶粒上終結狀態資訊的所述第一設定具有指示共享所述訊號線的所述多個排的至少一個為被在所述終結的晶粒上終結 狀態下操作時，在所述訊號線上發送的所述訊號被終結於約等於所述電源供應電壓的一半的第二電壓位準；以及在所述多個排的所述記憶體裝置中的每一者中，基於所述晶粒上終結狀態資訊來控制晶粒上終結設定。
  19. 如申請專利範圍第18項所述的方法，其中經由由所述多個排所共享的命令/位址匯流排、使用模式暫存器設定(MRS)命令來廣播所述晶粒上終結狀態資訊。
  20. 如申請專利範圍第18項所述的方法，其中由所述多個排共享的所述訊號線上發送的所述訊號包括時脈訊號對或命令/位址訊號。
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